JP3565719B2 - バス間接続回路及びコンピュータシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、バス間接続回路及びコンピュータシステムに関し、例えば、ＰＣＩ−ＰＣＩバスブリッジの１次側と２次側とが動的に切り替わるコンピュータシステムに適用し得るものである。
【０００２】
【従来の技術】
近年、マルチメディアやＧＵＩ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）などをきっかけに、コンピュータシステムが処理するデータ量は格段に増え、システム内部のデバイス間でデータ転送する内部バスにも高速なものが必要になった。
【０００３】
ＰＣＩ（ Ｐｅｒｉｐｈｅｒａｌ Ｃｏｎｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスは、このような背景から、米国のインテル社が中心となって標準化が進められた内部バスである。
【０００４】
このＰＣＩバスは、ある特定のＣＰＵ（ Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やアーキテクチャを前提にしたものではなく、そのため、ＰＣＩバス上に接続される各デバイスには、そのデバイスの種類や動作ステータス等を示すコンフィギュレーションレジスタを設けることが規定されている。
【０００５】
また、ＰＣＩバスには、設定上、最大３２個までのデバイスが接続できることになっているが、実際には電気的な負荷や安定性などの観点から、１０個程度が限界になる。そこで、さらに多くのデバイスを接続するためには、システム内に複数のＰＣＩバスを用意し、各ＰＣＩバス間をＰＣＩ−ＰＣＩバスブリッジで接続することになる。
【０００６】
図２は、従来のＰＣＩ−ＰＣＩバスブリッジの構成を示したブロック図である。以下、このＰＣＩ−ＰＣＩバスブリッジについて簡単に説明する。なお、図２において、ホストＣＰＵに近い側が１次側ＰＣＩバス、ホストＣＰＵに遠い側が２次側ＰＣＩバスである。
【０００７】
電源ＯＮやリセットなどのシステム初期化時において、ホストＣＰＵは、システム内の複数のＰＣＩバスを識別するために、各ＰＣＩバスを検索してバス番号を割り振る。この割り振られたバス番号は、ホストＣＰＵによって、各ＰＣＩバスに接続するホストブリッジやＰＣＩ−ＰＣＩバスブリッジのコンフィギュレーションレジスタに設定され、以後の各デバイス間のデータ転送の識別に用いられることになる。
【０００８】
ここで、図２に示すように、ＰＣＩ−ＰＣＩブリッジのコンフィギュレーションレジスタ１５には、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とがあり、各レジスタには適当なバス番号が設定されることになる。なお、サブオーディネートバスとは、２次側ＰＣＩバスの更に先にＰＣＩ−ＰＣＩバスブリッジを介して存在するＰＣＩバスのことであり、複数のサブオーディネートバスが存在する可能性がある。また、サブオーディネートバスが存在しない場合、サブオーディネートバス番号レジスタ１５３には、２次側のバス番号が設定されることになる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来のＰＣＩ−ＰＣＩバスブリッジには、１次側バスと２次側バスとが固定されているシステムを前提としているので、１次側ＰＣＩバスと２次側ＰＣＩバスとが動的に切り替わるようなシステムには適用できないという課題があった。
【００１０】
例えば、後述するように、運用系と待機系の２つのホストＣＰＵの系切り替えを行う冗長システムにおいて、異なるホストＣＰＵで制御されるＰＣＩバス間を接続するＰＣＩ−ＰＣＩバスブリッジには、１次側と２次側とが動的に切り替わるので適用することができない。
【００１１】
そのため、１次側と２次側とを動的に切り替えることができるバス間接続回路及びコンピュータシステムが求められていた。
【００１２】
【課題を解決するための手段】
かかる課題を解決するため、本発明は、第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、（１）与えられた１次側指示命令に基づき、１次側の第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、（２）新たに切り替わった１次側の第１又は第２のバスに対応した制御情報と２次側の第２又は第１のバスに対応した制御情報とに、レジスタを設定し直すことを特徴とする。
【００１３】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるバス間接続回路を、１次側と２次側とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適用した第１の実施形態について、図面を参照しながら詳述する。
【００１４】
（Ａ−１）構成の説明
図１は、第１の実施形態のコンピュータシステムの構成を示すブロック図である。図１において、このコンピュータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側ＰＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１１及び制御信号線２１で接続され、Ｂ側ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１２及び制御信号線２２で接続される。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しないシステム制御部との間は、１次側指示信号線１３１で接続される。
【００１５】
さらに、ＰＣＩ−ＰＣＩバスブリッジ３は、データ信号ドライバ／レシーバ１３、１４、１１１及び１１２と、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とを有するコンフィギュレーションレジスタ群１５と、バッファ部１６と、制御信号ドライバ／レシーバ２３、２４、１２１及び１２２と、１次側ターゲットインタフェース２５と、２次側マスタインタフェース２６と、１次側マスタインタフェース２７と、２次側ターゲットインタフェース２８と、論理反転素子１３４とを有する。
【００１６】
Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２は、ＰＣＩ−ＰＣＩバスブリッジ３に接続される２つのバスであり、それぞれがホストＣＰＵに対して近い側（１次側）と遠い側（２次側）とに交互に切り替わるものである。ここで、Ａ側ＰＣＩバス１は、データ信号（アドレス／データバスやＣ／ＢＥ信号など）と制御信号（ＦＲＡＭＥ信号やＩＲＤＹ信号など）とから構成され、これらのデータ信号及び制御信号は、データ信号線１１及び制御信号線２１によってＰＣＩ−ＰＣＩバスブリッジ３と授受されることになる。また、Ｂ側ＰＣＩバス２も、Ａ側ＰＣＩバス１と同様のものであり、Ｂ側ＰＣＩバス２のデータ信号及び制御信号は、データ信号線１２及び制御信号線２２によってＰＣＩ−ＰＣＩバスブリッジ３と授受されることになる。
【００１７】
データ信号ドライバ／レシーバ１３及び１１１はそれぞれ、データ信号線１１に接続され、データ信号線１１に対しデータ信号をレシーブ（受信）又はドライブ（送信）するものである。一方、データ信号ドライバ／レシーバ１４及び１１２はそれぞれ、データ信号線１２に接続され、データ信号線１２に対しデータ信号をレシーブ（受信）又はドライブ（送信）するものである。
【００１８】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ側ＰＣＩバスが１次側であることを示す信号（Ａ＝Ｐｒｉ信号）がアクティブ、Ｂ側ＰＣＩバスが１次側であることを示す信号（Ｂ＝Ｐｒｉ信号）がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４が動作し、データ信号ドライバ／レシーバ１１１及び１１２が動作停止する。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１３及び１４が動作停止し、データ信号ドライバ／レシーバ１１１及び１１２が動作する。
【００１９】
コンフィギュレーションレジスタ群１５は、Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２に対するＰＣＩ−ＰＣＩバスブリッジ３の特性・種類・動作方法等が設定される複数のレジスタを有するものである。この実施形態では、図１に示すように、コンフィギュレーションレジスタ群１５は、１次側ＰＣＩバスのバス番号が設定される１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と、２次側ＰＣＩバスのバス番号が設定される２次側バス番号レジスタ（ＳｅｃＢＮ）１５２と、サブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは、２次側のバス番号）が設定されるサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とを有する。
【００２０】
バッファ部１６は、データ信号ドライバ／レシーバ１３及び１１１又は１４及び１１２で受信されたデータ信号を一時的に格納し、１次側マスタインタフェース２７又は２次側マスタインタフェース２６からの指示に基づき、この格納したデータ信号をデータ信号ドライバ／レシーバ１４及び１１１又は１３及び１１２に与えるものである。
【００２１】
制御信号ドライバ／レシーバ２３及び１２１はそれぞれ、制御信号線２１に接続され、制御信号線２１に対し制御信号をレシーブ（受信）又はドライブ（送信）するものである。一方、制御信号ドライバ／レシーバ２４及び１２２はそれぞれ、制御信号線２２に接続され、制御信号線２２に対し制御信号をレシーブ（受信）又はドライブ（送信）するものである。
【００２２】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、制御信号ドライバ／レシーバ２３及び２４が動作し、制御信号ドライバ／レシーバ１２１及び１２２が動作停止する。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、制御信号ドライバ／レシーバ２３及び２４が動作停止し、制御信号ドライバ／レシーバ１２１及び１２２が動作する。
【００２３】
ところで、一般にコンピュータのバス上でデータ転送を行う場合には、データの送り手と受け手の間に、「マスタ」と「スレーブ」の関係がある。ここで、ＰＣＩバスにおいては、「マスタ」に該当する言葉として「イニシエータ」が、「スレーブ」に該当する言葉として「ターゲット」が使われるときもあり、以下、この実施形態においても同様な意味で用いて説明する。
【００２４】
１次側ターゲットインタフェース２５は、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２から、マスタデバイスからのアクセス要求を受信し、このアクセス要求によってデータ信号線１１又は１２から与えられたアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先を検索し、この検索結果を２次マスタインタフェース２６に与えるものである。また、１次側ターゲットインタフェース２５は、１次側に接続されたホストＣＰＵからコンフィギュレーション設定要求を受信し、この設定要求によってデータ信号線１１又は１２から与えられた設定データをコンフィギュレーションレジスタ群１５に設定するものである。
【００２５】
２次側マスタインタフェース２６は、１次側ターゲットインタフェース２５からの検索結果に基づく制御信号を、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２に出力すると共に、１次側ターゲットインタフェース２５からの検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとを、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２のデータ信号線１１又は１２に出力するものである。
【００２６】
２次側ターゲットインタフェース２８は、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２から、マスタデバイスからのアクセス依頼を受信し、このアクセス依頼によってデータ信号線１１又は１２から与えられたアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先を検索し、この検索結果を１次マスタインタフェース２７に与えるものである。
【００２７】
１次側マスタインタフェース２７は、２次側ターゲットインタフェース２８からの検索結果に基づく制御信号を、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２に出力すると共に、２次側ターゲットインタフェース２８からの検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとを、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２のデータ信号線１１又は１２に出力するものである。
【００２８】
論理反転素子１３４は、与えられた信号の論理を反転するものであり、この実施形態の場合、１次側指示信号線１３１からアクティブ信号又はインアクティブ信号が与えられたときに、インアクティブ信号又はアクティブ信号に論理を反転して出力するものである。
【００２９】
（Ａ−２）動作の説明
次に、このような構成を有するコンピュータシステムの動作について、図３〜５を参照しながら説明する。
【００３０】
１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３及び２４とが動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１及び１２２とが動作停止し、これらを通るパスが無効になる。ここで、図３は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００３１】
また、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１び１２２が動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３び２４が動作停止し、これらを通るバスが無効になる。なお、図４は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００３２】
一方、１次側バスと２次側バスを切り替えた後には、ＰＣＩ−ＰＣＩバスブリッジ３に対する各ＰＣＩバスのバス番号が変わるので、コンフィギュレーションレジスタ群１５に設定されたバス番号を変更して再設定しなければならない。ここで、図５は、この再設定の動作を説明するための説明図である。図５（ａ）が切り替わる前のＡ側ＰＣＩバスが１次側であるコンピュータシステムを示し、図５（ｂ）が切り替わった後のＢ側ＰＣＩバスが１次側であるコンピュータシステムを示している。図５に示すように、切り替わる前のコンピュータシステムにおいては、ＰｒｉＢＮにはバス番号１、ＳｅｃＢＮにはバス番号３、ＳｕｂＢＮにはバス番号４が設定されているが、切り替わった後のシステムにおいては、ＰｒｉＢＮにはバス番号３、ＳｅｃＢＮにはバス番号１、ＳｕｂＢＮにはバス番号２が再設定される必要がある。
【００３３】
ここでさらに、コンフィギュレーションレジスタ群１５を設定（再設定）する場合と、１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合との詳細動作について説明する。
【００３４】
１．コンフィギュレーションレジスタ群１５を設定（再設定）する場合
まず、１次側ＰＣＩバスの制御信号線２１又は２２に出力されたホストＣＰＵからのコンフィギュレーション設定要求が、１次側ターゲットインタフェース２５によって認識される。
【００３５】
次に、１次側ターゲットインタフェース２５では、１次側ＰＣＩバスのデータ信号線１１又は１２に出力されたホストＣＰＵからの設定データ（設定するレジスタのアドレス及び設定するバス番号）に基づき、コンフィギュレーションレジスタ群１５の目的のレジスタにバス番号が書き込まれることになる。
【００３６】
２．１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合
まず、１次側のＰＣＩバスの制御信号線２１又は２２に出力されたマスタデバイスからのアクセス要求が、１次側ターゲットインタフェース２５によって認識されると共に、１次側のＰＣＩバスのデータ信号線１１又は１２に出力されたマスタデバイスからの伝送データがバッファ部１６に書き込まれる。
【００３７】
次に、１次側ターゲットインタフェース２５では、１次側ＰＣＩバスのデータ信号線１１又は１２に出力されたマスタデバイスからのアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先が検索され、この検索結果が２次マスタインタフェース２６に与えられる。
【００３８】
さらに、２次マスタインタフェース２６では、この検索結果に基づいた制御信号が２次側のＰＣＩバスの制御信号線２１又は２２に出力されると共に、この検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとが、２次側のＰＣＩバスのデータ信号線１１又は１２に出力され、ターゲットデバイスにデータが転送されることになる。
【００３９】
なお、２次側ＰＣＩバスから１次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合も、説明は省略するが、同様な動作で行われることになる。
【００４０】
例えば、このようなＰＣＩ−ＰＣＩバスブリッジは、図６に示すように、運用系と待機系との２つのホストＣＰＵの切り替えを行う冗長システムにおいて、異なるホストＣＰＵで制御されるＰＣＩバス間を接続するＰＣＩ−ＰＣＩバスブリッジに適用して好適なものである。ここで、図６（ａ）は、Ａ側ＰＣＩバスに接続されたホストＣＰＵが運用状態で、Ａ側ＰＣＩバスが１次側であるコンピュータシステムを示し、図６（ｂ）は、Ｂ側ＰＣＩバスに接続されたホストＣＰＵが運用状態で、ｂ側ＰＣＩバスが１次側であるコンピュータシステムを示している。
【００４１】
（Ａ−３）効果の説明
以上のように、第１の実施形態によれば、（１）１次側指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３に接続されている２つのＰＣＩバスの１次側と２次側を切り替えるデータ信号ドライバ／レシーバ１３、１４、１１１、１１２、及び、制御信号ドライバ／レシーバ２３、２４、１２１、１２２を有し、（２）この切り替えに基づいて、ホストＣＰＵがコンフィギュレーションレジスタ群１５のレジスタを、切り替え後のバス構成に適用するように再設定するので、１次側指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３の１次側と２次側を動的に切り替えることができる。
【００４２】
（Ｂ）第２の実施形態
以下、本発明によるバス間接続回路を、１次側と２次側とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適用した第２の実施形態について、図面を参照しながら詳述する。
【００４３】
（Ｂ−１）構成の説明
図７は、第２の実施形態のコンピュータシステムの構成を示すブロック図である。図７において、このコンピュータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側ＰＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１１及び制御信号線２１で接続され、Ｂ側ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１２及び制御信号線２２で接続される。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しないシステム制御部との間は、１次側指示信号線１３１で接続される。
【００４４】
さらに、ＰＣＩ−ＰＣＩバスブリッジ３は、データ信号ドライバ／レシーバ１３、１４、１１１及び１１２と、Ａ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４とＡ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５とＡ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６とＢ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７とＢ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８とＢ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９とを有するコンフィギュレーションレジスタ群１５と、バッファ部１６と、制御信号ドライバ／レシーバ２３、２４、１２１及び１２２と、１次側ターゲットインタフェース２５と、２次側マスタインタフェース２６と、１次側マスタインタフェース２７と、２次側ターゲットインタフェース２８と、論理反転素子１３４とを有する。
【００４５】
なお、図７においては、図１に示した第１の実施形態と対応する構成部分は同一の符号を付して示している。したがって、その構成部分の説明は省略し、以下、コンフィギュレーションレジスタ群１５の詳細構成について説明する。
【００４６】
コンフィギュレーションレジスタ群１５は、Ａ側ＰＣＩバス１が１次側である場合の１次側ＰＣＩバスのバス番号が設定されるＡ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４と、Ａ側ＰＣＩバス１が１次側である場合の２次側ＰＣＩバスのバス番号が設定されるＡ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５と、Ａ側ＰＣＩバス１が１次側である場合のサブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは２次側のバス番号）が設定されるＡ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６と、Ｂ側ＰＣＩバス２が１次側である場合の１次側ＰＣＩバスのバス番号が設定されるＢ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７と、Ｂ側ＰＣＩバス１が１次側である場合の２次側ＰＣＩバスのバス番号が設定されるＢ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８と、Ｂ側ＰＣＩバス１が１次側である場合のサブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは２次側のバス番号）が設定されるＢ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９とを有する。なお、コンフィギュレーションレジスタ群１５には、Ａ＝Ｐｒｉ信号とＢ＝Ｐｒｉ信号とが与えられている。
【００４７】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになり、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効になる。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになり、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが有効になる。
【００４８】
（Ｂ−２）動作の説明
次に、このような構成を有するコンピュータシステムの動作について、図８〜１０を参照しながら説明する。
【００４９】
１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３及び２４とが動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１及び１２２とが動作停止し、これらを通るパスが無効になる。ここで、図８は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００５０】
また、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１び１２２が動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３び２４が動作停止し、これらを通るパスが無効になる。なお、図９は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００５１】
さらに、図１０は、コンフィギュレーションレジスタ群１５の切り替えの動作を説明するための説明図である。図１０（ａ）が切り替わる前のコンピュータシステムを示し、図１０（ｂ）が切り替わった後のコンピュータシステムを示している。
【００５２】
図１０に示すように、切り替わる前のＡ側ＰＣＩバスが１次側であるコンピュータシステムにおいては、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効になる。一方、切り替わった後のＢ側ＰＣＩバスが１次側であるシステムにおいては、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが有効になる。
【００５３】
なお、コンフィギュレーションレジスタ群１５を設定（再設定）する場合と、１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合との詳細動作については、第１の実施形態と同様であるため、説明を省略する。
【００５４】
また、この第２の実施形態のＰＣＩ−ＰＣＩバスブリッジも、図６に示した運用系と待機系との２つのホストＣＰＵの切り替えを行う冗長システムに適用できることは勿論である。
【００５５】
（Ｂ−３）効果の説明
以上のように、第２の実施形態によれば、第１の実施形態と同様な効果が得られる。
【００５６】
また、第２の実施形態によれば、コンフィギュレーションレジスタ群１５において、切り替わる前後双方のバス番号が格納されたレジスタを有し、Ａ＝Ｐｒｉ信号及びＢ＝Ｐｒｉ信号に基づいて、その一方を有効に他方を無効に切り替えるので、コンフィギュレーションレジスタ群１５を再設定する必要がなくなる。
【００５７】
（Ｃ）他の実施形態
なお、上記各実施形態では、内部バスがＰＣＩバスであるものを示したが、ＰＣＩバスに限定することなく、バス間接続回路に同様なバス番号を設定するコンフィギュレーションレジスタ群を有するものであれば、同様に本発明に適用できる。
【００５８】
また、上記各実施形態では、コンフィギュレーションレジスタ群にバス番号が設定されるものを示したが、バス番号に限定することなく、他の制御情報が設定されるものであっても、同様に本発明に適用できる。
【００５９】
さらに、図６に示した運用系と待機系の系切り替えを行う冗長構成のコンピュータシステムでは、ホストＣＰＵが２つのものを示したが、ホストＣＰＵが３以上あるものであっても良い。
【００６０】
【発明の効果】
以上のように、本発明によれば、第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、与えられた１次側指示命令に基づき、１次側の第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、新たに切り替わった１次側の第１又は第２のバスに対応した制御情報と２次側の第２又は第１のバスに対応した制御情報とに、レジスタを設定し直すことで、外部からの１次側指示命令に基づき、第１及び第２のバスの１次側と２次側とを動的に切り替えることができるようになる。
【図面の簡単な説明】
【図１】第１の実施形態のコンピュータシステムの構成を示すブロック図である。
【図２】従来のＰＣＩ−ＰＣＩバスブリッジの説明図である。
【図３】第１の実施形態において、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動作説明図である。
【図４】第１の実施形態において、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動作説明図である。
【図５】第１の実施形態において、コンフィギュレーションレジスタ群１５の再設定の動作説明図である。
【図６】運用系と待機系の２つのホストＣＰＵの切り替えを行うコンピュータシステムの動作説明図である。
【図７】第２の実施形態のコンピュータシステムの構成を示すブロック図である。
【図８】第２の実施形態において、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動作説明図である。
【図９】第２の実施形態において、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動作説明図である。
【図１０】第２の実施形態において、コンフィギュレーションレジスタ群１５の再設定の動作説明図である。
【符号の説明】
１３、１４、１１１、１１２…データ信号ドライバ／レシーバ、２３、２４、１２１、１２２…制御信号ドライバ／レシーバ、１３１…１次側指示信号線。
【発明の属する技術分野】
この発明は、バス間接続回路及びコンピュータシステムに関し、例えば、ＰＣＩ−ＰＣＩバスブリッジの１次側と２次側とが動的に切り替わるコンピュータシステムに適用し得るものである。
【０００２】
【従来の技術】
近年、マルチメディアやＧＵＩ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）などをきっかけに、コンピュータシステムが処理するデータ量は格段に増え、システム内部のデバイス間でデータ転送する内部バスにも高速なものが必要になった。
【０００３】
ＰＣＩ（ Ｐｅｒｉｐｈｅｒａｌ Ｃｏｎｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスは、このような背景から、米国のインテル社が中心となって標準化が進められた内部バスである。
【０００４】
このＰＣＩバスは、ある特定のＣＰＵ（ Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やアーキテクチャを前提にしたものではなく、そのため、ＰＣＩバス上に接続される各デバイスには、そのデバイスの種類や動作ステータス等を示すコンフィギュレーションレジスタを設けることが規定されている。
【０００５】
また、ＰＣＩバスには、設定上、最大３２個までのデバイスが接続できることになっているが、実際には電気的な負荷や安定性などの観点から、１０個程度が限界になる。そこで、さらに多くのデバイスを接続するためには、システム内に複数のＰＣＩバスを用意し、各ＰＣＩバス間をＰＣＩ−ＰＣＩバスブリッジで接続することになる。
【０００６】
図２は、従来のＰＣＩ−ＰＣＩバスブリッジの構成を示したブロック図である。以下、このＰＣＩ−ＰＣＩバスブリッジについて簡単に説明する。なお、図２において、ホストＣＰＵに近い側が１次側ＰＣＩバス、ホストＣＰＵに遠い側が２次側ＰＣＩバスである。
【０００７】
電源ＯＮやリセットなどのシステム初期化時において、ホストＣＰＵは、システム内の複数のＰＣＩバスを識別するために、各ＰＣＩバスを検索してバス番号を割り振る。この割り振られたバス番号は、ホストＣＰＵによって、各ＰＣＩバスに接続するホストブリッジやＰＣＩ−ＰＣＩバスブリッジのコンフィギュレーションレジスタに設定され、以後の各デバイス間のデータ転送の識別に用いられることになる。
【０００８】
ここで、図２に示すように、ＰＣＩ−ＰＣＩブリッジのコンフィギュレーションレジスタ１５には、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とがあり、各レジスタには適当なバス番号が設定されることになる。なお、サブオーディネートバスとは、２次側ＰＣＩバスの更に先にＰＣＩ−ＰＣＩバスブリッジを介して存在するＰＣＩバスのことであり、複数のサブオーディネートバスが存在する可能性がある。また、サブオーディネートバスが存在しない場合、サブオーディネートバス番号レジスタ１５３には、２次側のバス番号が設定されることになる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来のＰＣＩ−ＰＣＩバスブリッジには、１次側バスと２次側バスとが固定されているシステムを前提としているので、１次側ＰＣＩバスと２次側ＰＣＩバスとが動的に切り替わるようなシステムには適用できないという課題があった。
【００１０】
例えば、後述するように、運用系と待機系の２つのホストＣＰＵの系切り替えを行う冗長システムにおいて、異なるホストＣＰＵで制御されるＰＣＩバス間を接続するＰＣＩ−ＰＣＩバスブリッジには、１次側と２次側とが動的に切り替わるので適用することができない。
【００１１】
そのため、１次側と２次側とを動的に切り替えることができるバス間接続回路及びコンピュータシステムが求められていた。
【００１２】
【課題を解決するための手段】
かかる課題を解決するため、本発明は、第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、（１）与えられた１次側指示命令に基づき、１次側の第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、（２）新たに切り替わった１次側の第１又は第２のバスに対応した制御情報と２次側の第２又は第１のバスに対応した制御情報とに、レジスタを設定し直すことを特徴とする。
【００１３】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるバス間接続回路を、１次側と２次側とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適用した第１の実施形態について、図面を参照しながら詳述する。
【００１４】
（Ａ−１）構成の説明
図１は、第１の実施形態のコンピュータシステムの構成を示すブロック図である。図１において、このコンピュータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側ＰＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１１及び制御信号線２１で接続され、Ｂ側ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１２及び制御信号線２２で接続される。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しないシステム制御部との間は、１次側指示信号線１３１で接続される。
【００１５】
さらに、ＰＣＩ−ＰＣＩバスブリッジ３は、データ信号ドライバ／レシーバ１３、１４、１１１及び１１２と、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とを有するコンフィギュレーションレジスタ群１５と、バッファ部１６と、制御信号ドライバ／レシーバ２３、２４、１２１及び１２２と、１次側ターゲットインタフェース２５と、２次側マスタインタフェース２６と、１次側マスタインタフェース２７と、２次側ターゲットインタフェース２８と、論理反転素子１３４とを有する。
【００１６】
Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２は、ＰＣＩ−ＰＣＩバスブリッジ３に接続される２つのバスであり、それぞれがホストＣＰＵに対して近い側（１次側）と遠い側（２次側）とに交互に切り替わるものである。ここで、Ａ側ＰＣＩバス１は、データ信号（アドレス／データバスやＣ／ＢＥ信号など）と制御信号（ＦＲＡＭＥ信号やＩＲＤＹ信号など）とから構成され、これらのデータ信号及び制御信号は、データ信号線１１及び制御信号線２１によってＰＣＩ−ＰＣＩバスブリッジ３と授受されることになる。また、Ｂ側ＰＣＩバス２も、Ａ側ＰＣＩバス１と同様のものであり、Ｂ側ＰＣＩバス２のデータ信号及び制御信号は、データ信号線１２及び制御信号線２２によってＰＣＩ−ＰＣＩバスブリッジ３と授受されることになる。
【００１７】
データ信号ドライバ／レシーバ１３及び１１１はそれぞれ、データ信号線１１に接続され、データ信号線１１に対しデータ信号をレシーブ（受信）又はドライブ（送信）するものである。一方、データ信号ドライバ／レシーバ１４及び１１２はそれぞれ、データ信号線１２に接続され、データ信号線１２に対しデータ信号をレシーブ（受信）又はドライブ（送信）するものである。
【００１８】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ側ＰＣＩバスが１次側であることを示す信号（Ａ＝Ｐｒｉ信号）がアクティブ、Ｂ側ＰＣＩバスが１次側であることを示す信号（Ｂ＝Ｐｒｉ信号）がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４が動作し、データ信号ドライバ／レシーバ１１１及び１１２が動作停止する。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１３及び１４が動作停止し、データ信号ドライバ／レシーバ１１１及び１１２が動作する。
【００１９】
コンフィギュレーションレジスタ群１５は、Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２に対するＰＣＩ−ＰＣＩバスブリッジ３の特性・種類・動作方法等が設定される複数のレジスタを有するものである。この実施形態では、図１に示すように、コンフィギュレーションレジスタ群１５は、１次側ＰＣＩバスのバス番号が設定される１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と、２次側ＰＣＩバスのバス番号が設定される２次側バス番号レジスタ（ＳｅｃＢＮ）１５２と、サブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは、２次側のバス番号）が設定されるサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とを有する。
【００２０】
バッファ部１６は、データ信号ドライバ／レシーバ１３及び１１１又は１４及び１１２で受信されたデータ信号を一時的に格納し、１次側マスタインタフェース２７又は２次側マスタインタフェース２６からの指示に基づき、この格納したデータ信号をデータ信号ドライバ／レシーバ１４及び１１１又は１３及び１１２に与えるものである。
【００２１】
制御信号ドライバ／レシーバ２３及び１２１はそれぞれ、制御信号線２１に接続され、制御信号線２１に対し制御信号をレシーブ（受信）又はドライブ（送信）するものである。一方、制御信号ドライバ／レシーバ２４及び１２２はそれぞれ、制御信号線２２に接続され、制御信号線２２に対し制御信号をレシーブ（受信）又はドライブ（送信）するものである。
【００２２】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、制御信号ドライバ／レシーバ２３及び２４が動作し、制御信号ドライバ／レシーバ１２１及び１２２が動作停止する。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、制御信号ドライバ／レシーバ２３及び２４が動作停止し、制御信号ドライバ／レシーバ１２１及び１２２が動作する。
【００２３】
ところで、一般にコンピュータのバス上でデータ転送を行う場合には、データの送り手と受け手の間に、「マスタ」と「スレーブ」の関係がある。ここで、ＰＣＩバスにおいては、「マスタ」に該当する言葉として「イニシエータ」が、「スレーブ」に該当する言葉として「ターゲット」が使われるときもあり、以下、この実施形態においても同様な意味で用いて説明する。
【００２４】
１次側ターゲットインタフェース２５は、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２から、マスタデバイスからのアクセス要求を受信し、このアクセス要求によってデータ信号線１１又は１２から与えられたアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先を検索し、この検索結果を２次マスタインタフェース２６に与えるものである。また、１次側ターゲットインタフェース２５は、１次側に接続されたホストＣＰＵからコンフィギュレーション設定要求を受信し、この設定要求によってデータ信号線１１又は１２から与えられた設定データをコンフィギュレーションレジスタ群１５に設定するものである。
【００２５】
２次側マスタインタフェース２６は、１次側ターゲットインタフェース２５からの検索結果に基づく制御信号を、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２に出力すると共に、１次側ターゲットインタフェース２５からの検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとを、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２のデータ信号線１１又は１２に出力するものである。
【００２６】
２次側ターゲットインタフェース２８は、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２から、マスタデバイスからのアクセス依頼を受信し、このアクセス依頼によってデータ信号線１１又は１２から与えられたアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先を検索し、この検索結果を１次マスタインタフェース２７に与えるものである。
【００２７】
１次側マスタインタフェース２７は、２次側ターゲットインタフェース２８からの検索結果に基づく制御信号を、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御信号線２１又は２２に出力すると共に、２次側ターゲットインタフェース２８からの検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとを、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２のデータ信号線１１又は１２に出力するものである。
【００２８】
論理反転素子１３４は、与えられた信号の論理を反転するものであり、この実施形態の場合、１次側指示信号線１３１からアクティブ信号又はインアクティブ信号が与えられたときに、インアクティブ信号又はアクティブ信号に論理を反転して出力するものである。
【００２９】
（Ａ−２）動作の説明
次に、このような構成を有するコンピュータシステムの動作について、図３〜５を参照しながら説明する。
【００３０】
１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３及び２４とが動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１及び１２２とが動作停止し、これらを通るパスが無効になる。ここで、図３は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００３１】
また、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１び１２２が動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３び２４が動作停止し、これらを通るバスが無効になる。なお、図４は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００３２】
一方、１次側バスと２次側バスを切り替えた後には、ＰＣＩ−ＰＣＩバスブリッジ３に対する各ＰＣＩバスのバス番号が変わるので、コンフィギュレーションレジスタ群１５に設定されたバス番号を変更して再設定しなければならない。ここで、図５は、この再設定の動作を説明するための説明図である。図５（ａ）が切り替わる前のＡ側ＰＣＩバスが１次側であるコンピュータシステムを示し、図５（ｂ）が切り替わった後のＢ側ＰＣＩバスが１次側であるコンピュータシステムを示している。図５に示すように、切り替わる前のコンピュータシステムにおいては、ＰｒｉＢＮにはバス番号１、ＳｅｃＢＮにはバス番号３、ＳｕｂＢＮにはバス番号４が設定されているが、切り替わった後のシステムにおいては、ＰｒｉＢＮにはバス番号３、ＳｅｃＢＮにはバス番号１、ＳｕｂＢＮにはバス番号２が再設定される必要がある。
【００３３】
ここでさらに、コンフィギュレーションレジスタ群１５を設定（再設定）する場合と、１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合との詳細動作について説明する。
【００３４】
１．コンフィギュレーションレジスタ群１５を設定（再設定）する場合
まず、１次側ＰＣＩバスの制御信号線２１又は２２に出力されたホストＣＰＵからのコンフィギュレーション設定要求が、１次側ターゲットインタフェース２５によって認識される。
【００３５】
次に、１次側ターゲットインタフェース２５では、１次側ＰＣＩバスのデータ信号線１１又は１２に出力されたホストＣＰＵからの設定データ（設定するレジスタのアドレス及び設定するバス番号）に基づき、コンフィギュレーションレジスタ群１５の目的のレジスタにバス番号が書き込まれることになる。
【００３６】
２．１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合
まず、１次側のＰＣＩバスの制御信号線２１又は２２に出力されたマスタデバイスからのアクセス要求が、１次側ターゲットインタフェース２５によって認識されると共に、１次側のＰＣＩバスのデータ信号線１１又は１２に出力されたマスタデバイスからの伝送データがバッファ部１６に書き込まれる。
【００３７】
次に、１次側ターゲットインタフェース２５では、１次側ＰＣＩバスのデータ信号線１１又は１２に出力されたマスタデバイスからのアドレスに基づき、コンフィギュレーションレジスタ群１５を参照して伝送先が検索され、この検索結果が２次マスタインタフェース２６に与えられる。
【００３８】
さらに、２次マスタインタフェース２６では、この検索結果に基づいた制御信号が２次側のＰＣＩバスの制御信号線２１又は２２に出力されると共に、この検索結果に基づく伝送先アドレスとバッファ部１６に格納された伝送データとが、２次側のＰＣＩバスのデータ信号線１１又は１２に出力され、ターゲットデバイスにデータが転送されることになる。
【００３９】
なお、２次側ＰＣＩバスから１次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合も、説明は省略するが、同様な動作で行われることになる。
【００４０】
例えば、このようなＰＣＩ−ＰＣＩバスブリッジは、図６に示すように、運用系と待機系との２つのホストＣＰＵの切り替えを行う冗長システムにおいて、異なるホストＣＰＵで制御されるＰＣＩバス間を接続するＰＣＩ−ＰＣＩバスブリッジに適用して好適なものである。ここで、図６（ａ）は、Ａ側ＰＣＩバスに接続されたホストＣＰＵが運用状態で、Ａ側ＰＣＩバスが１次側であるコンピュータシステムを示し、図６（ｂ）は、Ｂ側ＰＣＩバスに接続されたホストＣＰＵが運用状態で、ｂ側ＰＣＩバスが１次側であるコンピュータシステムを示している。
【００４１】
（Ａ−３）効果の説明
以上のように、第１の実施形態によれば、（１）１次側指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３に接続されている２つのＰＣＩバスの１次側と２次側を切り替えるデータ信号ドライバ／レシーバ１３、１４、１１１、１１２、及び、制御信号ドライバ／レシーバ２３、２４、１２１、１２２を有し、（２）この切り替えに基づいて、ホストＣＰＵがコンフィギュレーションレジスタ群１５のレジスタを、切り替え後のバス構成に適用するように再設定するので、１次側指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３の１次側と２次側を動的に切り替えることができる。
【００４２】
（Ｂ）第２の実施形態
以下、本発明によるバス間接続回路を、１次側と２次側とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適用した第２の実施形態について、図面を参照しながら詳述する。
【００４３】
（Ｂ−１）構成の説明
図７は、第２の実施形態のコンピュータシステムの構成を示すブロック図である。図７において、このコンピュータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側ＰＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１１及び制御信号線２１で接続され、Ｂ側ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間は、データ信号線１２及び制御信号線２２で接続される。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しないシステム制御部との間は、１次側指示信号線１３１で接続される。
【００４４】
さらに、ＰＣＩ−ＰＣＩバスブリッジ３は、データ信号ドライバ／レシーバ１３、１４、１１１及び１１２と、Ａ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４とＡ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５とＡ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６とＢ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７とＢ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８とＢ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９とを有するコンフィギュレーションレジスタ群１５と、バッファ部１６と、制御信号ドライバ／レシーバ２３、２４、１２１及び１２２と、１次側ターゲットインタフェース２５と、２次側マスタインタフェース２６と、１次側マスタインタフェース２７と、２次側ターゲットインタフェース２８と、論理反転素子１３４とを有する。
【００４５】
なお、図７においては、図１に示した第１の実施形態と対応する構成部分は同一の符号を付して示している。したがって、その構成部分の説明は省略し、以下、コンフィギュレーションレジスタ群１５の詳細構成について説明する。
【００４６】
コンフィギュレーションレジスタ群１５は、Ａ側ＰＣＩバス１が１次側である場合の１次側ＰＣＩバスのバス番号が設定されるＡ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４と、Ａ側ＰＣＩバス１が１次側である場合の２次側ＰＣＩバスのバス番号が設定されるＡ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５と、Ａ側ＰＣＩバス１が１次側である場合のサブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは２次側のバス番号）が設定されるＡ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６と、Ｂ側ＰＣＩバス２が１次側である場合の１次側ＰＣＩバスのバス番号が設定されるＢ側ＰＣＩバス用１次側バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７と、Ｂ側ＰＣＩバス１が１次側である場合の２次側ＰＣＩバスのバス番号が設定されるＢ側ＰＣＩバス用２次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８と、Ｂ側ＰＣＩバス１が１次側である場合のサブオーディネートバスのバス番号（サブオーディネートバスが存在しないときは２次側のバス番号）が設定されるＢ側ＰＣＩバス用サブオーディネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９とを有する。なお、コンフィギュレーションレジスタ群１５には、Ａ＝Ｐｒｉ信号とＢ＝Ｐｒｉ信号とが与えられている。
【００４７】
ここで、後述するように、図示しないシステム制御部によって、１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになり、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効になる。一方、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになり、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが有効になる。
【００４８】
（Ｂ−２）動作の説明
次に、このような構成を有するコンピュータシステムの動作について、図８〜１０を参照しながら説明する。
【００４９】
１次側指示信号線１３１からアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３及び２４とが動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１及び１２２とが動作停止し、これらを通るパスが無効になる。ここで、図８は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００５０】
また、１次側指示信号線１３１からインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、データ信号ドライバ／レシーバ１１１及び１１２と制御信号ドライバ／レシーバ１２１び１２２が動作し、これらを通るパスが有効になり、一方、データ信号ドライバ／レシーバ１３及び１４と制御信号ドライバ／レシーバ２３び２４が動作停止し、これらを通るパスが無効になる。なお、図９は、この場合の動作状態を示したブロック図であり、有効なパスの部分を太線で示している。従って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００５１】
さらに、図１０は、コンフィギュレーションレジスタ群１５の切り替えの動作を説明するための説明図である。図１０（ａ）が切り替わる前のコンピュータシステムを示し、図１０（ｂ）が切り替わった後のコンピュータシステムを示している。
【００５２】
図１０に示すように、切り替わる前のＡ側ＰＣＩバスが１次側であるコンピュータシステムにおいては、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効になる。一方、切り替わった後のＢ側ＰＣＩバスが１次側であるシステムにおいては、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが有効になる。
【００５３】
なお、コンフィギュレーションレジスタ群１５を設定（再設定）する場合と、１次側ＰＣＩバスから２次側ＰＣＩバスに接続されたターゲットデバイスにデータを転送する場合との詳細動作については、第１の実施形態と同様であるため、説明を省略する。
【００５４】
また、この第２の実施形態のＰＣＩ−ＰＣＩバスブリッジも、図６に示した運用系と待機系との２つのホストＣＰＵの切り替えを行う冗長システムに適用できることは勿論である。
【００５５】
（Ｂ−３）効果の説明
以上のように、第２の実施形態によれば、第１の実施形態と同様な効果が得られる。
【００５６】
また、第２の実施形態によれば、コンフィギュレーションレジスタ群１５において、切り替わる前後双方のバス番号が格納されたレジスタを有し、Ａ＝Ｐｒｉ信号及びＢ＝Ｐｒｉ信号に基づいて、その一方を有効に他方を無効に切り替えるので、コンフィギュレーションレジスタ群１５を再設定する必要がなくなる。
【００５７】
（Ｃ）他の実施形態
なお、上記各実施形態では、内部バスがＰＣＩバスであるものを示したが、ＰＣＩバスに限定することなく、バス間接続回路に同様なバス番号を設定するコンフィギュレーションレジスタ群を有するものであれば、同様に本発明に適用できる。
【００５８】
また、上記各実施形態では、コンフィギュレーションレジスタ群にバス番号が設定されるものを示したが、バス番号に限定することなく、他の制御情報が設定されるものであっても、同様に本発明に適用できる。
【００５９】
さらに、図６に示した運用系と待機系の系切り替えを行う冗長構成のコンピュータシステムでは、ホストＣＰＵが２つのものを示したが、ホストＣＰＵが３以上あるものであっても良い。
【００６０】
【発明の効果】
以上のように、本発明によれば、第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、与えられた１次側指示命令に基づき、１次側の第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、新たに切り替わった１次側の第１又は第２のバスに対応した制御情報と２次側の第２又は第１のバスに対応した制御情報とに、レジスタを設定し直すことで、外部からの１次側指示命令に基づき、第１及び第２のバスの１次側と２次側とを動的に切り替えることができるようになる。
【図面の簡単な説明】
【図１】第１の実施形態のコンピュータシステムの構成を示すブロック図である。
【図２】従来のＰＣＩ−ＰＣＩバスブリッジの説明図である。
【図３】第１の実施形態において、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動作説明図である。
【図４】第１の実施形態において、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動作説明図である。
【図５】第１の実施形態において、コンフィギュレーションレジスタ群１５の再設定の動作説明図である。
【図６】運用系と待機系の２つのホストＣＰＵの切り替えを行うコンピュータシステムの動作説明図である。
【図７】第２の実施形態のコンピュータシステムの構成を示すブロック図である。
【図８】第２の実施形態において、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動作説明図である。
【図９】第２の実施形態において、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動作説明図である。
【図１０】第２の実施形態において、コンフィギュレーションレジスタ群１５の再設定の動作説明図である。
【符号の説明】
１３、１４、１１１、１１２…データ信号ドライバ／レシーバ、２３、２４、１２１、１２２…制御信号ドライバ／レシーバ、１３１…１次側指示信号線。
Claims (4)
- 第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、
与えられた１次側指示命令に基づき、１次側の上記第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の上記第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、
新たに切り替わった１次側の上記第１又は第２のバスに対応した制御情報と２次側の上記第２又は第１のバスに対応した制御情報とに、上記レジスタを設定し直すことを特徴とするバス間接続回路。 - 第１のバス上の要素と第２のバス上の要素とを接続するための制御情報が設定されたレジスタを有し、このレジスタに設定された制御情報に基づき、第１のバスと第２のバスとの間で、内蔵する１次側及び２次側の専用インタフェースを介して情報本体の授受を行うバス間接続回路において、
上記レジスタは、下記接続切替手段が切り替える１次側の上記第１又は第２のバスに対応した制御情報も予め設定され、
与えられた１次側指示命令に基づき、１次側の上記第１又は第２のバスが内蔵する１次側の専用インタフェースに接続され、２次側の上記第２又は第１のバスが内蔵する２次側の専用インタフェースに接続されるように接続関係を切り替える接続切替手段を備え、
上記レジスタの有効領域を、新たに切り替わった１次側の上記第１又は第２のバスに対応した制御情報の領域と２次側の上記第２又は第１のバスに対応した制御情報の領域とに選定することを特徴とするバス間接続回路。 - 上記第１及び第２のバスがＰＣＩバスであることを特徴とする請求項１又は２に記載のバス間接続回路。
- 運用系と待機系の複数のＣＰＵを有し、運用系から待機系に系切り替えを行うコンピュータシステムにおいて、
上記各ＣＰＵで制御されるバス間を接続するバス間接続回路に、請求項１〜３のいずれかに記載のバス間接続回路を適用することを特徴とするコンピュータシステム。
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