JP3561196B2

JP3561196B2 - Semiconductor integrated circuit

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Publication number: JP3561196B2
Application number: JP35856099A
Authority: JP
Inventors: 寛谷川; 秀一中村
Original assignee: Toko Inc
Current assignee: Toko Inc
Priority date: 1999-12-17
Filing date: 1999-12-17
Publication date: 2004-09-02
Anticipated expiration: 2019-12-17
Also published as: JP2001177352A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に演算増幅器の出力側回路について、出力信号に歪を生じないようにするための改良技術に関する。
【０００２】
【従来の技術】
増幅回路は、種々の電子回路を構成する場合に必要不可欠とされる基本要素である。増幅回路の一つである演算増幅器は、一般に、図５のブロック図に示すような構成となっている。
図５に示す演算増幅器は、大きな電圧利得でもって入力信号を増幅する入力側回路１００と、出力信号の電流容量が大きくなるように電流増幅をする出力側回路２００とを有している。ここで、入力側回路１００には、電圧振幅が駆動電圧Ｖ_Ｄからグランド電圧の範囲で変化する入力信号に対応するため、Ｎチャネル型（あるいはＮＰＮ型）トランジスタによる第１の差動増幅回路とＰチャネル型（あるいはＰＮＰ型）トランジスタによる第２の差動増幅回路が併設されている。一方、出力側回路２００には、出力信号の電圧振幅を駆動電圧Ｖ_Ｄからグランド電圧の範囲で変化させるために、プッシュプル電流増幅回路が適用されている。
【０００３】
プッシュプル構成となっている出力側回路２００の出力トランジスタ２０１、２０２をＢ級増幅の動作点で駆動すると、出力信号にはトランジスタ素子のカットオフ電圧に基づくクロスオーバー歪が現れる。クロスオーバー歪が出現すると入力信号に対する出力信号の波形の再現性が悪くなってしまう。このクロスオーバー歪を低減するには、Ｂ級よりもわずかにＡ級側にバイアスしたＡＢ級増幅の動作点で出力トランジスタ２０１、２０２を駆動する必要が有る。
そこで、出力側回路２００の内部に構成されたコントロール回路２１０は、出力トランジスタ２０１、２０２をＡＢ級増幅の動作点で駆動するように内部回路が構成されている。
【０００４】
コントロール回路２１０の内部構成としては様々なものが提供されているが、レベルシフト回路と電流源とを組み合わせたものが広く使用されている。このようなコントロール回路では、出力トランジスタに供給する各制御信号に対し、レベルシフト回路によって、トランジスタ素子が持つカットオフ電圧の分だけバイアスを与えておく。これにより、カットオフ電圧の存在によって２つの出力トランジスタ２０１、２０２が同時にオフ状態となることを防止し、クロスオーバー歪を低減するのである。
【０００５】
【発明が解決しようとする課題】
レベルシフト回路によるバイアス量を大きくするとクロスオーバー歪は減少する。しかしその反面、２つの出力トランジスタが同時に導通する期間が発生し、２つの出力トランジスタの主電流路を貫通する電流が流れる。この電流はクロスカレントと呼ばれ、これが大きくなると回路の効率が悪くなってしまう。
このような問題に対し、様々なバイアス量制御機能を付加した改良案が提出されている。その改良案の内容は、クロスオーバー歪、クロスカレントが共に小さくなるように、出力トランジスタに供給するバイアス量を適切な値に調節するというものである。しかし、それら改良案のほとんどは回路構成が複雑で、素子数およびコストの増加を招いていた。
そこで本発明は、簡素な回路構成でもってクロスオーバー歪、クロスカレントの双方を低減することが可能な、演算増幅器を含む半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体集積回路は、互いの主電流路の一端が共通接続され、その主電流路の共通接続点が回路の出力端子に接続された、互いに異なる導電型の第１と第２の出力トランジスタと、第１、第２の出力トランジスタのそれぞれの制御端子に接続される第１と第２の信号ラインと、第１と第２の信号ライン間に主電流が接続され、第１の信号ラインの信号状態に応じて動作する、第１の出力トランジスタと同じ導電型の第１のトランジスタと、第１と第２の信号ライン間に主電流が接続され、第２の信号ラインの信号状態に応じて動作する、第２の出力トランジスタと同じ導電型の第２のトランジスタと、を具備し、第１のトランジスタと第２のトランジスタが相補対称動作をすることを特徴とする。
【０００７】
【発明の実施の形態】
駆動電圧供給点とグランドとの間に互いに異なる導電型の２つの出力トランジスタの主電流路を直列に接続し、各出力トランジスタの主電流路の共通接続点を回路の出力端子に接続する。第１の出力トランジスタのゲートには第１の信号ラインを接続し、第２の出力トランジスタのゲートには第２の信号ラインを接続する。第１の信号ラインと第２の信号ラインの間には第１の出力トランジスタと同じ導電型の第１のトランジスタの主電流路と、第２の出力トランジスタと同じ導電型の第２のトランジスタの主電流路をそれぞれ接続する。第１のトランジスタの制御端子は同じ導電型の第３のトランジスタの主電流路の一端に接続し、第３のトランジスタの制御端子は第１の信号ラインに接続する。また第２のトランジスタの制御端子は同じ導電型の第４のトランジスタの主電流路の一端に接続し、第４のトランジスタの制御端子は第２の信号ラインに接続する。
【０００８】
第３のトランジスタの主電流路の他端は駆動電圧供給点に接続し、第４のトランジスタの主電流路の他端はグランドに接続する。第３のトランジスタの主電流路の一端とグランドの間に第１の電流源を接続し、第４のトランジスタの主電流路の一端と駆動電圧供給点の間に第２の電流源を接続する。
このような回路構成では、第１と第２の信号ラインの信号状態に応じて、第１のトランジスタと第２のトランジスタは、一方が導通状態、他方が遮断状態となる。すると、第１の出力トランジスタと第２の出力トランジスタは、一方が導通状態となり、他方がカレントミラー動作状態となる。
【０００９】
【実施例】
簡素な回路構成でもってクロスオーバー歪、クロスカレントの双方を低減することのできる、本発明による半導体集積回路の第１の実施例の回路図を図１に示した。図１の半導体集積回路は以下のようにして演算増幅器を構成している。
なお、図１において、図５の入力側回路１００を構成する要素には１００番台あるいはＳ１０番台の符号を、出力側回路２００を構成する要素には２００番台あるいはＳ２０番台の符号を付与してある。
Ｎチャネル型のトランジスタ１０１と１０２の各ソースを共通接続し、当該ソースの共通接続点は電流源Ｓ１１を介してグランドに接続し、第１の差動増幅回路を構成する。同様に、Ｐチャネル型のトランジスタ１０３と１０４の各ソースを共通接続し、当該ソースの共通接続点は電流源Ｓ１２を介して駆動電圧供給点（Ｖ_Ｄ）に接続し、第２の差動増幅回路を構成する。
【００１０】
各差動増幅回路を構成する一方のトランジスタ１０１とトランジスタ１０３のゲートを反転入力端子ＩＮ２に接続する。そして、Ｎチャネル型のトランジスタ１０１のドレインは駆動電圧供給点（Ｖ_Ｄ）に接続し、Ｐチャネル型のトランジスタ１０３のドレインはグランドに接続する。
各差動増幅回路を構成する他方のトランジスタ１０２とトランジスタ１０４のゲートを非反転入力端子ＩＮ１に接続する。Ｎチャネル型のトランジスタ１０２のドレインは、電流源Ｓ１３を介して駆動電圧供給点（Ｖ_Ｄ）に接続し、さらに第１の信号ライン３０１を介して出力トランジスタ２０１のゲートにも接続する。Ｐチャネル型のトランジスタ１０４のドレインは、電流源Ｓ１４を介してグランドに接続し、さらに第２の信号ライン３０２を介して出力トランジスタ２０２のゲートにも接続する。
【００１１】
Ｐチャネル型の出力トランジスタ２０１とＮチャネル型の出力トランジスタ２０２の各ドレインは共通接続し、当該ドレインの共通接続点は出力端子ＯＵＴに接続する。出力トランジスタ２０１のソースは駆動電圧供給点（Ｖ_Ｄ）に接続し、出力トランジスタ２０２のソースはグランドに接続する。
第１の信号ライン３０１と第２の信号ライン３０２の間には位相補償用のコンデンサＣ１とコンデンサＣ２を直列に接続し、各コンデンサＣ１、Ｃ２の接続点は出力端子ＯＵＴに接続する。
【００１２】
第１の信号ライン３０１と第２の信号ライン３０２の間にＰチャネル型のトランジスタ２１１の主電流路を接続し、トランジスタ２１１のゲートはＰチャネル型のトランジスタ２１３のドレインに接続する。トランジスタ２１３のソースは駆動電圧供給点（Ｖ_Ｄ）に、ドレインは電流源Ｓ２１を介してグランドに、ゲートは第１の信号ライン３０１に、それぞれ接続する。
また、第１の信号ライン３０１と第２の信号ライン３０２の間にＮチャネル型のトランジスタ２１２の主電流路を接続し、トランジスタ２１２のゲートはＮチャネル型のトランジスタ２１４のドレインに接続する。トランジスタ２１４のソースはグランドに、ドレインは電流源Ｓ２２を介して駆動電圧供給点（Ｖ_Ｄ）に、ゲートは第２の信号ライン３０２に、それぞれ接続する。
【００１３】
以上のような構成とした図１の回路において、非反転入力端子ＩＮ１と反転入力端子ＩＮ２に同一の入力信号を供給すると仮定する。
この時、電流源Ｓ１３を流れる電流とトランジスタ１０２を通過する電流の差分の電流が第１の信号ライン３０１に流入する。そして、電流源Ｓ１４を流れる電流とトランジスタ１０４を通過する電流の差分の電流が第２の信号ライン３０２から流出する。なお、この２つの差分の電流は同じ大きさである。するとトランジスタ２１１と２１２の主電流路には、それぞれ前記差分の電流の約１／２の大きさの電流が流れ、図１の回路の各接点における電流の入出量は平衡する。（以下、この状態を「平衡状態」と呼ぶ。）
【００１４】
ここで、非反転入力端子ＩＮ１に供給される入力信号が反転入力端子ＩＮ２に供給される入力信号よりも直流的に大きくなった場合を考える。
非反転入力端子ＩＮ１に供給される入力信号が大きいと、トランジスタ１０２を通過する電流は大きくなり、逆にトランジスタ１０４を通過する電流は小さくなる。すると、電流源Ｓ１２から第２の信号ライン３０２に対する電流供給量が減少し、第２の信号ライン３０２には平衡状態の時に比べて電流源Ｓ１４による電流吸引力が作用する。この時、トランジスタ２１２のゲート・ソース間に印加されるバイアスは前記電流の吸引力によって平衡状態の時よりも増加し、トランジスタ２１２は導通する。
【００１５】
ここで、第２の出力トランジスタ２０２、トランジスタ２１２、２１４および、電流源Ｓ２２による回路部分については図２に示すようになる。図２中に示すＡは、差動増幅回路側の電流源Ｓ１２とＳ１４によって等価的に現れる電流源を示している。なお、電流源Ａは第２の信号ライン３０２から電流を吸引するよう作用する。
図２を見て分かるように、Ｎチャネル型の各トランジスタ２０２、２１２、２１４はカレントミラー回路の構成となっている。図２の回路では、電流源Ａによって吸引される電流とほぼ等量の電流がトランジスタ２１２のソースから第２の信号ライン３０２に対して供給される。そして、第２の出力トランジスタ２０２とトランジスタ２１４はカレントミラー動作を行う。
【００１６】
従って、非反転入力端子ＩＮ１に供給される入力信号が反転入力端子ＩＮ２に供給される入力信号よりも直流的に大きい場合、図１の回路の出力トランジスタ２０２はカレントミラー動作を行う。そして第２の出力トランジスタ２０２の主電流路には、電流源Ｓ２２によって供給される電流と、トランジスタ２１４と出力トランジスタ２０２の各ゲート幅とゲート長の比率に応じた電流が流れることになる。
【００１７】
一方、トランジスタ１０２を通過する電流が大きくなることで、第１の信号ライン３０１には平衡状態の時に比べ、電流源Ｓ１１による電流吸引力が作用する。
この時、第１の信号ライン３０１に電流吸引力が作用することで、トランジスタ２１１のゲート・ソース間に印加されるバイアスが減少する。すると、バイアスが増加したトランジスタ２１２側に電流が偏って流入し、トランジスタ２１１は実質的に遮断状態となる。そして、電流源Ｓ１１の作用によって出力トランジスタ２０１のゲート電位は低下し、出力トランジスタ２０１は導通状態となる。
【００１８】
非反転入力端子ＩＮ１に供給される入力信号が反転入力端子ＩＮ２に供給される入力信号よりも小さい場合、各トランジスタの動作および導通／遮断状態は前述の説明とほぼ逆になる。
この場合、トランジスタ１０２を通過する電流は小さくなり、逆にトランジスタ１０４を通過する電流は大きくなる。すると、第２の信号ライン３０２には平衡状態の時に比べて電流源Ｓ１２による電流供給力が作用し、第１の信号ライン３０１には平衡状態の時に比べて電流源Ｓ１３による電流供給力が作用する。この時、トランジスタ２１１は導通状態となり、第１の出力トランジスタ２０１とトランジスタ２１３はカレントミラー動作を行う。一方、トランジスタ２１２は遮断状態となり、第２の出力トランジスタ２０２は導通する。
【００１９】
図１の回路では、トランジスタ２１１とトランジスタ２１２は、各信号ライン３０１、３０２の信号状態、すなわち、平衡状態の時に比べて電流の供給力が作用するか、あるいは吸引力が作用するかに応じて、一方は導通状態になり、他方は実質的な遮断状態となる。
ここで、各入力端子ＩＮ１、ＩＮ２に印加される２つの入力信号のうち、少なくとも一方が連続的に変化し、その大きさが逆転した場合を想定する。このような場合、トランジスタ２１１と２１２は、２つの入力信号の大きさがほぼ等しい時点を境にして導通状態と遮断状態が相補対称的に切り替わる。その結果、各出力トランジスタ２０１、２０２の状態も、トランジスタ２１１と２１２の状態に応じて、導通状態とカレントミラー動作状態が相補対称的に切り替わる。
【００２０】
従って、図１の回路では、各出力トランジスタ２０１、２０２は２つの入力信号の大きさがほぼ等しい時点を境にして導通状態とカレントミラー動作状態が相補対称的に切り替わる。各出力トランジスタ２０１、２０２のうち一方は必ずカレントミラー動作状態となり、同時に導通状態にならない。
なお、カレントミラー動作状態になっている出力トランジスタの主電流路を通過する電流は、出力トランジスタ（２０１あるいは２０２）とトランジスタ（２１３あるいは２１４）のゲート幅とゲート長の比率と、電流源（Ｓ２１あるいはＳ２２）の電流値によって人為的に設定できる。このため、２つの出力トランジスタの主電流路を貫通して流れる電流を小さい値にすることが可能である。
【００２１】
以上のことから、本発明の回路では、クロスオーバー歪を低減しながら、同時にクロスカレントの抑制を行うことができる。
また、本発明によれば４つのトランジスタ（２１１〜２１４）と２つの定電流源（Ｓ２１、Ｓ２２）でコントロール回路が構成できる。このため、従来のバイアス量制御機能を付加したコントロール回路（２１０）に比べ、素子数は少なくて済み、回路構成も簡素にできる。
【００２２】
図３には本発明による半導体集積回路の第２の実施例の回路図を示した。
図３に示す回路は図１に示す回路をさらに具体化したものである。
Ｎチャネル型のトランジスタ１０１と１０２の各ソースを共通接続し、当該ソースの共通接続点はＮチャネル型のトランジスタ１１１の主電流路を介してグランドに接続する。トランジスタ１０１のドレインはＰチャネル型のトランジスタ１１５の主電流路を、トランジスタ１０２のドレインはＰチャネル型のトランジスタ１１３の主電流路をそれぞれ介して駆動電圧供給点（Ｖ_Ｄ）に接続する。トランジスタ１１５とトランジスタ１１３のゲートを接続し、トランジスタ１１５のドレイン、ゲート間を接続する。
【００２３】
同様に、Ｐチャネル型のトランジスタ１０３と１０４の各ソースを共通接続し、当該ソースの共通接続点はＰチャネル型のトランジスタ１１２の主電流路を介して駆動電圧供給点（Ｖ_Ｄ）に接続する。トランジスタ１０３のドレインはＮチャネル型のトランジスタ１１６の主電流路を、トランジスタ１０４のドレインはＮチャネル型のトランジスタ１１４の主電流路をそれぞれ介してグランドに接続する。トランジスタ１１６とトランジスタ１１４のゲートを接続し、トランジスタ１１６のドレイン、ゲート間を接続する。
【００２４】
トランジスタ１０１とトランジスタ１０３のゲートを反転入力端子ＩＮ２に接続し、トランジスタ１０２とトランジスタ１０４のゲートを非反転入力端子ＩＮ１に接続する。トランジスタ１０２のドレインは第１の信号ライン３０１を介して出力トランジスタ２０１のゲートに接続し、トランジスタ１０４のドレインは第２の信号ライン３０２を介して出力トランジスタ２０２のゲートに接続する。
Ｐチャネル型の出力トランジスタ２０１とＮチャネル型の出力トランジスタ２０２の各ドレインは共通接続し、当該ドレインの共通接続点は出力端子ＯＵＴに接続する。出力トランジスタ２０１のソースは駆動電圧供給点（Ｖ_Ｄ）に接続し、出力トランジスタ２０２のソースはグランドに接続する。
【００２５】
第１の信号ライン３０１と第２の信号ライン３０２の間にコンデンサＣ１とコンデンサＣ２を直列に接続し、各コンデンサＣ１、Ｃ２の接続点を出力端子ＯＵＴに接続する。
各信号ライン３０１と３０２の間にはＰチャネル型のトランジスタ２１１の主電流路を接続し、トランジスタ２１１のゲートはＰチャネル型のトランジスタ２１３のドレインに接続する。トランジスタ２１３のソースは駆動電圧供給点（Ｖ_Ｄ）に、ドレインはＮチャネル型のトランジスタ２２１の主電流路を介してグランドに、ゲートは第１の信号ライン３０１に、それぞれ接続する。
【００２６】
また、各信号ライン３０１と３０２の間にはＮチャネル型のトランジスタ２１２の主電流路を接続し、トランジスタ２１２のゲートはＮチャネル型のトランジスタ２１４のドレインに接続する。トランジスタ２１４のソースはグランドに、ドレインはＰチャネル型のトランジスタ２２２の主電流路を介して駆動電圧供給点（Ｖ_Ｄ）に、ゲートは第２の信号ライン３０２に、それぞれ接続する。
Ｐチャネル型のトランジスタ１１２、２２２の各ゲートは第１のバイアス入力端子ＩＢ１に接続する。また、Ｎチャネル型のトランジスタ１１１、２２１の各ゲートは第２のバイアス入力端子ＩＢ２に接続する。
【００２７】
以上のような構成とした図３の回路では、トランジスタ１１３と１１５によるカレントミラー回路は、図１の電流源Ｓ１３として働くと同時に、トランジスタ１０１と１０２を含む差動増幅回路の能動負荷として働く。同様に、トランジスタ１１４と１１６によるカレントミラー回路は、図１の電流源Ｓ１４として働くと同時に、トランジスタ１０３と１０４を含む差動増幅回路の能動負荷として働く。そして、Ｐチャネル型の各トランジスタ１１２、２２２が第１のバイアス入力端子ＩＢ１からの設定信号に応じて電流源として機能する。また、Ｎチャネル型の各トランジスタ１１１、２２１が第２のバイアス入力端子ＩＢ２からの設定信号に応じて電流源として機能する。
これらの点を除けば、図３の回路の動作は図１の回路と同じであり、説明は省略する。
【００２８】
図４には本発明による半導体集積回路の第３の実施例の回路図を示した。
図４の回路は、電流源として働くＰチャネル型のトランジスタ２２３を駆動電圧供給点（Ｖ_Ｄ）と第１の信号ライン３０１との間に接続し、トランジスタ２２３のゲートをバイアス入力端子ＩＢ１に接続する。また、電流源として働くＮチャネル型のトランジスタ２２４を第２の信号ライン３０２とグランドとの間に接続し、トランジスタ２２４のゲートをバイアス入力端子ＩＢ２に接続している。これ以外の回路構成は図３と図４で同一となっている。
【００２９】
図３の回路におけるトランジスタ１１３と１１４は、それぞれの差動増幅回路の動作に必要な電流と、出力トランジスタ２０１、２０２を駆動するのに必要な電流を一手に供給していた。
これに対して図４の回路は、図３のトランジスタ１１３と１１４が担っていた２つの電流供給源としての機能の一方を、他のトランジスタに分担させたものである。すなわち、図４の回路においては、それぞれの差動増幅回路の動作に必要な電流はトランジスタ１１３と１１４から供給する。一方、トランジスタ２０１、２０２を駆動するのに必要な電流については、主に新しく設けたトランジスタ２２３とトランジスタ２２４から供給する、というようになっている。
【００３０】
なお、図１から図４の実施例では、各トランジスタに電界効果型トランジスタを用いた場合について例示しているが、バイポーラトランジスタなど、他の形態のトランジスタを用いても構わない。
また、図１から図４の実施例では、本発明を適用する半導体集積回路として２入力型の演算増幅器を示しているが、出力信号の変化範囲を駆動電圧Ｖ_Ｄからグランド電圧の範囲で変化させる必要の有る他の機能回路にも本発明は適用可能である。
【００３１】
【発明の効果】
本発明による半導体集積回路は、導電型の異なる第１と第２の出力トランジスタの制御端子にそれぞれ第１と第２の信号ラインを接続し、その第１と第２の信号ラインの間に、相補対称動作をする導電型の異なった第１と第２のトランジスタの主電流路を接続する。そして第１のトランジスタの制御端子には、第１のトランジスタと同じ導電型でその制御端子が第１の信号ラインに接続された第３のトランジスタの主電流路を接続する。また、第２のトランジスタの制御端子には、第２のトランジスタと同じ導電型でその制御端子が第２の信号ラインに接続された第４のトランジスタの主電流路を接続する構成を特徴としている。
【００３２】
このような本発明によれば、２つの入力信号の大きさがほぼ等しい時点を境にして２つの出力トランジスタのうち一方は必ずカレントミラー動作状態となり、同時に導通状態にならない。またカレントミラー動作状態になっている出力トランジスタの主電流路を通過する電流は人為的に設定でき、２つの出力トランジスタの主電流路を貫通する電流を小さい値にすることが可能である。さらに、本発明によれば４つのトランジスタと４つの定電流源でコントロール回路が構成できるため、従来に比べて素子数は少なくて済み、回路構成も簡素にできる。
従って、簡素な構成でクロスオーバー歪とクロスカレントの低減を同時に行える半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の第１の実施例の回路図。
【図２】カレントミラー回路の構成になっている回路部分の説明用回路図。
【図３】本発明による半導体集積回路の第２の実施例の回路図。
【図４】本発明による半導体集積回路の第３の実施例の回路図。
【図５】従来の半導体集積回路（演算増幅器）のブロック構成図。
【符号の説明】
ＩＮ１：非反転入力端子（＋側）ＩＮ２：反転入力端子（−側）ＯＵＴ：出力端子２０１：第１の出力トランジスタ２０２：第２の出力トランジスタ２１１：第１のトランジスタ２１２：第２のトランジスタ２１３：第３のトランジスタ２１４：第４のトランジスタ
３０１：第１の信号ライン３０２第２の信号ラインＳ２１：第１の電流源Ｓ２２：第２の電流源[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an improved technique for preventing a distortion in an output signal of a semiconductor integrated circuit, particularly, an output circuit of an operational amplifier.
[0002]
[Prior art]
The amplifier circuit is a basic element that is indispensable when configuring various electronic circuits. An operational amplifier, which is one of the amplifier circuits, generally has a configuration as shown in the block diagram of FIG.
The operational amplifier shown in FIG. 5 has an input side circuit 100 for amplifying an input signal with a large voltage gain, and an output side circuit 200 for amplifying a current so as to increase the current capacity of an output signal. Here, the input side circuit 100, the voltage amplitude corresponding to the input signal varies from the ground voltage from the drive voltage V _D, a first differential amplifier circuit according to N-channel type (or NPN type) transistor A second differential amplifier circuit using a P-channel (or PNP) transistor is also provided. On the other hand, the output-side circuit 200, in order to change the range of ground voltage the voltage amplitude of the output signal from the drive voltage V _D, the push-pull current amplifier circuit is applied.
[0003]
When the output transistors 201 and 202 of the output side circuit 200 having the push-pull configuration are driven at the operating point of the class B amplification, crossover distortion based on the cutoff voltage of the transistor element appears in the output signal. When the crossover distortion appears, the reproducibility of the waveform of the output signal with respect to the input signal deteriorates. In order to reduce the crossover distortion, it is necessary to drive the output transistors 201 and 202 at the operating point of the class AB amplification biased slightly to the class A side from the class B.
Thus, the control circuit 210 configured inside the output side circuit 200 has an internal circuit configured to drive the output transistors 201 and 202 at the operating point of class AB amplification.
[0004]
Although various types of internal configurations of the control circuit 210 are provided, a combination of a level shift circuit and a current source is widely used. In such a control circuit, a bias is applied to each control signal supplied to the output transistor by a level shift circuit by the cutoff voltage of the transistor element. This prevents the two output transistors 201 and 202 from being turned off at the same time due to the presence of the cutoff voltage, thereby reducing crossover distortion.
[0005]
[Problems to be solved by the invention]
When the amount of bias by the level shift circuit is increased, the crossover distortion decreases. However, on the other hand, a period occurs in which the two output transistors are simultaneously turned on, and a current flows through the main current path of the two output transistors. This current is called cross current, and when this current becomes large, the efficiency of the circuit becomes poor.
In order to solve such a problem, there have been proposed improvements in which various bias amount control functions are added. The content of the improvement is to adjust the amount of bias supplied to the output transistor to an appropriate value so that both the crossover distortion and the cross current are reduced. However, most of these improvements have a complicated circuit configuration, resulting in an increase in the number of elements and cost.
Therefore, an object of the present invention is to provide a semiconductor integrated circuit including an operational amplifier, which can reduce both crossover distortion and cross current with a simple circuit configuration.
[0006]
[Means for Solving the Problems]
A semiconductor integrated circuit according to the present invention has first and second outputs of different conductivity types, one end of each main current path being commonly connected, and the common connection point of the main current paths being connected to an output terminal of the circuit. A transistor, a first and second signal line connected to respective control terminals of the first and second output transistors, a main current connected between the first and second signal lines, and a first signal A first transistor of the same conductivity type as the first output transistor, which operates in accordance with a signal state of the line, a main current connected between the first and second signal lines, and a signal state of the second signal line And a second transistor of the same conductivity type as the second output transistor, the first transistor and the second transistor performing complementary symmetric operations.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
The main current paths of two output transistors of different conductivity types are connected in series between the drive voltage supply point and the ground, and the common connection point of the main current paths of each output transistor is connected to the output terminal of the circuit. A first signal line is connected to the gate of the first output transistor, and a second signal line is connected to the gate of the second output transistor. Between the first signal line and the second signal line, the main current path of the first transistor of the same conductivity type as the first output transistor, and the main current path of the second transistor of the same conductivity type as the second output transistor. Connect the main current paths respectively. The control terminal of the first transistor is connected to one end of a main current path of a third transistor of the same conductivity type, and the control terminal of the third transistor is connected to the first signal line. The control terminal of the second transistor is connected to one end of the main current path of a fourth transistor of the same conductivity type, and the control terminal of the fourth transistor is connected to the second signal line.
[0008]
The other end of the main current path of the third transistor is connected to the drive voltage supply point, and the other end of the main current path of the fourth transistor is connected to ground. The first current source is connected between one end of the main current path of the third transistor and the ground, and the second current source is connected between one end of the main current path of the fourth transistor and the drive voltage supply point. .
In such a circuit configuration, one of the first transistor and the second transistor is turned on and the other is turned off in accordance with the signal states of the first and second signal lines. Then, one of the first output transistor and the second output transistor is in a conductive state, and the other is in a current mirror operation state.
[0009]
【Example】
FIG. 1 shows a circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention, which can reduce both crossover distortion and cross current with a simple circuit configuration. The semiconductor integrated circuit of FIG. 1 constitutes an operational amplifier as follows.
In FIG. 1, the elements constituting the input side circuit 100 of FIG. 5 are denoted by reference numerals in the 100s or S10s, and the elements configuring the output side circuit 200 are denoted by reference numbers in the 200s or S20s. .
The sources of the N-channel transistors 101 and 102 are commonly connected, and the common connection point of the sources is connected to the ground via the current source S11 to form a first differential amplifier circuit. Similarly, the sources of the P-channel transistors 103 and 104 are commonly connected, and the common connection point of the sources is connected to the drive voltage supply point (V _D ) via the current source S12, and the second differential amplification is performed. Configure the circuit.
[0010]
The gates of one of the transistors 101 and 103 constituting each differential amplifier circuit are connected to the inverting input terminal IN2. The drain of the N-channel transistor 101 is connected to the drive voltage supply point (V _D ), and the drain of the P-channel transistor 103 is connected to the ground.
The gates of the other transistors 102 and 104 constituting each differential amplifier circuit are connected to the non-inverting input terminal IN1. The drain of the N-channel transistor 102 is connected to the drive voltage supply point (V _D ) via the current source S13, and is also connected to the gate of the output transistor 201 via the first signal line 301. The drain of the P-channel transistor 104 is connected to the ground via the current source S14, and is also connected to the gate of the output transistor 202 via the second signal line 302.
[0011]
The drains of the P-channel output transistor 201 and the N-channel output transistor 202 are commonly connected, and a common connection point of the drains is connected to the output terminal OUT. The source of the output transistor 201 is connected to the drive voltage supply point (V _D ), and the source of the output transistor 202 is connected to the ground.
A capacitor C1 and a capacitor C2 for phase compensation are connected in series between the first signal line 301 and the second signal line 302, and a connection point between the capacitors C1 and C2 is connected to an output terminal OUT.
[0012]
A main current path of a P-channel transistor 211 is connected between the first signal line 301 and the second signal line 302, and a gate of the transistor 211 is connected to a drain of the P-channel transistor 213. The source of the transistor 213 is connected to the drive voltage supply point (V _D ), the drain is connected to the ground via the current source S21, and the gate is connected to the first signal line 301.
A main current path of an N-channel transistor 212 is connected between the first signal line 301 and the second signal line 302, and a gate of the transistor 212 is connected to a drain of the N-channel transistor 214. The source of the transistor 214 is connected to the ground, the drain is connected to the drive voltage supply point (V _D ) via the current source S22, and the gate is connected to the second signal line 302.
[0013]
In the circuit of FIG. 1 configured as described above, it is assumed that the same input signal is supplied to the non-inverting input terminal IN1 and the inverting input terminal IN2.
At this time, a current having a difference between the current flowing through the current source S13 and the current passing through the transistor 102 flows into the first signal line 301. Then, a difference current between the current flowing through the current source S14 and the current passing through the transistor 104 flows out of the second signal line 302. The currents of the two differences have the same magnitude. Then, a current having a magnitude of about 1/2 of the difference current flows through the main current paths of the transistors 211 and 212, and the input and output currents at the respective contacts in the circuit of FIG. 1 are balanced. (Hereinafter, this state is referred to as "equilibrium state.")
[0014]
Here, consider a case where the input signal supplied to the non-inverting input terminal IN1 becomes DC-larger than the input signal supplied to the inverting input terminal IN2.
When the input signal supplied to the non-inverting input terminal IN1 is large, the current passing through the transistor 102 becomes large, and conversely, the current passing through the transistor 104 becomes small. Then, the amount of current supplied from the current source S12 to the second signal line 302 decreases, and the current attraction by the current source S14 acts on the second signal line 302 as compared with the state in the balanced state. At this time, the bias applied between the gate and the source of the transistor 212 is increased by the attraction of the current as compared with the state of the equilibrium state, and the transistor 212 is turned on.
[0015]
Here, the circuit portion of the second output transistor 202, the transistors 212 and 214, and the current source S22 is as shown in FIG. A shown in FIG. 2 indicates a current source equivalently generated by the current sources S12 and S14 on the differential amplifier circuit side. Note that the current source A acts to draw a current from the second signal line 302.
As can be seen from FIG. 2, each of the N-channel transistors 202, 212, and 214 has a current mirror circuit configuration. In the circuit of FIG. 2, a current approximately equal to the current drawn by the current source A is supplied from the source of the transistor 212 to the second signal line 302. Then, the second output transistor 202 and the transistor 214 perform a current mirror operation.
[0016]
Therefore, when the input signal supplied to the non-inverting input terminal IN1 is DC-larger than the input signal supplied to the inverting input terminal IN2, the output transistor 202 of the circuit in FIG. 1 performs a current mirror operation. Then, in the main current path of the second output transistor 202, the current supplied by the current source S22 and the current corresponding to the ratio between the gate width and the gate length of the transistor 214 and the output transistor 202 flow.
[0017]
On the other hand, when the current passing through the transistor 102 is increased, the current attraction by the current source S11 acts on the first signal line 301 as compared with the case of the equilibrium state.
At this time, the bias applied between the gate and the source of the transistor 211 is reduced by the current attraction acting on the first signal line 301. Then, the current is biased and flows into the transistor 212 side where the bias is increased, and the transistor 211 is substantially cut off. Then, the gate potential of the output transistor 201 is reduced by the action of the current source S11, and the output transistor 201 is turned on.
[0018]
When the input signal supplied to the non-inverting input terminal IN1 is smaller than the input signal supplied to the inverting input terminal IN2, the operation and the on / off state of each transistor are substantially opposite to those described above.
In this case, the current passing through the transistor 102 becomes smaller, and conversely, the current passing through the transistor 104 becomes larger. Then, the current supply force of the current source S12 acts on the second signal line 302 as compared with the state of the equilibrium state, and the current supply force of the current source S13 acts on the first signal line 301 as compared with the state of the equilibrium state. I do. At this time, the transistor 211 is turned on, and the first output transistor 201 and the transistor 213 perform a current mirror operation. On the other hand, the transistor 212 is turned off, and the second output transistor 202 is turned on.
[0019]
In the circuit of FIG. 1, the transistor 211 and the transistor 212 depend on the signal state of each of the signal lines 301 and 302, that is, whether the current supply force acts or the suction force acts as compared with the state of the equilibrium state. , One becomes conductive and the other becomes substantially cut off.
Here, it is assumed that at least one of the two input signals applied to each of the input terminals IN1 and IN2 changes continuously and the magnitude of the input signal reverses. In such a case, the conduction state and the interruption state of the transistors 211 and 212 are switched in a complementary and symmetric manner at the time when the two input signals have substantially equal magnitudes. As a result, the state of each of the output transistors 201 and 202 also switches between the conductive state and the current mirror operation state in a complementary and symmetric manner according to the state of the transistors 211 and 212.
[0020]
Therefore, in the circuit of FIG. 1, each of the output transistors 201 and 202 switches between the conducting state and the current mirror operation state in a complementary and symmetrical manner at the time when the two input signals have substantially equal magnitudes. One of the output transistors 201 and 202 is always in a current mirror operation state, and is not in a conductive state at the same time.
The current passing through the main current path of the output transistor in the current mirror operation state is determined by the ratio between the gate width and the gate length of the output transistor (201 or 202) and the transistor (213 or 214) and the current source (S21 Alternatively, it can be set artificially by the current value in S22). Therefore, the current flowing through the main current path of the two output transistors can be reduced to a small value.
[0021]
As described above, in the circuit of the present invention, it is possible to simultaneously suppress the cross current while reducing the crossover distortion.
Further, according to the present invention, a control circuit can be constituted by four transistors (211 to 214) and two constant current sources (S 21, S 22). Therefore, as compared with the conventional control circuit (210) to which a bias amount control function is added, the number of elements can be reduced and the circuit configuration can be simplified.
[0022]
FIG. 3 shows a circuit diagram of a second embodiment of the semiconductor integrated circuit according to the present invention.
The circuit shown in FIG. 3 is a further embodiment of the circuit shown in FIG.
The sources of the N-channel transistors 101 and 102 are commonly connected, and the common connection point of the sources is connected to the ground via the main current path of the N-channel transistor 111. The drain of the transistor 101 is connected to the drive current supply point (V _D ) through the main current path of the P-channel transistor 115, and the drain of the transistor 102 is connected through the main current path of the P-channel transistor 113. The gates of the transistor 115 and the transistor 113 are connected, and the drain and the gate of the transistor 115 are connected.
[0023]
Similarly, the sources of the P-channel transistors 103 and 104 are commonly connected, and the common connection point of the sources is connected to the driving voltage supply point (V _D ) via the main current path of the P-channel transistor 112. . The drain of the transistor 103 is connected to the main current path of the N-channel transistor 116, and the drain of the transistor 104 is connected to ground via the main current path of the N-channel transistor 114. The gates of the transistor 116 and the transistor 114 are connected, and the drain and the gate of the transistor 116 are connected.
[0024]
The gates of the transistors 101 and 103 are connected to the inverting input terminal IN2, and the gates of the transistors 102 and 104 are connected to the non-inverting input terminal IN1. The drain of the transistor 102 is connected to the gate of the output transistor 201 via a first signal line 301, and the drain of the transistor 104 is connected to the gate of the output transistor 202 via a second signal line 302.
The drains of the P-channel output transistor 201 and the N-channel output transistor 202 are commonly connected, and a common connection point of the drains is connected to the output terminal OUT. The source of the output transistor 201 is connected to the drive voltage supply point (V _D ), and the source of the output transistor 202 is connected to the ground.
[0025]
A capacitor C1 and a capacitor C2 are connected in series between the first signal line 301 and the second signal line 302, and a connection point between the capacitors C1 and C2 is connected to an output terminal OUT.
The main current path of the P-channel transistor 211 is connected between the signal lines 301 and 302, and the gate of the transistor 211 is connected to the drain of the P-channel transistor 213. The source of the transistor 213 is connected to the drive voltage supply point (V _D ), the drain is connected to ground via the main current path of the N-channel transistor 221, and the gate is connected to the first signal line 301.
[0026]
A main current path of an N-channel transistor 212 is connected between the signal lines 301 and 302, and a gate of the transistor 212 is connected to a drain of the N-channel transistor 214. The source of the transistor 214 is connected to the ground, the drain is connected to the drive voltage supply point (V _D ) via the main current path of the P-channel transistor 222, and the gate is connected to the second signal line 302.
The gates of the P-channel transistors 112 and 222 are connected to a first bias input terminal IB1. The gates of the N-channel transistors 111 and 221 are connected to the second bias input terminal IB2.
[0027]
In the circuit of FIG. 3 configured as described above, the current mirror circuit including the transistors 113 and 115 functions as the current source S13 of FIG. 1 and also functions as the active load of the differential amplifier circuit including the transistors 101 and 102. Similarly, the current mirror circuit including the transistors 114 and 116 serves as the current source S14 in FIG. 1 and also serves as an active load of the differential amplifier circuit including the transistors 103 and 104. Each of the P-channel transistors 112 and 222 functions as a current source according to a setting signal from the first bias input terminal IB1. Each of the N-channel transistors 111 and 221 functions as a current source according to a setting signal from the second bias input terminal IB2.
Except for these points, the operation of the circuit of FIG. 3 is the same as that of the circuit of FIG. 1, and a description thereof will be omitted.
[0028]
FIG. 4 is a circuit diagram of a third embodiment of the semiconductor integrated circuit according to the present invention.
In the circuit of FIG. 4, a P-channel transistor 223 serving as a current source is connected between a driving voltage supply point (V _D ) and the first signal line 301, and a gate of the transistor 223 is connected to a bias input terminal IB1. I do. Further, an N-channel transistor 224 serving as a current source is connected between the second signal line 302 and the ground, and the gate of the transistor 224 is connected to the bias input terminal IB2. The other circuit configuration is the same between FIG. 3 and FIG.
[0029]
The transistors 113 and 114 in the circuit of FIG. 3 supply the current necessary for the operation of the respective differential amplifier circuits and the current necessary for driving the output transistors 201 and 202.
On the other hand, in the circuit of FIG. 4, one of the two current supply functions of the transistors 113 and 114 of FIG. 3 is shared by the other transistors. That is, in the circuit of FIG. 4, currents necessary for the operation of the respective differential amplifier circuits are supplied from the transistors 113 and 114. On the other hand, a current required to drive the transistors 201 and 202 is supplied mainly from newly provided transistors 223 and 224.
[0030]
In the embodiments of FIGS. 1 to 4, the case where a field-effect transistor is used as each transistor is illustrated, but other types of transistors such as a bipolar transistor may be used.
Further, in the embodiment of FIGS. 1-4, the change is shown an operational amplifier of two-input as a semiconductor integrated circuit to apply the present invention, the variation range of the output signal from the drive voltage V _D from ground voltage The present invention is applicable to other functional circuits that need to be performed.
[0031]
【The invention's effect】
In a semiconductor integrated circuit according to the present invention, first and second signal lines are respectively connected to control terminals of first and second output transistors having different conductivity types, and between the first and second signal lines, The main current paths of first and second transistors of different conductivity types that perform complementary symmetric operation are connected. The control terminal of the first transistor is connected to the main current path of a third transistor having the same conductivity type as the first transistor and having its control terminal connected to the first signal line. The control terminal of the second transistor is connected to a main current path of a fourth transistor having the same conductivity type as the second transistor and having the control terminal connected to the second signal line. .
[0032]
According to the present invention, one of the two output transistors always enters the current mirror operation state at the time when the magnitudes of the two input signals are substantially equal, and does not enter the conduction state at the same time. Further, the current passing through the main current path of the output transistor in the current mirror operation state can be set artificially, and the current passing through the main current path of the two output transistors can be reduced. Furthermore, according to the present invention, since the control circuit can be configured with four transistors and four constant current sources, the number of elements can be reduced as compared with the conventional case, and the circuit configuration can be simplified.
Therefore, it is possible to provide a semiconductor integrated circuit that can simultaneously reduce crossover distortion and crosscurrent with a simple configuration.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention.
FIG. 2 is a circuit diagram for explaining a circuit portion having a configuration of a current mirror circuit.
FIG. 3 is a circuit diagram of a second embodiment of the semiconductor integrated circuit according to the present invention.
FIG. 4 is a circuit diagram of a third embodiment of the semiconductor integrated circuit according to the present invention.
FIG. 5 is a block diagram of a conventional semiconductor integrated circuit (operational amplifier).
[Explanation of symbols]
IN1: non-inverting input terminal (+ side) IN2: inverting input terminal (− side) OUT: output terminal 201: first output transistor 202: second output transistor 211: first transistor 212: second transistor 213 : Third transistor 214: fourth transistor 301: first signal line 302 second signal line S21: first current source S22: second current source

Claims

First and second output transistors of different conductivity types, one end of each of the main current paths being commonly connected, and the common connection point of the main current paths being connected to the output terminal of the circuit;
First and second signal lines connected to respective control terminals of the first and second output transistors;
A first transistor of the same conductivity type as the first output transistor, having a main current path connected between the first and second signal lines and operating in accordance with a signal state of the first signal line;
A second transistor of the same conductivity type as the second output transistor, wherein a main current path is connected between the first and second signal lines, and which operates according to a signal state of the second signal line;
With
A semiconductor integrated circuit, wherein the first transistor and the second transistor perform complementary symmetric operation.

The control terminal is connected to the first signal line, one end of a main current path is connected to a control terminal of the first transistor, and the other end of the main current path is connected to a drive voltage supply point. A third transistor of the same conductivity type as the first transistor;
The second transistor having a control terminal connected to the second signal line, one end of the main current path connected to a control terminal of the second transistor, and the other end of the main current path connected to ground; A fourth transistor of the same conductivity type as
A first current source connected in series with a main current path of the third transistor;
A second current source connected in series with the main current path of the fourth transistor;
2. The semiconductor integrated circuit according to claim 1, comprising:

The control terminal is connected to the first signal line, one end of the main current path is connected to the control terminal of the first transistor, and the other end of the main current path is connected to the main current path of the first output transistor. A third transistor connected to the other end and having the same conductivity type as the first transistor;
The control terminal is connected to the second signal line, one end of the main current path is connected to the control terminal of the second transistor, and the other end of the main current path is connected to the main current path of the second output transistor. A fourth transistor connected to the other end and having the same conductivity type as the second transistor;
A first current source connected in series with a main current path of the third transistor;
A second current source connected in series with the main current path of the fourth transistor;
2. The semiconductor integrated circuit according to claim 1, comprising:

A third current source connected to the first signal line;
A fourth current source connected to the second signal line;
A first differential amplifier circuit connected to the first signal line;
A second differential amplifier circuit connected to the second signal line;
The semiconductor integrated circuit according to any one of claims 1 to 3, further comprising:

5. The semiconductor integrated circuit according to claim 4, wherein said semiconductor integrated circuit comprises an operational amplifier.