JP3557085B2

JP3557085B2 - Semiconductor storage device

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Publication number: JP3557085B2
Application number: JP304998A
Authority: JP
Inventors: 平岩瀬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-09
Filing date: 1998-01-09
Publication date: 2004-08-25
Anticipated expiration: 2018-01-09
Also published as: JPH11203887A

Description

【０００１】
【発明の属する技術分野】
この発明はシリアルアクセス型の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から安価な半導体記憶装置としてシリアルアクセスメモリが製造されている。図１１は、この種の半導体記憶装置の一例として、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図である。図１１において、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリセル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３はロウデコーダ、１４はカラムデコーダ、１５はカラムアドレスカウンタ、１６，１６，…はカラム選択トランジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード線、ＢＬ，ＢＬ，…はビット線である。
【０００３】
図１２は、上記図１１に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャートである。アドレス入力Ａ_ＩＮ（ロウアドレス信号ＲＡｄｄ及びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイネーブル信号ＡＬＥのダウンエッジに応答してカラムアドレスカウンタ１５とロウデコーダ１３にそれぞれ供給される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３でデコードされ、このデコード出力によってワード線ＷＬ，ＷＬ，…が選択的に駆動される。上記ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接続されており、上記ロウデコーダ１３によってメモリセルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【０００４】
カラムアドレス信号ＣＡｄｄはカラムアドレスカウンタ１５に初期値としてセットされ、このカウンタ１５のカウント値がカラムデコーダ１４に供給されてデコードされる。ロウデコーダ１３によってワード線ＷＬが選択された後、上記カラムアドレスカウンタ１５は、リード信号／ＲＤ（“／”は反転信号、すなわちバーを意味する）に同期してカウントアップ動作を行う。上記カラムデコーダ１４のデコード出力は、カラム選択トランジスタ１６，１６，…のゲートに供給され、これらトランジスタ１６，１６，…を順次オン／オフ制御する。上記ロウデコーダ１３によって駆動されたワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読み出され、センスアンプ１２，１２，…に供給されて増幅される。そして、上記カラムデコーダ１４によって選択されたカラム選択トランジスタ１６を介して出力バッファ１７に供給され、読み出しデータＤ_ＯＵＴとして出力される。この出力バッファ１７は、上記リード信号／ＲＤによって出力動作が制御されており、この信号／ＲＤに応答してＮ番地（読み出し開始アドレス）、Ｎ＋１番地、Ｎ＋２番地、…の読み出しデータＤ_ＯＵＴがシリアルに出力される。
【０００５】
ところで、上述した従来のシリアルアクセスメモリは、センスアンプ１２，１２，…がビット線ＢＬ，ＢＬ，…毎に設けられており、センスアンプの数が多いため、消費電力が多く、チップサイズも大きくなるという問題がある。しかも、マスクＲＯＭのメモリセルＭＣは１個のトランジスタで構成されているのに対し、各センスアンプ１２には少なくとも６個のトランジスタが必要であり、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトがメモリセルのピッチで制約されてしまうため、レイアウトが非常に困難になる。
【０００６】
このような問題を解決するために、上記メモリセルアレイ１１を複数のブロックに分割し、これらのブロック毎にセンスアンプを設け、複数のビット線で上記センスアンプを共用することが考えられる。しかしながら、このような構成でシリアルアクセスを実現するためには、カラムアドレスを順次進めるために、各ブロック毎にアダーとカラムデコーダを設ける必要がある。このため、センスアンプの数を低減してもアダーとカラムデコーダによりチップサイズが増大してしまい、十分な効果が得られない。また、ブロック毎にカラムアドレスカウンタを設けても同様な機能が実現できるが、ブロック毎にアダーとカラムデコーダを設ける場合よりも更にチップサイズが増大する。
【０００７】
【発明が解決しようとする課題】
上記のように従来のシリアルアクセス型の半導体記憶装置は、センスアンプの数が多いため、消費電力が大きく且つチップサイズも大きくなるという問題があった。また、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトが困難になるという問題があった。
【０００８】
このような問題を解決するために、メモリセルアレイを複数のブロックに分割してブロック毎にセンスアンプを設け、複数のビット線でセンスアンプを共用することによりセンスアンプの数を低減することが考えられるが、シリアルアクセスを行うためにはブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要があり、センスアンプの数を減らしてもチップサイズを十分に低減できないという問題があった。
【０００９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置を提供することにある。
【００１０】
また、この発明の他の目的は、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明の請求項１に記載した半導体記憶装置は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各ブロックに対応して設けた複数のカラムセレクタに供給するカラム選択信号を切り換えることにより、読み出し開始アドレスで指定されたブロックを含む上位側アドレスのブロックにおける読み出し開始アドレスのカラムと、下位側アドレスのブロックにおける読み出し開始アドレスの次のカラムを選択し、前記各ブロック中のメモリセルから並列的に読み出したデータを前記センスアンプにそれぞれ供給して増幅した後、前記各センスアンプに対応して設けたセンスアンプラッチに供給してラッチし、これらセンスアンプラッチにラッチしたデータを前記読み出し開始アドレスで指定されたブロックから順次出力し、この動作を繰り返すことにより連続してシリアルに出力することを特徴としている。
【００１２】
この発明の請求項２に記載した半導体記憶装置は、第１ないし第ｎ（ｎは２以上の整数）のブロックに分割されたメモリセルアレイと、前記メモリセルアレイの各ブロックに対応して設けられた第１ないし第ｎのカラムセレクタと、前記メモリセルアレイの各ブロックに対応して設けられ、前記カラムセレクタで選択されたデータが供給される第１ないし第ｎのセンスアンプと、前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプの出力をそれぞれラッチする第１ないし第ｎのセンスアンプラッチと、前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプラッチの出力がそれぞれ供給される第１ないし第ｎの出力切換回路と、前記出力切換回路の出力が選択的に供給され、リード信号に応答して読み出しデータを出力する出力バッファと、データの読み出しを開始するブロックを指定するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、前記第１のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎの出力切換回路を制御する第１のカラムデコーダと、前記第１のカラムデコーダによって前記メモリセルアレイの第ｎのブロックが選択されたときに、前記リード信号に応答して前記第１ないし第ｎのセンスアンプラッチにタイミング信号を供給してラッチ動作を制御するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するラッチコントロール回路と、第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、前記第２のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎのカラムセレクタにカラム選択信号を供給する第２のカラムデコーダと、前記第２のカラムデコーダから前記第１ないし第ｎのカラムセレクタに供給されるカラム選択信号を切り換える第１ないし第ｎ−１のカラムセレクタ切換回路と、前記第１のカラムアドレス信号をデコードして前記第１ないし第ｎ−１のカラムセレクタ切換回路を選択する第３のカラムデコーダと、ロウアドレス信号をデコードして前記メモリセルアレイ中の第１ないし第ｎのブロックに供給するロウデコーダとを具備し、前記第１のカラムアドレス信号で第ｉ（ｉは２からｎまでの整数）のブロックから読み出しを開始することが指示されたときに、前記各カラムセレクタ切換回路で前記第２のカラムデコーダから出力されるカラム選択信号を切り換えることにより、第ｉないし第ｎのブロックのカラムと、第１ないし第ｉ−１のブロックにおける次のカラムを選択して前記第１ないし第ｎのセンスアンプに供給し、前記各センスアンプの出力を前記第１ないし第ｎのセンスアンプにラッチした後、前記第１ないし第ｎの出力切換回路で前記第ｉから第ｎ、及び第１から第ｉ−１のブロックから読み出したデータを順次出力バッファに供給し、前記リード信号に応答してシリアルに読み出すことを特徴としている。
【００１３】
請求項３に示すように、前記第１ないし第ｎのカラムセレクタはそれぞれ、電流通路の一端がそれぞれビット線に接続され、他端が所定の数ずつ共通接続され、ゲートに第１のカラム選択線を介して前記第２のカラムデコーダから第１のカラム選択信号が供給される第１のＭＯＳトランジスタ群と、電流通路の一端がそれぞれ前記第１のＭＯＳトランジスタ群の電流通路の他端側共通接続点に接続され、他端が対応する前記センスアンプの入力端に接続され、ゲートに第２のカラム選択線を介して前記第２のデコーダから第２のカラム選択信号が供給される第２のＭＯＳトランジスタ群とを備えることを特徴とする。
【００１４】
また、請求項４に示すように、前記第１ないし第ｎ−１のカラムセレクタ切換回路はそれぞれ、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第１のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて前記第１のカラムアドレス信号で次のカラムを選択するように前記第１のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第２のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第３のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線間に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給される切り換え信号に応じて前記第２のカラムアドレス信号で次のカラムを選択するように前記第２のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第４のトランスファゲート群とを備えることを特徴とする。
【００１５】
請求項１のような構成によれば、センスアンプを複数のカラムで共用するのでセンスアンプの数を大幅に削減でき、消費電力も低減できる。しかも、カラムセレクタに供給するカラム選択信号を切り換えることによりシリアルアクセスを行うようにしているので、センスアンプを複数のカラムで共用してもブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要がなく、チップサイズの増大を招くことはない。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１６】
請求項２のような構成によれば、センスアンプはブロックの数と同じくｎ個設ければ良いので、センスアンプの数を大幅に削減でき、チップサイズを小さくして消費電力も削減できる。しかも、第１ないし第ｎ−１のカラムセレクタ切換回路は、第２のカラムデコーダから第１ないし第ｎのカラムセレクタに供給されるカラム選択信号を切り換えるものであり、アダーとカラムデコーダを設けたり、カラムアドレスカウンタを設ける場合よりも回路規模が小さくて済み、これらを設けるよりもチップサイズの増大は遙かに小さい。また、センスアンプのレイアウトがメモリセルのピッチに制約されることはないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１７】
請求項３に記載したように、各カラムセレクタを第１のＭＯＳトランジスタ群と第２のＭＯＳトランジスタ群を用いて２段構成で選択するようにすれば、第２のカラムデコーダの回路規模を小さくできる。
【００１８】
請求項４に記載したように、各カラムセレクタ切換回路を第１ないし第４のトランスファゲート群で構成し、読み出し開始アドレスで選択された第ｉのブロックとこのブロックよりも上位側アドレスに位置する第ｉ＋１ないし第ｎのブロックには第１，第３のトランスファゲート群を介して前記第２のカラムデコーダから出力されるカラム選択信号を供給し、第ｉのブロックよりも下位アドレス側の第１ないし第ｉ−１のブロックには第２，第４のトランスファゲート群を介して前記カラム選択信号を切り換えることにより次のカラムを選択するようにすれば、読み出し開始アドレスでどのブロックが選択されてもシリアルアクセスが可能となる。しかも、ブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける場合よりも回路規模は遙かに小さくて済み、チップサイズの増大を抑制できる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図である。図１において、２０はメモリセルアレイで、このメモリセルアレイは２０は４つのブロック２０−１〜２０−４に分割されている。上記メモリセルアレイ２０の各ブロック２０−１〜２０−４にはそれぞれ、カラムセレクタ２１−１〜２１−４、センスアンプ２２−１〜２２−４、センスアンプラッチ２３−１〜２３−４、及び出力切換回路２４−１〜２４−４が対応して設けられている。
【００２０】
シリアルアクセスを開始するブロック２０−１〜２０−４を指定するためのカラムアドレス信号Ａ０，Ａ１、タイミング信号φ_Ｌ及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第１のカラムアドレスカウンタ２５に供給され、このカウンタ２５によるカウント値は第１のカラムデコーダ２６に供給されてデコードされる。この第１のカラムデコーダ２６によるデコード出力は、上記出力切換回路２４−１〜２４−４に供給される。上記第１のカラムデコーダ２６の出力信号Ｃ３（シリアルアクセスを開始するブロックが２０−４からであることを指示する信号）及びリード信号／ＲＤはそれぞれラッチコントロール回路２７に供給され、このラッチコントロール回路２７から出力されるラッチ動作制御用のタイミング信号φ_Ｌ，／φ_Ｌが上記センスアンプラッチ２３−１〜２３−４に、タイミング信号φ_Ｌが上記カラムアドレスカウンタ２５にそれぞれ供給される。
【００２１】
カラムアドレス信号Ａ２〜Ａ７、リード信号／ＲＤ及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２８に供給され、このカウンタ２８によるカウント値が第２のカラムデコーダ２９に供給されてデコードされる。上記第２のカラムデコーダ２９によるデコード出力は、上記カラムセレクタ２１−１〜２１−４に供給される。
【００２２】
また、上記カラムアドレス信号Ａ０，Ａ１は、Ａ０，Ａ１デコーダ（第３のカラムデコーダ）３４に供給されてデコードされ、このデコード出力がカラムセレクタ切換回路３５−１，３５−２，３５−３に選択信号として供給される。これらカラムセレクタ切換回路３５−１，３５−２，３５−３はそれぞれ、上記カラムデコーダ２９から上記カラムセレクタ２１−１，２１−２，２１−３に供給されるカラム選択信号を切り換えることにより、カラムセレクタ２１−１〜２１−４によるカラム選択動作を切り換える。
【００２３】
更に、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、このロウデコーダ３０によるデコード出力が上記メモリセルアレイ２０に供給される。そして、上記出力切換回路２４−１〜２４−４によって選択されたセンスアンプラッチ２３−１〜２３−４のラッチ信号が出力バッファ３１に供給され、リード信号／ＲＤに応答して読み出しデータＤ_ＯＵＴとしてシリアルに出力されるようになっている。
【００２４】
図２は、上記図１に示したシリアルアクセス型のマスクＲＯＭにおけるカラムの選択に関係する回路を抽出して示す図である。図２において図１と同一構成部には同じ符号を付している。上記第２のカラムデコーダ２９の出力信号は、カラムセレクタ２１−４、カラムセレクタ切換回路３５−３、カラムセレクタ２１−３、カラムセレクタ切換回路３５−２、カラムセレクタ２１−２及びカラムセレクタ切換回路３５−１を順次介してカラムセレクタ２１−１に供給される。カラムセレクタ切換回路３５−３は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じて第２のカラムデコーダ２９からカラムセレクタ２１−４に供給されたカラム選択信号をそのままカラムセレクタ２１−３に転送するか、次のカラムアドレス（１インクリメントしたカラムアドレス）に切り換えて転送するかを選択する。カラムセレクタ切換回路３５−２は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じてカラムセレクタ切換回路３５−３からカラムセレクタ２１−３に供給されたカラム選択信号をそのままカラムセレクタ２１−２に転送するか、次のカラムアドレスに切り換えて転送するかを選択する。同様に、カラムセレクタ切換回路３５−１は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じてカラムセレクタ切換回路３５−２からカラムセレクタ２１−２に供給されたカラム選択信号をそのままカラムセレクタ２１−１に転送するか、次のカラムアドレスに切り換えて転送するかを選択する。そして、読み出し開始アドレスでブロック２０−１中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号が全てのカラムセレクタ２１−４〜２１−１に供給される。読み出し開始アドレスでブロック２０−２中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４〜２１−２に供給され、カラムセレクタ２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−１で次のカラムを選択するように切り換えられて供給される。また、読み出し開始アドレスでブロック２０−３中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４，２１−３に供給され、カラムセレクタ２１−２，２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−２で次のカラムを選択するように切り換えられて供給される。更に、読み出し開始アドレスでブロック２０−４中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４に供給され、カラムセレクタ２１−３〜２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−３で次のカラムを選択するように切り換えられて供給される。
【００２５】
上記出力切換回路２４−１〜２４−４はそれぞれ、ＭＯＳトランジスタ３３，３３，…で構成されており、これらＭＯＳトランジスタ３３，３３，…が第１のカラムデコーダ２６から出力されるデコード信号で順次オン／オフ制御されることにより、センスアンプラッチ２３−１〜２３−４にラッチされているセンスアンプ２２−１〜２２−４の出力（選択されたメモリセルから読み出したデータ）を出力バッファ３１に転送するようになっている。
【００２６】
図３は、上記図１及び図２に示したマスクＲＯＭにおけるメモリセルアレイ２０のブロック２０−１〜２０−４とこのブロックに対応するカラムセレクタ２１−１〜２１−４の構成例を示す回路図である。この構成例では、カラムセレクタが２段構成になっている。
【００２７】
各ブロック２０−１〜２０−４中にはメモリセルＭＣ，ＭＣ，…が行列状に配置されており、メモリセルＭＣ，ＭＣ，…のゲートは行毎に各ワード線ＷＬ，ＷＬ，…に接続され、ロウデコーダ３０から出力されるロウデコード信号で選択的に駆動される。メモリセルＭＣ，ＭＣ，…のドレインは列毎に各ビット線ＢＬ，ＢＬ，…に接続され、ソースは接地点に接続される。これらメモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【００２８】
上記各ビット線ＢＬ，ＢＬ，…の一端はそれぞれ、ＭＯＳトランジスタ３２−１，３２−１，…（第１のＭＯＳトランジスタ群）の電流通路の一端に接続される。これらＭＯＳトランジスタ３２−１，３２−１，…の電流通路の他端は所定の数毎に共通接続され、これら共通接続点にはＭＯＳトランジスタ３２−２，３２−２，…（第２のＭＯＳトランジスタ群）の電流通路の一端が接続される。上記ＭＯＳトランジスタ３２−１，３２−１，…のゲートには、カラム選択線３６−１，３６−１，…が接続される。上記各ＭＯＳトランジスタ３２−２，３２−２，…の電流通路の他端は共通接続され、ブロック毎にセンスアンプ２２−１〜２２−４の入力端に接続される。これらＭＯＳトランジスタ３２−２，３２−２，…のゲートには、カラム選択線３６−２，３６−２，…が接続される。そして、上記ＭＯＳトランジスタ３２−１，３２−１，…、３２−２，３２−２，…のゲートに上記カラム選択線３６−１，３６−１，…、３６−２，３６−２，…を介して第２のカラムデコーダ２９からカラム選択信号が供給される。
【００２９】
上記のようにカラムアドレスを２段構成のＭＯＳトランジスタ（カラム選択トランジスタ）３２−１，３２−１，…、３２−２，３２−２，…で選択することにより、第２のカラムデコーダ２９の回路規模を小さくできる。
【００３０】
図４（ａ）は、上記図１及び図２に示したマスクＲＯＭにおけるカラムセレクタ切換回路３５−３の構成例を示している。カラムセレクタ切換回路３５−３は、トランスファゲート４０−１〜４０−４（第１のトランスファゲート群）、４１−１〜４１−４（第２のトランスファゲート群）、４２−１，４２−２（第３のトランスファゲート群）、４３−１，４３−２（第４のトランスファゲート群）、インバータ４４〜４６及びナンドゲート４７で構成されている。上記トランスファゲート４０−１〜４０−４はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−１，３６−１，…上に第１のカラム選択信号をそのまま転送するように設けられ、上記トランスファゲート４２−１，４２−２はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−２，３６−２上に第２のカラム選択信号をそのまま転送するように設けられる。また、上記トランスファゲート４１−１〜４１−４はそれぞれ、１インクリメントしたカラムを選択するように、カラムセレクタ２１−４と２１−３間のカラム選択線３６−１，３６−１，…上に第１のカラムアドレス信号を切り換えて転送するように設けられ、上記トランスファゲート４３−１，４３−２はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−２，３６−２上に第２のカラムアドレス信号を切り換えて転送するように設けられる。
【００３１】
Ａ０，Ａ１デコーダ３４から供給されたカラムセレクタ切換回路３５−３の選択信号は、上記トランスファゲート４１−１〜４１−４、インバータ４４の入力端及びナンドゲート４７の一方の入力端にそれぞれ供給される。上記インバータ４４による上記選択信号の反転信号は、トランスファゲート４０−１〜４０−４に供給される。上記ナンドゲート４７の他方の入力端には最上位のカラム選択線３６−１が接続され、このナンドゲート４７の出力がインバータ４５を介してトランスファゲート４３−１，４３−２に供給される。また、上記ナンドゲート４７の出力がインバータ４５，４６を介してトランスファゲート４２−１，４２−２に供給されるようになっている。
【００３２】
なお、上記各トランスファゲート４０−１〜４０−４、４１−１〜４１−４、４２−１，４２−２，４３−１，４３−２はそれぞれ、図４（ｂ）に示すように電流通路が並列接続されたＰチャネル型ＭＯＳトランジスタＱ１とＮチャネル型ＭＯＳトランジスタＱ２、及び上記Ｎチャネル型ＭＯＳトランジスタＱ１のゲートに供給される信号を反転して上記Ｐチャネル型ＭＯＳトランジスタＱ２のゲートに供給するインバータ４８とで構成されている。
【００３３】
上記のような構成において、カラムセレクタ切換回路３５−３が非選択状態の場合には、カラムセレクタ切換回路３５−３の選択信号は“Ｌ”レベルであり、トランスファゲート４０−１〜４０−４、４２−１，４２−２がオン状態、トランスファゲート４１−１〜４１−４、４３−１，４３−２がオフ状態となり、カラム選択信号の切換は起きない。一方、選択信号が“Ｈ”レベルとなり、カラムセレクタ切換回路３５−３が選択状態になると、トランスファゲート４３−１，４３−２がオン状態、トランスファゲート４０−１〜４０−４がオフ状態となり、上記ナンドゲート４７の他方の入力端に供給される最上位のカラム選択線３６−１上のカラム選択信号が“Ｈ”レベルとなると、トランスファゲート４１−１〜４１−４がオン状態、トランスファゲート４２−１，４２−２がオフ状態となり、カラムセレクタ２１−３に供給されるカラム選択信号で指定されるカラムアドレスが１インクリメントされる。
【００３４】
この例のように、カラムセレクタ２１−４が２段構成の場合、１段目のＭＯＳトランジスタ３２−１，３２−１，…の最上位ビットが“Ｈ”レベルの場合のみ２段目のカラム選択信号が切り替わるようにすれば、カラムアドレスが桁上げされたことになる。このようにして読み出し開始アドレスで指定されたカラムアドレスＮに対してカラムセレクタ切換回路３５−３から出力されるカラムアドレスはＮ＋１となる。
【００３５】
なお、カラムセレクタ切換回路３５−１，３５−２も上記カラムセレクタ切換回路３５−３と同様に構成され、実質的に同じ動作を行う。
図５は、上記図１に示した回路におけるラッチコントロール回路２７の構成例を示している。このラッチコントロール回路２７は、ナンドゲート５０とインバータ５１，５２，５３を含んで構成されている。上記ナンドゲート５０の一方の入力端には第１のカラムデコーダ２６から出力される信号Ｃ３（シリアルアクセスを開始するブロックが２０−４からであることを指示する信号）が入力され、他方の入力端にはリード信号／ＲＤがインバータ５１を介して入力される。そして、上記ナンドゲート５０の出力がインバータ５２を介してタイミング信号φ_Ｌが生成され、このタイミング信号φ_Ｌがインバータ５３で反転されてタイミング信号／φ_Ｌが生成される。
【００３６】
図６は、上記図１及び図２に示したマスクＲＯＭにおけるセンスアンプ２２−１〜２２−４の構成例を示している。このセンスアンプは、Ｐチャネル型ＭＯＳトランジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、及びインバータ７３〜７５を含んで構成されている。上記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続され、ゲートとドレインが共通接続される。上記ＭＯＳトランジスタ７２のドレインは上記ＭＯＳトランジスタ７１のドレインに接続され、ソースはビット線ＢＬに接続される。インバータ７３の入力端は上記ＭＯＳトランジスタ７２のソースに接続され、出力端はこのＭＯＳトランジスタ７２のゲートに接続される。上記インバータ７４の入力端は、上記ＭＯＳトランジスタ７１，７２のドレイン共通接続点に接続され、出力端はインバータ７５の入力端に接続される。そして、上記インバータ７５の出力端から出力される増幅信号がセンスアンプラッチ２３−１〜２３−４に供給されるようになっている。
【００３７】
図７は、上記図１及び図２に示した回路におけるセンスアンプラッチ２３−１〜２３−４の構成例を示している。このセンスアンプラッチは、ＭＯＳトランジスタ（または図４（ｂ）に示したようなトランスファゲート）６１，６２とインバータ６５〜６７を含んで構成されている。センスアンプの出力信号は、ＭＯＳトランジスタ６１の電流通路の一端に供給される。このＭＯＳトランジスタ６１の電流通路の他端には、インバータ６５の入力端及びＭＯＳトランジスタ６２の電流通路の一端が接続され、ゲートにはタイミング信号φ_Ｌが供給される。上記インバータ６５の出力端には、インバータ６６，６７の入力端が接続される。上記インバータ６６の出力端には、上記ＭＯＳトランジスタ６２の電流通路の他端が接続され、このＭＯＳトランジスタ６２のゲートにはタイミング信号／φ_Ｌが供給される。
【００３８】
上記構成において、センスアンプの出力信号はタイミング信号φ_Ｌに同期して当該センスアンプラッチに転送され、タイミング信号／φ_Ｌに同期してラッチされる。
【００３９】
図８は、上記図１及び図２に示したマスクＲＯＭにおける出力バッファ３１の構成例を示している。この出力バッファは、ＭＯＳトランジスタ７６，７７、ナンドゲート７８及びノアゲート７９を含んで構成されている。ＭＯＳトランジスタ７６，７７の電流通路は、電源ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８の一方の入力端には出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号ＲＤが供給され、出力端にはＭＯＳトランジスタ７６のゲートが接続される。ノアゲート７９の一方の入力端には上記出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号／ＲＤが供給され、出力端にはＭＯＳトランジスタ７７のゲートが接続される。そして、上記ＭＯＳトランジスタ７６，７７の共通接続点から出力信号Ｄ_ＯＵＴが出力される。
【００４０】
図９（ａ），（ｂ），（ｃ）はそれぞれ、上記図１及び図２に示したマスクＲＯＭにおけるカラムアドレスカウンタ２５，２８の構成例を示している。（ａ）図はタイミング信号φ_Ｌをカウントする第１のカラムアドレスカウンタ２５のブロック図であり、（ｂ）図はリード信号／ＲＤをカウントする第２のカラムアドレスカウンタ２８のブロック図である。また、（ｃ）図は上記（ａ）図及び（ｂ）図におけるカウンタの１ビットの詳細な構成例を示している。
【００４１】
（ａ）図に示す如く、第１のカラムアドレスカウンタ２５は、２段のカウンタ回路８０−１，８０−２で構成されており、（ｂ）図に示すように第２のカラムアドレスカウンタ２８は、インバータ８１とカウンタ回路８２−１，８２−２，…，８２−６が縦続接続されて構成されている。
【００４２】
各カウンタ回路は、（ｃ）図に示すように、インバータ９０〜９７、Ｐチャネル型ＭＯＳトランジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジスタ１１０〜１２１を含んで構成されている。インバータ９０の入力端には、インクリメント信号（下位アドレス側のカウンタ回路の出力信号、第１のカラムアドレスカウンタ２６における初段のカウンタ回路８０−１の場合はタイミング信号φ_Ｌ、第２のカラムアドレスカウンタ２８における初段のカウンタ回路８２−１の場合はリード信号／ＲＤをインバータ８１で反転した信号）が供給される。このインバータ９０の出力端には、インバータ９１の入力端、及びＭＯＳトランジスタ９８，１１１，１１２，１０１のゲートが接続される。上記インバータ９１の出力端には、ＭＯＳトランジスタ１１０，９９，１００，１１３のゲートが接続される。上記ＭＯＳトランジスタ１１０と９８、９９と１１１、１００と１１２、１１３と１０１はそれぞれ、電流通路が並列接続されてトランスファゲートを構成しており、これらトランスファゲートはインバータ９２の出力端と入力端間に縦続接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０２，１０３，１１４，１１５の電流通路が直列接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０４，１０５，１１６，１１７の電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０６，１０７，１１８，１１９の電流通路が直列接続される。更に、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１０９，１２０，１２１の電流通路が直列接続される。アドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトランジスタ１０２，１０４，１１９，１２１のゲートにそれぞれ供給されるとともに、インバータ９６の入力端に供給される。このインバータ９６の出力端には、ＭＯＳトランジスタ１１５，１１７，１０６，１０８のゲートが接続される。アドレス信号Ａ_ＩＮ（カラムアドレスカウンタ２５中のカウンタ回路８０−１の場合はカラムアドレス信号Ａ０、カウンタ回路８０−２の場合はアドレス信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回路８２−１〜８２−６の場合はカラムアドレス信号Ａ２〜Ａ７）は、インバータ９７の入力端に供給され、このインバータ９７の出力端にはＭＯＳトランジスタ１０７，１１８，１０９，１２０のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯＳトランジスタ９９，１１１との接続点にはインバータ９４の入力端が接続され、このインバータ９４の出力端にはＭＯＳトランジスタ１０３，１１４のゲートが接続される。また、上記ＭＯＳトランジスタ９９，１１１と上記ＭＯＳトランジスタ１００，１１２との接続点には、ＭＯＳトランジスタ１０３，１１４の接続点及びＭＯＳトランジスタ１０７，１１８の接続点がそれぞれ接続される。更に、上記ＭＯＳトランジスタ１００，１１２と上記ＭＯＳトランジスタ１１３，１０１との接続点には、インバータ９５の入力端が接続され、このインバータ９５の入力端にはＭＯＳトランジスタ１０５，１１６のゲートが接続される。更にまた、上記インバータ９２の入力端には、ＭＯＳトランジスタ１０５，１１６の接続点及びＭＯＳトランジスタ１０９，１２０の接続点がそれぞれ接続される。そして、上記インバータ９２の出力端にはインバータ９３の入力端が接続され、このインバータ９３の出力端から次段のカウンタ回路のインクリメント信号（最終段の場合にはカウント値）を出力する。
【００４３】
次に、上記のような構成において、図１０のタイミングチャートを参照しつつ動作を説明する。このタイミングチャートは、読み出し開始アドレスでブロックアドレス“３”、すなわちブロック２０−４中のメモリセルＭＣが選択された時の動作を示している。
【００４４】
アドレスラッチイネーブル信号ＡＬＥが“Ｈ”レベルから“Ｌ”レベルになると、カラムアドレス信号Ａ０，Ａ１がカラムアドレスカウンタ２５に、カラムアドレス信号Ａ２〜Ａ７がカラムアドレスカウンタ２８に、ロウアドレス信号Ａ８〜Ａ２１がロウデコーダ３０にそれぞれ供給されてラッチされる。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…が選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によってカラムセレクタ２１−１〜２１−４を構成するトランジスタ３２−１，３２−１，…及び３２−２，３２−２，…が選択的に駆動される。これによって、各ブロック２０−１〜２０−４中の対応するビット線ＢＬが選択される。この際、カラムアドレス信号Ａ０，Ａ１によって読み出し開始アドレスでブロック２０−４中のメモリセルＭＣが選択されているので、カラムセレクタ切換回路３５−３が選択状態となり、メモリセルアレイ２０−３のカラムアドレスがブロック２０−４より１つ進みＮ＋１となる。また、カラムセレクタ切換回路３５−２，３５−１は非選択状態であり、メモリセルブロック２０−２，２０−１のカラムアドレスもＮ＋１となる。
【００４５】
このようにして、各カラムセレクタ２１−１〜２１−４によって選択されたビット線ＢＬ，ＢＬ，…と上記ロウデコーダ３０によって選択されたワード線ＷＬとに接続されたブロック２０−４中のＮ番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−４に、ブロック２０−１〜２０−３中のＮ＋１番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−３にそれぞれ供給される。これらのデータはセンスアンプ２２−１〜２２−４で増幅された後、ラッチコントロール回路２７から出力されるタイミング信号φ_Ｌ，／φ_Ｌに応答してセンスアンプラッチ２３−１〜２３−４に転送されてラッチされる。
【００４６】
そして、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“３”、“０”、“１”、“２”の順、すなわち出力切換回路２４−４，２４−１，２４−２，２４−３によって選択されたセンスアンプラッチ２３−４，２３−１，２３−２，２３−３の出力が出力バッファ３１に供給され、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤ_ＯＵＴ（Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、Ｎ＋１・２、Ｎ＋１・３、Ｎ＋２・０）が出力される。
【００４７】
上記出力バッファ３１にデータを転送している間に、カラムアドレスを全て１つ進め、次の４個のデータの読み出しを行う。すなわち、上記リード信号／ＲＤのレベルの変化に応答してカラムアドレスカウンタ２８のカウント値がカウントアップされ、このカウント値を第２のカラムデコーダ２９によってデコードすることにより、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２−１，３２−１，…及び３２−２，３２−２，…が１インクリメントされたカラムを選択するように駆動される。これによって、ブロック２０−４のカラムはＮ＋１番地、ブロック２０−１〜２０−３のカラムはＮ＋２番地となる。これによって各ブロック２０−１〜２０−４の対応する次のカラムのビット線ＢＬが選択される。
【００４８】
上記ブロック２０−４のＮ＋１番地のメモリセルＭＣから読み出されたデータはセンスアンプ２２−４に、ブロック２０−１〜２０−３のＮ＋２番地のメモリセルＭＣから読み出されたデータはセンスアンプ２２−１〜２２−３にそれぞれ供給される。これらのデータは、センスアンプ２２−１〜２２−４に供給されて増幅される。
【００４９】
上記出力バッファ３１から４サイクル出力したところで、再びタイミング信号φ_Ｌが“Ｌ”レベルから“Ｈ”レベルとなると、次のカラムのデータを読み出す。以下、同様なアクセス動作を順次繰り返すことにより、メモリセルアレイ２０中に記憶されたデータがシリアルに出力される。
【００５０】
読み出し開始ブロックアドレスが“２”あるいは“１”の場合も基本的には上述した例と同様である。すなわち、読み出し開始ブロックアドレスが“２”の時にはカラムセレクタ切換回路３５−２を選択状態、カラムセレクタ切換回路３５−３，３５−１を非選択状態とすることにより、カラムセレクタ２１−４，２１−３にカラムデコーダ２９からカラムアドレスを供給し、カラムセレクタ２１−２，２１−１に１インクリメントしたカラムアドレスを供給する。また、読み出し開始ブロックアドレスが“１”の時には、カラムセレクタ切換回路３５−１を選択状態、カラムセレクタ切換回路３５−３，３５−２を非選択状態とすることにより、カラムセレクタ２１−４，２１−３，２１−２にカラムデコーダ２９からカラムアドレスを供給し、カラムセレクタ２１−１に１インクリメントしたカラムアドレスを供給すれば良い。
【００５１】
一方、読み出し開始のブロックアドレスが“０”の場合は、全てのブロックのカラムアドレスはＮ番地で良いため、カラムセレクタ切換回路３５−１，３５−２，３５−３を全て非選択状態にし、カラムデコーダ２９の出力信号を、カラムセレクタ２１−４、カラムセレクタ切換回路３５−３、カラムセレクタ２１−３、カラムセレクタ切換回路３５−２、カラムセレクタ２１−２、カラムセレクタ切換回路３５−１をそれぞれ介してカラムセレクタ２１−１に供給する。
【００５２】
上記のような構成によれば、センスアンプ２２−１〜２２−４は、メモリセルアレイ２０のブロック２０−１〜２０−４毎に設ければ良く、ビット線毎に設ける必要はないので、センスアンプの数を大幅に低減できる。しかも、ブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要もなく、回路規模の小さいカラムセレクタ切換回路３５−１〜３５−３とＡ０，Ａ１デコーダ３４を設ければよいので、チップサイズの縮小と消費電力の削減が図れる。また、センスアンプ２２−１〜２２−４のレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できる。
なお、上記実施の形態ではマスクＲＯＭを例にとって説明したが、この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用できることは勿論である。
【００５３】
【発明の効果】
以上説明したように、この発明によれば、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置が得られる。
また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図。
【図２】図１に示したシリアルアクセス型のマスクＲＯＭにおけるカラムの選択に関係する回路を抽出して示す回路図。
【図３】図１及び図２に示したマスクＲＯＭにおけるメモリセルのブロックとこのブロックに対応するカラムセレクタの構成例を示す回路図。
【図４】図１及び図２に示したマスクＲＯＭにおけるカラムセレクタ切換回路の構成例を示す図。
【図５】図１に示した回路におけるラッチコントロール回路の構成例を示す図。
【図６】図１及び図２に示したマスクＲＯＭにおけるセンスアンプの構成例を示す回路図。
【図７】図１及び図２に示したマスクＲＯＭにおけるセンスアンプラッチの構成例を示す回路図。
【図８】図１及び図２に示したマスクＲＯＭにおける出力バッファの構成例を示す回路図。
【図９】図１及び図２に示したマスクＲＯＭにおけるカラムアドレスカウンタの構成例を示す回路図。
【図１０】図１ないし図９に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“３”からデータの読み出しを開始する場合のタイミングチャート。
【図１１】従来の半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図。
【図１２】図１１に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャート。
【符号の説明】
２０…メモリセルアレイ、２０−１〜２０−４…ブロック、２１−１〜２１−４…カラムセレクタ、２２−１〜２２−４…センスアンプ、２３−１〜２３−４…センスアンプラッチ、２４−１〜２４−４…出力切換回路、２５…カラムアドレスカウンタ、２６…第１のカラムデコーダ、２７…ラッチコントロール回路、２８…カラムアドレスカウンタ、２９…第２のカラムデコーダ、３０…ロウデコーダ、３１…出力バッファ、３４…Ａ０，Ａ１デコーダ（第３のデコーダ）、３５−１〜３５−３…カラムセレクタ切換回路、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信号、Ａ８〜Ａ２１…ロウアドレス信号、φ_Ｌ，／φ_Ｌ …タイミング信号、ＡＬＥ…アドレスラッチイネーブル信号、／ＲＤ…リード信号、Ｄ_ＯＵＴ …読み出しデータ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a serial access type semiconductor memory device.
[0002]
[Prior art]
Conventionally, a serial access memory has been manufactured as an inexpensive semiconductor memory device. FIG. 11 is a circuit diagram extracting and showing a circuit related to memory cell access in a serial access type mask ROM as an example of this type of semiconductor memory device. In FIG. 11, 11 is a memory cell array, MC, MC,... Are memory cells, 12, 12,... Are sense amplifiers (S / A), 13 is a row decoder, 14 is a column decoder, 15 is a column address counter, Are column select transistors, 17 is an output buffer, WL, WL,... Are word lines, and BL, BL,.
[0003]
FIG. 12 is a timing chart schematically showing the read operation of the mask ROM shown in FIG. Address input A _IN (Row address signal RAdd and column address signal CAdd) are supplied to the column address counter 15 and the row decoder 13 in response to the down edge of the address latch enable signal ALE. The row address signal RAdd is decoded by the row decoder 13, and the decoded output selectively drives the word lines WL, WL,. The memory cells MC, MC,... Are connected to the word lines WL, WL,... For each row, and the row of the memory cells MC, MC,. Each of the memory cells MC, MC,... Has the presence / absence of a MOS transistor, whether the MOS transistor is a depletion type or an enhancement type, the presence / absence of a contact hole, etc., corresponding to the storage information “0” and “1”. Data is written on the way using a photomask.
[0004]
The column address signal CADd is set as an initial value in a column address counter 15, and the count value of the counter 15 is supplied to the column decoder 14 and decoded. After the word line WL is selected by the row decoder 13, the column address counter 15 performs a count-up operation in synchronization with a read signal / RD ("/" means an inverted signal, that is, a bar). The decode output of the column decoder 14 is supplied to the gates of column selection transistors 16, 16,..., And sequentially controls on / off of these transistors 16, 16,. The data stored in the memory cells MC, MC,... Of one row connected to the word line WL driven by the row decoder 13 are read onto the bit lines BL, BL,. Are supplied and amplified. The read data D is supplied to the output buffer 17 via the column selection transistor 16 selected by the column decoder 14. _OUT Is output as The output operation of the output buffer 17 is controlled by the read signal / RD. In response to the signal / RD, the read data D at addresses N (read start address), N + 1, N + 2,. _OUT Is output serially.
[0005]
By the way, in the above-mentioned conventional serial access memory, sense amplifiers 12, 12,... Are provided for each bit line BL, BL,. Problem. Moreover, while the memory cell MC of the mask ROM is composed of one transistor, each sense amplifier 12 requires at least six transistors, and as the memory cell size becomes smaller, the sense amplifier becomes smaller. Is restricted by the pitch of the memory cells, making the layout very difficult.
[0006]
In order to solve such a problem, it is considered that the memory cell array 11 is divided into a plurality of blocks, a sense amplifier is provided for each of these blocks, and the sense amplifier is shared by a plurality of bit lines. However, in order to realize serial access with such a configuration, it is necessary to provide an adder and a column decoder for each block in order to sequentially advance a column address. For this reason, even if the number of sense amplifiers is reduced, the chip size is increased by the adder and the column decoder, and a sufficient effect cannot be obtained. Although the same function can be realized by providing a column address counter for each block, the chip size is further increased as compared with the case where an adder and a column decoder are provided for each block.
[0007]
[Problems to be solved by the invention]
As described above, the conventional serial access type semiconductor memory device has a problem that the power consumption is large and the chip size is large because the number of sense amplifiers is large. Further, there is a problem that the layout of the sense amplifier becomes difficult as the memory cell size becomes smaller.
[0008]
In order to solve such a problem, it is considered that the memory cell array is divided into a plurality of blocks, a sense amplifier is provided for each block, and the number of sense amplifiers is reduced by sharing the sense amplifiers with a plurality of bit lines. However, in order to perform serial access, it is necessary to provide an adder and a column decoder for each block, or to provide a column address counter for each block. Therefore, even if the number of sense amplifiers is reduced, the chip size cannot be sufficiently reduced. was there.
[0009]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a serial access type semiconductor memory device capable of reducing the chip size and the power consumption.
[0010]
Another object of the present invention is to provide a serial access type semiconductor memory device in which the layout of the sense amplifier is not restricted by the pitch of the memory cells and the layout of the sense amplifier can be simplified even if the memory cell size is reduced. Is to provide.
[0011]
[Means for Solving the Problems]
A semiconductor memory device according to claim 1 of the present invention is a semiconductor memory device for serially reading data stored in a memory cell array, wherein the memory cell array is divided into a plurality of blocks, and a plurality of columns in each of the blocks are used. By sharing a sense amplifier and switching column selection signals to be supplied to a plurality of column selectors provided corresponding to the respective blocks, the read start address of the block of the upper address including the block designated by the read start address is changed. A column and a column next to the read start address in the block of the lower address are selected, and data read out in parallel from the memory cells in each block are supplied to the sense amplifiers and amplified, and then each of the sense amplifiers is amplified. Provide a sense amplifier latch corresponding to the amplifier. And latches the data latched in these sense amplifier latches sequentially outputted from the read start address specified in the block, is characterized in that serially outputs continuously by repeating this operation.
[0012]
A semiconductor memory device according to a second aspect of the present invention is provided corresponding to each memory cell array divided into first to n-th (n is an integer of 2 or more) blocks and each block of the memory cell array. A first to an n-th column selector, a first to an n-th sense amplifier provided corresponding to each block of the memory cell array, to which data selected by the column selector is supplied; First to n-th sense amplifier latches provided corresponding to the blocks and latching the outputs of the respective sense amplifiers; and outputs of the respective sense amplifier latches provided corresponding to the respective blocks of the memory cell array. The first to n-th output switching circuits respectively supplied, and the output of the output switching circuit are selectively supplied to respond to a read signal. An output buffer for outputting read data and a first column address signal for designating a block from which data read is started are set as initial values, and a first column for counting a timing signal in response to an address latch enable signal is set. A column address counter, a first column decoder that decodes a count value of the first column address counter to control the first to n-th output switching circuits, and the memory cell array by the first column decoder. When the n-th block is selected, a timing signal is supplied to the first to n-th sense amplifier latches in response to the read signal to control the latch operation, and the first column address counter A latch control circuit for supplying a timing signal for counting to An address signal is set as an initial value, a second column address counter for counting a read signal in response to an address latch enable signal, and a count value of the second column address counter for decoding the first to n-th values. A second column decoder for supplying a column selection signal to the column selectors, and a first to (n-1) th column for switching a column selection signal supplied from the second column decoder to the first to nth column selectors. A column selector switching circuit; a third column decoder for decoding the first column address signal to select the first to n-1st column selector switching circuits; and a memory cell array for decoding a row address signal. And a row decoder for supplying the first to nth blocks in the first column address. A column selection signal output from the second column decoder by each of the column selector switching circuits when an instruction to start reading from the i-th block (i is an integer from 2 to n) is given by the address signal. To select the column of the i-th to n-th blocks and the next column in the first to i-th blocks and supply them to the first to n-th sense amplifiers. Is latched by the first to n-th sense amplifiers, and the data read from the i-th to n-th and the first to i-th blocks by the first to n-th output switching circuits are read out. It is sequentially supplied to an output buffer, and is read out serially in response to the read signal.
[0013]
According to a third aspect of the present invention, in each of the first to n-th column selectors, one end of a current path is connected to a bit line, the other end is commonly connected to a predetermined number, and the first column selector is connected to a gate. A first MOS transistor group to which a first column selection signal is supplied from the second column decoder via a line, and one end of a current path common to the other end of the current path of the first MOS transistor group A second terminal connected to a connection point, the other end connected to an input terminal of the corresponding sense amplifier, and a gate supplied with a second column selection signal from the second decoder via a second column selection line. And a group of MOS transistors.
[0014]
The first to (n-1) th column selector switching circuits are respectively provided on the first column selection lines between the first to nth column selectors. A first transfer gate group for transferring a first column selection signal supplied from a second column decoder to a column selector on a lower address side according to a switching signal supplied from the third decoder; The first column selection signal provided on the first column selection line between the n-th column selectors and supplied from the second column decoder according to a switching signal supplied from the third column decoder. The connection of the first column selection line is switched so as to select the next column by the first column address signal and transferred to the column selector on the lower address side A second column selection signal provided on the second column selection line between the second transfer gate group and the first to n-th column selectors and supplied from the second column decoder. 3 between the third transfer gate group for transferring to the lower address side column selector in response to the switching signal supplied from the third column decoder and the second column selection line between the first to n-th column selectors. A second column selection signal supplied from the second column decoder, and a next column is selected by the second column address signal in response to a switching signal supplied from the third column decoder. And a fourth group of transfer gates for switching the connection of the second column selection line and transferring the connection to the column selector on the lower address side. And butterflies.
[0015]
According to the configuration of the first aspect, since the sense amplifier is shared by a plurality of columns, the number of sense amplifiers can be significantly reduced, and power consumption can be reduced. Moreover, since serial access is performed by switching the column selection signal supplied to the column selector, even if the sense amplifier is shared by a plurality of columns, an adder and a column decoder are provided for each block, or a column is provided for each block. There is no need to provide an address counter, and there is no increase in chip size. Further, since the layout of the sense amplifier is not restricted by the pitch of the memory cells, the layout can be easily performed even if the memory cell size is reduced.
[0016]
According to the configuration of the second aspect, it is sufficient to provide n sense amplifiers in the same number as the number of blocks, so that the number of sense amplifiers can be significantly reduced, the chip size can be reduced, and the power consumption can be reduced. In addition, the first to (n-1) th column selector switching circuits switch column selection signals supplied from the second column decoder to the first to nth column selectors, and include an adder and a column decoder. The circuit size is smaller than when a column address counter is provided, and the increase in chip size is much smaller than when these are provided. Further, since the layout of the sense amplifier is not restricted by the pitch of the memory cells, the layout can be easily performed even if the memory cell size is reduced.
[0017]
As described in claim 3, when each column selector is selected in a two-stage configuration using the first MOS transistor group and the second MOS transistor group, the circuit scale of the second column decoder is reduced. it can.
[0018]
As described in claim 4, each column selector switching circuit is constituted by the first to fourth transfer gate groups, and is located at the i-th block selected by the read start address and an address higher than this block. A column selection signal output from the second column decoder is supplied to the (i + 1) to n-th blocks through the first and third transfer gate groups, and the first to lower-order addresses of the first to third blocks are provided. If the next column is selected in the (i-1) th block by switching the column selection signal through the second and fourth transfer gate groups, which block is selected by the read start address. Also allows serial access. Moreover, the circuit scale is much smaller than when an adder and a column decoder are provided for each block or a column address counter is provided for each block, and an increase in chip size can be suppressed.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a schematic configuration of a serial access type mask ROM for describing a semiconductor memory device according to a first embodiment of the present invention. In FIG. 1, reference numeral 20 denotes a memory cell array, which is divided into four blocks 20-1 to 20-4. In each of the blocks 20-1 to 20-4 of the memory cell array 20, column selectors 21-1 to 21-4, sense amplifiers 22-1 to 22-4, sense amplifier latches 23-1 to 23-4, and Output switching circuits 24-1 to 24-4 are provided correspondingly.
[0020]
Column address signals A0 and A1 for designating blocks 20-1 to 20-4 to start serial access, and timing signal φ _L The address latch enable signal ALE is supplied to a first column address counter 25, and the count value of the counter 25 is supplied to a first column decoder 26 and decoded. The decoded output from the first column decoder 26 is supplied to the output switching circuits 24-1 to 24-4. The output signal C3 of the first column decoder 26 (signal indicating that the block for starting serial access is from 20-4) and the read signal / RD are supplied to a latch control circuit 27, respectively. 27, a timing signal φ for controlling the latch operation output from _L , / Φ _L Supplies a timing signal φ to the sense amplifier latches 23-1 to 23-4. _L Are supplied to the column address counter 25, respectively.
[0021]
The column address signals A2 to A7, the read signal / RD, and the address latch enable signal ALE are respectively supplied to a second column address counter 28, and the count value of the counter 28 is supplied to a second column decoder 29 and decoded. You. The decoded output from the second column decoder 29 is supplied to the column selectors 21-1 to 21-4.
[0022]
The column address signals A0 and A1 are supplied to an A0 and A1 decoder (third column decoder) 34 and decoded, and the decoded output is sent to column selector switching circuits 35-1, 35-2 and 35-3. It is supplied as a selection signal. The column selector switching circuits 35-1, 35-2, and 35-3 switch the column selection signals supplied from the column decoder 29 to the column selectors 21-1, 21-2, and 21-3, respectively. The column selection operation by the column selectors 21-1 to 21-4 is switched.
[0023]
Further, the row address signals A8 to A21 are supplied to a row decoder 30, and a decoded output from the row decoder 30 is supplied to the memory cell array 20. Then, the latch signals of the sense amplifier latches 23-1 to 23-4 selected by the output switching circuits 24-1 to 24-4 are supplied to the output buffer 31, and the read data D is read in response to the read signal / RD. _OUT As a serial output.
[0024]
FIG. 2 is a diagram extracting and showing circuits related to column selection in the serial access type mask ROM shown in FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals. The output signal of the second column decoder 29 is supplied to the column selector 21-4, the column selector switching circuit 35-3, the column selector 21-3, the column selector switching circuit 35-2, the column selector 21-2, and the column selector switching circuit. The data is sequentially supplied to the column selector 21-1 via 35-1. The column selector switching circuit 35-3 outputs the column selection signal supplied from the second column decoder 29 to the column selector 21-4 to the column selector 21-3 as it is in response to the selection signal supplied from the A0 and A1 decoders 34. It selects whether to transfer or to transfer to the next column address (column address incremented by 1). The column selector switching circuit 35-2 receives the column selection signal supplied from the column selector switching circuit 35-3 to the column selector 21-3 in accordance with the selection signal supplied from the A0 and A1 decoders 34, and as it is, the column selector 21-2. Or transfer to the next column address. Similarly, the column selector switching circuit 35-1 receives the column selection signal supplied from the column selector switching circuit 35-2 to the column selector 21-2 according to the selection signal supplied from the A0 and A1 decoders 34, and converts the column selection signal as it is into the column selector. 21-1 or switch to the next column address and transfer. When the memory cell in the block 20-1 is designated by the read start address, the output signal of the second column decoder 29 is supplied to all the column selectors 21-4 to 21-1. When the memory cell in the block 20-2 is designated by the read start address, the output signal of the second column decoder 29 is supplied to the column selectors 21-4 to 21-2, and the column selector 21-1 sends the output signal to the column selector 21-1. The output signal of the second column decoder 29 is switched and supplied by the column selector switching circuit 35-1 to select the next column. When the memory cell in the block 20-3 is designated by the read start address, the output signal of the second column decoder 29 is supplied to the column selectors 21-4 and 21-3, and the column selectors 21-2 and 21-3 are supplied. To -1, the output signal of the second column decoder 29 is switched and supplied by the column selector switching circuit 35-2 so as to select the next column. Further, when the memory cell in the block 20-4 is designated by the read start address, the output signal of the second column decoder 29 is supplied to the column selector 21-4, and the column selectors 21-3 to 21-1 are supplied to the column selector 21-4. The output signal of the second column decoder 29 is switched and supplied by the column selector switching circuit 35-3 to select the next column.
[0025]
Each of the output switching circuits 24-1 to 24-4 is composed of MOS transistors 33, 33,..., And these MOS transistors 33, 33,. The outputs (data read from the selected memory cells) of the sense amplifiers 22-1 to 22-4 latched by the sense amplifier latches 23-1 to 23-4 are controlled by the on / off control to output buffers 31. To be forwarded to.
[0026]
FIG. 3 is a circuit diagram showing a configuration example of blocks 20-1 to 20-4 of the memory cell array 20 and column selectors 21-1 to 21-4 corresponding to the blocks in the mask ROM shown in FIGS. It is. In this configuration example, the column selector has a two-stage configuration.
[0027]
In each of the blocks 20-1 to 20-4, memory cells MC, MC,... Are arranged in a matrix, and the gates of the memory cells MC, MC,. And is selectively driven by a row decode signal output from the row decoder 30. The drains of the memory cells MC, MC,... Are connected to the bit lines BL, BL,. Each of the memory cells MC, MC,... Has the presence / absence of a MOS transistor, whether the MOS transistor is a depletion type or an enhancement type, the presence / absence of a contact hole, etc., corresponding to the stored information “0”, “1”, and the like. Data is written on the way using a photomask.
[0028]
One end of each of the bit lines BL, BL,... Is connected to one end of a current path of each of the MOS transistors 32-1, 32-1,. The other ends of the current paths of the MOS transistors 32-1, 32-1,... Are commonly connected to each other by a predetermined number, and the MOS transistors 32-2, 32-2,. One end of the current path of the transistor group) is connected. The column select lines 36-1, 36-1,... Are connected to the gates of the MOS transistors 32-1, 32-1,. The other ends of the current paths of the MOS transistors 32-2, 32-2,... Are commonly connected and connected to the input terminals of the sense amplifiers 22-1 to 22-4 for each block. The gates of these MOS transistors 32-2, 32-2,... Are connected to column selection lines 36-2, 36-2,. , 32-2, 32-2, ..., the gates of the column selection lines 36-1, 36-1, ..., 36-2, 36-2, ... , A column selection signal is supplied from the second column decoder 29.
[0029]
As described above, the column address is selected by the two-stage MOS transistors (column selection transistors) 32-1, 32-1,..., 32-2, 32-2,. Circuit size can be reduced.
[0030]
FIG. 4A shows a configuration example of the column selector switching circuit 35-3 in the mask ROM shown in FIGS. The column selector switching circuit 35-3 includes transfer gates 40-1 to 40-4 (first transfer gate group), 41-1 to 41-4 (second transfer gate group), 42-1 and 42-2. (Third transfer gate group), 43-1 and 43-2 (fourth transfer gate group), inverters 44 to 46, and NAND gate 47. The transfer gates 40-1 to 40-4 are provided on the column selection lines 36-1, 36-1,... Between the column selectors 21-4 and 21-3, respectively, so as to directly transfer the first column selection signal. The transfer gates 42-1 and 42-2 are provided so as to directly transfer the second column selection signal onto column selection lines 36-2 and 36-2 between the column selectors 21-4 and 21-3. Can be The transfer gates 41-1 to 41-4 are arranged on column selection lines 36-1, 36-1,... Between the column selectors 21-4 and 21-3 so as to select the column incremented by one. The transfer gates 43-1 and 43-2 are provided so as to switch and transfer the first column address signal. The transfer gates 43-1 and 43-2 are provided on column selection lines 36-2 and 36-2 between the column selectors 21-4 and 21-3, respectively. The second column address signal is switched and transferred.
[0031]
The selection signal of the column selector switching circuit 35-3 supplied from the A0 and A1 decoders 34 is supplied to the transfer gates 41-1 to 41-4, the input terminal of the inverter 44, and one input terminal of the NAND gate 47, respectively. . The inverted signal of the selection signal by the inverter 44 is supplied to transfer gates 40-1 to 40-4. The uppermost column selection line 36-1 is connected to the other input terminal of the NAND gate 47, and the output of the NAND gate 47 is supplied to the transfer gates 43-1 and 43-2 via the inverter 45. The output of the NAND gate 47 is supplied to transfer gates 42-1 and 42-2 via inverters 45 and 46.
[0032]
Each of the transfer gates 40-1 to 40-4, 41-1 to 41-4, 42-1, 42-2, 43-1 and 43-2 has a current as shown in FIG. Inverts the signals supplied to the gates of the P-channel MOS transistor Q1 and the N-channel MOS transistor Q2 whose paths are connected in parallel and the gate of the N-channel MOS transistor Q1 to supply the inverted signals to the gate of the P-channel MOS transistor Q2 And an inverter 48.
[0033]
In the above configuration, when the column selector switching circuit 35-3 is in the non-selected state, the selection signal of the column selector switching circuit 35-3 is at "L" level, and the transfer gates 40-1 to 40-4. , 42-1 and 42-2 are turned on, and the transfer gates 41-1 to 41-4, 43-1 and 43-2 are turned off, and switching of the column selection signal does not occur. On the other hand, when the selection signal goes to "H" level and the column selector switching circuit 35-3 enters the selected state, the transfer gates 43-1 and 43-2 are turned on, and the transfer gates 40-1 to 40-4 are turned off. When the column selection signal on the uppermost column selection line 36-1 supplied to the other input terminal of the NAND gate 47 becomes "H" level, the transfer gates 41-1 to 41-4 are turned on, and the transfer gates are turned on. 42-1 and 42-2 are turned off, and the column address specified by the column selection signal supplied to the column selector 21-3 is incremented by one.
[0034]
As in this example, when the column selector 21-4 has a two-stage configuration, the second-stage column only when the most significant bit of the first-stage MOS transistors 32-1, 32-1,. If the selection signal is switched, the column address is carried. Thus, the column address output from the column selector switching circuit 35-3 is N + 1 for the column address N specified by the read start address.
[0035]
The column selector switching circuits 35-1 and 35-2 are configured similarly to the column selector switching circuit 35-3, and perform substantially the same operation.
FIG. 5 shows a configuration example of the latch control circuit 27 in the circuit shown in FIG. The latch control circuit 27 includes a NAND gate 50 and inverters 51, 52, 53. One input terminal of the NAND gate 50 receives a signal C3 (signal indicating that the block for starting serial access is from 20-4) output from the first column decoder 26, and the other input terminal. Is supplied with a read signal / RD via an inverter 51. The output of the NAND gate 50 is supplied to the timing signal φ via the inverter 52. _L Is generated, and the timing signal φ _L Is inverted by an inverter 53 to generate a timing signal / φ. _L Is generated.
[0036]
FIG. 6 shows a configuration example of the sense amplifiers 22-1 to 22-4 in the mask ROM shown in FIGS. This sense amplifier includes a P-channel MOS transistor 71, an N-channel MOS transistor 72, and inverters 73 to 75. The source of the MOS transistor 71 is connected to the power supply Vcc, and the gate and drain are commonly connected. The drain of the MOS transistor 72 is connected to the drain of the MOS transistor 71, and the source is connected to the bit line BL. The input terminal of the inverter 73 is connected to the source of the MOS transistor 72, and the output terminal is connected to the gate of the MOS transistor 72. The input terminal of the inverter 74 is connected to the common drain connection point of the MOS transistors 71 and 72, and the output terminal is connected to the input terminal of the inverter 75. The amplified signal output from the output terminal of the inverter 75 is supplied to the sense amplifier latches 23-1 to 23-4.
[0037]
FIG. 7 shows a configuration example of the sense amplifier latches 23-1 to 23-4 in the circuits shown in FIGS. This sense amplifier latch includes MOS transistors (or transfer gates as shown in FIG. 4B) 61 and 62 and inverters 65 to 67. The output signal of the sense amplifier is supplied to one end of the current path of the MOS transistor 61. The other end of the current path of the MOS transistor 61 is connected to the input end of the inverter 65 and one end of the current path of the MOS transistor 62. _L Is supplied. The output terminal of the inverter 65 is connected to the input terminals of the inverters 66 and 67. The output terminal of the inverter 66 is connected to the other end of the current path of the MOS transistor 62. The gate of the MOS transistor 62 has a timing signal / φ _L Is supplied.
[0038]
In the above configuration, the output signal of the sense amplifier is the timing signal φ. _L Is transferred to the sense amplifier latch in synchronization with the timing signal / φ. _L Latched in synchronization with
[0039]
FIG. 8 shows a configuration example of the output buffer 31 in the mask ROM shown in FIGS. This output buffer includes MOS transistors 76 and 77, a NAND gate 78, and a NOR gate 79. The current paths of the MOS transistors 76 and 77 are connected in series between the power supplies Vcc and Vss. The output signals of the output switching circuits 24-1 to 24-4 are supplied to one input terminal of the NAND gate 78, the read signal RD is supplied to the other input terminal, and the gate of the MOS transistor 76 is connected to the output terminal. Is done. The output signal of the output switching circuits 24-1 to 24-4 is supplied to one input terminal of the NOR gate 79, the read signal / RD is supplied to the other input terminal, and the gate of the MOS transistor 77 is supplied to the output terminal. Is connected. The output signal D is output from the common connection point of the MOS transistors 76 and 77. _OUT Is output.
[0040]
FIGS. 9A, 9B and 9C show examples of the configuration of the column address counters 25 and 28 in the mask ROM shown in FIGS. 1 and 2, respectively. (A) shows the timing signal φ _L FIG. 4 is a block diagram of a first column address counter 25 that counts read signals, and FIG. 4B is a block diagram of a second column address counter 28 that counts read signals / RD. FIG. 4C shows a detailed configuration example of one bit of the counter in FIGS. 4A and 4B.
[0041]
(A) As shown in the figure, the first column address counter 25 is composed of two stages of counter circuits 80-1 and 80-2, and (b) as shown in the figure, the second column address counter 28 , 82-6 are connected in cascade with an inverter 81 and counter circuits 82-1, 82-2,..., 82-6.
[0042]
Each counter circuit includes inverters 90 to 97, P-channel MOS transistors 98 to 109, and N-channel MOS transistors 110 to 121, as shown in FIG. An input terminal of the inverter 90 is provided with an increment signal (an output signal of the counter circuit on the lower address side; _L In the case of the first stage counter circuit 82-1 in the second column address counter 28, the read signal / RD is inverted by the inverter 81). The output terminal of the inverter 90 is connected to the input terminal of the inverter 91 and the gates of the MOS transistors 98, 111, 112 and 101. The output terminals of the inverter 91 are connected to the gates of the MOS transistors 110, 99, 100, 113. The MOS transistors 110 and 98, 99 and 111, 100 and 112, and 113 and 101 each have a current path connected in parallel to form a transfer gate. These transfer gates are connected between the output terminal and the input terminal of the inverter 92. Cascaded. Current paths of the MOS transistors 102, 103, 114, and 115 are connected in series between the power supply Vcc and the ground point Vss. The current paths of the MOS transistors 104, 105, 116, and 117 are connected in series between the power supply Vcc and the ground point Vss. Current paths of the MOS transistors 106, 107, 118, and 119 are connected in series between the power supply Vcc and the ground point Vss. Further, current paths of the MOS transistors 108, 109, 120 and 121 are connected in series between the power supply Vcc and the ground point Vss. The address latch enable signal ALE is supplied to the gates of the MOS transistors 102, 104, 119 and 121, respectively, and also to the input terminal of the inverter 96. The output terminal of the inverter 96 is connected to the gates of the MOS transistors 115, 117, 106, and 108. Address signal A _IN (In the case of the counter circuit 80-1 in the column address counter 25, the column address signal A0, in the case of the counter circuit 80-2, the address signal A1, and in the case of the counter circuits 82-1 to 82-6 in the column address counter 28, The column address signals A2 to A7) are supplied to the input terminal of the inverter 97, and the output terminal of the inverter 97 is connected to the gates of the MOS transistors 107, 118, 109, and 120, respectively. A connection point between the MOS transistors 110 and 98 and the MOS transistors 99 and 111 is connected to an input terminal of an inverter 94, and an output terminal of the inverter 94 is connected to gates of the MOS transistors 103 and 114. A connection point between the MOS transistors 99 and 111 and the MOS transistors 100 and 112 is connected to a connection point between the MOS transistors 103 and 114 and a connection point between the MOS transistors 107 and 118, respectively. Further, an input terminal of an inverter 95 is connected to a connection point between the MOS transistors 100 and 112 and the MOS transistors 113 and 101, and gates of the MOS transistors 105 and 116 are connected to an input terminal of the inverter 95. . Furthermore, a connection point of the MOS transistors 105 and 116 and a connection point of the MOS transistors 109 and 120 are connected to the input terminal of the inverter 92, respectively. The output terminal of the inverter 92 is connected to the input terminal of the inverter 93. The output terminal of the inverter 93 outputs an increment signal (count value in the case of the last stage) of the counter circuit of the next stage.
[0043]
Next, the operation of the above configuration will be described with reference to the timing chart of FIG. This timing chart shows the operation when the block address “3” is selected as the read start address, that is, the memory cell MC in the block 20-4 is selected.
[0044]
When the address latch enable signal ALE changes from "H" level to "L" level, the column address signals A0 and A1 are sent to the column address counter 25, the column address signals A2 to A7 are sent to the column address counter 28, and the row address signals A8 to A21. Are supplied to the row decoder 30 and latched. The row address signals A8 to A21 are decoded by the row decoder 30 to drive the selected word line WL, and one row of memory cells MC, MC,... Connected to the word line WL is selected. The column address signals A2 to A7 set as the initial values in the column address counter 28 are supplied to the column decoder 29 and decoded, and the decoded outputs output the transistors 32-1 forming the column selectors 21-1 to 21-4. , 32-1,... And 32-2, 32-2,. As a result, the corresponding bit line BL in each of the blocks 20-1 to 20-4 is selected. At this time, since the memory cells MC in the block 20-4 are selected by the read start address by the column address signals A0 and A1, the column selector switching circuit 35-3 is in the selected state, and the column address of the memory cell array 20-3 is selected. Advances by one from block 20-4 and becomes N + 1. The column selector switching circuits 35-2 and 35-1 are in the non-selected state, and the column addresses of the memory cell blocks 20-2 and 20-1 are also N + 1.
[0045]
In this manner, N in the block 20-4 connected to the bit lines BL, BL,... Selected by the column selectors 21-1 to 21-4 and the word lines WL selected by the row decoder 30. The data read from the memory cell MC at the address is supplied to the sense amplifier 22-4, and the data read from the memory cell MC at the address N + 1 in the blocks 20-1 to 20-3 are supplied to the sense amplifiers 22-1 to 22-. 3 respectively. After these data are amplified by the sense amplifiers 22-1 to 22-4, the timing signal φ output from the latch control circuit 27 is output. _L , / Φ _L Is transferred to the sense amplifier latches 23-1 to 23-4 and latched.
[0046]
Then, the count value of the column address counter 25 in which the column address signals A0 and A1 are set as initial values is decoded by the column decoder 26, and the designated block addresses "3", "0", "1", "2" , Ie, the outputs of the sense amplifier latches 23-4, 23-1, 23-2, and 23-3 selected by the output switching circuits 24-4, 24-1, 24-2, and 24-3 are output to the output buffer 31. And read data D from the output buffer 31 in response to the read signal / RD. _OUT (N · 3, N + 1.0, N + 1.1, N + 1.2, N + 1.3, N + 2.0) are output.
[0047]
While the data is being transferred to the output buffer 31, all the column addresses are advanced by one, and the next four data are read. In other words, the count value of the column address counter 28 is counted up in response to the change in the level of the read signal / RD, and the count value is decoded by the second column decoder 29, whereby the column selectors 21-1 to 21-1 ., And 32-2, 32-2,..., Which constitute -4, are driven so as to select the column incremented by one. As a result, the column of the block 20-4 becomes the address N + 1, and the columns of the blocks 20-1 to 20-3 become the address N + 2. As a result, the bit line BL of the next column corresponding to each of the blocks 20-1 to 20-4 is selected.
[0048]
The data read from the memory cell MC at the address N + 1 in the block 20-4 is sent to the sense amplifier 22-4, and the data read from the memory cell MC at the address N + 2 in the blocks 20-1 to 20-3 is sent to the sense amplifier 22-4. 22-1 to 22-3. These data are supplied to the sense amplifiers 22-1 to 22-4 and amplified.
[0049]
When four cycles have been output from the output buffer 31, the timing signal φ is again output. _L Is changed from "L" level to "H" level, the data of the next column is read. Hereinafter, data stored in the memory cell array 20 is serially output by repeating similar access operations sequentially.
[0050]
The case where the read start block address is “2” or “1” is basically the same as the above-described example. That is, when the read start block address is "2", the column selector switching circuit 35-2 is set to the selected state, and the column selector switching circuits 35-3 and 35-1 are set to the non-selected state. -3 is supplied with a column address from the column decoder 29, and the column selectors 21-2 and 21-1 are supplied with incremented column addresses. When the read start block address is "1", the column selector switching circuit 35-1 is set to the selected state, and the column selector switching circuits 35-3 and 35-2 are set to the non-selected state. The column address may be supplied from the column decoder 29 to the column decoders 21-3 and 21-2, and the incremented column address may be supplied to the column selector 21-1.
[0051]
On the other hand, when the read start block address is "0", the column addresses of all the blocks may be N addresses, so that the column selector switching circuits 35-1, 35-2, and 35-3 are all deselected. The output signal of the column decoder 29 is transmitted to the column selector 21-4, the column selector switching circuit 35-3, the column selector 21-3, the column selector switching circuit 35-2, the column selector 21-2, and the column selector switching circuit 35-1. The data is supplied to the column selector 21-1 via each.
[0052]
According to the above configuration, the sense amplifiers 22-1 to 22-4 may be provided for each of the blocks 20-1 to 20-4 of the memory cell array 20, and need not be provided for each bit line. The number of amplifiers can be greatly reduced. In addition, there is no need to provide an adder and a column decoder for each block or a column address counter for each block, and if the column selector switching circuits 35-1 to 35-3 and the A0 and A1 decoders 34 having a small circuit size are provided. As a result, the chip size and power consumption can be reduced. Further, the layout of the sense amplifiers 22-1 to 22-4 is not restricted by the pitch of the memory cells, and the layout of the sense amplifiers can be simplified even if the memory cell size is reduced.
In the above-described embodiment, the mask ROM has been described as an example. However, it is needless to say that the same concept can be used for EPROM and RAM.
[0053]
【The invention's effect】
As described above, according to the present invention, a serial access type semiconductor memory device capable of reducing the chip size and the power consumption can be obtained.
Further, the layout of the sense amplifier is not restricted by the pitch of the memory cells, and a serial access type semiconductor memory device that can simplify the layout of the sense amplifier even when the memory cell size is reduced can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining a semiconductor memory device according to an embodiment of the present invention, showing a schematic configuration of a serial access type mask ROM.
FIG. 2 is a circuit diagram extracting and showing circuits related to column selection in the serial access type mask ROM shown in FIG. 1;
FIG. 3 is a circuit diagram showing a configuration example of a memory cell block and a column selector corresponding to this block in the mask ROM shown in FIGS. 1 and 2;
FIG. 4 is a diagram showing a configuration example of a column selector switching circuit in the mask ROM shown in FIGS. 1 and 2;
FIG. 5 is a diagram showing a configuration example of a latch control circuit in the circuit shown in FIG. 1;
FIG. 6 is a circuit diagram showing a configuration example of a sense amplifier in the mask ROM shown in FIGS. 1 and 2;
FIG. 7 is a circuit diagram showing a configuration example of a sense amplifier latch in the mask ROM shown in FIGS. 1 and 2;
FIG. 8 is a circuit diagram showing a configuration example of an output buffer in the mask ROM shown in FIGS. 1 and 2;
FIG. 9 is a circuit diagram showing a configuration example of a column address counter in the mask ROM shown in FIGS. 1 and 2;
FIG. 10 is a timing chart for explaining the operation of the serial access memory shown in FIGS. 1 to 9 and for starting data reading from a block address "3";
FIG. 11 is a circuit diagram for explaining a conventional semiconductor memory device, and is a circuit diagram extracting and showing circuits related to memory cell access in a serial access type mask ROM.
FIG. 12 is a timing chart schematically showing a read operation of the mask ROM shown in FIG. 11;
[Explanation of symbols]
Reference numeral 20: memory cell array, 20-1 to 20-4: block, 21-1 to 21-4: column selector, 22-1 to 22-4: sense amplifier, 23-1 to 23-4: sense amplifier latch, 24 -1 to 24-4 output switching circuit, 25 column address counter, 26 first column decoder, 27 latch control circuit, 28 column address counter, 29 second column decoder, 30 row decoder, 31 output buffer, 34 A0 and A1 decoders (third decoder), 35-1 to 35-3 column selector switching circuits, A0, A1, A2 to A7 column address signals, A8 to A21 row address signals , Φ _L , / Φ _L ... timing signal, ALE ... address latch enable signal, /RD...read signal, D _OUT ... Read data.

Claims

In a semiconductor memory device that serially reads data stored in a memory cell array,
The memory cell array is divided into a plurality of blocks, a plurality of columns in each block share a sense amplifier, and a column selection signal supplied to a plurality of column selectors provided for each block is switched. The column of the read start address in the block of the upper address including the block specified by the read start address and the column next to the read start address in the block of the lower address are selected in parallel from the memory cells in each block. After supplying and amplifying the data read out to the sense amplifiers, the data is supplied to and latched in sense amplifier latches provided corresponding to the respective sense amplifiers. Output sequentially from the block specified by The semiconductor memory device and outputs a serial continuously by repeating the work.

A memory cell array divided into first to n-th (n is an integer of 2 or more) blocks;
First to n-th column selectors provided corresponding to each block of the memory cell array;
First to n-th sense amplifiers provided corresponding to each block of the memory cell array and supplied with data selected by the column selector;
First to n-th sense amplifier latches provided corresponding to respective blocks of the memory cell array and respectively latching outputs of the respective sense amplifiers;
First to n-th output switching circuits provided corresponding to the respective blocks of the memory cell array and supplied with the outputs of the respective sense amplifier latches;
An output buffer for selectively outputting an output of the output switching circuit and outputting read data in response to a read signal;
A first column address counter for specifying a block from which data reading is to be started is set as an initial value, and a first column address counter for counting a timing signal in response to an address latch enable signal;
A first column decoder that decodes a count value of the first column address counter and controls the first to n-th output switching circuits;
When the n-th block of the memory cell array is selected by the first column decoder, a timing signal is supplied to the first to n-th sense amplifier latches in response to the read signal to control a latch operation. A latch control circuit for supplying a timing signal for counting to the first column address counter;
A second column address counter that sets a second column address signal as an initial value and counts a read signal in response to the address latch enable signal;
A second column decoder that decodes a count value of the second column address counter and supplies a column selection signal to the first to n-th column selectors;
A first to (n-1) th column selector switching circuit for switching a column selection signal supplied from the second column decoder to the first to nth column selectors;
A third column decoder for decoding the first column address signal and selecting the first to (n-1) th column selector switching circuits;
A row decoder for decoding a row address signal and supplying the decoded signal to first to n-th blocks in the memory cell array;
When it is instructed to start reading from the i-th block (i is an integer from 2 to n) by the first column address signal, each of the column selector switching circuits outputs the data from the second column decoder. By switching the column selection signal, the column of the i-th to n-th blocks and the next column in the first to i-th blocks are selected and supplied to the first to n-th sense amplifiers. After latching the output of each of the sense amplifiers in the first to n-th sense amplifiers, the first to n-th output switching circuits use the i-th to n-th and first to (i-1) -th blocks. A semiconductor memory device which sequentially supplies data read out from the memory to an output buffer and serially reads out the data in response to the read signal.

In each of the first to n-th column selectors, one end of a current path is connected to a bit line, the other end is connected in common by a predetermined number, and the second is connected to a gate via a first column selection line. A first MOS transistor group to which a first column selection signal is supplied from a column decoder, and one end of a current path respectively connected to the other end side common connection point of the current path of the first MOS transistor group; And a second MOS transistor group connected to the input terminal of the corresponding sense amplifier and having a gate supplied with a second column selection signal from the second decoder via a second column selection line. 3. The semiconductor memory device according to claim 2, wherein:

The first to (n-1) -th column selector switching circuits are respectively provided on the first column selection lines between the first to n-th column selectors, and the first to n-th column selector switching circuits are supplied from the second column decoder. A first transfer gate group that transfers the column selection signal to a lower address side column selector in response to a switching signal supplied from the third decoder; and the first transfer gate group between the first to n-th column selectors. And the first column selection signal supplied from the second column decoder is changed by the first column address signal in response to the switching signal supplied from the third column decoder. A second transfer gate for switching the connection of the first column selection line so as to select a column and transferring the connection to a column selector on the lower address side And a second column selection signal provided on the second column selection line between the first to n-th column selectors and supplied from the second column decoder and supplied from the third column decoder. A third transfer gate group for transferring to a lower address side column selector in response to the switching signal, and the second column selection line between the first to n-th column selectors; The second column selection signal supplied from the column decoder is changed to the second column selection signal so as to select the next column by the second column address signal in response to a switching signal supplied from the third column decoder. 4. A half transfer gate group according to claim 3, further comprising: a fourth transfer gate group for switching a line connection and transferring the line transfer to a column selector on a lower address side. Body storage device.