JP3552631B2

JP3552631B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3552631B2
Application number: JP2000051150A
Authority: JP
Inventors: 直治仙波; 隆雄山崎; 勇三嶋田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-28
Filing date: 2000-02-28
Publication date: 2004-08-11
Anticipated expiration: 2020-02-28
Also published as: JP2001244382A

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device wherein, although having a configuration capable of obtaining a laminate structure with a plurality of stages easily, its package contour is not much larger than a semiconductor chip and that is suitable for high-density mounting. SOLUTION: The semiconductor device comprises the semiconductor chip 1 and a lead frame 2 having a recess 5 wherein an insulating layer 3 is formed on an inner surface and the semiconductor camp 1 is stored. The lead frame 2 comprises an inner lead part that is electrically and mechanically connected to an electrode pad of the semiconductor chip 1 in the recess 5 by a conductive bump 4a penetrating the insulating layer 3 and an outer lead part 6 that is arranged in the vicinity of an opening part of the recess 5. As a result, the recess 5 can be made a shape having the almost same depth as a thickness of the semiconductor chip 1 and the insulating layer 3 around the semiconductor chip and the lead frame 2 can also be made sufficiently thin, then a small shape to be suitable for high-density mounting can be obtained without making the size of the package contour much larger than that of the semiconductor chip contour.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、複数段の積層が可能でコンパクトな半導体装置、及び該半導体装置を製造する製造方法に関する。
【０００２】
【従来の技術】
図１８及び図１９は、特許第２７６５８２３号公報に記載された三次元積層型の半導体装置を単体で示す断面図である。図１９に示す半導体装置は最下段に配置される形態であり、図１８に示す半導体装置は最下段以外の形態である。
【０００３】
図１８に示す半導体装置は、所定パターンを有し所定形状に折曲されたリードフレーム１０７と、リードフレーム１０７に接着剤１０６で接着された半導体チップ１０５とを有し、リードフレーム１０７及び半導体チップ１０５が樹脂製のパッケージ胴体１０８で封止されている。リードフレーム１０７の内部リード部１０２に、半導体チップ１０５の対応するボンディングパッド１０１が接続されている。リードフレーム１０７は更に、先端がパッケージ胴体１０８の外部に露出する外部リード部１０９と、内部リード部１０２と外部リード部１０９との間に形成された結合リード部１０３とを有する。
【０００４】
結合リード部１０３は上方に屈曲してパッケージ胴体１０８の上面から露出しており、結合リード部１０３の裏面には、先端がパッケージ胴体１０８の下面から露出する垂直接続手段１０４が接続される。結合リード部１０３及び垂直接続手段１０４を介して、上下方向に積層される複数の半導体装置が相互に電気的且つ機械的に結合される。図１９に示す半導体装置は、図１８の半導体装置とほぼ同様の構成を有するが、外部リード部１０９の露出端が折曲形成されて外部リード１１０を形成している。
【０００５】
図１８の半導体装置を積層して相互に接続し、図１９の半導体装置を最下段に接続する場合には、ハンダや導電性ペースト等の導電性物質を垂直接続手段１０４の露出端に設け、この導電性物質と結合リード部分１０３とを接合させて電気的且つ機械的に結合する。
【０００６】
【発明が解決しようとする課題】
上記従来の半導体装置では、リードフレーム１０７はその半導体チップ搭載ランドがディンプル構造となっているが、半導体チップ１０５の外形サイズや厚さとは無関係に半導体チップ１０５よりも大きく形成されている。また、垂直接続手段１０４の位置が、半導体チップ１０７の外周側の離れた位置にある。この構造により、パッケージサイズが半導体チップ１０７よりも大幅に大きく、標準の半導体モールドパッケージよりも一層大きくなっている。
【０００７】
樹脂封止によるパッケージ胴体１０８は、垂直接続手段１０４部分のパッケージ胴体用樹脂を除く特殊な構造を備えた成型金型を用いて形成されるので、設計変更がある際には長時間を要し、リソースが大となる。また、成型金型を用いるため、垂直接続手段１０４の加工精度には限度があり、１５０μｍ以下の狭ピッチに対応することが極めて困難である。このため、パッケージの小型化に限界があり、その結果として高密度実装が極めて困難になる。更に、積層時の位置によって外部リード部１０９の露出端の形状が異なるなど、特殊加工が必要であり、高価格を招く。従来のリードフレームは０．１２ｍｍ程度と比較的厚く形成されているので、パッケージ全体が厚くなっていた。
【０００８】
三次元積層構造においては、電気的に各段の半導体チップを個別に選択する手段が必須であるが、上記特許公報にはその構造についての記載がない。各段の半導体装置毎に適合する種類のリードフレームが必要になると、各種リードフレームの開発工数、日程等のリソースが大きくなると同時に、各段数毎の製品管理や資材管理等の管理費用が増大する。また、三次元半導体装置の製造数が、歩留まりが最も低い段における製品発生数によって制限されることになり、その他の段数の製品が不動在庫品として残り、これに伴い高コストを招く。
【０００９】
本発明は、上記に鑑み、複数段の積層構造が容易に得られる構成を有しながらも、パッケージ外形が半導体チップよりあまり大きくなく、高密度実装に適した構造の半導体装置を提供することを目的とする。
【００１０】
本発明は更に、上記目的を達成した上で、特殊加工が必要なリードフレームを不要とし、複数種類のリードフレームが必要であった従来の半導体装置で生じていたようなコスト高を抑えることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体チップと、内面に絶縁層が形成され前記半導体チップを収容する収容凹部を有するリードフレームとを備え、
前記リードフレームが、前記絶縁層を貫通する接続部材によって前記収容凹部内の半導体チップの電極パッドに電気的且つ機械的に結合されるインナリード部と、前記収容凹部の開口部近傍に配置されるアウタリード部とを備えることを特徴とする。
【００１２】
本発明の半導体装置では、収容凹部を、半導体チップの厚みと略同等の深さを有する形状にすることができ、しかも半導体チップ周囲の絶縁層及びリードフレームを極めて薄く形成することができるので、パッケージ外形の寸法を半導体チップ外形よりあまり大きくすることなく、高密度実装に適した小型形状が得られる。本発明の半導体装置を複数段積層する際には、相互に隣接する半導体装置のアウタリード部とインナリード部とを、熱圧着法又はリフロー法で一括して電気的且つ機械的に結合することができ、三次元積層型の半導体装置を簡便に形成することができる。
【００１３】
ここで、前記リードフレームにおける前記絶縁層と逆の面に別の絶縁層を更に備え、前記収容凹部内の半導体チップが樹脂封止されていることが好ましい。この場合、半導体チップが実装されたリードフレームを別の絶縁層で封止し、絶縁性を良好にすると共に、機械的な強度を高めることができる。
【００１４】
具体的には、前記絶縁層及び別の絶縁層の双方が１〜５０μｍの厚みを有する。また、前記リードフレームが０．０５〜０．１２５ｍｍの厚みを有する。この場合、半導体チップを覆う部分を極めて薄くし、半導体装置を半導体チップの外形サイズと略同等のパッケージとして構成できる。
【００１５】
また、前記別の絶縁層を貫通し前記インナリード部に導通する部分を露出させる開口部を備えることが好ましい。これにより、複数段積層した半導体装置を相互に容易に接続することができる。
【００１６】
更に、前記半導体装置が複数段積層された三次元積層型の半導体装置であって、
１の半導体装置における前記アウタリード部が、次の段の半導体装置における前記インナリード部と導通する部分に電気的且つ機械的に結合され、最下段の半導体装置の前記アウタリード部を除き全体的に樹脂封止されることが好ましい。この場合、パッケージ外形が半導体チップよりあまり大きくなく高密度実装に適し、全体的に絶縁性が良好な三次元積層型半導体装置を得ることができる。
【００１７】
或いは、上記に代えて、前記半導体装置が複数段積層された三次元積層型の半導体装置であって、
１の半導体装置における前記リードフレームが、前記インナリード部の一部を次の段の半導体装置の前記インナリード部に１ピッチ分ずれた状態で接続可能な形状を有することも好ましい態様である。この場合、１種類の形態のリードフレームを用いながらも、複数段の半導体装置の各半導体チップに備えたチップセレクタ端子を個別にマザーボードに導通させ、各段の半導体チップを電気的に個別に選択するチップセレクタ機能を実現することが可能になる。このため、特殊加工が必要な複数種類のリードフレームを不要にして、コストアップを抑えることができる。
【００１８】
本発明の半導体装置の製造方法は、リードフレームの一部を凹形状に形成し、
前記凹形状部分の内面側に絶縁層を設けて、半導体チップの厚みと略同等の深さを有し半導体チップを収容する収容凹部に形成し、
前記リードフレームに所定のリードパターンを形成し、
前記絶縁層に、前記収容凹部内の半導体チップの電極パッドと前記リードパターンとを接続するための開口部を形成し、
前記開口部内に導電性接続部材を設け、
前記収容凹部に半導体チップを挿入し、前記導電性接続部材によって前記電極パッドと前記リードパターンとを電気的且つ機械的に結合することを特徴とする。
【００１９】
本発明の半導体装置の製造方法では、リードフレームのインナリード部となる領域に対応する面に絶縁層を形成してからリードフレームにリードパターンを形成できるので、インナリード部において電気的に絶縁され浮島状態になる部分を絶縁層で保持しつつ、後続の工程を実施することができる。
【００２０】
ここで、前記リードパターンの形成工程に後続して、前記リードフレームにおける前記絶縁層と逆の面に別の絶縁層を形成して前記収容凹部内の半導体チップを樹脂封止する工程を更に含むことが好ましい。この場合、インナリード部に導通するアウタリード部を露出した状態で樹脂封止される構造が得られ、パッケージ外周部を有効に絶縁して製品信頼性を向上させることができる。
【００２１】
また、前記開口部の形成工程に先行又は後続して、前記別の絶縁層に別の開口部を形成する工程を更に含むことも好ましい態様である。この場合、アウタリード部を露出した状態で樹脂封止された構造の半導体装置を複数段積層して相互に接続する工程が簡便になる。
【００２２】
更に、前記凹形状の形成工程では、前記リードフレームにプレス加工又はハーフエッチングを施すことによって前記凹形状に形成することが好ましい。この場合、例えば１つのリードフレームに凹形状部分を複数形成し、このリードフレームに対して一連の工程を施してから、収容凹部に収容された半導体チップ単位で分割し、半導体装置の製造工程を簡略化することができる。
【００２３】
また、前記リードパターンの形成工程では、前記絶縁層に結合した前記リードフレームにエッチング法で、所定パターンを形成すると共に該パターンの一部を分離して浮島状態のリードパターンに形成することが好ましい。
【００２４】
或いは、上記に代えて、前記リードパターンの形成工程では、前記絶縁層に結合した前記リードフレームにエッチング法で所定パターンを形成してから、レーザビームを用いて前記パターンの一部を切除して浮島状態のリードパターンに形成することも好ましい態様である。
【００２５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態例に係るディンプルリードフレーム構造の半導体装置を示す断面図である。
【００２６】
半導体装置は、半導体チップ１と、内面に絶縁層３が形成され半導体チップ１を収容する収容凹部５を有するリードフレーム２とを備えている。このリードフレーム２は、絶縁層３を貫通する導電性バンプ４ａ（接続部材、導電性接続部材）によって収容凹部５内の半導体チップ１の電極パッドに接続されるインナリード部と、収容凹部５の開口部近傍に配置されるアウタリード部とを備える。収容凹部５は、半導体チップ１の厚みと略同等の深さを有する。絶縁層３には、表裏を貫通し、導電性バンプ４ａを埋め込むための開口部４が形成されている。
【００２７】
図１の半導体装置は更に、図２に示すように、多段接続性及び実装性を考慮して、リードフレーム２の下端部分が、収容凹部５の開口部近傍に設けられインナリード部に導通するアウタリード部６となるように加工される。アウタリード部６は、同様の構成を有する他の半導体装置のリードフレーム２に接続可能な形状を有する。
【００２８】
図２の半導体装置は更に、図３に示すように、絶縁性を考慮して、リードフレーム２の外面にトランスファモールド法やキャスティング法等によって、絶縁性の封止樹脂７（別の絶縁層）が形成される。これにより、アウタリード部６を突出させた状態で樹脂封止されるので、パッケージ外周部が有効に絶縁され、製品信頼性が向上する。
【００２９】
図３の半導体装置は更に、図４に示すように、上段に位置する他の半導体装置のアウタリード部６との接続手段が封止樹脂７に形成される。この接続手段として、封止樹脂７における、上段の半導体装置のアウタリード部６に対応する位置に、エッチングやレーザ法等で封止樹脂開口部１１が形成される。
【００３０】
図５は、図４に示す半導体装置を所望の段数積層し、ディンプルリードフレーム構造の三次元積層型半導体装置とした状態を示す断面図である。つまり、同じタイプの半導体装置が４段積層され、下段側の半導体装置の封止樹脂開口部１１に、上段側の半導体装置のアウタリード部６が電気的且つ機械的に結合されることで、三次元積層型半導体装置が構成される。この場合、半導体装置を複数段積層し、各封止樹脂開口部１１にハンダ、導電性ペースト又は導電性接着材等を注入した後、熱圧着やリフロー法等で各段の半導体装置を一括して結合する。なお、図５における最上段の半導体装置には封止樹脂開口部１１が形成されていない。また、図１〜図５には、複数の開口部４のうちの１個のみを示した。
【００３１】
図６は、第１実施形態例とはやや異なる構成を備えたディンプルリードフレーム構造の半導体装置の製造工程を示す断面図であり、（ａ）〜（ｆ）は各工程を段階的に示す。
【００３２】
まず、図６（ａ）に示すような平坦状のリードフレーム２を用意し、図６（ｂ）に示すように、プレス法等でリードフレーム２をディンプル加工し、収容凹部５となるべき凹形状部分２ａを形成する。凹形状部分２ａの深さＡは、半導体チップ１の厚さに極力近い寸法とする。リードフレーム２には、厚さが例えば０．０５〜０．１２５ｍの４２合金又はＣｕ合金を使用することができる。
【００３３】
次いで、図６（ｃ）に示すように、凹形状部分２ａの内面に絶縁層３ａを形成して、半導体チップ１の厚みと略同等の深さを有し半導体チップ１を収容する収容凹部５として形成する。更に、リードフレーム２に所定のリードパターン（図示せず）を形成してから、リードフレーム２における収容凹部５の外面に絶縁層３ｂを形成する。絶縁層３ａ、３ｂは、フィルム貼付、スピンコート、スパッタ、或いは蒸着法等によって形成でき、各厚みを１〜５０μｍとすることができる。絶縁層３ａ、３ｂの材料には、例えば無機系のアルミナ或いは有機系のエポキシ樹脂やポリイミド樹脂等を使用することができる。
【００３４】
引き続き、図６（ｄ）に示すように、絶縁層３ａにおける半導体チップ１の各電極パッドに対応する位置に開口部４を、絶縁層３ｂにおける他の半導体装置のアウタリード部に対応する位置に封止樹脂開口部１１を、リソグラフィ技術又はレーザ加工法等で夫々形成する。
【００３５】
次いで、図６（ｅ）に示すように、各開口部４の内部に、Ａｕの単一材料や、Ｓｎ／Ｐｂ、Ｓｎ／Ｚｎ、Ｓｎ／Ａｇ、Ｓｎ／Ｂｉ等の合金材料を充填して、導電性バンプ４ａを形成する。導電性バンプ４ａは、半導体チップ１側に形成することもできる。各封止樹脂開口部１１の内部には、ハンダや導電性樹脂等から成る導電接続材１３を設ける。
【００３６】
更に、図６（ｆ）に示すように、リードフレーム２を所定の位置で切断してから、収容凹部５内に、各電極パッドがその対応する導電性バンプ４ａに接触する正規の状態で半導体チップ１を挿入する。この後、熱圧着法又はリフロー法等によって、絶縁層３ａを挟んで半導体チップ１の電極パッドとリードフレーム２のリードパターンとを導電性バンプ４ａで電気的且つ機械的に結合する。
【００３７】
本実施形態例では、収容凹部５内に半導体チップ１を収容した搭載エリアが連続するリードフレーム２を用いることにより、周知の半導体パッケージの実装技術をそのまま適用できる。これにより、大きなリソースを必要とせずに、軽薄短小化に対応した低コストな三次元積層型の半導体装置を簡便に製作することが出来る。
【００３８】
図７は、本発明の第２実施形態例に係るキャビティリードフレーム構造の半導体装置を示す断面図である。この半導体装置は、半導体チップ１と、内面に絶縁層３が形成され半導体チップ１を収容する収容凹部９を有するリードフレーム８とを備えている。リードフレーム８は、絶縁層３を貫通する導電性バンプ４ａによって収容凹部５内の半導体チップ１の電極パッドに接続されるインナリード部と、収容凹部５の開口部近傍に配置されるアウタリード部とを備える。収容凹部９は、半導体チップ１の厚みと略同等の深さを有する。絶縁層３には、表裏を貫通し、導電性バンプ４ａを埋め込むための開口部４が形成される。
【００３９】
図７の半導体装置は更に、図８に示すように、多段接続性及び実装性を考慮して、リードフレーム８の下端部分が、収容凹部９の開口部近傍に設けられインナリード部に導通するアウタリード部１０となるように加工される。アウタリード部１０は、同様の構成を有する他の半導体装置の、リードフレーム８に導通する部分に接続可能な形状を有する。
【００４０】
図８の半導体装置は更に、図９に示すように、絶縁性を考慮して、リードフレーム外面にトランスファモールド法やキャスティング法等によって封止樹脂７が形成される。これにより、アウタリード部６を突出した状態で樹脂封止されるので、パッケージ外周部が有効に電気絶縁され、製品信頼性が向上する。
【００４１】
図９の半導体装置は更に、図１０に示すように、上段に配置される他の半導体装置のアウタリード部１０との接続手段が封止樹脂７に形成される。この接続手段として、封止樹脂７における、上段の半導体装置のアウタリード部１０に対応する位置に、第１実施形態例と同様の手法で封止樹脂開口部１４が形成される。
【００４２】
図１１は、図１０に示す半導体装置を所望の段数積層し、ディンプルリードフレーム構造の三次元積層型半導体装置とした状態を示す断面図である。つまり、同じタイプの半導体装置が４段積層され、下段側の半導体装置の封止樹脂開口部１４に、上段側の半導体装置のアウタリード部１０が電気的且つ機械的に結合されることで、三次元積層型半導体装置が構成される。この結合は、第１実施形態例と同様に実施される。
【００４３】
図１２は、第２実施形態例とはやや異なる構成を備えたキャビティリードフレーム構造の半導体装置の製造工程を示す断面図であり、（ａ）〜（ｆ）は各工程を段階的に示す。
【００４４】
まず、図１２（ａ）に示すような平坦状のリードフレーム８を用意し、図１２（ｂ）に示すように、ハーフエッチング法等でリードフレーム８をキャビティ加工し、収容凹部９となるべき凹形状部分８ａを形成する。凹形状部分８ａの深さＢは、半導体チップ１の厚さに極力近い寸法とする。リードフレーム８には、厚さが例えば０．０５〜０．１２５ｍの４２合金又はＣｕ合金が用いられる。
【００４５】
次いで、図１２（ｃ）に示すように、凹形状部分８ａの内面に絶縁層３ａを形成して、収容凹部９を形成する。更に、リードフレーム８に所定のリードパターン（図示せず）を形成してから、リードフレーム８における収容凹部９の外面に絶縁層３ｂを形成する。絶縁層３ａ、３ｂの製造手法、厚み、材質は第１実施形態例と同様である。
【００４６】
引き続き、図１２（ｄ）に示すように、絶縁層３ａにおける半導体チップ１の各電極パッドに対応する位置に開口部４を、絶縁層３ｂにおける他の半導体装置のアウタリード部に対応する位置に封止樹脂開口部１４を、リソグラフィ技術又はレーザ加工法等で夫々形成する。
【００４７】
次いで、図１２（ｅ）に示すように、第１実施形態例と同様に、各開口部４の内部に導電性バンプ４ａを形成し、各封止樹脂開口部１４の内部に導電接続材１３を設ける。
【００４８】
更に、図１２（ｆ）に示すように、リードフレーム８を所定の位置で切断してから、収容凹部９内に半導体チップ１を正規の状態で挿入した後、熱圧着法又はリフロー法等で、絶縁層３ａを挟んで半導体チップ１の電極パッドとリードフレーム８のリードパターンとを導電性バンプ４ａで電気的且つ機械的に結合する。
【００４９】
本実施形態例によっても、収容凹部９内に半導体チップ１を収容した搭載エリアが連続するリードフレーム８を用いることで、第１実施形態例と同様の作用効果を得ることができる。
【００５０】
図１３は、本発明の第３実施形態例に係るチップセレクタリード構造の半導体装置を示し、（ａ）〜（ｃ）は夫々、平面展開図、正面図、側面断面図である。
【００５１】
図１３（ａ）に示すように、リードフレーム１５には、チップセレクタ構造を有しない通常パターンのリード部１６と、リード部１６から分離されたリード部１７、１８、１９とが、エッチング法やプレス法等で相互に対向して形成されている。リード部１６〜１９は夫々、第１及び第２実施形態例で説明したインナリード部及びアウタリード部を含んでいる。
【００５２】
図１３（ｂ）に示すように、各リード部１７は、或る半導体装置における半導体チップ１の電極パッドに接続された側から、次の段の半導体装置における結合リード部に１ピッチ分ずれた状態で接続されるリード形状を有する。この構成によると、チップセレクタ形状のリード部１７のみが他の部分と切り離されて浮島状にされる。
【００５３】
上記構成は、図１３（ｃ）に示すように、リードフレーム１５の片面に絶縁層３を形成してから、エッチング法でリードフレーム１５にパターニングを施すことで得られる。この場合、浮島状のリード部１７が絶縁層３によって保持されるので、所望形状のリードフレームが容易に実現出来る。
【００５４】
図１４は、図１３で説明したチップセレクタ構造をより詳細に示す図であり、（ａ）は平面図、（ｂ）は正面図である。この例では、図１４（ｂ）に示すように、上側部分だけでなく次段の半導体装置に接する下側部分にも、封止樹脂開口部１１（１４）がアウタリード部に対応して形成されている。
【００５５】
図１４（ａ）に示すように、図１３と同様に、リードフレーム１５には、通常パターンのリード部１６と、リード部１７〜１９とが対向して形成される。リード部１６〜１９における各インナリード部が、図示しない導電性バンプによって、半導体チップ１の対応する電極パッドと電気的且つ機械的に結合されている。半導体チップ１の外周部、素子形成領域面及び外周４辺に対応する個所に絶縁層３が形成されている。図１４（ｂ）に示すように、絶縁層３により、リード部１７〜１９が相互に絶縁されて信頼性が高められている。
【００５６】
本例の半導体装置を用いて三次元積層型半導体装置を構成する場合には、各半導体装置における封止樹脂開口部１１（１４）に、ハンダや導電性樹脂等から成る導電接続材１３を設けた後、各半導体装置を所望の段数積み重ね、熱圧着法やリフロー法等によって電気的且つ機械的に相互に結合する。
【００５７】
ここで、リード部１７は、チップ側面において、半導体チップ１のチップセレクタ電極（図示せず）に接続されたリード（図の最も左のリード）が、次の段の半導体装置に接続される側に１ピッチ分ずれた状態で導通し、且つこれに隣接する他の２本のリードも同様に１ピッチ分ずれた状態で導通するチップセレクタ構造を備える。
【００５８】
次に、図１４に示した半導体装置を実際に複数段積層する際のチップセレクタ構造について、図１５を参照して説明する。図１５は、図１４における半導体装置による三次元積層型半導体装置をマザーボードに実装する形態を示し、（ａ）は三次元積層型半導体装置の平面図、（ｂ）はマザーボードの正面図である。
【００５９】
図１５（ａ）に示すように、チップセレクタ構造を有する同じパターンのリードフレームが用いられた半導体装置２３〜２６を順次に積層し、前述した接続方法によって相互に電気的且つ機械的に結合し、三次元積層型半導体装置１２を形成する。
【００６０】
図１５（ｂ）に示すように、マザーボード２８には、チップセレクタ対応の搭載パターン２９が形成されており、上記三次元積層型半導体装置１２の最下段のリード部１７を搭載パターン２９に接続する。
【００６１】
本構成によると、図１５（ａ）における破線の電気経路２７で示すように、１〜４段目の各半導体装置２３〜２６に全て同じパターンのリードフレームを備えながらも、搭載パターン２９における端子２９ａが１段目の半導体チップのチップセレクタ電極に、端子２９ｂが２段目の半導体チップのチップセレクタ電極に、端子２９ｃが３段目の半導体チップのチップセレクタ電極に、端子２９ｄが４段目の半導体チップのチップセレクタ電極に夫々チップセレクタ信号を送信できる構造が実現できる。これにより、各半導体チップ１におけるチップセレクタ電極と導通するパターンが、電気的に並列回路になる。
【００６２】
以上のように、或る半導体装置におけるリードフレームが、インナリード部の一部を次の段の半導体装置のインナリード部に１ピッチ分ずれた状態で接続可能な形状を有するので、１種類の形態のリードフレームを用いながらも、複数段の各半導体装置２３〜２６の半導体チップ１におけるチップセレクタ端子をマザーボードの搭載パターン２９に個別に接続し、各段の半導体チップ１を電気的に個別に選択するチップセレクタ機能を備えることができる。このため、特殊加工が必要な複数種類のリードフレームが不要になり、コストアップを抑止できる。
【００６３】
図１６は、ディンプル構造のリードフレーム２或いはキャビティ構造のリードフレーム８に対してチップセレクタ構造のパターンを形成する工程を示し、（ａ）はリードフレーム２（８）の平面図、（ｂ）は正面図、（ｃ）はパターン形成後の状態を示す平面図である。
【００６４】
まず、図１６（ａ）、（ｂ）に示すように、リードフレーム２（８）のインナリード領域の片面に絶縁層３を形成してから、エッチング法によってリードフレーム２（８）をパターン化する。この際、予め絶縁層３が形成された状態でパターン化を実施するので、図１６（ｃ）に示すように、浮島状態になったチップセレクタ構造のリード１７、１８等のパターンを絶縁層３で保持しつつ処理を進めることができる。
【００６５】
図１７は、図１６（ａ）、（ｂ）から図１６（ｃ）に移行するまでの間でレーザビームによるパターン処理を実施する例を示し、（ａ）はリードフレーム２（８）の平面図、（ｂ）は正面図、（ｃ）はエッチング後の状態を示す平面図、（ｄ）はレーザビーム照射後の状態を示す平面図である。
【００６６】
本例では、まず、図１６の場合と同様に、図１７（ａ）、（ｂ）に示すように、リードフレーム２（８）のインナリード領域の片面に絶縁層３を形成し、図１７（ｃ）に示すように、エッチング法で、リードフレーム２（８）のパターン化を実施する。このパターン化では、リード１７、１８を浮島状態にするまでには至らず、リード１７、１８もリード１６と同様の形状にする。
【００６７】
次いで、図１７（ｄ）に示すように、炭酸ガスレーザ或いはＹＡＧレーザ等のレーザビームを照射して、リード１７、１８側のパターンのみをカットし、電気回路に対応するパターンとなるように加工する。これにより、図１６の場合と同様に、チップセレクタ構造のリードパターンを簡便に得ることができる。
【００６８】
以上のように、本発明の各実施形態例では、半導体チップ１の厚みと略同等の深さを有する収容凹部５、９に半導体チップ１を収容でき、しかも半導体チップ周囲の絶縁層３及びリードフレーム２、８が極めて薄く形成され、積層される他の半導体装置との接続手段であるアウタリード部６、１０が薄いリードフレーム２、８の一部で形成される。これにより、パッケージ外形の寸法が半導体チップ１の外形よりあまり大きくなく、高密度実装に適した小型形状が得られる。本発明の半導体装置を複数段積層する際には、相互に隣接する半導体装置の一方におけるインナリード部に導通する部分と、他方におけるアウタリード部とを、熱圧着法又はリフロー法によって一括して電気的且つ機械的に結合することができる。
【００６９】
また、上述のリードフレーム構造としたことにより、リードフレーム２、８の製造、及びこれを用いた三次元積層型半導体装置の製造に、今までに蓄積されたリードフレーム２、８を用いた半導体装置の組立て、選別検査、その他のプロセス技術、設備を流用することが可能になる。このため、リソースが小さく、低コストでありながらも、半導体チップサイズと同等の高密度実装が可能な三次元積層型半導体装置を実現出来る。更に、接続段数に拘わらず、１種類のリードフレームで対応することが出来るので、初期開発コストや開発工数の低減と、製造のための管理工数の削減とが実現出来ると同時に、各接続段数の歩留まりによる三次元積層型半導体装置の構成可能数に制限がなくなる。このため、歩留まりのアンバランスによる単品の三次元積層型半導体装置の不動在庫をなくし、製品全数を有効に活用することが出来る。
【００７０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【００７１】
【発明の効果】
以上説明したように、本発明の半導体装置によると、複数段の積層構造を容易に得られる構成を有しながらも、パッケージ外形が半導体チップよりあまり大きくなく、高密度実装に適した構造を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例に係る半導体装置を示す断面図である。
【図２】第１実施形態例に係る半導体装置を示す断面図である。
【図３】第１実施形態例に係る半導体装置を示す断面図である。
【図４】第１実施形態例に係る半導体装置を示す断面図である。
【図５】第１実施形態例に係る半導体装置の単品を複数段積層した三次元積層型半導体装置を示す断面図である。
【図６】第１実施形態例とはやや異なる構成を備えたディンプルリードフレーム構造の半導体装置の製造工程を示す断面図であり、（ａ）〜（ｆ）は各工程を段階的に示す。
【図７】本発明の第２実施形態例に係る半導体装置を示す断面図である。
【図８】第２実施形態例に係る半導体装置を示す断面図である。
【図９】第２実施形態例に係る半導体装置を示す断面図である。
【図１０】第２実施形態例に係る半導体装置を示す断面図である。
【図１１】第２実施形態例に係る半導体装置の単品を複数段積層した三次元積層型半導体装置を示す断面図である。
【図１２】第２実施形態例とはやや異なる構成を備えたキャビティリードフレーム構造の半導体装置の製造工程を示す断面図であり、（ａ）〜（ｆ）は各工程を段階的に示す。
【図１３】本発明の第３実施形態例に係るチップセレクタリード構造の半導体装置を示し、（ａ）〜（ｃ）は夫々、平面展開図、正面図、側面断面図である。
【図１４】図１３で説明したチップセレクタ構造をより詳細に示す図であり、（ａ）は平面図、（ｂ）は正面図である。
【図１５】図１４の半導体装置による三次元積層型半導体装置をマザーボードに実装する形態を示し、（ａ）は三次元積層型半導体装置の平面図、（ｂ）はマザーボードの正面図である。
【図１６】ディンプル構造又はキャビティ構造のリードフレームに対してチップセレクタ構造のパターンを形成する工程を示し、（ａ）はリードフレームの平面図、（ｂ）は正面図、（ｃ）はパターン形成後の状態を示す平面図である。
【図１７】図１６（ａ）、（ｂ）から図１６（ｃ）に移行するまでの間でレーザビームによるパターン処理を実施する例を示し、（ａ）はリードフレームの平面図、（ｂ）は正面図、（ｃ）はエッチング後の状態を示す平面図、（ｄ）はレーザビーム照射後の状態を示す平面図である。
【図１８】従来の三次元積層型の半導体装置を単体で示す断面図である。
【図１９】従来の三次元積層型の半導体装置を単体で示す断面図である。
【符号の説明】
１：半導体チップ
２、８、１５：リードフレーム
２ａ、８ａ：凹形状部分
３、３ａ、３ｂ：絶縁層
４：開口部
４ａ：導電性バンプ（接続部材、導電性接続部材）
５、９：収容凹部
６、１０：アウタリード部
７：封止樹脂（別の絶縁層）
１１、１４：封止樹脂開口部
１３：導電接続材
１６〜１９：リード部
２３〜２６：半導体装置
２９：搭載パターン
２９ａ〜２９ｄ：端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a compact semiconductor device capable of stacking a plurality of stages and a method of manufacturing the semiconductor device.
[0002]
[Prior art]
18 and 19 are cross-sectional views each showing a three-dimensionally stacked semiconductor device described in Japanese Patent No. 2765823 alone. The semiconductor device shown in FIG. 19 is arranged at the lowermost stage, and the semiconductor device shown in FIG. 18 is an embodiment other than the lowermost stage.
[0003]
The semiconductor device shown in FIG. 18 includes a lead frame 107 having a predetermined pattern and bent into a predetermined shape, and a semiconductor chip 105 bonded to the lead frame 107 with an adhesive 106. 105 is sealed with a package body 108 made of resin. The corresponding bonding pads 101 of the semiconductor chip 105 are connected to the internal lead portions 102 of the lead frame 107. The lead frame 107 further has an external lead portion 109 whose tip is exposed to the outside of the package body 108, and a coupling lead portion 103 formed between the internal lead portion 102 and the external lead portion 109.
[0004]
The coupling lead portion 103 is bent upward and is exposed from the upper surface of the package body 108, and a vertical connecting means 104 whose tip is exposed from the lower surface of the package body 108 is connected to the back surface of the coupling lead portion 103. A plurality of vertically stacked semiconductor devices are electrically and mechanically coupled to each other via the coupling lead 103 and the vertical connection means 104. The semiconductor device shown in FIG. 19 has substantially the same configuration as that of the semiconductor device shown in FIG. 18, but the exposed end of the external lead portion 109 is bent to form the external lead 110.
[0005]
When the semiconductor devices of FIG. 18 are stacked and connected to each other and the semiconductor device of FIG. 19 is connected to the lowermost stage, a conductive material such as solder or conductive paste is provided on the exposed end of the vertical connection means 104, The conductive material and the coupling lead portion 103 are joined and electrically and mechanically coupled.
[0006]
[Problems to be solved by the invention]
In the above-described conventional semiconductor device, the lead frame 107 has a semiconductor chip mounting land in a dimple structure, but is formed larger than the semiconductor chip 105 regardless of the outer size and thickness of the semiconductor chip 105. Further, the position of the vertical connection means 104 is located at a position remote from the outer periphery of the semiconductor chip 107. With this structure, the package size is much larger than the semiconductor chip 107, and much larger than a standard semiconductor mold package.
[0007]
Since the package body 108 formed by resin sealing is formed using a molding die having a special structure except for the package body resin in the vertical connection means 104 portion, it takes a long time when there is a design change. , Resources will be large. Further, since a molding die is used, the processing accuracy of the vertical connection means 104 is limited, and it is extremely difficult to cope with a narrow pitch of 150 μm or less. For this reason, there is a limit to miniaturization of the package, and as a result, high-density mounting becomes extremely difficult. Furthermore, special processing is required, for example, the shape of the exposed end of the external lead portion 109 differs depending on the position at the time of lamination, which results in high cost. Since the conventional lead frame is formed to be relatively thick at about 0.12 mm, the entire package is thick.
[0008]
In the three-dimensional stacked structure, a means for individually selecting the semiconductor chips of each stage individually is indispensable, but the above-mentioned patent publication does not describe the structure. When a lead frame of a type suitable for each semiconductor device in each stage is required, resources such as development man-hours and schedules for various lead frames are increased, and management costs such as product management and material management for each stage are increased. . In addition, the number of three-dimensional semiconductor devices manufactured is limited by the number of products generated in the stage having the lowest yield, and products in other stages remain as immovable stock, resulting in high costs.
[0009]
In view of the above, an object of the present invention is to provide a semiconductor device which has a configuration in which a stacked structure of a plurality of stages can be easily obtained, but has a package outer shape not much larger than that of a semiconductor chip and is suitable for high-density mounting. Aim.
[0010]
The present invention further achieves the above object and eliminates the need for a lead frame that requires special processing, thereby suppressing the increase in cost as in a conventional semiconductor device that required a plurality of types of lead frames. It is an object to provide a semiconductor device which can be used.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention includes a semiconductor chip, and a lead frame having an accommodation recess for accommodating the semiconductor chip, the insulation layer being formed on an inner surface,
The lead frame is arranged in the vicinity of an inner lead portion electrically and mechanically coupled to an electrode pad of the semiconductor chip in the accommodation recess by a connecting member penetrating the insulating layer, and near an opening of the accommodation recess. And an outer lead portion.
[0012]
In the semiconductor device of the present invention, the receiving recess can be formed into a shape having a depth substantially equal to the thickness of the semiconductor chip, and the insulating layer and the lead frame around the semiconductor chip can be formed extremely thin. A small shape suitable for high-density mounting can be obtained without making the package outer dimensions much larger than the semiconductor chip outer dimensions. When the semiconductor device of the present invention is stacked in a plurality of stages, the outer lead portion and the inner lead portion of the semiconductor device adjacent to each other may be collectively electrically and mechanically connected by a thermocompression bonding method or a reflow method. Thus, a three-dimensional stacked semiconductor device can be easily formed.
[0013]
Here, it is preferable that the semiconductor device further includes another insulating layer on a surface of the lead frame opposite to the insulating layer, and the semiconductor chip in the housing recess is resin-sealed. In this case, the lead frame on which the semiconductor chip is mounted is sealed with another insulating layer, so that the insulating property can be improved and the mechanical strength can be increased.
[0014]
Specifically, both the insulating layer and another insulating layer have a thickness of 1 to 50 μm. Further, the lead frame has a thickness of 0.05 to 0.125 mm. In this case, the portion covering the semiconductor chip can be made extremely thin, and the semiconductor device can be configured as a package having substantially the same outer size as the semiconductor chip.
[0015]
It is preferable that an opening is provided to expose a portion penetrating through the another insulating layer and conducting to the inner lead portion. Thus, the semiconductor devices stacked in a plurality of stages can be easily connected to each other.
[0016]
Furthermore, a three-dimensional stacked semiconductor device in which the semiconductor device is stacked in a plurality of stages,
The outer lead portion of the first semiconductor device is electrically and mechanically coupled to a portion electrically connected to the inner lead portion of the next-stage semiconductor device, and the resin is entirely formed except for the outer lead portion of the lowermost semiconductor device. Preferably, it is sealed. In this case, a three-dimensional stacked semiconductor device having a package outer shape not much larger than a semiconductor chip, suitable for high-density mounting, and having good insulation properties as a whole can be obtained.
[0017]
Alternatively, in place of the above, a three-dimensional stacked semiconductor device in which the semiconductor device is stacked in a plurality of stages,
It is also a preferable embodiment that the lead frame in one semiconductor device has a shape capable of connecting a part of the inner lead portion to the inner lead portion of the next-stage semiconductor device in a state shifted by one pitch. In this case, while using one type of lead frame, the chip selector terminals provided on each semiconductor chip of the plurality of semiconductor devices are individually conducted to the motherboard, and the semiconductor chips of each stage are electrically individually selected. This makes it possible to realize a chip selector function. This eliminates the need for a plurality of types of lead frames that require special processing, thereby suppressing an increase in cost.
[0018]
In the method for manufacturing a semiconductor device according to the present invention, a part of the lead frame is formed in a concave shape,
An insulating layer is provided on the inner surface side of the concave portion, and formed in a receiving recess for receiving the semiconductor chip having a depth substantially equal to the thickness of the semiconductor chip,
Forming a predetermined lead pattern on the lead frame,
In the insulating layer, an opening for connecting the electrode pattern of the semiconductor chip in the housing recess and the lead pattern is formed,
Providing a conductive connection member in the opening,
A semiconductor chip is inserted into the accommodation recess, and the electrode pad and the lead pattern are electrically and mechanically coupled by the conductive connection member.
[0019]
In the method of manufacturing a semiconductor device according to the present invention, since the lead pattern can be formed on the lead frame after forming the insulating layer on the surface corresponding to the region to be the inner lead portion of the lead frame, the electrical insulation is provided at the inner lead portion. Subsequent steps can be performed while a portion that becomes a floating island state is held by the insulating layer.
[0020]
Here, after the step of forming the lead pattern, the method further includes a step of forming another insulating layer on a surface of the lead frame opposite to the insulating layer and sealing the semiconductor chip in the accommodation recess with a resin. Is preferred. In this case, it is possible to obtain a structure in which the outer lead portion that is electrically connected to the inner lead portion is exposed and sealed with a resin, and the outer peripheral portion of the package is effectively insulated to improve the product reliability.
[0021]
It is also a preferable embodiment that the method further includes a step of forming another opening in the another insulating layer before or after the step of forming the opening. In this case, a step of stacking a plurality of semiconductor devices having a structure sealed with resin while exposing the outer lead portions and connecting the semiconductor devices to each other is simplified.
[0022]
Further, in the step of forming the concave shape, it is preferable that the lead frame is formed in the concave shape by performing press working or half etching. In this case, for example, a plurality of concave portions are formed in one lead frame, a series of processes are performed on the lead frame, and then the semiconductor device is divided into semiconductor chips accommodated in the accommodation recesses. It can be simplified.
[0023]
Preferably, in the step of forming the lead pattern, a predetermined pattern is formed on the lead frame bonded to the insulating layer by an etching method, and a part of the pattern is separated to form a floating island lead pattern. .
[0024]
Alternatively, instead of the above, in the step of forming the lead pattern, after forming a predetermined pattern on the lead frame bonded to the insulating layer by an etching method, a part of the pattern is cut off using a laser beam. It is also a preferable embodiment to form a lead pattern in a floating island state.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in more detail with reference to the drawings based on embodiments of the present invention. FIG. 1 is a sectional view showing a semiconductor device having a dimple lead frame structure according to a first embodiment of the present invention.
[0026]
The semiconductor device includes a semiconductor chip 1 and a lead frame 2 having an inner surface on which an insulating layer 3 is formed and a housing recess 5 for housing the semiconductor chip 1. The lead frame 2 includes an inner lead portion connected to an electrode pad of the semiconductor chip 1 in the housing recess 5 by a conductive bump 4 a (connecting member, conductive connecting member) penetrating the insulating layer 3, An outer lead portion disposed near the opening. The accommodation recess 5 has a depth substantially equal to the thickness of the semiconductor chip 1. An opening 4 is formed in the insulating layer 3 so as to penetrate the front and back surfaces and to embed the conductive bump 4a.
[0027]
Further, as shown in FIG. 2, the lower end portion of the lead frame 2 is provided near the opening of the accommodating recess 5 and is electrically connected to the inner lead portion, as shown in FIG. It is processed so as to become the outer lead portion 6. The outer lead portion 6 has a shape connectable to the lead frame 2 of another semiconductor device having the same configuration.
[0028]
As shown in FIG. 3, the semiconductor device of FIG. 2 further includes an insulating sealing resin 7 (another insulating layer) formed on the outer surface of the lead frame 2 by a transfer molding method or a casting method in consideration of insulating properties. Is formed. As a result, the outer lead portion 6 is resin-sealed in a protruding state, so that the outer peripheral portion of the package is effectively insulated and product reliability is improved.
[0029]
In the semiconductor device of FIG. 3, as shown in FIG. 4, a connecting means for connecting to the outer lead portion 6 of another semiconductor device located at the upper stage is formed in the sealing resin 7. As this connection means, a sealing resin opening 11 is formed in the sealing resin 7 at a position corresponding to the outer lead portion 6 of the upper semiconductor device by etching or a laser method.
[0030]
FIG. 5 is a cross-sectional view showing a state in which the semiconductor device shown in FIG. 4 is stacked in a desired number of stages to form a three-dimensional stacked semiconductor device having a dimple lead frame structure. That is, the semiconductor device of the same type is stacked in four stages, and the outer lead portion 6 of the upper semiconductor device is electrically and mechanically coupled to the sealing resin opening 11 of the lower semiconductor device, so that the tertiary semiconductor device is tertiary. An original stacked semiconductor device is configured. In this case, a plurality of semiconductor devices are stacked, and after solder, conductive paste or conductive adhesive is injected into each sealing resin opening 11, the semiconductor devices at each stage are collectively assembled by thermocompression bonding, a reflow method, or the like. To join. Note that the sealing resin opening 11 is not formed in the uppermost semiconductor device in FIG. 1 to 5 show only one of the plurality of openings 4.
[0031]
FIGS. 6A to 6F are cross-sectional views showing the steps of manufacturing a semiconductor device having a dimple lead frame structure having a configuration slightly different from that of the first embodiment. FIGS. 6A to 6F show the steps in a stepwise manner.
[0032]
First, a flat lead frame 2 as shown in FIG. 6A is prepared, and as shown in FIG. 6B, the lead frame 2 is The shape part 2a is formed. The depth A of the concave portion 2a is a dimension as close as possible to the thickness of the semiconductor chip 1. For the lead frame 2, for example, a 42 alloy or a Cu alloy having a thickness of 0.05 to 0.125 m can be used.
[0033]
Next, as shown in FIG. 6 (c), an insulating layer 3a is formed on the inner surface of the concave portion 2a, and has a depth substantially equal to the thickness of the semiconductor chip 1 and a housing recess 5 for housing the semiconductor chip 1. Form as Further, after forming a predetermined lead pattern (not shown) on the lead frame 2, the insulating layer 3 b is formed on the outer surface of the housing recess 5 in the lead frame 2. The insulating layers 3a and 3b can be formed by film sticking, spin coating, sputtering, vapor deposition, or the like, and each can have a thickness of 1 to 50 μm. As the material of the insulating layers 3a and 3b, for example, inorganic alumina or organic epoxy resin or polyimide resin can be used.
[0034]
Subsequently, as shown in FIG. 6D, the opening 4 is sealed in the insulating layer 3a at a position corresponding to each electrode pad of the semiconductor chip 1, and the insulating layer 3b is sealed at a position corresponding to the outer lead portion of another semiconductor device. The resin stopper openings 11 are respectively formed by a lithography technique or a laser processing method.
[0035]
Next, as shown in FIG. 6E, the inside of each opening 4 is filled with a single material of Au or an alloy material such as Sn / Pb, Sn / Zn, Sn / Ag, or Sn / Bi. Then, a conductive bump 4a is formed. The conductive bumps 4a can also be formed on the semiconductor chip 1 side. A conductive connecting member 13 made of solder, conductive resin, or the like is provided inside each sealing resin opening 11.
[0036]
Further, as shown in FIG. 6 (f), the lead frame 2 is cut at a predetermined position, and then the semiconductor pads are placed in the receiving recess 5 in a normal state in which each electrode pad contacts the corresponding conductive bump 4a. Insert chip 1. Thereafter, the electrode pads of the semiconductor chip 1 and the lead patterns of the lead frame 2 are electrically and mechanically coupled to each other by the conductive bumps 4a with the insulating layer 3a interposed therebetween by a thermocompression bonding method or a reflow method.
[0037]
In the present embodiment, by using the lead frame 2 in which the mounting area for housing the semiconductor chip 1 in the housing recess 5 is continuous, a known semiconductor package mounting technique can be applied as it is. This makes it possible to easily manufacture a low-cost three-dimensional stacked semiconductor device that can be reduced in size and weight without requiring large resources.
[0038]
FIG. 7 is a sectional view showing a semiconductor device having a cavity lead frame structure according to the second embodiment of the present invention. This semiconductor device includes a semiconductor chip 1 and a lead frame 8 having an insulating layer 3 formed on the inner surface and having a housing recess 9 for housing the semiconductor chip 1. The lead frame 8 includes an inner lead portion connected to the electrode pad of the semiconductor chip 1 in the housing recess 5 by the conductive bump 4 a penetrating the insulating layer 3, and an outer lead portion arranged near the opening of the housing recess 5. Is provided. The accommodation recess 9 has a depth substantially equal to the thickness of the semiconductor chip 1. An opening 4 is formed in the insulating layer 3 so as to penetrate the front and back surfaces and to embed the conductive bump 4a.
[0039]
7, the lower end portion of the lead frame 8 is provided near the opening of the accommodating recess 9 and is electrically connected to the inner lead portion, as shown in FIG. It is processed so as to become the outer lead portion 10. The outer lead portion 10 has a shape connectable to a portion that is electrically connected to the lead frame 8 of another semiconductor device having a similar configuration.
[0040]
In the semiconductor device of FIG. 8, as shown in FIG. 9, a sealing resin 7 is formed on the outer surface of the lead frame by a transfer molding method, a casting method, or the like in consideration of insulation properties. As a result, the outer lead portion 6 is sealed with resin in a protruding state, so that the outer peripheral portion of the package is effectively electrically insulated, and the product reliability is improved.
[0041]
In the semiconductor device of FIG. 9, as shown in FIG. 10, means for connecting to the outer lead portion 10 of another semiconductor device arranged in the upper stage is formed in the sealing resin 7. As this connection means, a sealing resin opening 14 is formed in the sealing resin 7 at a position corresponding to the outer lead portion 10 of the upper semiconductor device by the same method as in the first embodiment.
[0042]
FIG. 11 is a cross-sectional view showing a state in which the semiconductor device shown in FIG. 10 is stacked in a desired number of stages to form a three-dimensional stacked semiconductor device having a dimple lead frame structure. That is, the semiconductor device of the same type is stacked in four stages, and the outer lead portion 10 of the upper semiconductor device is electrically and mechanically coupled to the sealing resin opening 14 of the lower semiconductor device, so that the tertiary semiconductor device is tertiary. An original stacked semiconductor device is configured. This connection is performed in the same manner as in the first embodiment.
[0043]
12A to 12F are cross-sectional views illustrating a manufacturing process of a semiconductor device having a cavity lead frame structure having a configuration slightly different from that of the second embodiment. FIGS.
[0044]
First, a flat lead frame 8 as shown in FIG. 12A is prepared, and as shown in FIG. A concave portion 8a is formed. The depth B of the concave portion 8a is a dimension as close as possible to the thickness of the semiconductor chip 1. For the lead frame 8, for example, a 42 alloy or a Cu alloy having a thickness of 0.05 to 0.125 m is used.
[0045]
Next, as shown in FIG. 12C, the insulating layer 3a is formed on the inner surface of the concave portion 8a to form the accommodation concave portion 9. Further, after a predetermined lead pattern (not shown) is formed on the lead frame 8, the insulating layer 3b is formed on the outer surface of the accommodating recess 9 in the lead frame 8. The manufacturing method, thickness, and material of the insulating layers 3a, 3b are the same as in the first embodiment.
[0046]
Subsequently, as shown in FIG. 12D, the opening 4 is sealed in the insulating layer 3a at a position corresponding to each electrode pad of the semiconductor chip 1, and the insulating layer 3b is sealed at a position corresponding to the outer lead portion of another semiconductor device. The stopper resin openings 14 are respectively formed by a lithography technique or a laser processing method.
[0047]
Next, as shown in FIG. 12E, similarly to the first embodiment, a conductive bump 4a is formed inside each opening 4 and a conductive connecting material 13 is formed inside each sealing resin opening 14. Is provided.
[0048]
Further, as shown in FIG. 12 (f), after cutting the lead frame 8 at a predetermined position, the semiconductor chip 1 is inserted into the accommodation recess 9 in a regular state, and then the thermocompression bonding method or the reflow method is used. Then, the electrode pads of the semiconductor chip 1 and the lead patterns of the lead frame 8 are electrically and mechanically coupled with the conductive bumps 4a with the insulating layer 3a interposed therebetween.
[0049]
Also in the present embodiment, the same operation and effect as in the first embodiment can be obtained by using the lead frame 8 in which the mounting area for housing the semiconductor chip 1 in the housing recess 9 is continuous.
[0050]
FIGS. 13A to 13C show a semiconductor device having a chip selector lead structure according to a third embodiment of the present invention, wherein FIGS. 13A to 13C are a developed plan view, a front view, and a side sectional view, respectively.
[0051]
As shown in FIG. 13A, a lead portion 16 of a normal pattern having no chip selector structure and lead portions 17, 18, and 19 separated from the lead portion 16 are formed on the lead frame 15 by an etching method or the like. They are formed facing each other by a pressing method or the like. The lead portions 16 to 19 include the inner lead portion and the outer lead portion described in the first and second embodiments, respectively.
[0052]
As shown in FIG. 13B, each lead 17 is shifted by one pitch from the side connected to the electrode pad of the semiconductor chip 1 in a certain semiconductor device to the coupling lead in the next stage semiconductor device. It has a lead shape that is connected in a state. According to this configuration, only the chip selector-shaped lead portion 17 is separated from other portions to form a floating island.
[0053]
The above configuration can be obtained by forming the insulating layer 3 on one surface of the lead frame 15 and then patterning the lead frame 15 by an etching method, as shown in FIG. In this case, since the floating island-shaped lead portion 17 is held by the insulating layer 3, a lead frame having a desired shape can be easily realized.
[0054]
14A and 14B are diagrams showing the chip selector structure described in FIG. 13 in more detail, where FIG. 14A is a plan view and FIG. 14B is a front view. In this example, as shown in FIG. 14B, the sealing resin opening 11 (14) is formed not only in the upper part but also in the lower part in contact with the next-stage semiconductor device so as to correspond to the outer lead part. ing.
[0055]
As shown in FIG. 14A, similarly to FIG. 13, the lead portion 16 of the normal pattern and the lead portions 17 to 19 are formed on the lead frame 15 so as to face each other. Each of the inner leads in the leads 16 to 19 is electrically and mechanically connected to the corresponding electrode pad of the semiconductor chip 1 by a conductive bump (not shown). The insulating layer 3 is formed at a position corresponding to the outer peripheral portion of the semiconductor chip 1, the surface of the element formation region, and the four outer peripheral sides. As shown in FIG. 14B, the lead portions 17 to 19 are insulated from each other by the insulating layer 3, thereby improving reliability.
[0056]
When a three-dimensional stacked semiconductor device is formed using the semiconductor device of the present embodiment, a conductive connecting material 13 made of solder, conductive resin, or the like is provided in the sealing resin opening 11 (14) of each semiconductor device. After that, the semiconductor devices are stacked in a desired number of stages and electrically and mechanically connected to each other by a thermocompression bonding method, a reflow method, or the like.
[0057]
Here, the lead portion 17 is such that, on the chip side surface, a lead (leftmost lead in the figure) connected to a chip selector electrode (not shown) of the semiconductor chip 1 is connected to a next-stage semiconductor device. The chip selector has a chip selector structure which conducts in a state shifted by one pitch and the other two leads adjacent thereto also conduct in a state shifted by one pitch.
[0058]
Next, a chip selector structure when the semiconductor device shown in FIG. 14 is actually stacked in a plurality of stages will be described with reference to FIG. 15A and 15B show an embodiment in which the three-dimensional stacked semiconductor device of the semiconductor device in FIG. 14 is mounted on a motherboard, wherein FIG. 15A is a plan view of the three-dimensional stacked semiconductor device, and FIG. 15B is a front view of the motherboard.
[0059]
As shown in FIG. 15A, semiconductor devices 23 to 26 using the same pattern of lead frames having a chip selector structure are sequentially stacked, and electrically and mechanically connected to each other by the connection method described above. The three-dimensional stacked semiconductor device 12 is formed.
[0060]
As shown in FIG. 15B, a mounting pattern 29 corresponding to the chip selector is formed on the motherboard 28, and the lowermost lead 17 of the three-dimensional stacked semiconductor device 12 is connected to the mounting pattern 29. .
[0061]
According to this configuration, as shown by the dashed electric path 27 in FIG. 15A, while the semiconductor devices 23 to 26 of the first to fourth stages are all provided with the same pattern of the lead frame, the terminals in the mounting pattern 29 are formed. 29a is the chip selector electrode of the first-stage semiconductor chip, terminal 29b is the chip selector electrode of the second-stage semiconductor chip, terminal 29c is the chip selector electrode of the third-stage semiconductor chip, and terminal 29d is the fourth-stage semiconductor chip. A structure capable of transmitting a chip selector signal to each of the chip selector electrodes of the semiconductor chip can be realized. As a result, the pattern electrically connected to the chip selector electrode in each semiconductor chip 1 becomes an electrically parallel circuit.
[0062]
As described above, the lead frame in a certain semiconductor device has a shape that allows a part of the inner lead portion to be connected to the inner lead portion of the next-stage semiconductor device in a state shifted by one pitch. While using the lead frame of the embodiment, the chip selector terminals of the semiconductor chips 1 of the plurality of semiconductor devices 23 to 26 are individually connected to the mounting pattern 29 of the motherboard, and the semiconductor chips 1 of each stage are electrically connected individually. A chip selector function for selection can be provided. For this reason, a plurality of types of lead frames requiring special processing are not required, and cost increase can be suppressed.
[0063]
FIGS. 16A and 16B show a step of forming a chip selector structure pattern on the lead frame 2 having the dimple structure or the lead frame 8 having the cavity structure, wherein FIG. 16A is a plan view of the lead frame 2 (8), and FIG. FIG. 4C is a plan view showing a state after pattern formation.
[0064]
First, as shown in FIGS. 16A and 16B, the insulating layer 3 is formed on one surface of the inner lead region of the lead frame 2 (8), and then the lead frame 2 (8) is patterned by an etching method. I do. At this time, since patterning is performed in a state where the insulating layer 3 is formed in advance, as shown in FIG. 16C, the pattern of the leads 17 and 18 of the chip selector structure in the floating island state is changed to the insulating layer 3. The processing can be advanced while holding the data.
[0065]
FIG. 17 shows an example in which pattern processing with a laser beam is performed during the transition from FIGS. 16 (a) and 16 (b) to FIG. 16 (c). FIG. 17 (a) is a plan view of the lead frame 2 (8). FIG. 2B is a front view, FIG. 2C is a plan view showing a state after etching, and FIG. 2D is a plan view showing a state after laser beam irradiation.
[0066]
In this example, first, similarly to the case of FIG. 16, the insulating layer 3 is formed on one surface of the inner lead region of the lead frame 2 (8) as shown in FIGS. As shown in (c), the lead frame 2 (8) is patterned by an etching method. In this patterning, the leads 17 and 18 do not reach the floating island state, and the leads 17 and 18 have the same shape as the lead 16.
[0067]
Next, as shown in FIG. 17D, a laser beam such as a carbon dioxide gas laser or a YAG laser is irradiated to cut only the patterns on the leads 17 and 18 side and process the patterns so as to become a pattern corresponding to an electric circuit. . Thus, similarly to the case of FIG. 16, a lead pattern having a chip selector structure can be easily obtained.
[0068]
As described above, in each embodiment of the present invention, the semiconductor chip 1 can be housed in the housing recesses 5 and 9 having a depth substantially equal to the thickness of the semiconductor chip 1, and the insulating layer 3 and the leads around the semiconductor chip can be housed. The frames 2 and 8 are formed to be extremely thin, and outer lead portions 6 and 10 as connection means for connecting to another semiconductor device to be laminated are formed by a part of the thin lead frames 2 and 8. Thus, the size of the package outer shape is not much larger than the outer shape of the semiconductor chip 1, and a small shape suitable for high-density mounting can be obtained. When a plurality of semiconductor devices of the present invention are stacked, a portion conducting to the inner lead portion of one of the semiconductor devices adjacent to each other and an outer lead portion of the other are collectively electrically connected by a thermocompression bonding method or a reflow method. Mechanically and mechanically.
[0069]
Further, by using the above-described lead frame structure, semiconductors using the lead frames 2, 8 accumulated so far can be used for manufacturing the lead frames 2, 8 and the three-dimensional stacked semiconductor device using the same. Equipment assembly, sorting inspection, and other process technologies and equipment can be used. Therefore, it is possible to realize a three-dimensional stacked semiconductor device that can be mounted at a high density equivalent to the size of a semiconductor chip while having small resources and low cost. Furthermore, since one type of lead frame can be used regardless of the number of connection steps, it is possible to reduce initial development costs and development man-hours, and to reduce management man-hours for manufacturing. There is no limit to the number of three-dimensional stacked semiconductor devices that can be configured depending on the yield. For this reason, the immovable stock of the single-piece three-dimensional stacked semiconductor device due to the unbalance of the yield can be eliminated, and the total number of products can be effectively used.
[0070]
As described above, the present invention has been described based on the preferred embodiments. However, the semiconductor device and the method for manufacturing the same according to the present invention are not limited to the configurations of the above-described embodiments, but the configurations of the above-described embodiments. Various modifications and changes of the semiconductor device and the manufacturing method thereof are also included in the scope of the present invention.
[0071]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, it is possible to obtain a structure suitable for high-density mounting while having a configuration in which a stacked structure of a plurality of stages is easily obtained, but having a package outer shape not much larger than a semiconductor chip. be able to.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating the semiconductor device according to the first embodiment.
FIG. 3 is a cross-sectional view illustrating the semiconductor device according to the first embodiment.
FIG. 4 is a cross-sectional view illustrating the semiconductor device according to the first embodiment.
FIG. 5 is a cross-sectional view illustrating a three-dimensional stacked semiconductor device in which single semiconductor devices according to the first embodiment are stacked in a plurality of stages.
FIGS. 6A to 6F are cross-sectional views showing a manufacturing process of a semiconductor device having a dimple lead frame structure having a configuration slightly different from that of the first embodiment, and FIGS.
FIG. 7 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 8 is a sectional view showing a semiconductor device according to a second embodiment.
FIG. 9 is a sectional view showing a semiconductor device according to a second embodiment.
FIG. 10 is a sectional view showing a semiconductor device according to a second embodiment.
FIG. 11 is a cross-sectional view showing a three-dimensionally stacked semiconductor device in which single semiconductor devices according to the second embodiment are stacked in a plurality of stages.
12A to 12F are cross-sectional views illustrating a manufacturing process of a semiconductor device having a cavity lead frame structure having a configuration slightly different from that of the second embodiment; FIGS.
FIG. 13 shows a semiconductor device having a chip selector lead structure according to a third embodiment of the present invention, wherein (a) to (c) are a developed plan view, a front view, and a side sectional view, respectively.
14A and 14B are diagrams showing the chip selector structure described in FIG. 13 in more detail, wherein FIG. 14A is a plan view and FIG. 14B is a front view.
15A and 15B show an embodiment in which the three-dimensional stacked semiconductor device according to the semiconductor device of FIG. 14 is mounted on a motherboard. FIG. 15A is a plan view of the three-dimensional stacked semiconductor device, and FIG. 15B is a front view of the motherboard.
16A and 16B show a step of forming a chip selector structure pattern on a lead frame having a dimple structure or a cavity structure, wherein FIG. 16A is a plan view of the lead frame, FIG. 16B is a front view, and FIG. It is a top view showing a state after.
17A and 17B show an example in which pattern processing by a laser beam is performed during a period from FIG. 16A and FIG. 16B to FIG. 16C, FIG. 17A is a plan view of a lead frame, and FIG. () Is a front view, (c) is a plan view showing a state after etching, and (d) is a plan view showing a state after laser beam irradiation.
FIG. 18 is a cross-sectional view illustrating a conventional three-dimensional stacked semiconductor device alone.
FIG. 19 is a sectional view showing a conventional three-dimensional stacked semiconductor device alone.
[Explanation of symbols]
1: Semiconductor chip
2, 8, 15: Lead frame
2a, 8a: concave portion
3, 3a, 3b: insulating layer
4: Opening
4a: conductive bump (connection member, conductive connection member)
5, 9: accommodation recess
6, 10: Outer lead part
7: sealing resin (another insulating layer)
11, 14: sealing resin opening
13: conductive connecting material
16-19: Lead part
23-26: Semiconductor device
29: Mounting pattern
29a to 29d: terminals

Claims

A semiconductor chip, a lead frame having an accommodating recess for accommodating the semiconductor chip having an insulating layer formed on an inner surface thereof,
An inner lead portion, wherein the lead frame is electrically and mechanically coupled to an electrode pad of the semiconductor chip in the accommodation recess by a connection member penetrating the insulating layer;
A tip portion extending from the inner lead portion, located near the opening of the housing recess and outside the outer edge of the semiconductor chip, extending along the side surface of the housing recess, and protruding from the end surface of the semiconductor chip; An outer lead portion having
Another insulating layer provided on a surface of the lead frame opposite to the insulating layer,
Through the said another insulating layer, wherein the includes a resin sealing opening for exposing a portion electrically connected to the inner lead portions, the semiconductor device including the outer lead portion of the resin sealing the opening is laminated on the outer lead A semiconductor device provided at a position corresponding to a part.

2. The semiconductor device according to claim 1, wherein both the insulating layer and another insulating layer have a thickness of 1 to 50 [mu] m.

Said lead frame and having a thickness of 0.05～0.125Mm, semiconductor device according to any one of claims 1-2.

A semiconductor device a semiconductor device of three-dimensional stacked type in which a plurality of stages stacked according to any one of claims 1 to 3,
The tip of the outer lead portion of the first semiconductor device is electrically and mechanically coupled to a portion that is electrically connected to the inner lead portion of the next semiconductor device, and the tip of the outer lead portion of the lowermost semiconductor device. A three-dimensionally stacked semiconductor device characterized by being entirely resin-sealed except for.

A semiconductor device a semiconductor device of three-dimensional stacked type in which a plurality of stages stacked according to any one of claims 1 to 3,
The lead frame in one semiconductor device has a shape capable of connecting a part of the inner lead portion to the inner lead portion of a next-stage semiconductor device in a state shifted by one pitch. A stacked semiconductor device.

Forming a part of the lead frame in a concave shape, providing an insulating layer on the inner surface side of the concave portion, forming a recess having a depth substantially equal to the thickness of the semiconductor chip and housing the semiconductor chip, A lead frame having the concave shape, a predetermined lead pattern having an outer lead extending along a side surface of the housing recess at an edge of the housing recess on the opening side and having a tip projecting from an end surface of the semiconductor chip; Forming an opening in the insulating layer for connecting the electrode pad of the semiconductor chip in the housing recess and the inner lead of the lead pattern; providing a conductive connection member in the opening; A semiconductor chip is inserted into the concave portion, and the electrode pad and the lead pattern are electrically and mechanically coupled to each other by the conductive connection member. The method of manufacturing a semiconductor device and the opposite surface to form another insulating layer, and forming another opening in said another insulating layer.

7. The method of manufacturing a semiconductor device according to claim 6, wherein in the step of forming the concave shape, the housing concave portion is formed by performing press working or half etching on the lead frame.

In the step of forming the lead pattern, a predetermined pattern is formed by etching on the lead frame bonded to the insulating layer, and a part of the pattern is separated to form a lead pattern in a floating island state. the method of manufacturing a semiconductor device according to any one of claims 6-7.

In the step of forming the lead pattern, a predetermined pattern is formed on the lead frame bonded to the insulating layer by an etching method, and then a part of the pattern is cut off using a laser beam to form a floating island lead pattern. the method of manufacturing a semiconductor device according to any one of, wherein, according to claim 6-7 to.