JP3543509B2

JP3543509B2 - Voltage stabilization circuit

Info

Publication number: JP3543509B2
Application number: JP26495496A
Authority: JP
Inventors: 敦史山田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-10-04
Filing date: 1996-10-04
Publication date: 2004-07-14
Anticipated expiration: 2016-10-04
Also published as: JPH10111723A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧変換回路の出力電圧を入力電圧とするＭＯＳ構造の電圧安定化回路に関する。
【０００２】
【従来の技術】
従来、１．５Ｖの電池を電源として例えば液晶駆動用に安定化された定電圧出力を得るには、図２に示すように電源電圧入力端子６に１．５Ｖの電池電圧を入力して電圧変換回路５にて昇圧してその昇圧された出力電圧を電圧安定化回路４の入力電圧として電圧安定化回路入力電圧印加端子７に入力して電圧安定化回路４にて安定化された定電圧出力たとえば３Ｖ程度の定電圧出力を安定化電圧出力端子８に発生させる回路構成にて実現していた。電圧変換回路５の出力電圧を入力電圧とするＭＯＳ構造の電圧安定化回路４は、図２に示すように基準電圧発生回路１とオペアンプ差動段回路２とオペアンプ出力段回路３により構成されていた。
【０００３】
【発明が解決しようとする課題】
しかし、従来の電圧安定化回路４の回路構成では、安定化された定電圧を安定化電圧出力端子８に得るには、電圧変換回路５の回路動作を停止して電圧安定化回路４に入力される電圧が電源電圧１．５Ｖまで低下すると電圧安定化回路４の駆動用ＭＯＳトランジスタ９の寄生ダイオード３５により安定化電圧出力端子８に接続された出力安定化用コンデンサ１０に蓄積された電荷が放電されて電圧が低下してしまう。これをさけるために、電圧変換回路５は常時動作させて電圧安定化回路４の入力電圧印加端子７には常に安定化電圧出力端子８の定電圧値より高い電圧を印加した状態にする必要があった。即ち、安定化電圧出力端子８に接続される負荷の大小、負荷の種類に関係なく常に回路全体を動作させる必要があった。従って、電池を使用した携帯機器において液晶パネルのような容量性負荷を駆動する場合、出力安定化用コンデンサ１０に３Ｖという所望の電圧を発生させたあとで出力安定化用コンデンサ１０から負荷へ流れたわずかな電荷分を出力電圧の許容される電圧範囲内で補充できるように、上記の電圧変換回路５と電圧安定化回路４を間欠動作させ、電圧変換回路５や電圧安定化回路４での無効電流を減らして低消費電流化、電源の変換効率を向上させる、という課題が達成できなかった。また、間欠動作をさせようとすると、動作停止時に電圧安定化回路４の駆動用ＭＯＳトランジスタ９の寄生ダイオード構造により安定化電圧出力端子８の電圧が入力される電源まで低下するため、動作開始する毎に出力安定化コンデンサ１０に電荷が蓄積され所望の安定化された定電圧を得るまでに待機時間が必要であった。そのため、従来の電源安定化回路を用いると回路の動作スピードを向上できないという欠点があった。
【０００４】
そこで、本発明ではこのような課題を解決するもので、その目的とするところは電池を電源として使用した携帯機器において液晶パネルのような容量性負荷を駆動するのに適した定電圧を得る回路構成にして無効電流を減らして消費電流の低減と電源変換効率を向上させる電圧安定化回路を提供するところにある。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明の電圧安定化回路は、第１の電源端子に印加される電圧を安定化して出力端子に出力する電圧安定化回路において、
一端が前記第１の電源端子に接続される放電防止回路と、
前記放電防止回路の他の一端にソースが接続される駆動用ＭＯＳトランジスタであって、ドレインが前記出力端子に接続される駆動用ＭＯＳトランジスタとを有し、
前記放電防止回路が、
前記第１の電源端子に印加される電圧が前記出力端子の電圧よりも低いときに、前記出力端子から前記第１の電源端子への電荷の放電を防止することを特徴とする。
【０００６】
また、請求項２記載の発明の電圧安定化回路は、前記放電防止回路は、第１のＭＯＳトランジスタを有し、
前記第１のＭＯＳトランジスタのドレインは前記第１の電源端子に接続され、
前記第１のＭＯＳトランジスタのソースは前記駆動用ＭＯＳトランジスタのソースに接続され、
前記第１のＭＯＳトランジスタのゲートは前記第１のトランジスタのソースと電気的に接続されていることを特徴とする。
【０００７】
また請求項３記載の発明の電圧安定化回路は、前記第１のＭＯＳトランジスタのゲートと第２の電源端子の間に接続される第２のＭＯＳトランジスタと、
前記出力端子と接続される第１の抵抗と、
前記第１の抵抗に接続される第２の抵抗と、
前記第２の抵抗と前記第２の電源端子の間に接続される第３のＭＯＳトランジスタとを有し、
前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートが電気的に接続されていることを特徴とする。
【０００９】
本発明の請求項１ないし３記載の発明によれば、前記第１の電源端子と前記出力端子との間に、放電防止手段と駆動用トランジスタとを直列接続してなり、前記放電防止手段は前記第１の電源端子に印加される電圧が前記出力端子の電圧よりも低いときに、該出力端子から該第１の電源端子への電荷の放電を防止してなるため、出力端子８に接続された負荷以外への放電経路が無くなり、液晶パネルのような容量性負荷の場合には、電圧安定化回路の間欠動作が可能となり無効電流を減らして低消費電流化や電源変換効率の向上を実現することが可能となる。
【００１０】
また、本発明の請求項３記載の発明によれば、電圧安定化回路４０の入力電圧印加端子７と安定化電圧出力端子８との間に接続されたトランジスタ１１と、安定化電圧出力端子８とＧＮＤ端子との間に接続されたトランジスタ１２とにより、電圧変換回路５と電圧安定化回路４０を動作停止状態にしても出力電圧安定化用コンデンサ１０に蓄積された電荷が、安定化電源出力端子８から入力電圧印加端子へ放電されて電流が逆流することを阻止するため、安定化電圧出力端子８に接続された負荷以外への放電経路が無くなり、液晶パネルのような容量性負荷の場合には、電圧変換回路と電圧安定化回路の間欠動作が可能となり無効電流を減らして低消費電流化や電源変換効率の向上を実現することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明について実施の形態に基づいて詳細に説明する。
【００１２】
図１は、本発明の電圧安定化回路を使用した一実施の形態である。１は、基準電圧発生回路、２は、オペアンプ差動段回路、３は、オペアンプ出力段回路、４０は、電圧安定化回路である。５は、電圧変換回路で、通常コンデンサを使用したチャージポンプ回路方式で構成する。６は、電池等の電源を接続する電源電圧入力端子、７は、電圧安定化回路入力電圧印加端子、８は、安定化電圧出力端子であり、図示しない液晶パネル等の負荷に接続される。９は、駆動用ＭＯＳトランジスタ、１０は、出力電圧安定化用コンデンサ、１１と１２が放電防止用ＭＯＳトランジスタ、１４は、オンオフ動作制御信号入力端子、１５は、オンオフ動作制御用デプレション型ＰチャネルＭＯＳトランジスタ、１６は、オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ、２０は、オペアンプ位相補償用コンデンサ、２１は、オンオフ動作制御用エンハンスメント型ＰチャネルＭＯＳトランジスタ、２２・２３は、ＰチャネルＭＯＳトランジスタ、２４・２５は、ＮチャネルＭＯＳトランジスタ、２７は、オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ、２６は、定電流用デプレッション型ＮチャネルＭＯＳトランジスタ、３３は、接地端子である。また、３４は放電防止用ＭＯＳトランジスタ１１の寄生ダイオート゛、３５は駆動用用ＭＯＳトランジスタ９の寄生ダイオート゛を図示したものである。
【００１３】
次に、図１の実施の形態における動作を説明する。電池等の１．５Ｖの電圧から安定化電圧出力端子８に、液晶パネルを駆動するのに必要な例えば３Ｖの出力電圧を得るには、電源電圧入力端子６に印加された入力電圧を通常はコンデンサを使用したチャージポンプ方式で構成される電圧変換回路５で昇圧し３Ｖ以上の昇圧電圧を得、該昇圧電圧を電圧安定化回路４０の入力電圧印加端子７に入力して安定化電圧出力端子８に所望の３Ｖの定電圧出力を得る。電圧安定化回路４０は、オペアンプ差動段回路２とオペアンプ出力段回路３により構成されており、オペアンプ出力段回路３の抵抗Ｒ１４と抵抗Ｒ１３で分圧された節点（ノード）３０の電圧をオペアンプ差動段回路２に電圧帰還をかけてＩＣ内部で生成する基準電圧２８と比較して、オペアンプ出力段回路３の出力駆動用トランジスタ９のゲート電極に接続されている節点２９の電圧を制御することにより安定化電圧出力端子８に安定化された定電圧を得る回路である。安定化電圧出力端子８に出力される定電圧値Ｖoutは、オペアンプ出力段回路３に接続された抵抗Ｒ１３、Ｒ１４と基準電圧発生回路１が出力する基準電圧値Ｖrefにより決定され下記の式により表される。
【００１４】
Ｖout＝Ｖref×（Ｒ１３＋Ｒ１４）／Ｒ１３
この回路構成で、オンオフ動作制御信号入力端子１４にＬレベルを入力して、電圧変換回路５や電圧安定化回路４０の回路動作を停止させると、電圧安定化回路４０の入力電圧印加端子７と安定化電圧出力端子８の間に直列に接続されている駆動用ＭＯＳトランジスタ９は、オンオフ動作制御用トランジスタ２１が導通状態になるので節点２９に接続されている駆動用ＭＯＳトランジスタのゲート電極にはＨレベルが供給され非導通状態になる。また、放電防止用トランジスタ１１のゲート電極に接続されている節点３１は、オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ１６が非導通状態になり、常に導通状態となるオンオフ動作制御用デプレッション型ＰチャネルＭＯＳトランンジスタ１５によりソース電極に接続されている節点３２と同一電位になるので、放電防止用トランジスタ１１も非導通状態になる。従って、電圧変換回路５や電圧安定化回路４０を動作停止状態にして電圧安定化回路入力電圧印加端子７に入力される電圧が安定化電圧出力端子８の電圧より低下しても出力安定化用コンデンサ１０に蓄積された電荷の入力電圧側へのＭＯＳトランジスタ９及びＭＯＳトランジスタの寄生ダイオード３５による放電経路又は逆流経路はなくなる。また、回路動作停止時には安定化電圧出力端子８と接地端子間に接続されたＭＯＳトランジスタ１２も非導通状態になるため接地端子側への放電経路もなくなる。従って、電圧変換回路５や電圧安定化回路４０を動作制御信号１４により停止させても出力安定化用コンデンサ１０に蓄えられた電荷は、出力に接続された負荷に電荷が流れない限り電荷が保持される回路構成になる。出力安定化用コンデンサ１０のリーク電流は負荷に比べて無視できる程度に小さい値で実現できる。また、かかる放電又は逆流の防止にＭＯＳトランジスタ１１を用いているため、電圧降下が小さくなり、電圧変換効率の低下もなくなる。
【００１５】
なお、本実施の形態の変形例として、放電防止用トランジスタ１１をダイオードに置き換えた構成をとることも可能である。この構成は、回路動作時のダイオード順方向電圧降下が小さく、電圧変換効率が低下しないような状況で使用すれば、上記の構成の場合と同様に出力安定化用コンデンサ１０に蓄積された電荷の入力電圧側への放電経路をなくすことが可能となる。
【００１６】
また、本実施の形態の他の変形例として、トランジスタ１５に換えて高抵抗の抵抗素子を使用してもよい。抵抗値はトランジスタ１６が導通したときのＧＮＤへ流れる電流の仕様に応じて決めることができる。
【００１７】
次に、この回路構成での、オンオフ動作制御信号入力端子１４にＨレベルを入力したときの動作を説明する。オンオフ動作制御信号入力端子１４にＨレベルを入して電圧変換回路５や電圧安定化回路４０の回路動作を停止を解除させると、電圧安定化回路４０の入力電圧印加端子７と安定化電圧出力端子８の間に直列に接続されている駆動用ＭＯＳトランジスタ９は、オンオフ動作制御用トランジスタ２１が非導通状態になるので節点２９に接続されている駆動用ＭＯＳトランジスタのゲート電極には差動段回路２の出力２９が供給され動作状態になる。また、放電防止用トランジスタ１１のゲート電極に接続されている節点３１は、オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ１６が導通状態になるため、ＧＮＤレベルとなり、放電防止用トランジスタ１１は導通状態となる。また、トランジスタ１２も導通状態となるため、出力段回路３は通常の能動状態となる。なお、このとき常に導通状態となるオンオフ動作制御用デプレッション型ＰチャネルＭＯＳトランンジスタ１５のドレインもＧＮＤレベルとなるため、節点３２からトランジスタ１５、１６を介してＧＮＤに電流が流れるが、トランジスタ１５の電気的特性を適切に選んで微少電流しか流れないようなトランジスタに設計しておけば問題にならない。従って、出力端子８からは安定化電圧が出力されることになる。
【００１８】
このように本発明の回路構成が実現できれば、安定化電圧出力端子８に液晶パネル等容量性負荷がほとんどを占める負荷が接続されている場合は、負荷電流が非常に少ないので起動時に所望の電圧を発生させた後は、出力安定化用コンデンサ１０から負荷へ流れたわずかな電荷分を出力電圧の許容される電圧範囲内で補充できるように上記の電圧変換回路５と電圧安定化回路４０を間欠動作させることが可能になり、たとえば、電圧変換回路５及び電圧安定化回路４０での消費電流をＩｏｐｒ、間欠動作時の動作時間と動作停止時間の割合を１：９とすると、平均動作電流は１／１０に減らすことが可能になる。即ち、電圧変換回路５や電圧安定化回路４０の動作停止時に出力安定化用コンデンサ１０の負荷以外への放電経路をなくす回路構成にしダイナミックホールド可能な電圧安定化回路構成にしたので、電圧変換回路５の昇圧回路動作と電圧安定化回路４０の安定化回路動作が停止して電圧安定化回路に印加される入力電圧が出力電圧より低下した状態が存在しても出力安定化用コンデンサ１０の電荷が保持でき、特に負荷として液晶パネル等容量性負荷を接続する場合は、電圧変換回路５や電圧安定化回路４０の間欠動作をさせて無効電流を減らすことが可能になり、消費電流の低減と入力電圧と出力電圧間の電圧変換効率を向上させることが可能になる。
【００１９】
【発明の効果】
以上、述べたように本発明によれば、電圧変換回路と電圧安定化回路の回路動作が停止状態でも安定化出力用コンデンサに蓄積された電荷の負荷以外への放電経路をなくしたので、特に液晶パネルのような容量性負荷を接続して使用する場合には電圧変換回路や電圧安定化回路を間欠動作させることが可能となり、消費電流の低減、電圧変換効率の向上が図れるなどすぐれた効果を有するものである。
【図面の簡単な説明】
【図１】本発明の電圧安定化回路の一実施の形態を示す回路図。
【図２】従来の電圧安定化回路の回路図。
【符号の説明】
１基準電圧発生回路
２オペアンプ差動段回路
３オペアンプ出力段回路
５電圧変換回路
６電源電圧入力端子
７電圧安定化回路入力電圧印加端子
８安定化電圧出力端子
９駆動用ＭＯＳトランジスタ
１０出力電圧安定化用コンデンサ
１１放電防止用ＭＯＳトランジスタ
１２放電防止用ＭＯＳトランジスタ
１４オンオフ動作制御信号入力端子
１５オンオフ動作制御用デプレッション型ＰチャネルＭＯＳトランジスタ
１６オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ
２０オペアンプ位相補償用コンデンサ
２１オンオフ動作制御用エンハンスメント型ＰチャネルＭＯＳトランジスタ
２２ＰチャネルＭＯＳトランジスタ
２３ＰチャネルＭＯＳトランジスタ
２４ＮチャネルＭＯＳトランジスタ
２５ＮチャネルＭＯＳトランジスタ
２７オンオフ動作制御用エンハンスメント型ＮチャネルＭＯＳトランジスタ
２６定電流用デプレッション型ＮチャネルＭＯＳトランジスタ
３３接地端子
４０電圧安定化回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a voltage stabilizing circuit having a MOS structure using an output voltage of a voltage conversion circuit as an input voltage.
[0002]
[Prior art]
Conventionally, in order to obtain a stabilized constant voltage output for driving a liquid crystal, for example, using a 1.5 V battery as a power source, a 1.5 V battery voltage is input to a power supply voltage input terminal 6 as shown in FIG. The voltage is boosted by the conversion circuit 5, and the boosted output voltage is input to the voltage stabilization circuit input voltage application terminal 7 as an input voltage of the voltage stabilization circuit 4, and the constant voltage is stabilized by the voltage stabilization circuit 4. An output, for example, a constant voltage output of about 3 V is realized at the stabilized voltage output terminal 8 by a circuit configuration. A voltage stabilizing circuit 4 having a MOS structure using the output voltage of the voltage converting circuit 5 as an input voltage includes a reference voltage generating circuit 1, an operational amplifier differential stage circuit 2, and an operational amplifier output stage circuit 3, as shown in FIG. Was.
[0003]
[Problems to be solved by the invention]
However, in the circuit configuration of the conventional voltage stabilizing circuit 4, in order to obtain a stabilized constant voltage at the stabilized voltage output terminal 8, the circuit operation of the voltage converting circuit 5 is stopped and input to the voltage stabilizing circuit 4 is performed. When the applied voltage drops to the power supply voltage 1.5 V, the electric charge accumulated in the output stabilizing capacitor 10 connected to the stabilized voltage output terminal 8 by the parasitic diode 35 of the driving MOS transistor 9 of the voltage stabilizing circuit 4 It is discharged and the voltage drops. In order to avoid this, it is necessary to always operate the voltage conversion circuit 5 so that a voltage higher than the constant voltage value of the stabilized voltage output terminal 8 is always applied to the input voltage application terminal 7 of the voltage stabilization circuit 4. there were. That is, it is necessary to always operate the entire circuit regardless of the size of the load connected to the stabilized voltage output terminal 8 and the type of the load. Therefore, when driving a capacitive load such as a liquid crystal panel in a portable device using a battery, the output stabilizing capacitor 10 generates a desired voltage of 3 V and then flows from the output stabilizing capacitor 10 to the load. The voltage conversion circuit 5 and the voltage stabilization circuit 4 are operated intermittently so that the small amount of charge can be replenished within the allowable voltage range of the output voltage. The problem of reducing the reactive current and reducing the current consumption and improving the conversion efficiency of the power supply could not be achieved. When the intermittent operation is to be performed, the operation starts because the voltage of the stabilized voltage output terminal 8 drops to the power supply to which the voltage of the stabilized voltage output terminal 8 is input due to the parasitic diode structure of the driving MOS transistor 9 of the voltage stabilizing circuit 4 when the operation is stopped. Each time, an electric charge is accumulated in the output stabilizing capacitor 10 and a waiting time is required until a desired stabilized constant voltage is obtained. Therefore, there is a disadvantage that the operation speed of the circuit cannot be improved if the conventional power supply stabilizing circuit is used.
[0004]
The present invention solves such a problem, and an object of the present invention is to provide a circuit for obtaining a constant voltage suitable for driving a capacitive load such as a liquid crystal panel in a portable device using a battery as a power supply. It is an object of the present invention to provide a voltage stabilizing circuit configured to reduce reactive current and reduce power consumption and improve power supply conversion efficiency.
[0005]
[Means for Solving the Problems]
In order to solve the above problem, a voltage stabilizing circuit according to the first aspect of the present invention is a voltage stabilizing circuit that stabilizes a voltage applied to a first power supply terminal and outputs the voltage to an output terminal.
A discharge prevention circuit having one end connected to the first power supply terminal;
A driving MOS transistor having a source connected to the other end of the discharge prevention circuit, the driving MOS transistor having a drain connected to the output terminal;
The discharge prevention circuit,
When the voltage applied to the first power supply terminal is lower than the voltage at the output terminal, discharging of the charge from the output terminal to the first power supply terminal is prevented.
[0006]
Also, in the voltage stabilizing circuit according to the present invention, the discharge prevention circuit has a first MOS transistor,
A drain of the first MOS transistor is connected to the first power supply terminal;
A source of the first MOS transistor is connected to a source of the driving MOS transistor;
A gate of the first MOS transistor is electrically connected to a source of the first transistor.
[0007]
A voltage stabilizing circuit according to a third aspect of the present invention includes a second MOS transistor connected between a gate of the first MOS transistor and a second power supply terminal.
A first resistor connected to the output terminal;
A second resistor connected to the first resistor;
A third MOS transistor connected between the second resistor and the second power supply terminal;
The gate of the second MOS transistor and the gate of the third MOS transistor are electrically connected.
[0009]
According to the first to third aspects of the present invention, a discharge prevention unit and a driving transistor are connected in series between the first power supply terminal and the output terminal. When the voltage applied to the first power supply terminal is lower than the voltage of the output terminal, discharge of electric charge from the output terminal to the first power supply terminal is prevented. In the case of a capacitive load such as a liquid crystal panel, intermittent operation of the voltage stabilization circuit is possible, reducing reactive current, reducing current consumption and improving power supply conversion efficiency. It can be realized.
[0010]
According to the third aspect of the present invention, the transistor 11 connected between the input voltage application terminal 7 and the stabilized voltage output terminal 8 of the voltage stabilizer circuit 40, and the stabilized voltage output terminal 8 Even if the voltage conversion circuit 5 and the voltage stabilization circuit 40 are in an operation stop state, the electric charge accumulated in the output voltage stabilization capacitor 10 is transferred to the stabilized power supply output by the transistor 12 connected between the voltage stabilization power supply and the GND terminal. In order to prevent the current from flowing backward from the terminal 8 to the input voltage application terminal, there is no discharge path other than the load connected to the stabilized voltage output terminal 8, and in the case of a capacitive load such as a liquid crystal panel. In this method, the intermittent operation of the voltage conversion circuit and the voltage stabilization circuit becomes possible, so that it is possible to reduce the reactive current, thereby realizing low current consumption and improvement in power supply conversion efficiency.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail based on embodiments.
[0012]
FIG. 1 shows an embodiment using the voltage stabilizing circuit of the present invention. 1 is a reference voltage generating circuit, 2 is an operational amplifier differential stage circuit, 3 is an operational amplifier output stage circuit, and 40 is a voltage stabilizing circuit. Reference numeral 5 denotes a voltage conversion circuit, which is usually formed by a charge pump circuit system using a capacitor. Reference numeral 6 denotes a power supply voltage input terminal for connecting a power supply such as a battery, 7 denotes a voltage stabilization circuit input voltage application terminal, and 8 denotes a stabilized voltage output terminal, which is connected to a load such as a liquid crystal panel (not shown). 9 is a drive MOS transistor, 10 is an output voltage stabilizing capacitor, 11 and 12 are discharge prevention MOS transistors, 14 is an on / off operation control signal input terminal, and 15 is an on / off operation control depletion type P-channel. MOS transistor, 16 is an enhancement type N-channel MOS transistor for on / off operation control, 20 is an operational amplifier phase compensation capacitor, 21 is an enhancement type P-channel MOS transistor for on / off operation control, 22 and 23 are P-channel MOS transistors, Reference numerals 24 and 25 are N-channel MOS transistors, 27 is an enhancement-type N-channel MOS transistor for on / off operation control, 26 is a depletion-type N-channel MOS transistor for constant current, and 33 is a ground terminal. Numeral 34 denotes a parasitic diode of the discharge preventing MOS transistor 11, and numeral 35 denotes a parasitic diode of the driving MOS transistor 9.
[0013]
Next, the operation in the embodiment of FIG. 1 will be described. In order to obtain an output voltage of, for example, 3 V necessary for driving the liquid crystal panel from a voltage of 1.5 V of a battery or the like to the stabilized voltage output terminal 8, the input voltage applied to the power supply voltage input terminal 6 is usually changed. The voltage is boosted by a voltage conversion circuit 5 configured by a charge pump method using a capacitor to obtain a boosted voltage of 3 V or more, and the boosted voltage is input to an input voltage application terminal 7 of a voltage stabilization circuit 40 and a stabilized voltage output terminal 8, a desired constant voltage output of 3 V is obtained. The voltage stabilizing circuit 40 includes an operational amplifier differential stage circuit 2 and an operational amplifier output stage circuit 3. The voltage stabilizing circuit 40 divides the voltage of a node (node) 30 divided by the resistors R14 and R13 of the operational amplifier output stage circuit 3 into an operational amplifier. The voltage of the node 29 connected to the gate electrode of the output driving transistor 9 of the operational amplifier output stage circuit 3 is controlled by comparing the reference voltage 28 generated inside the IC by applying voltage feedback to the differential stage circuit 2. This is a circuit for obtaining a stabilized constant voltage at the stabilized voltage output terminal 8. The constant voltage value Vout output to the stabilized voltage output terminal 8 is determined by the resistors R13 and R14 connected to the operational amplifier output stage circuit 3 and the reference voltage value Vref output by the reference voltage generation circuit 1, and is expressed by the following equation. Is done.
[0014]
Vout = Vref × (R13 + R14) / R13
In this circuit configuration, when an L level is input to the on / off operation control signal input terminal 14 to stop the circuit operations of the voltage conversion circuit 5 and the voltage stabilization circuit 40, the input voltage application terminal 7 of the voltage stabilization circuit 40 The driving MOS transistor 9 connected in series between the stabilized voltage output terminals 8 has a gate electrode of the driving MOS transistor connected to the node 29 because the on / off operation control transistor 21 is turned on. The H level is supplied to turn off. A node 31 connected to the gate electrode of the discharge preventing transistor 11 is a depletion-type P-channel for ON / OFF operation control in which the ON / OFF operation control enhancement N-channel MOS transistor 16 is in a non-conductive state and is always in a conductive state. Since the MOS transistor 15 has the same potential as the node 32 connected to the source electrode, the discharge preventing transistor 11 is also turned off. Therefore, even if the voltage conversion circuit 5 and the voltage stabilization circuit 40 are put into an operation stop state and the voltage input to the voltage stabilization circuit input voltage application terminal 7 becomes lower than the voltage of the stabilization voltage output terminal 8, the output stabilization circuit is used. There is no longer a discharge path or a reverse path due to the MOS transistor 9 and the parasitic diode 35 of the MOS transistor to the input voltage side of the charge accumulated in the capacitor 10. Further, when the circuit operation is stopped, the MOS transistor 12 connected between the stabilized voltage output terminal 8 and the ground terminal is also turned off, so that there is no discharge path to the ground terminal. Therefore, even if the voltage conversion circuit 5 and the voltage stabilization circuit 40 are stopped by the operation control signal 14, the electric charge stored in the output stabilizing capacitor 10 is retained unless the electric charge flows to the load connected to the output. Circuit configuration. The leakage current of the output stabilizing capacitor 10 can be realized with a value negligibly small as compared with the load. Further, since the MOS transistor 11 is used to prevent such discharge or backflow, the voltage drop is reduced and the voltage conversion efficiency is not reduced.
[0015]
As a modification of the present embodiment, a configuration in which the discharge preventing transistor 11 is replaced with a diode can be adopted. If this configuration is used in a situation where the diode forward voltage drop during circuit operation is small and the voltage conversion efficiency does not decrease, the charge accumulated in the output stabilizing capacitor 10 is similar to that of the above configuration. It is possible to eliminate a discharge path to the input voltage side.
[0016]
Further, as another modification of the present embodiment, a high-resistance element may be used instead of the transistor 15. The resistance value can be determined according to the specification of the current flowing to GND when the transistor 16 is turned on.
[0017]
Next, an operation when an H level is input to the on / off operation control signal input terminal 14 in this circuit configuration will be described. When the H level is input to the on / off operation control signal input terminal 14 to stop the circuit operation of the voltage conversion circuit 5 and the voltage stabilization circuit 40, the input voltage application terminal 7 of the voltage stabilization circuit 40 and the stabilized voltage output The driving MOS transistor 9 connected in series between the terminals 8 has a differential stage connected to the gate electrode of the driving MOS transistor connected to the node 29 because the on / off operation control transistor 21 is turned off. The output 29 of the circuit 2 is supplied and the circuit 2 is activated. The node 31 connected to the gate electrode of the discharge prevention transistor 11 is at the GND level because the ON / OFF operation control enhancement type N-channel MOS transistor 16 is in the conductive state, and the discharge prevention transistor 11 is in the conductive state. Become. In addition, since the transistor 12 is also in a conductive state, the output stage circuit 3 is in a normal active state. At this time, the drain of the depletion-type P-channel MOS transistor 15 for on / off operation control, which is always in a conductive state, is also at the GND level, so that a current flows from the node 32 to the GND via the transistors 15 and 16. There is no problem if the electrical characteristics are appropriately selected and the transistor is designed so that only a small current flows. Therefore, a stabilized voltage is output from the output terminal 8.
[0018]
If the circuit configuration of the present invention can be realized as described above, when a load that occupies most of a capacitive load such as a liquid crystal panel is connected to the stabilized voltage output terminal 8, the load current is very small, so that a desired voltage is obtained at the time of startup. Is generated, the voltage conversion circuit 5 and the voltage stabilization circuit 40 are reconfigured so that a small amount of charge flowing from the output stabilizing capacitor 10 to the load can be replenished within an allowable voltage range of the output voltage. The intermittent operation can be performed. For example, if the current consumption of the voltage conversion circuit 5 and the voltage stabilization circuit 40 is Iopr, and the ratio of the operation time during the intermittent operation to the operation stop time is 1: 9, the average operation current Can be reduced to 1/10. That is, the voltage conversion circuit 5 and the voltage stabilization circuit 40 have a circuit configuration that eliminates a discharge path to a portion other than the load of the output stabilization capacitor 10 when the operation of the voltage stabilization circuit 40 is stopped. 5 and the stabilization circuit operation of the voltage stabilization circuit 40 is stopped, and even if there is a state where the input voltage applied to the voltage stabilization circuit is lower than the output voltage, the charge of the output stabilization capacitor 10 is present. In particular, when a capacitive load such as a liquid crystal panel is connected as a load, the reactive current can be reduced by intermittently operating the voltage conversion circuit 5 and the voltage stabilization circuit 40, thereby reducing current consumption. It is possible to improve the voltage conversion efficiency between the input voltage and the output voltage.
[0019]
【The invention's effect】
As described above, according to the present invention, even when the circuit operation of the voltage conversion circuit and the voltage stabilization circuit is stopped, there is no discharge path to the load other than the load of the charge accumulated in the stabilized output capacitor. When a capacitive load such as a liquid crystal panel is connected and used, the voltage conversion circuit and the voltage stabilization circuit can be operated intermittently, reducing current consumption and improving voltage conversion efficiency. It has.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing one embodiment of a voltage stabilizing circuit of the present invention.
FIG. 2 is a circuit diagram of a conventional voltage stabilizing circuit.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 reference voltage generating circuit 2 operational amplifier differential stage circuit 3 operational amplifier output stage circuit 5 voltage conversion circuit 6 power supply voltage input terminal 7 voltage stabilization circuit input voltage application terminal 8 stabilization voltage output terminal 9 driving MOS transistor 10 output voltage stabilization Capacitor 11 Discharge prevention MOS transistor 12 Discharge prevention MOS transistor 14 ON / OFF operation control signal input terminal 15 Depletion type P channel MOS transistor 16 for ON / OFF operation control Enhancement type N channel MOS transistor 20 for ON / OFF operation control 20 Operational amplifier phase compensation capacitor 21 ON / OFF operation control enhancement type P-channel MOS transistor 22 P-channel MOS transistor 23 P-channel MOS transistor 24 N-channel MOS transistor 25 N-channel MOS transistor Njisuta 27 OFF operation control enhancement type N-channel MOS transistor 26 constant current depletion type N-channel MOS transistor 33 ground terminal 40 voltage stabilizer

Claims

In a voltage stabilizing circuit for stabilizing a voltage applied to a first power supply terminal and outputting the voltage to an output terminal,
A discharge prevention circuit having one end connected to the first power supply terminal;
A driving MOS transistor having a source connected to the other end of the discharge prevention circuit, the driving MOS transistor having a drain connected to the output terminal;
The discharge prevention circuit,
A voltage stabilizing circuit for preventing discharge of charges from the output terminal to the first power supply terminal when a voltage applied to the first power supply terminal is lower than a voltage of the output terminal. .

The discharge prevention circuit has a first MOS transistor,
A drain of the first MOS transistor is connected to the first power supply terminal;
A source of the first MOS transistor is connected to a source of the driving MOS transistor;
2. The voltage stabilizing circuit according to claim 1, wherein a gate of said first MOS transistor is electrically connected to a source of said first transistor.

A second MOS transistor connected between a gate of the first MOS transistor and a second power supply terminal;
A first resistor connected to the output terminal;
A second resistor connected to the first resistor;
A third MOS transistor connected between the second resistor and the second power supply terminal;
3. The voltage stabilizing circuit according to claim 1, wherein a gate of the second MOS transistor and a gate of the third MOS transistor are electrically connected.