JP3540733B2

JP3540733B2 - 平面型磁気素子及びそれを用いた半導体装置

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Publication number: JP3540733B2
Application number: JP2000267610A
Authority: JP
Inventors: 徹彦溝口; 敏郎佐藤; 政司佐橋; 迪雄長谷川; 厚仁澤邊; 宏富田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-31
Filing date: 2000-09-04
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JP2001110639A

Description

【０００１】
【発明の属する技術分野】
本発明は平面インダクタや平面トランスなどの平面型の磁気素子及び平面型の磁気素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、各種電子機器の小形化が盛んに進められ、これに伴って機器全体に占める電源部の容積比率は増大する傾向にある。これは、各種の回路がＬＳＩ化される一方で、電源部に必須の回路要素であるインダクタやトランスなどの磁気部品の小形・集積化が遅れているためである。
【０００３】
インダクタやトランスなどの磁気素子を小形化するために、これらの磁気素子を平面型にすることが試みられている。従来、平面型インダクタとしては、スパイラル平面コイルの両面を絶縁体層で挟み、更にこれらの両面を磁性体で挟んだ構造のものが知られている。同様に、平面型トランスとしては、絶縁体層を介して１次側のスパイラル平面コイルと２次側のスパイラル平面コイルとを形成し、これらの両面を絶縁体層で挟み、更にこれらの両面を磁性体で挟んだ構造のものが知られている。なお、スパイラル平面コイルは、１層のスパイラル状コイル導体からなるものでもよいし、絶縁体層の両面に２層のスパイラル状コイル導体を形成して発生磁界が同一方向となるように接続したものでもよい。
【０００４】
この平面型磁気素子については、"High-Frequency of a Planar-Type Microtransformer and Its Application to Multilayered Switching Regulators";K.Yamasawa et al.,IEEE Trans. Mag. Vol.26,No.3,May 1990,pp.1204-1209で報告されているが、動作に対する損失が大きい。また、同様の平面型磁気素子について、米特許番号４、８０３、６０９で開示されている。
【０００５】
更に、これらの平面型磁気素子を小形化するには、これらを半導体製造プロセスと同様に薄膜プロセスを利用して製造することが検討されている。
【０００６】
このような構成の平面インダクタは、使用する周波数帯域において十分高いＱ値を持つことが必要である。また、平面トランスは、トランスゲインを所定の値（昇圧ならばゲイン＞１、降圧ならばゲイン＜１）にし、かつ電圧変動率を小さくする必要がある。
【０００７】
平面インダクタのＱは、
Ｑ＝ωＬ／Ｒ
で表わされる。ここで、Ｒはコイル抵抗、Ｌはインダクタンスである。
【０００８】
また、平面トランスのゲインＧは、
Ｇ＝ｋ（Ｌ2／Ｌ1）^1/2・｛Ｑ／（１＋Ｑ2）^1/2｝
で表わされる。ここで、ｋはトランスの１次コイルと２次コイルの結合係数、Ｌ1、Ｌ2は１次及び２次側のインダクタンス、ＱはＱ＝ωＬ1／Ｒ1で与えられ、Ｒ1は１次側のコイル抵抗である。トランスのゲインはＱ＜＜１のときＱにほぼ比例し、Ｑ＞＞１のときＱに無関係に一定値ｋ（Ｌ2／Ｌ1）^1/2となる。
【０００９】
インダクタのＱ及びトランスのゲインＧを高くし、電圧変動を抑制するには、可能なかぎりコイル抵抗を低減させ、インダクタンスを大きくすることが必要である。
【００１０】
しかし、従来の薄膜プロセスによる平面型磁気素子では、平面コイルを構成するコイル導体の断面積を大きく取れなかったため、コイル抵抗が非常に大きく、インダクタンスが小さく、漏れ磁束が多かった。この結果、インダクタではＱが低く、トランスではゲインＧが低く電圧変動率が大きいため、実用化の大きな障害となっていた。
【００１１】
インダクタに限定して、その性能を考慮した場合、平面コイルパターンとしては、インダクタンスを大きく取れ、そのために品質係数Ｑが高いなどの理由で、スパイラル型が有利である。実際に、図１に示されるような急冷して得られたアモルファスリボンを適当な寸法に切ったアモルファス磁性合金箔と正方形スパイラル平面コイルを用いた平面インダクタが製作され、５Ｖ・２Ｗ級降圧チョッパー型ＤＣ−ＤＣコンバータの出力チョークコイルに応用されている（平成元年電気学会全国大会）。この場合、図２Ａのように、インダクタには負荷電流に相当した直流電流と半導体スイッチのスイッチングによる交流電流とが流れる。直流電流の増大に伴って、磁性体の動作点はＢ−Ｈ曲線の飽和領域に至り、透磁率の増加割合が低下するので、インダクタンスは急激に小さくなる（図２Ｂ参照）。図３はこの様子を示すもので、このときの交流過電流は半導体スイッチに過大なストレスを与え、素子を破壊させる場合がある。
【００１２】
直流重畳電流とインダクタンスの関係を直流重畳特性と呼ぶが、チョークコイルには直流電流を重畳した場合でもインダクタンスなどの電気的特性が一定であることが望まれる。図４に代表的な直流重畳特性の様子を示した。
【００１３】
このようなチョークコイルでは、負荷電流に相当する直流電流と半導体スイッチのスイッチングによる交流電流とが流れる。チョークコイルには、大きな直流電流が重畳された場合でも、インダクタンスなどの電気的特性ができるだけ一定しているという直流重畳特性を有することが要求される。しかし、直流重畳電流が増大した結果、磁性体の動作点がＢ−Ｈ曲線の飽和領域に達すると透磁率の増加割合が低下するので、インダクタンスは急激に小さくなる。また、このときの過電流は半導体スイッチに過大なストレスを与え、素子を破壊させる場合がある。
【００１４】
特に、平面インダクタではコイル導体と磁性体とが非常に接近しており、小さなコイル電流でも発生する磁界の値が大きいため、磁性体が磁気飽和しやすい。その具体例として、Ａｌ−Ｃｕ合金からなるスパイラル平面コイルと、その両面に設けられた絶縁体層と、これらの両面に設けられた磁性体層とで構成される平面インダクタについて以下に説明する。この平面インダクタでは、スパイラル平面コイルを構成するコイル導体は幅５０μｍ、厚さ１０μｍ、導体間間隔１０μｍ、巻数２０、絶縁体層は膜厚１μｍ、磁性体は膜厚５μｍ、飽和磁束密度ＢS＝１５ｋＧ、透磁率μs＝５０００である。
【００１５】
コイル導体として用いられているＡｌ−Ｃｕ合金の許容電流密度を５×１０⁸Ａ／ｍ²と仮定した場合、許容電流Ｉmaxは２５０ｍＡである。ところが、コイル電流とこれによって発生する磁性体面内磁界との関係を調べたところ、コイル電流が４８ｍＡ以上になると、磁性体が磁気飽和した。すなわち、この平面インダクタをチョークコルとして用いる場合、最大直流重畳電流は４８ｍＡに制限されることになる。この値は、コイル許容電流の約１／５にすぎず、磁性体が容易に飽和することがわかる。
【００１６】
直流重畳特性の問題は、チョークコイル用インダクタの場合に限定されず、トランスの場合でも重要である。例えば、フォワード型又はフライバック型のＤＣ−ＤＣコンバータ用トランスでは、１次コイルに片極性のパルス電圧が印加されるので、やはり磁気飽和によるインダクタンスの急激な低下が問題になる。また、プッシュプル型のＤＣ−ＤＣコンバータではトランスに印加される電圧は原理的には正負対称であるので、磁気飽和の影響は軽微であると考えられがちであるが、スイッチングトランジスタの特性のばらつきなどにより正負のオン時間が変動してトランスが偏磁するため、やはり磁気飽和によるインダクタンスの急激な低下が問題になる。
【００１７】
このような問題において、平面型のインダクタやトランスを構成する磁性体の磁気飽和の影響を軽減することにより、直流重畳特性を改善でき、このような平面型磁気素子において、磁性体の磁気異方性の有効的な利用が模索されている。
【００１８】
平面コイルとしては、つづら折れ型、スパイラル型、つづら折れ−スパイラル複合型など種々のコイルパターンが用いられている。これらのコイルパターンのうち、インダクタンスの値を最も大きくできるのは、スパイラル型である。したがって、同一の電気的特性を得るにあたり、他のコイルパターンに比べてより小形化できる。しかし、スパイラル型の場合、外部引き出し端子を設けるには、２層スパイラルコイルをスルーホール導体で接続するか、又は端子引き出し用導体を別途設けなければならず、他のコイルパターンに比べて製造プロセスがやや複雑である。
【００１９】
また、電子回路技術者にとっては、電子回路に用いる磁気素子が回路調整のためのトリミング機能を持っていることが好ましい。従来、トリミング機能付き磁気素子としては、例えば磁気回路の一部にコイル磁芯との距離を調節できるねじ部を設け、磁気回路のギャップを変えることによりインダクタンスを連続的に可変できるようにしたものが用いられている。しかし、従来の平面磁気素子の性能は、平面コイルや磁性体の特性、素子の構造パラメータなどに著しく依存する。これら因子は素子の製造プロセスに大きく影響を受けるため、製造後の素子特性のばらつきが非常に大きかった。しかも、構造的な問題から、従来の平面磁気素子にトリミング機能を付加することは困難であった。
【００２０】
さて、漏れ磁界が少なく、かつ、電流容量が大きく取れるように設計された磁気素子については、"Issues Related to 1-10-MHzTransformar Design";A.F.Goldberg et al.,IEEE Trans. Power Electronics Vol.4,No.1,January,1989,pp.113-123 で報告されている。
【００２１】
以上述べたように、平面型磁気素子は小形・集積化に大きく貢献するものと期待されているが、実用化にはほど遠く、電源部に代表されるＬＣ回路を含んだ回路部の小形化は達成されていない。
【００２２】
積層型平面インダクタは本質的に閉磁路を持つので、
（１）他のデバイスと一緒に集積化する際、他のデバイスの動作に影響を及ぼさないこと（漏れ磁束の無いこと）
（２）インダクタンスが大きいこと
を満たすことは難しい。このため、電源部に代表されるＬＣ回路を含んだ回路部の小型・集積化は達成されていない。これらの点に関する要望、すなわち要求する諸性能を満たす平面型磁気素子の実用化が強く要望されている。
【００２３】
一方、構造的な問題から、従来の平面磁気素子にトリミング機能を付加することは困難であった。
【００２４】
【発明が解決しようとする課題】
本発明の目的は、平面型磁気素子を提供することである。
【００２５】
第１の目的は、小型集積化が可能である。
【００２６】
第２の目的は、インダクタンスを大きく取れる。
【００２７】
第３の目的は、磁束の外部漏洩が少ない。
【００２８】
第４の目的は、高周波特性及び直流重畳電流特性が優れている。
【００２９】
第５の目的は、電流容量の大きいインダクタンスを含む。
【００３０】
第６の目的は、端子の引出しが容易である。
【００３１】
第７の目的は、外部から電気的特性を調整できるトリミング機能を有している。
【００３２】
【課題を解決するための手段】
本発明では、下記に示す手段により上記の目的を達成する。また、各手段は各々独立ではなく、組み合わせて使用することが可能であり、組み合わせることによって、更なる性能の向上及び取扱の便宜を図ることができる。なお、以下の説明においては、磁気素子について説明するが、下記の磁気素子を備えた半導体装置に適用可能であることは勿論である。なお、本願発明に係る磁気素子を備えた装置としては、例えばＤＣ−ＤＣコンバータ等があり、本願発明に係る磁気素子を用いたものであれば、どのような構成のものにも適用可能である。また、磁気素子と他の回路や素子がオンチップで構成されていても良いし、同一のパッケージに内蔵されていても良い。
【００３３】
本発明の第１の手段は、隣接するコイル導体間の溝アスペクト比（コイル導体の幅／コイル導体間の間隔）が１以上であるスパイラル平面コイルに、絶縁体及び磁性体を積層してなることを特徴とする。
【００３４】
本発明の第２の手段は、コイルを構成する導体の導体アスペクト比（コイル導体の幅／コイル導体の高さ）が１以上であることを特徴とする。
【００３５】
本発明の第３の手段は、スパイラル平面コイルを磁性体を挟んで成る積層型の平面インダクタにおいて、磁性体の外形寸法ｗをスパイラル外形寸法ａ0よりも２α（α＝［μs・ｇ・ｔ／２］^1/2；μsは磁性体透磁率、ｔは磁性体厚み、ｇは上下磁性体間の距離）以上大きく設定したことを特徴とする。
【００３６】
本発明の第４の手段は、平面コイルの上面及び下面を磁性体層で挟んだ磁気素子において、前記磁性体層が平面コイルが発生する磁界の方向と直交する方向に一軸磁気異方性を有することを特徴とする。
【００３７】
本発明の第５の手段は、平面コイルを磁性体層で挟んだ構造の磁気素子において、前記平面コイルが、複数個の外部接続端子を有し、かつ、外形寸法の異なる複数の１ターン平面コイルからなり、前記１ターン平面コイルは同一平面上に配置されることを特徴とする。
【００３８】
本発明の第６の手段は、閉磁路を構成する磁性体層が導体層が包囲するように構成され、前記導体層に流れる面電流により前記磁性体層が閉磁路方向に磁化されるように構成したことを特徴とする。
【００３９】
【作用】
本発明の各手段に係る作用を、各手段毎に説明する。
【００４０】
本発明の第１の手段による平面型磁気素子は、コイル抵抗を低減し、その結果、インダクタではＱを、トランスではゲインおよび電圧変動率を改善することができる。
【００４１】
本発明の第２の手段による平面型磁気素子は、コイルを構成する導体の断面積を大きくすることにより許容電流を大きく取ることが可能である。
【００４２】
本発明の第３の手段による平面型磁気素子は、磁性体の外形寸法を大きくすることによって、外部への漏れ磁界を低減することを利用しており、その磁性体の外形寸法の最適設計により、インダクタ外部への漏れ磁束の低減、及び、インダクタンスの増大効果を図っている。
【００４３】
本発明の第４の手段による平面型磁気素子は、磁性体の一軸磁気異方性を有効に活用して、磁気飽和を生じにくくすることにより、直流重畳特性及び高周波特性に優れている。
【００４４】
本発明の第５の手段による平面磁気素子は、複数の外部接続端子を有する構造により、外部回路との電気的接続が極めて容易であり、外部から電気的特性のトリミングが可能であることにより、素子の応用上極めて有用な磁気部品となる。
【００４５】
本発明の第６の手段による平面型磁気素子は、ほぼ完全な内鉄構造となっていることから漏れ磁界が無く、かつ、有効な導体の断面積が大きいことから電流容量が大きくとれる。
【００４６】
【実施例】
以下、本発明を詳細に説明する。ここでは、便宜上、各手段について独立に説明を行なうが、前述したように、各手段を組み合わせて磁気素子を形成することが可能である。材料については、どの手段についてもほぼ同様であることから、この説明の最後にまとめて記載する。
【００４７】
まず、図５から図１１を参照して、第１の手段について説明する。
【００４８】
図５は第１の手段に係る平面インダクタの分解斜視図である。図５では、半導体基板１０上に絶縁体層２０Ａを介して磁性体層３０Ａが配され、その上に絶縁体層２０Ｂを介してスパイラル状のコイル導体からなるスパイラルコイル４０が配されている。そして、その上に絶縁体層２０Ｃ、磁性体層３０Ｂ、保護層５０がこの順で配されている。図６は図５の６−６断面図であり、同一部材には同一番号を付している。
【００４９】
図７は第１の手段に係る平面トランスの分解斜視図である。ここでは、１次コイルと２次コイルの巻数が同一の場合を示している。図７では、半導体基板１０上に絶縁体層２０Ａを介して磁性体層３０Ａが配され、その上に絶縁体層２０Ｂを介してコイル導体からなる１次側スパイラルコイル４０Ａが設けられている。このコイル４０Ａ上に絶縁体層２０Ｃを挟んで配された２次側スパイラルコイル４０Ｂが設けられている。さらに、その上に絶縁体層２０Ｄ、磁性体層３０Ｂ、保護層５０がこの順で配されている。図８は図７の８−８断面図であり、同一部材には同一番号を付している。
【００５０】
なお、図５から図８では、基板としてシリコンなどの半導体を用いた場合を示してあるが、ガラス基板を用いた場合はそれ自体絶縁体であるので、磁性体層３０Ａの下地に絶縁体層２０Ａを設ける必要はない。
【００５１】
第１の手段においては、以上で例示した図５の平面インダクタ及び図７の平面トランスのいずれにおいても、スパイラルコイルを構成するコイル導体間の溝部の溝アスペクト比ｈ／ｂ（ｈはコイル導体の厚さ、ｂはコイル導体間の間隔）が１以上で形成されている。
【００５２】
このように１以上の高い溝アスペクト比ｈ／ｂを有する溝を実現するには、種々の方法が考えられる。１つの方法として、ドライエッチングにより導体をスパイラル状に深溝エッチングした後、空隙部に絶縁体を埋め込む方法が考えられる。他の方法として、ドライエッチングによりコイル導体間の溝部に対応する領域に絶縁体パターンを形成した後、導体を埋め込む方法が考えられる。
【００５３】
前者の方法では、溝部の全体に絶縁体を埋め込む場合と空洞を形成する場合が考えられる。ここでは、溝部の全体に絶縁体を埋め込む場合を示し、溝に空洞を形成する場合については、本発明の第２の手段を説明する時点で述べる。この方法では、平面コイル用の導体を形成し、この導体上にマスク材をコイルパターン状に形成し、ドライエッチング法により露出した導体をエッチングして溝アスペクト比ｈ／ｂが１以上の深い溝を形成する。具体的には、高い指向性を持つイオンビームエッチング法、ＥＣＲプラズマエッチング法、反応性イオンエッチング法などを用いる。この際、マスク材や下地と導体とのエッチング選択比を十分確保して垂直異方性エッチングが実現できるように、適宜方法を選択する。
【００５４】
形成された高い溝アスペクト比ｈ／ｂの溝部を有するコイル導体の上から絶縁体層を形成する際には、溝部を誘電率の低い絶縁体で埋め込み、かつ上部表面を平坦化することが好ましい。絶縁体として、ＳｉＯ₂やＳｉ₃Ｎ₄など無機材料を用いる場合は、ＣＶＤ法、反応性スパッタ法やバイアススパッタ法などのスパッタ法を適宜選択する。また、絶縁体として有機物を用いる場合は、低誘電率であるポリイミド（感光性のものも含む）などが望ましいが、レジストなどを用いてもよい。これらを溶剤とともにスピンコートした後、適当な硬化処理によって絶縁体層を形成する。無機物、有機物にかかわらず、絶縁体をコイル溝の溝部に埋め込んだ後、エッチバック処理によりその上面を平坦にする。
【００５５】
後者の方法では、絶縁体層を形成し、この絶縁体層のコイル溝の溝部に対応する領域の上にレジストパターンを形成し、ドライエッチング法により露出した絶縁体層をエッチングして、溝部に対応する領域にコイルパターン状に絶縁体を残す。次に、レジストを残したまま、スパッタ法、ＣＶＤ法、真空蒸着法などの方法により導体を埋め込み、スパイラルコイルを形成する。導体埋め込み後に、リフトオフ法によって、レジストとともにその上の導体を除去する。
【００５６】
前述したいずれの方法を採用するかは、スパイラル平面コイルのパターンに応じて適宜選択する。
【００５７】
本発明の第１の手段によって作製した磁気素子の効果について説明する。
【００５８】
図９は、平面インダクタを構成する導体の溝アスペクト比ｈ／ｂとコイル抵抗Ｒ及びインダクタンスＬとの関係を示すグラフである。図９では、インダクタンスＬに関して、磁性体の透磁率（μs）と厚み（ｔ）との積μs・ｔをパラメータとし、μs・ｔ＝５０００μｍ又は１０００μｍの場合について示している。図９から明らかなように、インダクタンスＬは溝アスペクト比ｈ／ｂにほとんど依存せず、ほぼ一定である。一方、コイル抵抗は溝アスペクト比ｈ／ｂの増大に伴って急激に減少し、５以上ではほとんど一定になる。
【００５９】
図１０は、平面インダクタを構成する導体の溝アスペクト比ｈ／ｂとＬ／Ｒとの関係を示すものである。Ｌ／ＲはインダクタのＱに比例する量で、Ｑ＝２πｆＬ／Ｒ（ｆは周波数：Ｈｚ）の関係がある。図１０では、磁性体の透磁率（μs）パラメータとし、μs＝１０⁴又は１０³の場合について示している。図１０から明らかなように、Ｌ／Ｒは溝アスペクト比ｈ／ｂの増大に伴って大きくなるが、５以上ではほとんど一定になる。
【００６０】
次表に、溝アスペクト比ｈ／ｂを０．３、０．５、１．０、２．０、又は５．０に設定して作製された平面インダクタについて、５ＭＨｚにおけるＱを示す。次表では、磁性体の透磁率（μs）と厚み（ｔ）との積μs・ｔをパラメータとし、μs・ｔ＝５０００μｍ又は１０００μｍの場合について示している。表１から明らかなように、溝アスペクト比ｈ／ｂが１の場合のＱは０．３の場合の約３．５倍、０．５の場合の約１．５倍である。このように、溝アスペクト比ｈ／ｂを１以上とすることにより、高いＱを実現でき、平面インダクタの性能を大きく改善できる。
【００６１】
【表１】

【００６２】
図１１は、平面トランスを構成する導体の溝アスペクト比ｈ／ｂと平面トランスの１次側コイルのＱ及びトランスゲインＧとの関係を示す。図１１から明らかなように、溝アスペクト比ｈ／ｂを１以上に大きくすることにより、Ｑを大きくでき、その結果トランスゲインＧを大きくできる。
【００６３】
また、磁気素子を形成する場合、その性能を左右する材料の選択が大きな課題となるが、材料の選択については、本説明の最後に記載する。
【００６４】
第２の手段として、導体アスペクト比ｈ／ｄ（ｈはコイル導体の高さ、ｄはコイル導体の幅）を第２の手段に従って設定した例を示す。
【００６５】
図１２Ａは導体アスペクト比ｈ／ｄ及び溝アスペクト比ｈ／ｂを設定した例の分解斜視図を示し、基板１０上に直接平面コイル４０が形成されている。図１２Ｂは図１２Ａの１２Ｂ−１２Ｂ断面図であり、４２はコイル導体を示す。導体は通常の半導体プロセスでの配線形成で使用されるような製法を用いることで形成できる。配線ピッチには自ずと限界がある。ピッチ幅が狭くなるほど小型化が可能であるが、高い導体アスペクト比化は困難になる。従って、所望の特性に応じて最も適当なピッチ、導体アスペクト比ｈ／ｄを決め、製造することが望ましい。高い導体アスペクト比という点で特に数値を決めるものではないが、概ね１以上、すなわち、線高が線幅以上である高い導体アスペクト比ｈ／ｄの導体からなることが好ましく、また、小型化という観点からは、高い溝アスペクト比ｈ／ｂであることが好ましい。数値的には特に限定されるところはないが、マイクロコイルという観点からは、導体幅、溝距離共に１０μｍ以下程度であることが実質上効果を発揮すると考えられる。
【００６６】
さて高い導体アスペクト比ｈ／ｄを有する導体の製造であるが、エッチングにより形成することを考えると、狭く深い溝を刻むことになる。従って選択性の良好な導体膜を使用する必要がある。そのためには導体層としてエッチング容易面が導体形成面に対して平行になるように形成された配向性の結晶膜を用いることが望ましい。もちろん単結晶であればなお良い。
【００６７】
なお、前述の如くの工夫をしても小型化によりインダクタンスが不足することが考えられるが、リアクタンスはωＬ（ωは駆動角周波数）であるため、駆動周波数の高周波数化で補うことができる。近年スイッチング周波数は高周波数化が進んでおり、微小化による低リアクタンスは十分に補うことができる。例えばＭＨｚ程度の高周波数領域ではｎＨ程度の低インダクタンスでもインダクタとしては十分に動作する。
【００６８】
ここで、高い導体アスペクト比ｈ／ｄの導体を接近させると、隣接する溝の対向面積が増大し、距離が近いこととの相乗効果で線間容量が増大する結果を招く。これを利用してＬＣ回路を構成することも可能である。しかしながら一般にはＬＣ発振周波数（カットオフ周波数）が小さくなり、インダクタとしての動作ができなくなり、高周波数化に対応できない可能性があるため、極力線間容量は低減したい。微細化されたコイル導体上には通常の半導体プロセスで使用されるように、例えばＳｉＯ₂のような絶縁体が形成されるが、この絶縁体層２０に代え線間を空洞化し、線間の誘電率を低減することで線間容量を低減することができる。この場合、平面コイル上に絶縁膜を形成する際、線間に空洞ができるような条件で成膜を行なえば良い。従って空洞内は真空に近い状態の場合もあるし、絶縁膜の形成に用いた原料ガスが存在する場合もある。いずれにせよ、通常の固体状絶縁体が存在する場合に比べはるかに低誘電率であり、線間容量は確実に低減される。
【００６９】
この様な空洞の実現方法としては、通常の半導体素子形成プロセスで用いられているＣＶＤ法を応用すればよい。一般の半導体プロセスでは密着性よく、全面にわたってＳｉＯ₂などの絶縁膜を形成するわけであるが、第２の手段の場合はコイル上面での絶縁膜の形成が主体に進み、溝の空間は維持され、結果として空間上部に蓋がなされるような条件を設定すれば良い。具体的には、膜堆積速度が原料ガスの輸送速度で決まるように条件を設定すればよい（供給律速）。この様子を図１３に示す。基板１０上に形成された導体４２から構成されるコイル上面には、直接原料ガス８２が供給されるが、溝の下部では原料ガス８２が到達しにくいため、上面ＳｉＯ₂での膜８０の成長が早く、図１３Ａ→図１３Ｂ→図１３Ｃ→図１３Ｄと順に反応が進み、結果として上記のような空洞７０が形成される。また図１４に示すように、コイル導体４２の上面に対し斜め方向（θ）から絶縁体粒子８４をスパッタする事でも空洞化は実現できる。しかしながら空洞化後の絶縁膜の平坦性を考慮すると、ＣＶＤ法で形成することが望ましい。
【００７０】
空洞化に伴う線間容量の低減の効果を、図１５に示した平行平板コンデンサで近似して説明する。
【００７１】
ｒ（ｍ）×ｔ（ｍ）の平行電極板間６０Ａ、６０Ｂ（距離ｓ0）に、非誘電率εの絶縁体２０を充満したときの容量（Ｃ0）は、
Ｃ0＝ε0・ε・ｔ／ｓ0（Ｆ／ｍ）
（但し、ε0は真空の誘電率）
となる。これに対し平行電極板間の空間に一様に幅（ｓ）の空洞が存在する場合の容量をＣとすると、
Ｃ／Ｃ0＝１／［ｋ（ε−１）＋１］
（但し、ｋは空洞が占める割合（ｓ／ｓ0）を示す）
となる。
【００７２】
ここで、図１６に、絶縁体がＳｉＯ₂（比誘電率約４）のときのＣ／Ｃ0のｋ依存性を示す。溝の空洞の割合をほぼ１／３以下とすれば、容量は絶縁体充満状態に比べ１／２以下になることが分かる。空洞に気体が存在する場合（もしくは真空に近い状態）、絶縁体の種類などでも異なるが、おおむね１／３以上の空洞化が実用的である。
【００７３】
さて、以上のようなコイルを基にインダクタを構成するのであるが、コイルだけではインダクタンスが小さいため、磁芯を構成するようにコイルに近接して磁性体層２０を設けることが望ましい。この場合、漏れ磁界を極力低減するため、コイルの上下面を磁性体で挟む構造とすることが好ましい。この構造を図１７に示す。表面に酸化膜を有するＳｉ基板などの絶縁性の基板１０上に磁性体層３０Ａを形成し、絶縁体層２０Ａを介して平面コイル４０から構成されるコイルを形成し、更にその上に絶縁体層２０Ｂを介して磁性体層３０Ｂを形成する。この構造では磁性体層３０Ａ、３０Ｂが磁気シールドの役割をも果たすことになり、外部への漏れ磁界をほとんどなくすことができる。従って周囲に配置する素子への影響の考慮が最小限度ですむため、トータルとしてみた場合、部品の小型化を実現できる。また場合によっては、磁芯を設けず、空芯コイルとして用いることも可能であり、片側だけに磁性体層を設けたもので用いることも可能である。なお図１８に示した構造では平面コイルを、絶縁体層２０Ｃを介することによって多層化したものを示す。こうすることでターン数を多くすることができので、高インダクタン化が図れる。
【００７４】
なお本発明に係るコイルは図１９Ａに示すようにスパイラル状、図１９Ｂに示すようにミアンダー状など各種形態が考えられる。インダクタンス的にはスパイラルの方が有利である。
【００７５】
また、この場合、導体は通常の半導体で用いられるものに比べかなりの膜厚になるので基板との接合強度が問題となる場合が考えられる。その場合には、図２０に示すように接合層２５としてＣｒなどの薄層を介して基板１０上に導体４２を形成すれば良い。この接合層２５を介する方法は、他の手段である第１、第３、第４及び第５の手段についても、同様のコイル形状であることから、同様に適用できる。また、導体は、所望の特性に応じて最も適当なピッチ、導体アスペクト比ｈ／ｄを決定して製造することが好ましい。小形化という観点からは、隣接する導体間の間隔が導体の幅以下であることがあることが好ましい。これらの寸法は特に限定されないが、実質的な効果を得るためには隣接する導体間の間隔が１０μｍ以下であることが好ましい。これについても、接合層と同様に他の手段に適用できる。
【００７６】
以上の説明は単独のインダクタの場合を主体に説明したが、例えば２個のコイルを組み合わせてマイクロトランスを構成することもできる。この構造の一例を図２１に示す。表面に酸化シリコン膜が形成されたＳｉ基板などの基板１０上に、磁性体層３０Ａ、絶縁体層２０Ａ、平面コイル４０Ａ、絶縁体層２０Ｂ、平面コイル４０Ｂ、絶縁体層２０Ｃ、磁性体層３０Ｂが順次積層されている。例えば、平面コイル４０Ａが一次コイルを構成し、平面コイル４０Ｂが二次コイルを構成することになる。一次コイルと二次コイルは所望の巻線比に設定される。この様な構成では磁性体層３０Ａ、３０Ｂは一次コイルと二次コイルとの積層体を挟むように設けられることが好ましい。また一次コイルと二次コイルとを、コイルの上から見た概念図として示した図２２Ａのように、同一平面上に形成しても良い。同図では一次コイルと二次コイルとが交互に組み合わされ、同一平面上に存在している様子を示している。しかしながら必ずしも交互に組み合わされる必要は無い。また、図２２Ｂに示されるように一次コイルの内側に二次コイルが存在するように構成しても良い。
【００７７】
次に、第３の手段について説明する。
【００７８】
以下に、第３の手段手段を図２３に示したスパイラルコイル４０が１層の場合について説明する。図で、磁性体層３０Ａ及び磁性体層３０Ｂの間に絶縁体層２０Ａ及び２０Ｂを介してスパイラルコイル４０が配置されている。ここでａ0はスパイラルコイル４０の外形の１辺の寸法、ｗは磁性体層３０Ａ及び３０Ｂの一辺の寸法、ｔは磁性体層３０Ａ及び３０Ｂの厚み、ｇは磁性体層３０Ａと３０Ｂとの間の距離である。また図２４には、磁性体層３０Ａ及び３０Ｂの間に絶縁体層２０Ｃを介してスパイラルコイル４０Ａ及び４０Ｂを配しスルーホール導体４２を有した絶縁体層２０Ｃを平面コイル４０Ａと４０Ｂとの間に配したものを示す。ここにおけるａ0、ｗ、ｔ、ｇは図２３の場合と同様の部位の寸法を示している。
【００７９】
第３の手段は、スパイラル型平面コイルを絶縁体を介して上下より磁性体で挟み込む積層型平面インダクタにおいて、上述したようにスパイラル外形寸法と磁性体外形寸法の関係を最適化することにより、
（１）外部への漏洩磁束が少なく磁気シールド効果が高い
（２）インダクタンスの値を増大できる
ことを可能にした。この場合、第３の手段による平面インダクタは、半導体あるいはガラス基板上に前薄膜プロセスで形成しても良いし、その他の絶縁基板（ポリイミドなどの各種高分子材料）上にスパイラルコイルを形成し、これを適当な絶縁フィルムを介して磁性箔でサンドイッチしても良い。
【００８０】
平面インダクタを他の部品と集積化する場合に、漏洩磁束によるノイズや回路の誤動作の問題がある。これは、ハイブリッドＩＣ化の点でも問題になるし、ＬやＣを含んだすべての回路部品をモノリシックに集積化する１チップ化の際には更に大きな問題となる。すなわち、これらの集積回路の場合には、各部品が接近して配置されるために、インダクタの漏れ磁束の影響が一層深刻になるためである。平面インダクタにおいて、この様な漏洩磁束の影響を軽減するために、第３の手段では、磁性体層の外形寸法ｗとスパイラルコイルの外形寸法ａ0の相対関係を最適化した。
【００８１】
図２５ＡからＣは、スパイラルコイル４０の外寸法ａ0に対して磁性体層３０の外形寸法ｗを種々変化させた場合の磁性体層の端部からの漏れ磁束１００の様子を示すもので、ｗをある限度以上大きくすることにより、インダクタ外部への漏洩磁束を劇的に低減できる。ここで、図２５Ａは、ほぼａ0＝ｗとし、図２５ＢからＣは、ｗを順次大きくしたものである。また図２６は、スパイラルコイル・磁性体積層型平面インダクタの磁界分布を描いたものである。この図より、スパイラルコイルの端部よりα（α＝［μs・ｇ・ｔ／２］^1/2；μsは磁性体の透磁率、ｔは磁性体層の厚さ、ｇは上下磁性体層間の距離）の距離だけ離れると磁界の大きさはコイル端部の値の約０．３７倍に小さくなる。すなわち、磁性体層の外形寸法ｗとして、スパイラルコイル外形寸法ａ0よりも２α以上大きくすれば、インダクタ外部への漏洩磁束を劇的に低減できることが分かる。ここではコイル導体４２の幅７０μｍ、コイル導体間の距離１０μｍ、磁性体間ギャップ５μｍ、コイル電流０．１Ａとした。
【００８２】
図２７は、磁性体層の端部（インダクタ端部）から外部へ漏れる磁束の大きさをｗ＝ａ0の時の値を基準にして示したものである。平面インダクタをモノリシックに集積回路内に形成する場合には、僅かな漏れ磁束でも他のデバイスに大きく影響するので、磁性体層の外形寸法ｗとしてａ0＋１０α以上とすることが望ましい。これにより、磁束は外部に殆ど漏れはない。
【００８３】
さて、平面インダクタを設計する際には、インダクタンスをなるべく大きな値としたい。第３の手段のように、磁性体層の外形寸法ｗをスパイラルコイルの外形寸法ａ0よりも２α（αは前述の通り）以上大きくすれば、インダクタンスを有効に高めることができる。図２８は、ｗの大きさを種々変えた場合のインダクタンス値の変化の一例を調べたもので、ｗ≧ａ0＋２αとすることにより、ｗ＝ａ0の場合の１．８倍以上の値が得られることが分かる。
【００８４】
本発明の第４の手段について説明する。なお、以下においては平面インダクタについて説明し、平面トランスについての説明は省略する。ただし、平面トランスの場合は１次側及び２次側の２つのスパイラル平面コイルを積層する以外は、構造的に平面インダクタとほぼ同一であり、第４手段によって得られる効果も類似のものである。
【００８５】
まず、図２９に示すように、角型のスパイラル平面コイル１の両面を絶縁体層２０で挟み、これらの両面を磁性体層３０で挟んだ構造の平面インダクタについて考える。上下の磁性体層３０には、図中矢印で示す方向に一軸磁気異方性が導入されているものとする。
【００８６】
この平面インダクタのスパイラル平面コイル４０にコイル電流を流したとき、磁性体層３上での発生磁界の方向を図３０に破線矢印で示す。Ａの領域では、コイルによる発生磁界の方向と一軸磁気異方性の方向（磁化容易軸の方向）とが一致する。一方、Ｂの領域では、コイルによる発生磁界の方向と一軸磁気異方性の方向とが直交する、すなわち発生磁界の方向と磁化困難軸の方向とが一致する。
【００８７】
図３１に、一軸磁気異方性を有する磁性体の磁化容易軸方向と磁化困難軸方向とで観測されるＢ−Ｈ曲線を示す。磁化容易軸方向では透磁率が非常に高い半面、飽和しやすく、磁化困難軸方向では反対に飽和しにくい。したがって、図３０のＡ領域は飽和しやすいが、Ｂ領域は発生磁界の方向が困難軸の方向であるため飽和しにくい。図３２Ａに示すように、コイルによる発生磁界が大きいと、図３０のＡ領域は飽和して磁束が空間に漏れる。このとき、図３２Ｂに示すように、磁束の大部分は図３０のＢ領域を通る。結局、インダクタンスの大きさは困難軸方向の磁気特性に左右される。
【００８８】
第４の手段においては、磁性体の磁気飽和の問題を解決するために、以下に説明する３つの構造を採用する。第１は、スパイラル平面コイルの両面に、一軸磁気異方性を導入した複数層の磁性体を、隣り合う磁性体で一軸磁気異方性の方向が互いに直交する方向となるように、絶縁体層を介して積層するものである。第２は、スパイラル平面コイルの両面に、それぞれ底辺に平行な方向に一軸磁気異方性が導入された４個の三角形状の磁性体を、これらの頂点が一致するように配置して構成される角型の磁性体層を設けるものである。第３は、スパイラル平面コイルの両面に、コイルの電流方向と平行なストライプ状の凹凸を形成することにより形状一軸磁気異方性が導入された磁性体層を設けるものである。
【００８９】
（１）第１の構造の平面インダクタの概略を図３３に示す。この平面インダクタは、スパイラル平面コイル４０の両面を、絶縁体層２０Ａ、第１層の磁性体層３０Ａ、絶縁体層２０Ｂ、第２層の磁性体層３０Ｂで順次挟んだ構造を有している。ここで、絶縁体層２０については、ドットで示す（図３５も同様）。図３３のように構成した場合、スパイラル平面コイル４０に最も近接している第１層の磁性体層３０ＡでＡ領域に相当する部分は飽和しやすいが、Ａ領域から空間に漏れだした磁束は第２層の磁性体層３０ＢのＢ領域に相当する部分を通過する。結局、磁束は第１層、第２層のいずれの磁性体層においても、磁化困難軸の方向に通過し、磁気飽和が生じにくくなる。
【００９０】
図３４に、図３３の平面インダクタの直流重畳特性の例を実線で及び図２９の平面インダクタの直流重畳特性の例を破線で示す。図３４から明らかなように、磁性体層が２層の場合は、磁性体層が１層の場合と比較して、インダクタンスが倍増し、インダクタンスが低下し始める直流電流も増大する。
【００９１】
なお、図３３ではスパイラル平面コイルの上下の磁性体層が２層ずつの場合について説明したが、図３５に示すように磁性体層を４層ずつ設けるというように磁性体層を更に多層化してもよい。この場合も、スパイラル平面コイル４０に対して奇数層目の磁性体層と偶数層目の磁性体層とで一軸磁気異方性の方向が互いに直交するようにする。
【００９２】
図３３又は図３５に示す平面インダクタは以下のような方法により製造できる。磁性体として３μｍ以上の厚さを有する非晶質合金、結晶質合金、酸化物などの軟磁性薄帯を用いる場合には、各磁性体に一軸磁気異方性を予め導入しておき、一層ごとに一軸磁気異方性の方向が互いに直交するように絶縁体層を介して積層する。
【００９３】
また、蒸着法やスパッタ法などの薄膜プロセスにより磁性体を形成する場合には、静磁場中成膜や成膜後の磁界中熱処理などによって一軸磁気異方性を導入する。この場合、磁性体材料は磁歪が小さいことが好ましいが、応力分布を適当にコントロールできれば、磁歪の比較的大きな材料でも逆磁歪効果を介して一軸磁気異方性を導入できると考えられる。薄膜プロセスによって図３３又は図３５の平面インダクタを製造する場合には、磁性体層と絶縁体層とを交互に形成できるように多元式の成膜装置を用いることが生産性の点で有利である。
【００９４】
（２）第２の構造の平面インダクタの概略を図３６に示す。この平面インダクタは、スパイラル平面コイル４０の両面を、絶縁体層２０及び磁性体層３０で順次挟んだ構造を有し、各磁性体層３０がそれぞれ底辺に平行な方向に一軸磁気異方性が導入された４個の三角形状の磁性体を、これらの頂点が一致するように配置して構成されているものである。図３６の平面インダクタでは、磁性体層３０の全領域においてコイルにより発生する磁界の方向と磁化容易軸の方向とが直交するので、磁気的に飽和しやすい領域は存在しない。
【００９５】
図３７に、図３６の平面インダクタの直流重畳特性の例を実線で、及び図２９の平面インダクタの直流重畳特性の例を破線で示す。図３７から明らかなように、図２９の平面インダクタのインダクタンスは小電流領域では大きいものの、わずかな直流重畳電流の増大によって急激に低下し、その後一定になる。このインダクタンス一定の領域は図２９のＢ領域のみの磁性体が動作しているためである。一方、図３６の平面インダクタでは、インダクタンスが一定の範囲が小電流側から大電流側まで広く、またインダクタンスの値そのものも図１の場合に比べて２倍程度大きい。
【００９６】
図３６の平面インダクタは以下のような方法により製造することができる。３μｍ以上の厚さを有する非晶質合金、結晶質合金、酸化物などの軟磁性薄帯を用いる場合は、薄帯を角型スパイラルコイルの一辺以上の寸法を底辺とする三角形状に切断した後、これらの底辺に平行に磁界を印加した状態で熱処理を行って一軸磁気異方性を付与する。そして、４個の三角形状磁性薄帯を、それぞれ磁化容易軸がコイル導体と平行になるように配置する。
【００９７】
また、蒸着法やスパッタ法などの薄膜プロセスで形成する場合には、三角形状のマスクを用い、静磁場中成膜などによって一軸磁気異方性を付与する。すなわち、Ｂ領域に三角形状のレジストマスクを形成した状態でＡ領域のコイル導体が延びる方向と平行に磁界を印加し、Ａ領域に磁性膜を成膜する。Ａ領域に磁性膜を所定の厚さに形成した後、Ｂ領域のレジストを除去してその上の磁性膜をリフトオフする。次に、Ａ領域にレジストマスクを形成し、Ｂ領域のコイル導体が延びる方向と平行に磁界を印加してＢ領域に磁性膜を成膜する。最後に、前記と同様に、残ったレジストを除去してその上の磁性膜をリフトオフする。
【００９８】
（３）第３の構造の平面インダクタの概略を図３８に示す。この平面インダクタは、スパイラル平面コイル４０の両面を、絶縁体層２０及び磁性体層３０で順次挟んだ構造を有し、磁性体層３０には、平面コイル４０に流れる電流の方向と平行にストライプ状の凹凸が交互に形成されている（詳細形状は、図３９参照）。このストライプ状の凹凸によって、一軸磁気異方性を有することができる。図３８の平面インダクタでも、磁性体層３０の全領域において、コイルにより発生する磁界の方向と磁化容易軸の方向とが直交するので、磁気的に飽和しやすい領域は存在しない。
【００９９】
このように、ストライプ状の凹凸を有する磁性体層を形成する方法としては、フォトリソグラフィー又は機械的加工により下地にストライプ状の凹凸を形成した後、磁性体層を成膜する方法や、磁性体層を成膜した後、フォトリソグラフィー又は機械的加工により磁性体層自体にストライプ状の凹凸を形成する方法が採用できる。
【０１００】
磁性体層の表面を異方的な形状にすると、以下のような機構により形状磁気異方性が誘導される。一般に、強磁性体は複数の磁区で構成されているが、十分薄い膜では磁性膜の上面から下面まで通して磁壁が存在せず、膜厚方向に単磁区の構造が実現することが知られている。磁区内の磁気モーメントは、近距離力である交換相互作用のために、一様な方向と大きさを持ち、外場に対して剛体的に回転するとみなせる。また、薄膜表面の凹凸などにより磁極が出現すると、反磁場及びもれ磁場が発生する。したがって、磁性体薄膜の表面又は界面に異方的な形状を形成して形状磁気異方性を導入すると、膜内の磁気モーメントが影響を受ける。ただし、磁性体層の表面形状は、以下に述べるように一定の条件を満たすことが好ましい。
【０１０１】
図３９に示すように、表面又は界面に互いに平行な帯状の凹凸を持つ磁性薄膜を考える。いま、凸部の帯状の磁性体部分に注目し、ｉ番目の磁性体の存在領域を式（１）のように表す。ここで、ｄは凹部における磁性体の厚さ、Ｌは凸部の幅、Ｗは凹凸の段差、δは凸部間の間隔である。
【０１０２】
【数１】

【０１０３】
これらの式は、Ｙ方向に無限に延びた帯状の凹凸がＸ方向に無限に繰り返している表面構造を意味する。膜の本来の磁気異方性が十分小さい場合、膜全体の形状磁気異方性により、磁化ベクトルＩは膜面に平行となる。ここで、ＩのＸ軸方向の方向余弦をｃｏｓφとおく。ｃｏｓφが０でない場合、帯状の磁性体のＹＺ面に磁化Ｉとｃｏｓφとの積で表される面密度の磁極が生じる。この磁極が発生させる磁場は、（ｘ，ｚ）の関数として解析的に解くことができる。ｉ＝０の磁性体に注目すると、自分自身に及ぼす反磁場Ｈｄ、及び無限に連なる帯状の磁性体から受ける有効磁場Ｈｍは式（２）のように表される。
【０１０４】
【数２】

【０１０５】
ＨｄとＨｍとの静磁エネルギーをφの関数と考え、ｉ＝０の帯状の凸部磁性体の安定状態を考慮すると、φ＝０（Ｉが帯方向に平行）とφ＝π／２（Ｉが帯方向に垂直）との単位体積当たりのエネルギー差密度Ｕｋは、膜厚方向に平均して式（３）のようになる。ただし、Ｕｋの正負は、Ｕｋ＞０のとき帯方向（Ｙ軸）が容易軸となるように定めている。
【０１０６】
【数３】

【０１０７】
このように磁性体の表面に凹凸を形成することにより、磁性体に形状異方性を導入できる。ただし、膜全体で帯方向（Ｙ軸）を安定に容易軸とするには、少なくとも帯状磁性体の中心部分（Ｘ＝０，Ｚ＝０）が容易軸である必要がある。そこで、Ｕｋの式で（Ｘ＝０，Ｙ＝０）に注目し、ｉ＝±１まで考慮すると、Ｕｋの式は式（４）のように表される。
【０１０８】
【数４】

【０１０９】
このＵｋの第１項は常に正であるため、Ｕｋの正負は第２項の正負で決定される。よって、式（５）の不等式を満たすような表面形状であれば、表面の帯状の凹凸が伸びる方向に容易軸を持たせる、すなわち垂直な方向に困難軸を持たせるのに有効である。
【０１１０】
【数５】

【０１１１】
図４０に、Ｗ／Ｌ及びδ／Ｌを種々の値に設定したときの、Ｕｋの式の第２項の変化を示す。図４０からわかるように、例えばδ／Ｌ＝１／１６の場合のように凹凸の段差が浅くなると、異方性の正負が逆転し、帯状の凹凸が伸びる方向に垂直な方向が磁化容易軸になる可能性がある。一例として、Ｗ＝０．５μｍ、Ｌ＝４μｍ、δ＝２μｍ、ｄ＝２μｍとした場合に最隣接（ｉ＝±１）の凸部まで考慮に入れたときのエネルギー差を求めたところ、異方性磁場に換算して８０Ｏｅ以上であった。ただし、磁化の値は１Ｔと仮定した。
【０１１２】
図４１に、図３８の平面インダクタ（実線）及び図２９の平面インダクタ（破線）の直流重畳特性の例を示す。図４１から、図３８の平面インダクタでは、インダクタンスが一定の範囲が小電流側から大電流側まで広い範囲にわたっていることがわかる。
【０１１３】
以上で説明したように、（１）〜（３）の構造を採用すれば、磁性体層の動作が磁化困難軸に固定されるので、磁気飽和が生じにくくなる。また、磁性体の困難軸を利用しているので、磁化過程が回転磁化となり、磁壁移動磁化に比べて、高周波うず電流損を低減でき、周波数特性の改善にも有効である。
【０１１４】
以上は、一軸磁気異方性の導入についてコイル形状を限定して説明したが、次に、スパイラルコイル形状を長方形としたとき及び端子の取り出しを容易にしたときの磁気素子について説明する。
【０１１５】
ここでは、平面磁気素子として平面インダクタを取り上げて具体的に説明する。なお、平面トランスの場合は１次用と２次用の２つを積層する以外は、構造的に平面インダクタと同一であり、第４の手段によって得られる効果は類似のものであるので、ここでは省略する
一軸磁気異方性を有する磁性体の磁化容易軸方向と磁化困難軸方向とで観測されるＢ−Ｈ曲線は、図４２に示すように磁化容易軸では透磁率が非常に高い反面、飽和し易く、磁化困難軸方向では反対に飽和し難い。また、図４２に示す如く磁化容易軸の透磁率は、低周波において高いものの、高周波では急激に低下する。一方、磁化困難軸の透磁率は、低周波においてこそ劣るものの、高周波においては容易軸のそれに比べてはるかに高い値を示す。平面型磁気素子において、磁性体の磁化困難軸のみを用いることができれば、素子の電気特性の向上に大きく貢献するものと考えられる。
【０１１６】
第４の手段のこの方法は、大きく分けて３つの場合が考えられる。よって、ここでは、その場合分けを３つとして順次説明する。
【０１１７】
第１は、スパイラルコイルとして長方形のものを用い、その長軸と磁性体の磁化容易軸が一致するように、磁性体をスパイラルコイルの上面及び下面より絶縁体を介して積層する。このような、第４の手段の第１番目について、図４３に示す。図４３Ａは、平面コイル４０を絶縁体２０で封止した上面及び下面に磁性体層３０を配置した平面図であり、図４３Ｂは図４３Ａの４３Ｂに沿った断面図（４２は導体、１００は磁束を示す）である。ここで、長方形スパイラルコイルの長軸と短軸の比（アスペクト比＝長軸の長さｍ／短軸の長さｎ）はなるべく大きく設定する。アスペクト比ｍ／ｎを十分大きくとれば、磁性体のほとんどの領域において、磁界方向と磁気容易軸とが直交するが、この状態をより完全なものとするために、図４４に示す如く、長方形スパイラルコイルの長軸方向のコイル導体部分にのみ磁性体を形成しても良い。但し、図４４の断面図は、図４３Ａの断面図と同様の形状である（図４５も同様）。
【０１１８】
第２について述べる。第１に述べたような長方形スパイラルコイルを２つ直列接続し、更に２つの長方形スパイラルコイルの長軸方向が一致するように、同一平面上に配置する。更に、長方形スパイラルの長軸と磁性体の磁化容易軸が一致するように、磁性体をコイルの上面及び下面に絶縁体を介して配置する。
【０１１９】
図４５は、２つの長方形スパイラルコイルを長軸方向に並べた場合を示し、図４６Ａ及び図４７Ａは短軸方向に並べた場合を示している。また、図４６Ｂは図４６Ａの４６Ｂに沿った断面図、図４７Ｂも同様である。このように、２つの長方形スパイラルコイルを直列接続することによって、図４３及び図４４の場合に比べて少なくとも２倍以上のインダクタンス値を得ることができる。また、２つの長方形スパイラルコイル間の接続に関し、空中をわたるような配線は必要ない。
【０１２０】
２つの長方形スパイラルを短軸方向に並べる場合のコイル接続方法は２通り考えられる。図４６は、２つの長方形スパイラルコイルの巻方向が逆の場合、図４７は同一の場合である。磁束の通る磁路は、図に示した如く、後者の方が細分される。どちらが優れるかは、種々の条件にも左右されるので適宜選択する。
【０１２１】
なお、図４５、図４６、図４７において、図４３Ａのようにスパイラルコイルの全面にわたって磁性体層３０を形成しても良い。
【０１２２】
第３について述べる。図４４、図４５、図４６、図４７に示す如く、長方形スパイラルコイルの巻始めと巻終わりの部分が露出していることにより、端子の引出しが極めて容易になる。
【０１２３】
以上のように、第４の手段によれば、磁性体の困難軸を有効に利用することができるので、磁化過程が回転磁化によることになり、磁気飽和の影響の軽減のみならず、高周波特性の改善にも有効である。
【０１２４】
図４３、図４４、図４５、図４６及び図４７では、スパイラルコイルの上面及び下面に一枚のみ一軸異方性磁性体を形成させる場合を示したが、一般的には、これらの磁性体を多層化して用いる。
【０１２５】
第４の手段で提案した素子を実現するためには、種々の方法が考えられる。３μｍ以上の厚さを有する非晶質合金、結晶質合金、酸化物などの軟磁性薄帯を用いるときは、一軸磁気異方性を磁界中熱処理などによって予め付与しておき、長方形スパイラルフィルムなどとともに積層する。この時、積層による応力の影響をできるだけ避けるために磁歪の小さな磁性体を選択する。
【０１２６】
また、蒸着法やスパッタ法などの薄膜プロセスで形成する場合は、静磁場中成膜や成膜後の磁界中熱処理などによって一軸磁気異方性を付与する。このときも磁性体材料は磁歪が小さいことが望まれるが、応力分布を適当にコントロールできれば、磁歪値の比較的大きな材料でも逆磁歪効果を介して一軸磁気異方性を導付与することが可能になると考えられる。薄膜プロセスで第４の手段による磁性体構造を実現するには、磁性体と絶縁体を交互に形成する必要があるので、多元式の成膜装置を用いることが生産性の点で有利である。
【０１２７】
さて、第４の手段による平面形磁気素子をトランジスタ、抵抗、キャパシター等の他の素子と集積化する際には、漏れ磁束による回路の誤動作を防ぐため、特に、図４４、図４５、図４６、図４７のときには、コイル導体が露出する部分に、磁気シールド用磁性体を形成する。この一例を図４８Ａ及びＢに示す。ここで、図４８Ａは平面図、図４８Ｂは断面図を示し、部材の番号については、図４３と同様である。
【０１２８】
本発明の第５の手段について説明する。図４９及び図５０は、第５の手段に係る磁気素子を構成する平面コイルを示すものである。
【０１２９】
図４９の平面コイルは、外形がほぼ正方形をなし、外形寸法の異なる複数の１ターン平面コイル４０を同一平面上に配置したものであり、各１ターン平面コイル４０は正方形の１辺に２個の外部接続端子を有する。図５０の平面コイルは、図４９と同様に、外形がほぼ正方形をなし、外形寸法の異なる複数の１ターン平面コイル４０を同一平面上に配置したものであるが、各１ターン平面コイル４０は正方形の対抗する２辺に２個ずつ合計４個の外部接続端子を有する。なお、図４９及び図５０では、外形がほぼ正方形の１ターン平面コイルを示しているが、１ターン平面コイルの外形は特に限定されない。
【０１３０】
このような平面コイルの両面が、図４９及び図５０において破線で表示されている磁性体層３０でサンドイッチされている。磁性体としては、ソフトフェライト、磁性薄帯、磁性薄膜などが用いられる。ただし、フェライト以外の磁性薄帯、磁性薄膜を用いる場合には、平面コイルと磁性体層３０との間に絶縁体層を設ける必要がある。
【０１３１】
第５の手段の平面磁気素子は、平面コイルとしてスパイラルコイルを用いた場合のようにスルーホール導体や端子引き出し用導体を設ける必要がないため、製造プロセスが簡略化される。また、それぞれの１ターン平面コイル４０の外部接続端子は、全て磁性体層３０の外側に設けられるので、外部回路との接続が極めて容易である。
【０１３２】
第５の手段に係る平面磁気素子をインダクタとして使用する場合のインダクタンス調整効果について説明する。以下に述べるように、インダクタンスは、外部接続端子どうしの接続方法の変更、又は外部端子の選択すなわち使用する１ターン平面コイルの選択により調整できる。
【０１３３】
図５１は、図４９の平面磁気素子において、１ターン平面コイル４０の全外部接続端子のうち、最も外側の１個と中央部の１個を除いて、隣接するものどうしを互いに接続したものである。図５１では、隣接するコイル導体に流れる電流の向きが互いに逆になる。したがって、発生する磁界はつづら折れコイルパターンの場合と類似する。
【０１３４】
図５２は、図４９の平面磁気素子において、１ターン平面コイル４０の全外部接続端子のうち、最も外側の１個と中央部の１個を除いて、互いに線対称の位置にあるものどうしを互いに接続した構成を有する。図５２では、隣接するコイル導体に流れる電流の向きが互いに逆になる。したがって、発生する磁界はスパイラルコイルパターンの場合と類似する。
【０１３５】
図５３は、図４９の平面磁気素子において、図５１の接続方法と図５２の接続方法とを併用したものである。図５２では、隣接するコイル導体に流れる電流の向きが互いに逆向きの個所と同じ個所との両者を含む。したがって、発生する磁界はつづら折れ−スパイラル複合型コイルパターンの場合と類似する。
【０１３６】
図５１〜図５３に示す接続方法では、インダクタンスＬの値は、図５２の場合が最も大きく、図５３、図５１の順で小さくなる。このように、第５の手段の平面磁気素子では、外部接続端子どうしの接続方法を変更することにより、インダクタンスを調整できる。なお、外部接続端子の接続方法は、図５１〜図５３に示す方法に限定されず、必要なインダクタンスが得られるように、使用者が適宜選択することができる。
【０１３７】
図５４は、図４９の磁気素子において、外形の異なる１ターン平面コイルの２つの外部接続端子どうしを接続した場合、１個の１ターン平面コイルで得られるインダクタンス値を示すものである。図５４から明らかなように、外形寸法の異なる１ターン平面コイルを選択することにより、種々のインダクタンス値が得られる。また、図５４に示すように１ターン平面コイルを選択するとともに、図５１〜図５３に示す接続方法を種々変更して併用すれば、インダクタンス値を広範囲にかつ細かくトリミングできる。
【０１３８】
次に、第５の手段に係る平面磁気素子をトランスとして用いる場合について説明する。図４９に示すように外部接続端子を設けた場合、図５５〜図５７に示すように複数の平面コイルを２群以上に分け、同一群内の１ターン平面コイルを外部で相互に接続することによりトランスを構成できる。図５５及び図５６は１入力−１出力型、図５７は１入力−２出力型のトランスを示す。なお、２群以上に分割された同一群内の平面コイルの接続方法は、図５５〜図５７で示した方法に限定されない。１次コイル、２次コイル、３次コイル、…を構成する複数の平面コイルの外部接続方法を種々変更することにより、それぞれのコイルのインダクタンスや、コイル間の結合係数を調整できる。このことは、外部からトランスの変圧比や変流比を調整できることを意味する。図５８に、第５の手段に係る平面磁気素子を１入力−１出力型トランスに応用した場合の、外部接続方法による変圧比及び変流比の調整効果を調べた結果を示す。
【０１３９】
以上では、図４９の平面磁気素子における外部接続端子の接続方法を例として、電気的特性の調整効果について説明した。図５０のように外部接続端子を設ければ、端子接続方法のバリエーションが更に広がるので、より細かな調整効果が得られる。ただし、外部接続端子の数が多すぎると、使用者が誤接続するおそれがあるため、図４９又は図５０に示したように、１個の平面コイル当りの外部接続端子数は２〜４個で十分であると考えられる。
【０１４０】
また、外部から電気的特性を調整する必要がなく、かつ大きなインダクタンスを必要とする場合には、コイル導体間間隔を製造プロセスの許すかぎり小さくして、図５２のように外部端子を接続する。一方、インダクタンスは小さくても構わないが、周波数特性を良好にしたい場合には、コイル導体間間隔をできるだけ大きくして、図５１のように外部端子を接続する。同様に、トランスに応用する場合でも、外部から電気的特性を調整する必要がない場合には、コイル導体間間隔をできるだけ小さくする。このように平面コイルを構成すれば、特性固定型平面磁気素子を高性能化できる。
【０１４１】
更に、これらの平面磁気素子を小形化するには、これらを半導体製造プロセスと同様に薄膜プロセスを利用して製造することが好ましい。Ｓｉ、ＧａＡｓなどの半導体基板上に第５の手段の磁気素子を形成することにより、トランジスタなどの能動素子、抵抗、コンデンサなど受動素子とのモノリシック化が可能であり、小形化できる。半導体基板上に磁気素子を形成する場合、能動素子と同一平面でもよいし、能動素子の上部又は下部でもよい。
【０１４２】
図５９は半導体基板１０上に能動素子９０及び磁気素子９２を同一平面上に形成したものである。図６０は半導体基板１０中に能動素子９０を形成し、基板１０上に絶縁体層２０を介して配線層９５を形成し、配線層９５上に絶縁体層２０を介して磁気素子１を形成したものである。図６１は半導体基板１０上に磁気素子１を形成し、磁気素子１上に絶縁体層２０を介して能動素子９０を形成したものである。いずれの素子でも、半導体基板１０、能動素子９０、磁気素子１の間は図示しないコンタクトホールを介して配線により接続されている。第５の手段の例のように、本発明は、どの手段によっても、能動素子及び受動素子が半導体基板上に形成され、平面コイルからなるインダクタ及びトランス等と一体的に素子を構成することができる。このことは、どの手段についても同様に言及できるので、ここでの記載のみにとどめる。
【０１４３】
最後に第６の手段について説明する。図６２Ａに第６の手段にかかる磁気素子の断面図を示す。電流容量の増大を考えた場合、図６２Ａに示すように、コイルを構成する導体４２を面状とし、この面状導体で絶縁体２０を介して配置される磁性体３０を磁化するような構成が挙げられる。この場合、磁化電流が面電流であるため有効な断面積が増大し、許容電流は増大する。図１７に示したのは外鉄構造であるが、図６２Ａに示した構造では、ほぼ完全な内鉄構造が実現でき、この構造でも十分漏れ磁界は少なくすることができる。インダクタンス的には駆動周波数によって異なるが、１ＭＨｚ程度の周波数領域を境にして、低周波領域では図１７に示す構造が有利であり、それ以上の高周波領域では図１８に示す構造が有利とみられる。ただし電流容量的には図６２Ａに示した構造のほうが絶対的に有利である。
【０１４４】
図６２Ａに示した１ターン構造のコイルでの許容電流（Ｉmax）を考えてみる。図６２Ｂに、各部の寸法を表わす記号を示し、部材番号は、図６２Ａと同様である。インダクタンスＬ（Ｈ）は、
Ｌ＝２μs・δ2・ｌｎ（ｄ1／ｄ2）×１０^-7
となり、直流抵抗ＲDC（Ω）は、
ＲDC＝（ρ／πδ1）ｌｎ（ｄ1／ｄ2）
となる。なお、μsは磁性体の比透磁率、ρは比抵抗である。
【０１４５】
導体としてＡｌ（許容電流密度１０⁸（Ａ／ｍ²））を用いたときは、
Ｉmax＝π×１０⁸・ｄ1・ｄ2（Ａ）
となる。これと同形状のものを通常のスパイラルコイルで構成した平面インダクタで実現すると、導体の断面積はかなり小さくなるため、概略オーダーとして２けた以下程度のＩmaxしか得ることができない、
また図６２Ａの構造コイルを、図６３Ａに示したように平面状に複数個形成して直列に接続することで高インダクタンス化が実現できる。さらには、図６３Ｂに示すように、同様の構造を積層してもよい。この場合は単位面積当たりのインダクタンスが大きくなる。
【０１４６】
また図６２Ａに示したような１ターン型のコイルでもトランスを構成することができる。すなわち図６４に示すように磁性体層３０を包囲する導体層４０Ａ、４０Ｂを絶縁体層２０Ｂを介して多層化すれば良い。この場合、所望の巻線比に応じて一次コイルと二次コイルの導体層の積層数を決定すれば良い。
【０１４７】
以上、各手段を個別に述べてきたが、各手段は独立して用いても諸特性を向上することが可能であるが、各手段を適当に組み合わせることにより、更に、特性の向上を図ることが可能であるし、取扱についても操作性の向上が図れる。
【０１４８】
Selection of the Materials
ここで、本発明を実施するために、磁気素子を構成するのに必要な材料（導体４２、磁性体３０、基板１０及び絶縁体２０）について記載する。
【０１４９】
まず、コイル導体４２の材料としては、低抵抗の金属を主体に考える。例えば、Ａｌ及びＡｌ合金、Ｃｕ及びＣｕ合金、Ａｕ及びＡｕ合金、Ａｇ及びＡｇ合金などが代表例として挙げられるが、これらに限定されないことはいうまでもない。また、これらの金属を用いた平面コイルは、許容電流密度が高いほど定格電流を増やせるので、エレクトロマイグレーション、ストレスマイグレーション、サーマルマイグレーションなどによるコイル断線に対する耐性の高い材料を用いることが好ましい。
【０１５０】
磁性体３０も平面インダクタ及びトランスの使用される周波数領域、求められる特性を考慮して適宜選定することができ、高透磁率材料、恒透磁率材料、高磁束密度材料、低損失材料などが挙げられる。例えば、パーマロイ、フェライト、センダスト、各種非晶質磁性合金、或は、単結晶膜などを用いることができる。電力用を考えると、磁束が容易に飽和しないように高磁束密度材料を使用することが望まれる。また単一の磁性体である必要はなく、例えばＦｅＣｏ膜とＳｉＯ₂膜との積層体、人工格子膜，ＦｅＣｏ相とＢ₄Ｃ相との混合相、粒子分散層などでも良い。なお導体上に形成する場合、磁性体が絶縁体である場合は必須ではないが、導電性を有する場合は、導体との間に絶縁体を形成する必要がある。
【０１５１】
また、磁性体飽和の影響を避けるため、平面コイルによる磁化方向と、磁性体の困難軸とを一致させ、磁性体の異方性磁界をコイル電流が形成する磁界より大きくすることが好ましい。具体的には、飽和磁化が高く、適当な値の異方性磁界Ｈkを有する磁性体が好ましい。また、積層などによる応力の影響をできるだけ避けるために、磁歪のなるべく小さな磁性体（例えば、λs＜１０^-6）を選択することが好ましい。
【０１５２】
この場合の、磁性体材料の選択基準を、例えば図６５を参照して説明する。図６５は、コイル導体の巻数と、最大許容電流及び最大許容電流を流したときに発生する磁性体面内磁界の大きさとの関係を調べたものである。なお、コイル導体としてＡｌ−Ｃｕ合金を用い、導体厚さ１０μｍ、導体間間隔３μｍとして、巻数を変化させることによりコイルの外形寸法を変化させ、これに対応して磁性体の外形寸法を変化させている。導体−磁性体間に膜厚１μｍの絶縁体層が形成されている。コイル導体の許容電流密度は５×１０⁸（Ａ／ｍ²）一定である。
【０１５３】
図６５の例では、コイルに許容電流を流したときに発生する磁界の大きさは約２０〜３０Ｏｅである。使用するコイル電流の最大値を、許容電流値の８０％とすれば、最大１６〜２４Ｏｅの磁界が磁性体に加わることになる。したがって、この場合には、一軸磁気異方性が導入された磁性体の異方性磁界Ｈkとして１６〜２４Ｏｅの大きさが必要である。
【０１５４】
なお、磁性体の異方性磁界の大きさは磁気素子の構造パラメータにも依存するので、ここで示した値に限定されない。ただし、磁気飽和の影響を回避するには５Ｏｅ以上の値であることが好ましい。
【０１５５】
基板１０も特に限定されるものではないが、基板上に形成される磁性体叉は導体と絶縁されるように、少なくとも表面が絶縁体であれば良い。しかしながら、微細加工の容易性、１チップ化などを考慮すると、Ｓｉなどの半導体基板を用いることが望ましい。この場合、表面に酸化膜の形成などの手法により、絶縁体化しておく必要がある。
【０１５６】
絶縁体層２０の材料としては、ＳｉＯ₂やＳｉ₃Ｎ₄などの無機物や、ポリイミドなどの有機物が挙げられるが、層間の容量結合を小さくするため、なるべく誘電率の低いものが好ましい。また、上下の磁性体層間の磁気的結合によって、磁性体層に導入された一軸磁気異方性が乱されないように、絶縁体層の膜厚を決定する。適当な絶縁体層の膜厚は使用される磁性体に応じて異なるので、適宜選択する。
【０１５７】
実施例１
第１の手段による実施例を示す。図６に示す磁気素子を下記のような方法で作製し、その性能を確認した。
【０１５８】
シリコン基板の表面を熱酸化して、膜厚１μｍのＳｉＯ₂膜を形成した。このＳｉＯ₂膜上にＲＦスパッタ法により膜厚１μｍのセンダスト膜及び膜厚１μｍのＳｉＯ₂膜を順次形成した。
【０１５９】
このＳｉＯ₂膜上にＤＣマグネトロンスパッタ法によりコイル導体となる膜厚１０μｍのＡｌ−Ｃｕ合金膜を形成した。このＡｌ−Ｃｕ合金膜上にエッチングマスクとなる膜厚１．５μｍのＳｉＯ₂膜を形成した。このＳｉＯ₂膜上にポジ型フォトレジストを塗布した後、フォトエッチングによりライン幅３７μｍ、ライン間隔３μｍのスパイラルコイル状にパターニングした。ＣＦ₄ガスを用いた反応性イオンエッチングにより露出したＳｉＯ₂膜をエッチングしてスパイラルコイル状のＳｉＯ₂マスクを形成した。更に、Ｃｌ₂、ＢＣｌ₃ガスによる低圧マグネトロン反応性イオンエッチングにより、露出したＡｌ−Ｃｕ合金膜をエッチングしてＡｌ−Ｃｕ合金からなるスパイラル状のコイル導体を形成した。このとき、マスクのＳｉＯ₂及び下地ＳｉＯ₂に対するＡｌ−Ｃｕ合金のエッチング選択比は１５であり、垂直異方性エッチングを実現できた。このようにして、外形寸法２ｍｍ、巻数２０、コイル導体幅３７μｍ、導体間間隔３μｍ、導体厚さ１０μｍのスパイラルコイルを形成した。溝アスペクト比は、導体間間隔３μｍ、コイル導体厚さ１０μｍより、３．３である。
【０１６０】
フォトレジストパターン及びＳｉＯ₂マスクを除去した後、バイアススパッタ法によりＳｉＯ₂膜を堆積し、コイル導体間の溝部をＳｉＯ₂膜で埋め込んだ。エッチバック法によりＳｉＯ₂膜上面を平坦化した。このＳｉＯ₂膜上に、１μｍのセンダスト膜を形成し、更にＳｉ₃Ｎ₄膜からなる保護膜を形成して平面インダクタを作製した。
【０１６１】
この平面インダクタをインピーダンスメータにより測定した結果、周波数２ＭＨｚにおいて抵抗分Ｒ＝５．８Ω、インダクタンスＬ＝３．７８μＨ、Ｑ＝８が得られた。
【０１６２】
この平面インダクタを２ＭＨｚスイッチングで動作する降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルとして用いた。このＤＣ−ＤＣコンバータは、入力電圧１０Ｖ、出力電圧５Ｖ、出力電力５００ｍＷのものである。その結果、正常に動作することが確認され、定格負荷時の効率は７０％、平面インダクタによる損失は５８ｍＷ、その他の半導体素子などが１５６ｍＷであった。
【０１６３】
上記の平面インダクタの性能を確認するために、同一のプロセスを用い、コイル導体幅２１μｍ、導体間間隔２０μｍ、導体厚さ４μｍに設定して平面インダクタを形成した。この場合の溝アスペクト比は０．２である。
【０１６４】
この平面インダクタをインピーダンスメータにより測定した結果、周波数２ＭＨｚにおいて抵抗分Ｒ＝１０．３Ω、インダクタンスＬ＝３．７μＨ、Ｑ＝４．５であった。
【０１６５】
この平面インダクタを上記と同一のＤＣ−ＤＣコンバータに組み込んだところ、平面インダクタによる損失が１０３ｍＷとなり、コンバータの効率は６５％に低下した。
【０１６６】
実施例２
実施例１と同様のプロセスを用い、薄膜平面トランスを作製した。１次側コイルは、外形２ｍｍ、巻数２０、導体幅３７μｍ、導体間間隔３μｍ、導体厚さ１０μｍ、溝アスペクト比３．３とした。２次側コイルは、外形２ｍｍ、巻数４０、導体幅１７μｍ、導体間間隔３μｍ、導体厚さ１０μｍ、溝アスペクト比３．３とした。下部及び上部の磁性体間のギャップは２３μｍである。
【０１６７】
この平面トランスをインピーダンスメータにより測定した結果、１次側インダクタンスは３．８μＨ、２次側インダクタンスは１４μＨ、相互インダクタンスは６．８μＨで、結合係数ｋは０．９３と見積もられた。
【０１６８】
この平面トランスの１次側に実効値１Ｖの５００ｋＨｚ正弦波電圧を加えたところ、２次側に実効値１．７Ｖの正弦波電圧が発生した。この平面トランスに２００Ωの純抵抗負荷を接続したところ、無負荷時の端子電圧に対する電圧変動率は約１０％であった。
【０１６９】
この平面トランスを２ＭＨｚスイッチングで動作するフォワード型ＤＣ−ＤＣコンバータに用いて評価した。このＤＣ−ＤＣコンバータは、入力電圧３Ｖ、出力電圧５Ｖ、出力電力１００ｍＷのものである。その結果、定格負荷時のトランスの損失は８８ｍＷであった。
【０１７０】
上記で作製した平面トランスの性能を確認するために、上記と同一のプロセスを用い、薄膜平面トランスを作製した。１次側コイルは、外形２ｍｍ、巻数２０、導体幅２１μｍ、導体間間隔２０μｍ、導体厚さ１０μｍ、溝アスペクト比０．５とした。２次側コイルは、外形２ｍｍ、巻数４０、導体幅１０μｍ、導体間間隔１０μｍ、導体厚さ１０μｍ、溝アスペクト比１．０とした。下部及び上部の磁性体間のギャップは２３μｍである。
【０１７１】
この平面トランスの１次側に実効値１Ｖの５００ｋＨｚ正弦波電圧を加えたところ、２次側に実効値１．３Ｖの正弦波電圧が発生した。２次側電圧が低い原因は、１次側コイル抵抗が高いために１次側電圧降下が大きく、トランスゲインが低下したことによる。
【０１７２】
上記と同様に、この平面トランスに２００Ωの純抵抗負荷を接続したところ、無負荷時の端子電圧に対する電圧変動率は約１８％であった。
【０１７３】
この平面トランスを上記と同一のＤＣ−ＤＣコンバータに用いて評価したところ、定格負荷時のトランスの損失は１５２ｍＷであり、発熱がかなり大きくなり、５０℃もの温度上昇が観察された。
【０１７４】
実施例３
第２の手段による実施例を示す。本実施例は、図１２において、基板１０と導体４２の間に絶縁体層を形成したときの実施例である。
【０１７５】
Ｓｉ基板上にＳｉＯ₂層（厚さ１μｍ）を形成した後、５μｍのＡｌ層をスパッタリング法により形成した（比抵抗２．８×１０^-6Ωｃｍ）。ついでフォトレジスト法でエッチングにより、幅５μｍ（導体アスペクト比１）、ピッチ１０μｍ、ターン数２００のスパイラル状コイル（内径１ｍｍ、外径５ｍｍ）を作成した。コイル抵抗は１２０Ω、インダクタンスは０．１４ｍＨであった。
【０１７６】
これを降圧チョッパー方式の０．１Ｗ級ＤＣ−ＤＣコンバータ（動作周波数３００ｋＨｚ）に組み込んで試験したところ、インダクタとして動作していることが確認された。
【０１７７】
なお、参考のため幅、１０μｍ（導体アスペクト比１／２）、ピッチ１５μｍ、ターン数１３０の同一外形（占有面積同一）のスパイラル状コイルを作成したところ、インダクタンスは０．０５ｍＨであった。
【０１７８】
実施例４
コイルの上下面に、ＳｉＯ₂層（１μｍ厚）を介してＣｏ−Ｓｉ−Ｂ系の非晶質合金（２μｍ厚）層を形成したこと以外は実施例３と同様にしてコイルを形成した。
【０１７９】
インダクタンスは２ｍＨであった。
【０１８０】
実施例５
この実施例は、実施例４のコイルとして２層構造のコイルを用いてトランスを構成した例である。
【０１８１】
第１層のコイルは実施例４のコイルと同様とした。第２層のコイルは、導体厚５μｍ、幅５μｍ（導体アスペクト比１）、ピッチ２０μｍ、ターン数１００のスパイラル状コイルとし、スパイラル中心がほぼ同一となるようにした。
【０１８２】
トランス動作を確認したところ、ターン数比と同一の昇圧比２で動作することが確認された。
【０１８３】
実施例６
実施例３と同様の磁気素子を作製方法を変更したときの実施例を示す。
【０１８４】
Ｓｉ基板上にＳｉＯ₂層（厚さ４μｍ）を形成した後、１０μｍのＡｌ単結晶層をＭＢＥ法により形成した（比抵抗２．６×１０^-6Ωｃｍ）。ついでフォトレジスト法ではエッチングにより、幅５μｍ（導体アスペクト比２）、ピッチ１０μｍ、ターン数２００のスパイラル状コイル（内径１ｍｍ、外径５ｍｍ）を作成した。コイル抵抗は５０Ω、インダクタンスは０．１４ｍＨであった。
【０１８５】
実施例３の場合に比べコイル抵抗の低下により、許容電流が増し、高電力化が可能となる。
【０１８６】
実施例７
実施例３と同様の磁気素子を作製方法を変更したときの実施例を示す。
【０１８７】
Ｓｉ基板上に酸化処理によりＳｉＯ₂層（厚さ１μｍ）を形成した後に、蒸着法により５μｍのＡｌ−Ｓｉ−Ｃｕ合金層を形成した。ついでＣＶＤ法によりＳｉＯ₂層（厚さ１μｍ）を形成した後、レジストパターンを形成し、マグネトロンＲＩＥ装置によりＡｌ合金層を切り、幅２μｍ（導体アスペクト比２．５）、ピッチ３μｍ、ターン数５００の正方形ミアンダー状コイル（内径１ｍｍ、外径４ｍｍ）を作成した。
【０１８８】
ついでモノシラン（ＳｉＯ₄）と亜酸化窒素（Ｎ₂Ｏ）とを原料としたプラズマＣＶＤ法により、コイル上にＳｉＯ₂層を形成した。この原料を用いたプラズマＣＶＤ法は供給律速となる１例であり、本実施例の導体間隔が１μｍと狭く、かつ、導体アスペクト比が２．５と大きいことから、コイルを構成する導体間は空洞化することができた。なおインダクタンスは１．６ｍＨであった。
【０１８９】
この様にコイル形成導体間を空洞化した場合と、導体間にシリコンを充填した場合とでは、線間に生じる容量が大きく異なるため、高周波特性が著しく異なる。本実施例の場合は１０ＭＨｚまでインダクタンスの低下は生じなかったが、線間にシリコンを充填した場合は８００ｋＨｚ程度で急激なインダクタンスの低下が見られた。
【０１９０】
実施例８
第２の手段において、図１３の方法によって、コイル導体間を空洞にした実施例を示す。
【０１９１】
Ｓｉ基板上に熱酸化によりＳｉＯ₂層（厚さ１μｍ）を形成した後、スパッタリング法により１μｍＡｌ層を形成した。ついでＳｉ基板を外気にさらすことで表面を酸化した後、再度スパッタリング法によりＡｌ層を形成する工程を繰り返し、１μｍのＡｌ層間に約３０Åの酸化アルミニウム層が形成された５μｍの導体層を形成した。次に、表面にプラズマＣＶＤ法により酸化シリコン層を形成した後、ドライエッチング法により正方形ミアンダー状コイルを作成した。コイル諸元は、外径５ｍｍ、繰り返し数１０００、線幅２μｍ、導体線間隔０．５μｍである。ついでプラズマＣＶＤ法により酸化シリコン層を形成し、導体線間隔を空洞のまま封じ込めた。
【０１９２】
このＳｉ基板上でコイルの近傍に昇圧チョッパータイプのＤＣ−ＤＣコンバータ回路（昇圧比１．５Ｖ／３Ｖ、出力電流０．２ｍＡ）を作り込み、ワンチップ型のＤＣ−ＤＣコンバータを形成した。サイズは、厚さが０．５ｍｍで１０ｍｍ×５ｍｍであり、回路中のスイッチング素子の駆動周波数は５ＭＨｚである。動作試験の結果、十分に機能していることが確認された。なお駆動周波数５００ｋＨｚではインピーダンス不足で十分な動作が実現できなかった。
【０１９３】
本実施例で得られたワンチップＤＣ−ＤＣコンバータを用いることにより、ポケットベルなどの従来カード化が困難であったものもカード化することができる。図６６に前記１チップＤＣ−ＤＣコンバータを用いたカードタイプのポケットベルの概略図を示す。アンテナ部２１０、動作回路部２２０、圧電ブザーなどの発音部２３０、それと上記１チップ型のＤＣ−ＤＣコンバータ２４０とがカード基体２００上に配置され、カバー部分（図示せず）で覆われ、全体としてカード状のポケットベルが構成される。
【０１９４】
実施例９
第３の手段による実施例を示す。図２３の磁気素子を作製し、その性能を確認した。
【０１９５】
ポリイミドフィルム上に１００μｍの厚さの銅箔を接着した後、湿式化学エッチングによりスパイラルコイル状にパターニングした平面コイルを７μｍ厚のポリイミドフィルムを介して、５μｍ厚のＣｏ系アモルファス合金箔で挟み込み平面インダクタを形成した。この時、スパイラルコイルの外形寸法ａ0は１１ｍｍであった。Ｃｏ系アモルファス合金箔の透磁率は４５００と見積られ、磁性体間ギャップ１１４μｍよりαの値は約１ｍｍとなり、磁性体外系寸法ｗを１５ｍｍ（ａ0＋４αとなる）とした。このようにして形成した平面インダクタに０．１Ａの直流電流を流して、インダクタ近傍の漏れ磁界を高感度ガウスメータで測定したところ、漏れ磁界は検出限界以下であった。
【０１９６】
上記の平面インダクタの漏れ磁界を比較するために、上記と同一の手法で形成した平面インダクタにおいて、磁性体外形寸法ｗとして１２ｍｍを採用し（ａ0＋αとなる）、上記と同様に０．１Ａの直流電流を流してインダクタ近傍の漏れ磁界を測定したところ、約３０ガウスの漏れ磁界が検出された。
【０１９７】
実施例１０
第３の手段による実施例を示す。実施例９の磁気素子において、第４の手段を付加したときの実施例である（図２９参照）。
【０１９８】
半導体基板上に、（１）ＲＦマグネトロンスパッタ法により１μｍ厚Ｃｏ系アモルファス磁性薄膜を形成した後、（２）ＲＦスパッタ法により１μｍ厚絶縁膜（ＳｉＯ₂）を成膜した。（３）その上に、ＤＣマグネトロンスパッタ法によって、厚さ１０μｍのＡｌ−Ｃｕ合金膜を形成した後、マグネトロン方式反応性イオンエッチングにより、スパイラルコイル状にパターンニングして平面コイルを形成した。（４）更に、スパイラル平面コイルの上からバイアススパッタ法によって絶縁膜（ＳｉＯ₂）を埋め込み、平坦化した。（５）その上に、ＲＦマグネトロンスパッタ法により１μｍ厚Ｃｏ系アモルファス磁性薄膜を形成して平面インダクタを構成した。
【０１９９】
この時、試料振動型磁力計にて、Ｃｏ系アモルファス磁性薄膜の透磁率を概略求めたところ、約１０００であった。また、スパイラル平面コイルの外形寸法ａ0は４．５ｍｍであり、磁性体間ギャップ１２μｍよりαは７７μｍと見積られ、磁性体外形寸法ｗとして５ｍｍ（ａ0＋６．５α）を採用した。実施例１と同様に、平面インダクタの近傍で漏れ磁束を計測してみたが、検出限界以下であった。
【０２００】
上記と同一の手法で半導体基板上に平面インダクタを構成したが、磁性体寸法ｗのみ４．６ｍｍ（ａ0＋１．３α）に変更した。この平面インダクタ近傍の漏れ磁界を実施例９と同様に高感度ガウスメータで測定したところ、約５０ガウスの漏れ磁束が検出された。
【０２０１】
実施例１１
実施例９と同じ手法で、種々の磁性体外形寸法を持つ平面インダクタを形成し、ＬＣＲメータによってインダクタンスの値を測定してみたところ、磁性体外形１５ｍｍを有する平面インダクタは１２ｍｍものに比べ、約１．３倍のインダクタンス値９０μＨが得られた。この、インダクタンス増大効果は実施例１０の手法で形成される平面インダクタの場合においても、同様に認められた。
【０２０２】
実施例１２
実施例９で製作された平面インダクタを用いて、ハイブリッドタイプの降圧チョッパーＩＣを構成した。ＩＣには、パワーＭＯＳ−ＦＥＴによるスイッチ素子、整流ダイオード、低電圧制御部などが含まれる。このコンバータは１００ｋＨｚスイッチングで動作し、入力電圧１０Ｖ、出力電圧５Ｖ、出力電力２Ｗのもので、出力制御チョークコイルとして８０μＨ以上のインダクタンスが必要であり、実施例９による平面インダクタはこの値を満足する。実際にこのコンバータＩＣを動作させたところ、平面インダクタはチョークコイルとして正常に動作し、ＦＥＴのスイッチング波形のリンキングも少なく、定格出力時（５Ｖ、０．４Ａ）の出力リップル電圧はピーク値で１０ｍＶ程度で問題ないレベルであった。
【０２０３】
実施例９の性能を比較するために製作された平面インダクタを実施例１２のハイブリッド型ＤＣ−ＤＣコンバータＩＣに組み込んだところ、ＦＥＴのスイッチング波形に大きなリンキングが見られ（平面インダクタの漏れ磁界の影響によるものと思われる）、また、定格出力時（５Ｖ、０．４Ａ）の出力リップル電圧のピーク値は０．１Ｖとなった（インダクタンス値がチョークコイルとして必要な８０μＨを満足せず、リップル抑制が不十分であることによる）。
【０２０４】
実施例１３
第４の手段の実施例を示す。図３３に示す磁気素子を作製し、その性能を確認した。
【０２０５】
厚さ３０μｍのポリイミドフィルム上に厚さ１００μｍの銅箔を接着した後、ウェットエッチングにより導体幅１００μｍ、導体間間隔１００μｍ、巻数２０の角型スパイラル形状にパターニングして平面コイルを形成した。この平面コイル上に厚さ１０μｍのポリイミドフィルムを重ねた。これらの両面を、一軸磁気異方性を導入した厚さ１５μｍのＣｏ系アモルファス磁性薄帯（１層目）で挟んだ。このＣｏ系アモルファス磁性薄帯は、単ロール法を用いて溶湯急冷法により作製したものに、磁界中アニール法によって一軸磁気異方性を導入したものである。この磁性薄帯については、異方性磁界２Ｏｅ、困難軸透磁率５０００、飽和磁束密度１０ｋＧである。これらの両面を厚さ５μｍのポリイミドフィルム、及び一軸磁気異方性を導入した厚さ１５μｍのＣｏ系アモルファス磁性薄帯（２層目）で挟んで、平面インダクタを作製した。なお、１層目と２層目のＣｏ系アモルファス磁性薄帯は、一軸磁気異方性の方向が互いに直交するように積層されている。この平面インダクタの外形寸法１０ｍｍである。
【０２０６】
得られた平面インダクタについてインダクタンスの直流重畳特性を測定した。その結果、インダクタンス値は４００ｍＡまで１２．５μＨでフラットに維持され、５００ｍＡ以上で低下し始めた。
【０２０７】
この平面インダクタを入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルとして用いた。このコンバータは、スイッチング周波数５００ｋＨｚで、負荷電流４００ｍＡまで出力することができ、最大出力電力２Ｗ、効率８０％が得られた。
【０２０８】
急冷後のＣｏ系アモルファス磁性薄帯（参考例１３ａ）をそのまま用いるか、又はＣｏ系アモルファス磁性薄帯に無磁界アニールを施したもの（参考例１３ｂ）を用いた以外は、上記と全く同様な方法により平面インダクタを作製した。前者の透磁率は２０００、後者の透磁率は１００００であり、いずれも明確な磁気異方性は認められなかった。
【０２０９】
これらの平面インダクタの直流重畳特性を測定した。その結果、参考例１３ｂの高透磁率磁性薄帯を用いた平面インダクタでは、上記と比較してインダクタンスが高かったが、インダクタンス一定の直流電流の範囲は２００ｍＡまでであり、直流電流が２５０ｍＡ以上でインダクタンスが急激に低下した。一方、参考例１３ａの低透磁率磁性薄帯を用いた平面インダクタでは、上記と比較してインダクタンスが低く、しかも直流電流が小さい範囲から徐々にインダクタンスが低下した。これらの２つの平面インダクタは、上記と比較して周波数特性も劣っていた。特に、１００ｋＨｚ以上の高周波側で損失が急激に大きくなり、１ＭＨｚでのＱ値は実施例９の場合の１／２以下に低下した。
【０２１０】
これらの平面インダクタを、上記と同一のＤＣ−ＤＣコンバータの出力側チョークコイルとして用いたが、上記と比較して直流重畳特性が劣っているため、最大負荷電流は２００ｍＡ程度に制限された。このため、最大出力電力は上記に比べて半減し、効率も７０％程度であった。
【０２１１】
実施例１４
実施例１３における巻数２０のスパイラル平面コイルを１次側とし、この１次側スパイラル平面コイル上に絶縁体層を介して巻数１０の２次側スパイラル平面コイルを形成した以外は、実施例１３と同様な方法により平面トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１３の平面インダクタとほぼ同等であった。
【０２１２】
この平面トランスを入力電圧１２Ｖ、出力電圧５Ｖのフォワード型ＤＣ−ＤＣコンバータのトランスに適用し、実施例１３の平面インダクタを出力側チョークコイルに用いた。このコンバータは、スイッチング周波数５００ｋＨｚで、実施例１３で適用したＤＣ−ＤＣコンバータと同等の定格出力を得ることができた。この結果、絶縁型ＤＣ−ＤＣコンバータの小形化が実現できた。
【０２１３】
磁性体として参考例１３ａ又は参考例１３ｂの磁性体を用いた以外は、上記と全く同一構造の平面トランスを作製した。１次側インダクタンスの直流重畳特性は、参考例１３ａ、ｂの平面インダクタとほぼ同等であった。
【０２１４】
この平面トランスを上記と同一のフォワード型ＤＣ−ＤＣコンバータのトランスに適用した。しかし、トランスの磁気飽和のために、正常な電力変換がなされず、コンバータとしての動作が確認できなかった。
【０２１５】
実施例１５
第４の手段において、図３５の磁気素子を作製したときの実施例を示す。
【０２１６】
シリコン基板の表面を熱酸化して膜厚１μｍのＳｉＯ₂膜を形成した。次に、ＲＦマグネトロンスパッタ装置を用い、１００Ｏｅの磁界中で、ＳｉＯ₂膜上に膜厚１μｍのＣｏＺｒＮｂアモルファス磁性薄膜を成膜し、約５Ｏｅの異方性磁界を有する一軸磁気異方性を導入した。この磁性薄膜上に、プラズマＣＶＤ法又はＲＦスパッタ法により膜厚５００ｎｍのＳｉＯ₂膜を堆積した。同様にして、磁性薄膜の形成及びＳｉＯ₂膜の形成を繰り返して、合計４周期の磁性体層／絶縁体層の多層膜を形成した。なお、最上部のＳｉＯ₂膜の膜厚は１μｍとした。この際、隣り合う磁性体層どうしで、一軸磁気異方性の方向が互いに直交するように、成膜時に磁界の方向を変化させた。
【０２１７】
次に、ＤＣマグネトロンスパッタ装置又は高真空蒸着装置を用いて、ＳｉＯ₂膜上に膜厚１０μｍのＡｌ−０．５％Ｃｕ層を形成した。このＡｌ−０．５％Ｃｕ層上に、膜厚１．５μｍのＳｉＯ₂膜を堆積した。このＳｉＯ₂膜上にポジティブタイプのフォトレジストをスピンコートし、フォトリソグラフィーによりスパイラルコイル状にパターニングした。レジストのコイルパターンをマスクとして、ＣＦ₄ガスを用いた反応性イオンエッチングによりＳｉＯ₂膜をエッチングし、更にＣｌ₂ガス及びＢＣｌ₃ガスを用いた反応性イオンエッチングによりＡｌ−０．５％Ｃｕ層をエッチングして導体幅１００μｍ、導体間間隔５μｍ、巻数２０のスパイラル平面コイルを形成した。コイル導体間の溝部を埋め込むために、ポリイミドの前駆体であるポリアミック酸溶液を１５μｍの厚さにスピンコートし、３５０℃で熱硬化してポリイミド化した。ＣＦ₄ガス及びＯ₂ガスを用いた反応性イオンエッチングによりコイル導体の上面から１μｍの厚さになるまでポリイミド膜表面をエッチバックした。
【０２１８】
比較例として、上記と同様にして、磁性薄膜の形成及びＳｉＯ₂膜の形成を繰り返して、合計４周期の磁性体層／絶縁体層の多層膜を形成した。この際にも、隣り合う磁性体層どうしで、一軸磁気異方性の方向が互いに直交するように、成膜時に磁界の方向を変化させた。
【０２１９】
これらの工程の間に、下部の磁性体層は昇温及び降温過程を経るが、磁性体の耐熱性は良好であり、磁性膜形成直後と素子形成後で磁気特性はほとんど変わらず、磁気特性に対する熱の影響は極めて軽微であった。
【０２２０】
得られた薄膜型インダクタの電気的特性を評価したところ、インダクタンスＬ＝２μＨ、品質係数Ｑ＝１５（５ＭＨｚ）であった。また、その直流重畳特性を測定したところ、インダクタンスは直流重畳電流が１５０ｍＡまでフラットであり、２００ｍＡ以上で低下した。
【０２２１】
この薄膜型インダクタを、入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルとして用いた。このコンバータはスイッチング周波数４ＭＨｚで負荷電流１５０ｍＡまで出力することができ、最大出力電力０．７５Ｗ、効率７０％が得られた。
【０２２２】
なお、コイル導体の溝部を埋め込むための絶縁体層として、前述したポリイミドを用いる代わりに、ＣＶＤ法又はバイアススパッタ法によるＳｉＯ₂膜を用いても、ほぼ同様な電気的特性が得られた。
【０２２３】
無磁界中でＣｏＺｒＮｂアモルファス磁性薄膜を成膜した以外は、上記と同様な方法で薄膜型インダクタを作製した。磁性膜の透磁率は１００００であり、明確な磁気異方性が認められなかった。
【０２２４】
この薄膜型インダクタは、上記のものと比較して、インダクタンス値は５倍程度の大きさであったが、インダクタンス一定の直流電流の範囲は１０ｍＡ程度と極めて狭く、２０ｍＡ以上の直流電流を重畳するとインダクタンス値が急激に低下した。
【０２２５】
この薄膜型インダクタを上記と同一のＤＣ−ＤＣコンバータの出力側チョークコイルに適用したが、上記と比較して直流重畳特性が劣っているため、最大負荷電流は１０ｍＡ程度に制限された。このため、最大出力電力は上記に比べて１／１０以下に低下した。
【０２２６】
実施例１６
実施例１５における巻数２０のスパイラル平面コイルを１次側とし、この１次側スパイラル平面コイル上に膜厚２μｍのポリイミド層を介して巻数１０の２次側スパイラル平面コイルを形成した以外は、実施例１５と同様な方法により平面トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１５の平面インダクタとほぼ同等であった。
【０２２７】
この平面トランスを入力電圧１２Ｖ、出力電圧５Ｖのフライバック型ＤＣ−ＤＣコンバータのトランスに適用し、実施例１５の薄膜型インダクタを出力側チョークコイルに用いた。このコンバータは、実施例１５で適用したＤＣ−ＤＣコンバータと同等の定格出力を得ることができた。磁気部品を全て薄膜化したことにより、絶縁型ＤＣ−ＤＣコンバータの大幅な小形軽量化が実現できた。
【０２２８】
実施例１５の比較例と同様に無磁界中でＣｏＺｒＮｂアモルファス磁性薄膜を成膜した以外は、実施例１６と同様な方法で薄膜型トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１５の比較例の薄膜型トランスとほぼ同等であった。
【０２２９】
この薄膜型トランスを上記と同一のＤＣ−ＤＣコンバータのトランスに適用したが、トランスの飽和のためにスイッチング用パワーＭＯＳＦＥＴに過大なピーク電流が流れ、素子が破壊した。
【０２３０】
実施例１７
第４の手段において、図３６の磁気素子を作製したときの実施例を示す。
【０２３１】
厚さ３０μｍのポリイミドフィルム上に厚さ１００μｍの銅箔を接着した後、ウェットエッチングにより導体幅１００μｍ、導体間隔１００μｍ、巻数２０の角型スパイラル状にパターニングして平面コイルを形成した。この平面コイル上に１０μｍ厚のポリイミドフィルムを積層した。
【０２３２】
次に、単ロール法を用いた溶湯急冷法で作製された１５μｍ厚のＣｏ系アモルファス磁性合金薄帯を底辺１２ｍｍ、高さ６ｍｍの二等辺三角形状に切断した薄帯を４個用意した。これら４個の三角形状アモルファス薄帯を三角形の底辺に平行な２００Ｏｅの磁界中で熱処理して、底辺に平行に磁化容易軸を持つ一軸磁気異方性を付与した。これらのアモルファス薄帯については、異方性磁界２Ｏｅ、困難軸保磁力０．０１Ｏｅ、困難軸透磁率５０００、飽和磁束密度１０ｋＧであった。平面コイルの両面を、ポリイミドフィルムを介して、磁化容易軸がスパイラルコイルのコイル導体に平行になるように４個の三角形状アモルファス薄帯を頂点が一致するように配置して構成される角型の磁性体層で挟み込んで、平面インダクタを形成した。この平面インダクタの外形寸法は１２ｍｍである。
【０２３３】
この平面インダクタのインダクタンスの直流重畳特性を測定したところ、インダクタンス値は直流電流２００ｍＡまで１２．５μＨでフラットに維持され、２５０ｍＡ以上で低下し始めた。
【０２３４】
この平面インダクタを入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルに適用した。このコンバータは、スイッチング周波数５００ｋＨｚで、負荷電流２００ｍＡまで出力することができ、最大出力電力１Ｗ、効率８０％が得られた。
【０２３５】
急冷後のＣｏ系アモルファス磁性薄帯（参考例１７ａ）をそのまま用いるか、又はＣｏ系アモルファス磁性薄帯に無磁界アニールを施したもの（参考例１７ｂ）を用いた以外は、上記と全く同様な方法により平面インダクタを作製した。前者の透磁率は２０００、後者の透磁率は１００００であり、いずれも明確な磁気異方性は認められなかった。これらの平面インダクタの直流重畳特性を測定した。その結果、参考例１７ｂの高透磁率磁性薄帯を用いた平面インダクタでは、上記と比較してインダクタンスが高かったが、インダクタンス一定の直流電流の範囲は１００ｍＡまでであり、直流電流が１２０ｍＡ以上でインダクタンスが急激に低下した。一方、参考例１７ａの低透磁率磁性薄帯を用いた平面インダクタでは、上記と比較してインダクタンスが低く、しかも直流電流が小さい範囲から徐々にインダクタンスが低下した。これらの２つの平面インダクタは、上記と比較して周波数特性も劣っていた。特に、１００ｋＨｚ以上の高周波側で損失が急激に大きくなり、１ＭＨｚでのＱ値は実施例１３の場合の１／２以下に低下した。
【０２３６】
これらの平面インダクタを、上記と同一のＤＣ−ＤＣコンバータの出力側チョークコイルとして用いたが、上記と比較して直流重畳特性が劣っているため、最大負荷電流は１００ｍＡ程度に制限された。このため、最大出力電力は上記に比べて半減し、効率も７０％程度であった。
【０２３７】
実施例１８
実施例１３における巻数２０のスパイラル平面コイルを１次側とし、この１次側スパイラル平面コイル上に絶縁体層を介して巻数１０の２次側スパイラル平面コイルを形成した以外は、実施例１７と同様な方法により平面トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例５の平面インダクタとほぼ同等であった。
【０２３８】
この平面トランスを入力電圧１２Ｖ、出力電圧５Ｖのフォワード型ＤＣ−ＤＣコンバータのトランスに適用し、実施例５の平面インダクタを出力側チョークコイルに用いた。このコンバータは、スイッチング周波数５００ｋＨｚで、実施例１７で適用したＤＣ−ＤＣコンバータと同等の定格出力を得ることができた。この結果、絶縁型ＤＣ−ＤＣコンバータの小形化が実現できた。
【０２３９】
磁性体として参考例１７ａ又は参考例１７ｂの磁性体を用いた以外は、実施例１７と全く同一構造の平面トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１７の平面インダクタとほぼ同等であった。（実施例１８’）この平面トランスを実施例１８と同一のフォワード型ＤＣ−ＤＣコンバータのトランスに適用した。しかし、トランスの磁気飽和のために、正常な電力変換がなされず、コンバータとしての動作が確認できなかった。
【０２４０】
実施例１９
第４の手段において、図３６の磁気素子を作製したときの実施例を示す。
【０２４１】
シリコン基板の表面を熱酸化して膜厚１μｍのＳｉＯ₂膜を形成した。このＳｉＯ₂膜上にネガティブタイプのフォトレジストをスピンコートした後、フォトリソグラフィーによって、底辺５ｍｍ、高さ２．５ｍｍの２つの二等辺三角形の頂点が接したパターンのＳｉＯ₂膜が露出するようにレジストパターンを形成した。ＲＦマグネトロンスパッタ装置を用い、露出したＳｉＯ₂膜の底辺に平行な１００Ｏｅの磁界中で、膜厚１μｍのＣｏＺｒＮｂアモルファス磁性薄膜を成膜して、約５Ｏｅの異方性磁界を有する一軸磁気異方性を導入した。レジストパターンを溶剤で除去し、レジスト上の磁性薄膜をリフトオフした。
【０２４２】
再びフォトレジストをスピンコートし、フォトリソグラフィーによって、成膜ずみの磁性薄膜パターンに直交する底辺５ｍｍ、高さ２．５ｍｍの２つの二等辺三角形の頂点が接したパターンのＳｉＯ₂膜が露出するようにレジストパターンを形成した。このとき成膜ずみの磁性薄膜パターンはレジストパターンによって覆われている。ＲＦマグネトロンスパッタ装置を用い、露出したＳｉＯ₂膜の底辺に平行な１００Ｏｅの磁界中で、膜厚１μｍのＣｏＺｒＮｂアモルファス磁性薄膜を成膜して、約５Ｏｅの異方性磁界を有する一軸磁気異方性を導入した。レジストパターンを溶剤で除去し、レジスト上の磁性薄膜をリフトオフした。
【０２４３】
このようにして形成された磁性薄膜は、５ｍｍ角の正方形パターンを有し、磁化容易軸はそれぞれの辺に平行になっている。
【０２４４】
この磁性薄膜の上に、プラズマＣＶＤ又はＲＦスパッタ法によって膜厚１μｍのＳｉＯ₂膜を堆積し、ＤＣマグネトロンスパッタ又は高真空蒸着装置を用いて膜厚１０μｍのＡｌ−０．５％Ｃｕ層を形成し、更に膜厚１．５μｍのＳｉＯ₂膜を形成した。このＳｉＯ₂膜上に、ポジティブタイプのフォトレジストをスピンコートし、フォトリソグラフィーにより角型スパイラルコイル状にパターニングした。このとき、角型スパイラルコイルの各辺と下部の磁性薄膜の各辺とを一致させた。角型スパイラルコイル状のレジストパターンをマスクとしてＣＦ₄ガスを用いた反応性イオンエッチングによりＳｉＯ₂膜をパターニングし、更にＳｉＯ₂膜のパターンをマスクとしてＣｌ₂及びＢＣｌ₃ガスを用いた反応性イオンエッチングによりＡｌ−０．５％Ｃｕ層をパターニングして、導体幅１００μｍ、導体間間隔５μｍ、巻数２０のスパイラル平面コイルを形成した。コイル導体間の溝部を埋め込むために、ポリイミドの前駆体であるポリアミック酸溶液を１５μｍの厚さにスピンコートし、３５０℃で熱硬化してポリイミド化した。ＣＦ₄ガス及びＯ₂ガスを用いた反応性イオンエッチングによりコイル導体の上面から１μｍの厚さになるまでポリイミド膜表面をエッチバックした。
【０２４５】
次いで、前述した下部磁性体層の形成と同じ方法で、上部にも一軸磁気異方性を導入したＣｏＺｒＮｂアモルファス磁性薄膜を形成して薄膜型インダクタを製造した。これらの工程の間に、下部の磁性体層は昇温及び降温過程を経るが、磁性体の耐熱性は良好であり、磁性膜形成直後と素子形成後で磁気特性はほとんど変わらず、磁気特性に対する熱の影響は極めて軽微であった。
【０２４６】
この薄膜型インダクタの電気的特性を評価したところ、インダクタンスＬ＝２μＨ、品質係数Ｑ＝１５（５ＭＨｚ）であった。また、直流重畳特性を測定したところ、インダクタンスは直流電流８０ｍＡまでフラットで、１００ｍＡ以上で低下した。
【０２４７】
なお、コイル導体の溝部を埋め込むための絶縁体として、前述したポリイミドを用いる代わりに、ＣＶＤ法又はバイアススパッタ法によるＳｉＯ₂膜を用いても、ほぼ同様な電気的特性が得られた。
【０２４８】
この薄膜型インダクタを、入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルとして用いた。このコンバータはスイッチング周波数４ＭＨｚで、負荷電流８０ｍＡまで出力することができ、最大出力電力０．４Ｗ、効率７０％が得られた。
【０２４９】
無磁界中でＣｏＺｒＮｂアモルファス磁性薄膜を成膜した以外は、実施例１５と同様な方法で薄膜型インダクタを作製した。磁性膜の透磁率は１００００であり、明確な磁気異方性が認められなかった。
【０２５０】
この薄膜型インダクタは、上記のものと比較して、インダクタンス値は５倍程度の大きさであったが、インダクタンス一定の直流電流の範囲は８ｍＡ程度と極めて狭く、１０ｍＡ以上の直流電流を重畳するとインダクタンス値が急激に低下した。
【０２５１】
この薄膜型インダクタを上記と同一のＤＣ−ＤＣコンバータの出力側チョークコイルに適用したが、上記と比較して直流重畳特性が劣っているため、最大負荷電流は８ｍＡ程度に制限された。このため、最大出力電力は上記に比べて１／１０以下に低下した。
【０２５２】
実施例２０
実施例１９における巻数２０のスパイラル平面コイルを１次側とし、この１次側スパイラル平面コイル上に膜厚２μｍのポリイミド層を介して巻数１０の２次側スパイラル平面コイルを形成した以外は、実施例１９と同様な方法により薄膜型平面トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１９の平面インダクタとほぼ同等であった。
【０２５３】
この平面トランスを入力電圧１２Ｖ、出力電圧５Ｖのフライバック型ＤＣ−ＤＣコンバータのトランスに適用し、実施例１９の薄膜型インダクタを出力側チョークコイルに用いた。このコンバータは、実施例１９で適用したＤＣ−ＤＣコンバータと同等の定格出力を得ることができた。磁気部品を全て薄膜化したことにより、絶縁型ＤＣ−ＤＣコンバータの大幅な小形軽量化が実現できた。
【０２５４】
実施例１９の比較例と同様に無磁界中でＣｏＺｒＮｂアモルファス磁性薄膜を成膜した以外は、上記と同様な方法で薄膜型トランスを作製した。１次側インダクタンスの直流重畳特性は、実施例１９の薄膜型トランスとほぼ同等であった。
【０２５５】
この薄膜型トランスを上記と同一のＤＣ−ＤＣコンバータのトランスに適用したが、トランスの飽和のためにスイッチング用パワーＭＯＳＦＥＴに過大なピーク電流が流れ、素子が破壊した。
【０２５６】
実施例２１
第４の手段において、図３８に磁気素子を作製したときの実施例を示す。
【０２５７】
Ｓｉ基板の表面を熱酸化して膜厚１μｍのＳｉＯ₂膜を形成した。ＳｉＯ₂膜上にポジティブタイプのフォトレジストをスピンコートして、フォトリソグラフィーにより同心コイル状にパターニングした。このレジストパターンをマスクとして、ＣＦ₄ガスを用いた反応性イオンエッチングにより、凸部幅δ＝２μｍ、凹部幅Ｌ＝４μｍ、凹凸の段差Ｗ＝０．５μｍのＳｉＯ₂膜パターンを形成した。レジストを除去した後、ＲＦマグネトロンスパッタリング装置により、膜厚２μｍのＣｏＺｒＮｂアモルファス磁性薄膜を形成した。なお、成膜時には磁場を印加せず、基板を回転させることにより形状異方性以外の異方性が導入されるのを防止した。なお、同一のスパッタリング条件で、平滑な熱酸化ＳｉＯ₂上にＣｏＺｒＮｂアモルファス磁性薄膜を成膜したところ、回転中心付近では磁気異方性がほとんど認められない。この素子を作製する際にも、回転中心付近に磁性薄膜を成膜している。この磁性薄膜が片面に凹凸を有する下面の磁性体層として用いられる。
【０２５８】
ＣｏＺｒＮｂアモルファス磁性薄膜上に、プラズマＣＶＤ法又はＲＦスパッタ法により膜厚５００ｎｍのＳｉＯ₂膜を堆積し、ＤＣマグネトロンスパッタ装置又は高真空蒸着装置を用いて膜厚１０μｍのＡｌ−０．５％Ｃｕ層を形成し、更に膜厚１．５μｍのＳｉＯ₂膜を形成した。ＳｉＯ₂膜上にポジティブタイプのフォトレジストをスピンコートして、フォトリソグラフィーによりスパイラルコイル状にパターニングした。このレジストパターンをマスクとしてＣＦ₄ガスを用いた反応性イオンエッチングによりＳｉＯ₂膜をエッチングし、更にＳｉＯ₂膜パターンをマスクとしてＣｌ₂ガス及びＢＣｌ₃ガスを用いた反応性イオンエッチングによりＡｌ−０．５％Ｃｕ層をエッチングして、導体幅１００μｍ、導体間間隔５μｍ、巻数２０のスパイラル平面コイルを形成した。コイル導体間の溝部を埋め込むために、ポリイミドの前駆体であるポリアミック酸溶液を１５μｍの厚さにスピンコートし、３５０℃で熱硬化してポリイミド化した。ＣＦ₄ガス及びＯ₂ガスを用いた反応性イオンエッチングによりコイル導体の上面から１μｍの厚さになるまでポリイミド膜表面をエッチバックした。
【０２５９】
ポリイミド膜上に、ＲＦマグネトロンスパッタリング装置により、膜厚２．５μｍのＣｏＺｒＮｂアモルファス磁性薄膜を形成した。このＣｏＺｒＮｂアモルファス磁性薄膜上に、ポジティブタイプのフォトレジストをスピンコートして、フォトリソグラフィーにより同心コイル状にパターニングした。このレジストパターンをマスクとして、Ｃｌ₂ガス及びＢＣｌ₃ガスを用いた反応性イオンエッチングによりＣｏＺｒＮｂアモルファス磁性薄膜をパターニングし、凸部幅δ＝２μｍ、凹部幅Ｌ＝４μｍ、凹凸の段差Ｗ＝０．５μｍのパターンを形成した。この磁性薄膜が上部の磁性体層として用いられる。
【０２６０】
これらの工程の間に、下部の磁性体層は昇温及び降温過程を経るが、磁性体の耐熱性は良好であり、磁性膜形成直後と素子形成後で磁気特性はほとんど変わらず、磁気特性に対する熱の影響は極めて軽微であった。
【０２６１】
以上のようにして形成された上部及び下部のＣｏＺｒＮｂアモルファス磁性薄膜の表面又は界面に設けられた帯状の凹凸は、前述した［数５］の不等式を満たしている。
【０２６２】
この薄膜型インダクタの電気的特性を評価したところ、インダクタンスＬ＝０．８μＨ、品質係数Ｑ＝７（５ＭＨｚ）であった。また、直流重畳特性を測定したところ、インダクタンスは直流電流３００ｍＡまでフラットで、３５０ｍＡ以上で低下した。
【０２６３】
なお、下部磁性体層の下地のＳｉＯ₂膜及び上部磁性体層のパターニングは、フォトリソグラフィーに限らず、微細な切削による機械的加工で行ってもよい。本実施例では磁性体層の片面にのみ凹凸を形成しているが、両面に凹凸を形成してもよい。
【０２６４】
また、磁性体層としてソフトフェライトのように絶縁性の磁性体を用いた場合には、平面コイルに直接磁性体層を積層することができるので、溝部を有するコイル導体自体を磁性体層に凹凸を与えるための下地として利用することもできる。
【０２６５】
更に、コイル導体の溝部を埋め込むための絶縁体として、前述したポリイミドを用いる代わりに、ＣＶＤ法又はバイアススパッタ法によるＳｉＯ₂膜を用いても、ほぼ同様な電気的特性が得られた。
【０２６６】
下部のＳｉＯ₂膜のパターニング及び上部のＣｏＺｒＮｂ層のパターニングを行わず、上下の磁性体層を平滑なまま用いた以外は実施例２１と同様な方法により薄膜型インダクタを作製した（実施例２１ａ）。
【０２６７】
下部のＳｉＯ₂膜を凸部幅δ＝２μｍ、凹部幅Ｌ＝２０μｍ、凹凸の段差Ｗ＝１μｍにパターニングし、上部のＣｏＺｒＮｂ層を凸部幅Ｌ＝２０μｍ、凹部幅δ＝２μｍ、凹凸の段差Ｗ＝１μｍにパターニングした以外は実施例２１と同様な方法により薄膜型インダクタを作製した（実施例２１ｂ）。この場合、磁性体層の帯状の凹凸は前述した［数５］の不等式を満足しない。
【０２６８】
実施例２１ａ及び実施例２１ｂの薄膜型インダクタの特性を評価したところ、インダクタンス値は実施例２１の薄膜型インダクタと比較して８倍程度の大きさであったが、２０ｍＡ以上の直流電流を重畳するとインダクタンス値は急激に低下した。
【０２６９】
実施例２２
第４の手段において、図４３の磁気素子を作製した実施例を示す。
【０２７０】
厚さ３０μｍのポリイミドフィルム上に厚さ１００μｍの銅箔を接着した後、ウェットエッチングによって導体幅１００μｍ、導体間隔１００μｍの長方形スパイラル状にパターンニングして平面コイルを形成した。更に、困難軸透磁率５０００、飽和磁束密度１０ｋＧを有する１５μｍの一軸異方性Ｃｏ系アモルファス磁性箔を二層を用い、１０μｍポリイミドフィルムを介して上下より平面コイルを挟み込んで平面インダクタを形成した。ここで用いているＣｏ系アモルファス磁性箔は、単ロールを用いた溶湯急冷法で作製したものであり、磁界中アニール法によって一軸磁気異方性を付与してあり、異方性磁界は２０ｅであった。本平面インダクタの一軸異方性アモルファス合金箔の一層目と二層目は５μｍ厚ポリイミドフィルムを層間絶縁に用いて積層してある。また、このインダクタの外形寸法は５×２０ｍｍ、平面コイルのスパイラル巻数は２０である。
【０２７１】
このようにして、製作したところ、インダクタンス値（１２．５μＨ）は直流電流４００ｍＡまでフラットで、５００ｍＡ以上で低下し始めた。
【０２７２】
実施例２３
実施例２２と全く同一の方法で平面トランスを作製した。１次側スパイラルコイルの巻数は２０、２次側スパイラルコイルの巻数は１０である。本平面トランスは、実施例２２の平面インダクタと２次スパイラルコイル以外は全く同一の構造を有する。１次側インダクタンスの直流重畳特性は、実施例２２の平面インダクタとほぼ同等であった。
【０２７３】
実施例２４
第４の手段において、図３５Ｂに示す磁気素子を作製した実施例を示す。
【０２７４】
表面熱酸化したシリコン基板上に（熱酸化ＳｉＯ₂膜の膜厚は１μｍ）ＲＦマグネトロンスパッタ装置によって１μｍ膜厚のＣｏＺｒＮｂアモルファス磁性薄膜を１０００ｅの磁界中で成膜して約５０ｅの異方性磁界を有する一軸磁気異方性を付与した。その上に、プラズマＣＶＤあるいはＲＦスパッタ法によって厚さ５０００ÅのＳｉＯ₂膜を堆積した、これらの方法を用いて、ＣｏＺｒＮｂ磁性膜の容易軸が各層毎に一致するように、５０００ÅのＳｉＯ₂膜を層間絶縁に用いて、合計４周期の磁性体層／絶縁体層の多層膜を形成した後、ＤＣマグネトロンスパッタあるいは高真空蒸着装置を用いてＡｌ−０．５％Ｃｕ層を１０μｍの厚さで形成した。このＡｌ−０．５％Ｃｕ膜上に１．５μｍ厚のＳｉＯ₂を形成し、更にポジティブタイプのフォトレジスタをスピンコートし、フォトリソグラフィーによって長方形スパイラルコイルの長軸に磁性体の容易軸と一致するようにパターンニングした。レジストのコイルパターンをマスクにしてＣＦ₄ガスを用いた反応性イオンエッチングによってＳｉＯ₂をパターンニングし、更にＳｉＯ₂のコイルパターンをマスクにしてＣｌ₂、ＢＣｌ₂ガスを用いた反応性イオンエッチングによってＡｌ−０．５％Ｃｕをコイルパターンニングした。コイルパターンは、幅１００μｍ、導体間隔５μｍ、２つの長方形スパイラルコイルを短軸方向に並べて直列接続し、スパイラル巻数２０である。Ａｌ−０．５％Ｃｕエッチングの後の１０μｍ段差を平坦にするために、ポリイミドの前駆体であるポリアミック酸溶液を１５μｍ厚さにスピンコートし、３５０℃の温度で熱硬化してポリイミデ化した。更に、ＣＦ₄ガスとＯ₂ガスによる反応性イオンエッチングによってＡｌ−０．５％Ｃｕ導体上面から１μｍの厚さになるまでポリイミド膜表面をエッチバックした。最後に、上部磁性体の磁化容易軸が下部磁性体のそれと一致するように、４層多層磁性膜を形成した。なお、下部磁性体は、デバイス作製中に種々の昇温、降温プロセスを経るが、磁気特性に対するこのような熱の影響はきわめて軽微であり、磁性体の耐熱性は良好で、磁性膜形成後とデバイス形成後の磁気特性は殆ど同一であった。このようにして形成した薄膜型のインダクタの電気的特性を評価したところ、インダクタンスＬ＝２μＨ、品質係数Ｑ＝１５（５ＭＨｚ）であった。また、直流重畳特性を測定したところ、インダクタンスは直流電流１５０ｍＡまでフラットで２００ｍＡ以上で低下した。
【０２７５】
また、コイル平坦化絶縁膜としては、ポリイミドを用いた場合と有機シランを用いたＣＶＤ法やバイアススパッタ法によるＳｉＯ₂膜を用いた場合で、ほぼ同様の電気的特性が得られた。
【０２７６】
実施例２５
実施例２４と同様の方法で薄膜型のトランスを作製した。１次側スパイラルコイルの巻数は２０、２次側スパイラルコイルの巻数は１０である。１次と２次のスパイラルコイルは２μｍポリイミド層で絶縁した。本薄膜型トランスは、実施例２４の薄膜型インダクタと２次スパイラルコイル以外は全く同一の構造を有する。１次側インダクタンスの直流重畳特性は、実施例２４の薄膜型インダクタとほぼ同等であった。
【０２７７】
実施例２６
実施例２２で作製した平面型インダクタを入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型ＤＣ−ＤＣコンバータの出力側チョークコイルに適用した。このコンバータは、スイッチング周波数５００ｋＨｚで、負荷電流４００ｍＡまで出力することができ、最大出力電流２Ｗ、効率８０％が得られた。
【０２７８】
実施例２７
実施例２３で作製した平面トランスを入力電圧１２Ｖ、出力電圧５Ｖのフォワード型ＤＣ−ＤＣコンバータのトランスに適用し、出力側チョークコイルには実施例２２で作製した平面インダクタを用いた。スイッチング周波数５００ｋＨｚ、定格出力は実施例２６のＤＣ−ＤＣコンバータと同等であり、絶縁型ＤＣ−ＤＣコンバータの小型化が実現できた。
【０２７９】
実施例２８
実施例２４で作製した薄膜型インダクタを入力電圧１２Ｖ、出力電圧５Ｖの降圧チョッパー型のＤＣ−ＤＣコンバータの出力チョークコイルに適用した。このコンバータは、スイッチング周波数４ＭＨｚであり、負荷電流１５０ｍＡまで出力することができ、最大出力電流０．７５Ｗ、効率７０％が得られた。
【０２８０】
実施例２９
実施例２５で作製した薄膜型トランスを入力電圧１２Ｖ、出力電圧５Ｖのフライバック型ＤＣ−ＤＣコンバータのトランスに適用し、出力チョークコイルには実施例２４の薄膜型インダクタを使用した。定格出力は実施例２８のＤＣ−ＤＣコンバータとほぼ同等であるが、磁気部品をすべて薄膜化したことにより、絶縁型ＤＣ−ＤＣコンバータの大幅な小型軽量化が図られた。
【０２８１】
実施例３０
第５の手段の実施例を示す。
【０２８２】
１０μｍ厚のポリイミドフィルム上に１００μｍ厚の銅箔を接着した後、塩化第二鉄を用いた湿式化学エッチングにより、図４９に示すような形状で、１０個の１ターン平面コイルを形成し、２０個の外部端子用パッド部を設けた。コイル導体の幅は３００μｍ、コイル導体間間隔は１００μｍとした。最も外側の１ターン平面コイルの外形寸法は９ｍｍ、最も内側の１ターン平面コイルの外形寸法は１．８ｍｍである。この平面コイルの上に、１０μｍ厚のポリイミドフィルムを接着した。これを一辺１０ｍｍ、厚さ１０μｍの零磁歪Ｃｏ系アモルファス合金箔で挟み込んで、平面磁気素子を作製した。
【０２８３】
（ａ）作製された平面磁気素子を用い、図５２の接続方法で平面コイルの外部接続端子を接続することにより、スパイラルコイル型に類似した平面インダクタを構成した。この平面インダクタをＬＣＲメータで測定したところ、５００ｋＨｚでのインダクタンスの値は約２０μＨ、Ｑ値は約１０であった。
【０２８４】
この平面インダクタを５００ｋＨｚスイッチングで動作するハイブリッドＩＣ型のＤＣ−ＤＣコンバータの出力チョークに応用したところ、正常に動作することが確認された。これによって、薄型の直流電源を開発できた。
【０２８５】
また、この平面インダクタを２０ＭＨｚ非線形電力増幅器のパワーＭＯＳＦＥＴの直流バイアス供給ライン高周波阻止フィルタに適用した。この素子の採用により、電源ラインのフィルタを著しく小形化できた。
【０２８６】
（ｂ）作製された平面磁気素子を用い、図５１の接続方法で平面コイルの外部接続端子を接続することにより、擬つづら折れコイル型平面インダクタを構成した。この平面インダクタをＬＣＲメータで測定したところ、インダクタンスの値は約３００ｎＨであった。この平面インダクタは、数１０ＭＨｚ程度まで周波数特性が良好であった。
【０２８７】
この平面インダクタを２０ＭＨｚ非線形電力増幅器の出力側ローパスフィルタに用いたところ、従来の空心コイルを用いたフィルタに比べて著しい小形化が実現できた。
【０２８８】
（ｃ）作製された平面磁気素子を用い、図５５の接続方法で平面コイルの外部接続端子を接続することにより、トランスを形成した。１次平面コイルの総ターン数は７、２次平面コイルの総ターン数は２であった。このトランスの変圧比を測定したところ、約０．２５であった。
【０２８９】
（ｄ）作製された平面磁気素子を１ＭＨｚ電力増幅器の整合用トランスとして用いた。この電力増幅器の出力インピーダンスは２００Ωである。５０Ω負荷に整合させるため、種々の端子接続を試行した結果、ほぼ満足できる結果を得ることができた。このような整合調整は、従来の平面トランスでは不可能であった。
【０２９０】
実施例３１
シリコン基板上にＲＦスパッタ法により３μｍ厚のＦｅ40Ｃｏ60合金膜を形成し、その上にＲＦスパッタ法により１μｍ厚のＳｉＯ₂膜を形成した。更に、ＤＣマグネトロンスパッタ法により、１０μｍ厚のＡｌ−Ｃｕ合金を形成した。このＡｌ−Ｃｕ合金をＳｉＯ₂パターンをマスクとしてマグネトロン式反応性イオンエッチングによりエッチングし、１０個の１ターン平面コイルをパターニングした。なお、外部接続端子は、図４９及び図５０に示す２種の配置のものをそれぞれ１個ずつ形成した。コイル導体の幅は２００μｍ、コイル導体間間隔は５μｍとした。最も外側の１ターン平面コイルの外形寸法は４．５ｍｍ、最も内側の１ターン平面コイルの外形寸法は０．８１ｍｍである。このＡｌ−Ｃｕパターンの上から、プラズマＣＶＤ法によりＳｉＯ₂を埋め込んだ後、レジストエッチバック法によりＳｉＯ₂上面を平坦化した。最後に、下層の磁性膜と同じ３μｍ厚のＦｅ40Ｃｏ60合金膜を形成し、平面磁気素子を作製した。
【０２９１】
（ａ）作製された平面磁気素子のうち図４９に示す片側外部端子型の磁気素子を用い、外部接続端子をボンディングワイヤを介してリードフレームに接続した後、樹脂封止することにより図６７に示すシングルインラインパッケージタイプ（ＳＩＰ）の２０ピン素子を作製した。
【０２９２】
この素子を半導体リレーと組み合わせて、外部から電子回路的にインダクタンスを多段調整できるようにした。これにより、素子の調整機能を一段と容易にすることができた。
【０２９３】
（ｂ）作製された平面磁気素子のうち図５０に示す両側外部端子型磁気素子を用い、前記と同様にして図６８に示すデュアルインラインパッケージタイプ（ＤＩＰ）の４０ピン素子を作製した。
【０２９４】
この素子を半導体リレーと組み合わせて、外部から電子回路的に変圧比を多段調整できるようにした。これにより、素子の調整機能を一段と容易にすることができた。
【０２９５】
（ｃ）（ａ）と同様なＳＩＰタイプの２０ピンインダクタ素子を作製する際、樹脂で封止する代わりに、Ｍｎ−Ｚｎフェライトパッケージでパッケージングした。この素子は（ａ）の素子に比べて、インダクタンス値が倍増した。
【０２９６】
また、この回路の応用として、昇圧チョッパー型ＤＣ−ＤＣコンバータ、降圧チョッパー型ＤＣ−ＤＣコンバータ、超薄型携帯電話のｒｆ回路、共振型ＤＣ−ＤＣコンバータなどがある。その回路図の例として、図６９に昇圧チョッパー型ＤＣ−ＤＣコンバータ、図７０に降圧チョッパー型ＤＣ−ＤＣコンバータ、図７１に超薄型携帯電話のｒｆ回路、図７２に共振型ＤＣ−ＤＣコンバータを示す。
【０２９７】
実施例３２
図６２Ａに示した構造の１ターン型の平面インダクタを製造した。基板としてはＳｉ基板を用い、導体はＡｌ、絶縁体は酸化シリコンである。
【０２９８】
なお図６２Ａにおける各パラメータは、図６２Ｂの記号に従い、下記の通りである。
ｄ1＝１×１０^-3（ｍ）、ｄ2＝５×１０^-3（ｍ）
δ1＝１×１０^-6（ｍ）、δ2＝１×１０^-6（ｍ）
μs＝１０4、ρ＝２．６５×１０^-8（Ωｍ）
ｄ3＝１４×１０^-6（ｍ）
この様に作成したインダクタの各種特性は、
Ｌ＝３２（ｎＨ）
ＲDC＝１４（ｍΩ）
Ｉmax＝６３０（ｍＡ）
Ｑ1MHz＝１５、Ｑ10MHz＝１５０
であった。なおＱは品質係数を表わし、直流抵抗成分に対し有効に働くＬ成分比を示すものであり、大きい方が優れたインダクタといえる。
【０２９９】
また漏れ磁界もほとんどないことが確認された。
【０３００】
参考のため、同一外形（ｄ2＝５×１０^-3（ｍ）、ｄ3＝１４×１０^-6（ｍ））の平面状スパイラルコイル（ターン数１２５）を作成し、特性を比較した。断面形状を図７３に示す。導体４５の上面及び下面に磁性体３０が配置されている。
【０３０１】
この様に作成したインダクタの各種特性は、
Ｌ＝９００（μＨ）
ＲDC＝６００（Ω）
Ｉmax＝６．４（ｍＡ）
Ｑ1MHz＝９、Ｑ10MHz＝９０
であった。
【０３０２】
この結果から明らかなように１ターン型のコイルは電流容量が大きく、大電流を要する電力用として有効なことが分かる。またインダクタンス自体は小さいが、インピーダンス的には高周波化することで十分カバーできる。
【０３０３】
【発明の効果】
以上詳記したように、本発明の各手段により、本発明により下記の効果を有する。
【０３０４】
本発明の第１の手段による平面型磁気素子は、コイル抵抗を低減することにより、インダクタではＱを、トランスではゲインおよび電圧変動率を改善することができ、これらの素子の性能向上に著しく貢献する。
【０３０５】
本発明の第２の手段では、インダクタを考えた場合、許容電流とインダクタンスの大きさによりその性能は決定される。許容電流はコイルを構成する導体の断面積で決まるが、幅を広げることはその分占有面積が増大し、小型化への要求に反する。またインダクタンスは、ターン数を増やせば大きくなるが、その分占有面積が増大し、これも小型化への要求に反する。よって、本手段により、許容電流を大きく取ることが可能である。
【０３０６】
本発明の第３の手段において、平面インダクタを設計する際には、インダクタンスをなるべく大きな値としたい。この手段のように、磁性体の外形寸法ｗをスパイラルコイルの外形寸法ａ0よりも２α（αは前述の通り）以上大きくすれば、インダクタンスを有効に高めることができる。例えば、ｗ＝ａ0＋２αとすることにより、ｗ＝ａ0の場合の１．８倍以上の値が得られる。
【０３０７】
以上のように、本手段によってスパイラル型の平面インダクタを構成すれば、インダクタ外部への漏れ磁束を低減でき、また、インダクタンスの増大効果も期待できるので、平面インダクタの性能改善に大きく貢献する。
【０３０８】
更に、本手段による平面インダクタはインダクタンスが高いだけでなく、漏れ磁束を少なくできるため、集積回路用素子として適しており、電子機器の小型・薄型化に大いに貢献する。
【０３０９】
本発明の第４の手段による平面型磁気素子は、磁性体の一軸磁気異方性を有効に活用することにより、直流重畳特性及び高周波特性に優れ、特にＤＣ−ＤＣコンバータなどの高周波回路の用途に適しており、かつ、小形化・集積化が可能である。
【０３１０】
本発明の第５の手段の平面磁気素子は外部回路との電気的接続が極めて容易であり、外部から電気的特性のトリミングが可能であるので、素子の応用上極めて有用な磁気部品となる。この磁気素子の応用としては、例えば、先の実施例に示したが、昇圧チョッパー型ＤＣ−ＤＣコンバータ、降圧チョッパー型ＤＣ−ＤＣコンバータ、超薄型携帯電話のｒｆ回路、共振型ＤＣ−ＤＣコンバータなどがある。
【０３１１】
本発明の第６の手段の磁気素子によれば、漏れ磁界が無く、かつ電流容量のとれる構造を提供することでこれも小型化に貢献するところ大である。
【０３１２】
上記の各手段による発明の効果により、磁気素子の小型化を図ることが可能であり、平面インダクタなどに要求される諸特性も改善される。
【０３１３】
本発明の第６の手段の効果により、半導体基板上に、磁気素子として平面状のマイクロコイルからなる平面インダクタ及びトランスを形成することで、例えばトランジスタなどの能動素子、抵抗、コンデンサなどの受動素子との１チップ化が可能であり、平面インダクタ及びトランスを含む電気素子を小型化できる。また、半導体の微細加工技術を用いることにより、平面インダクタ及びトランスそのものも小さくすることができる。
【０３１４】
よって、本発明によれば、従来カード化、小型化等の障害となっていたインダクタンス部を小型化、薄型化できるため、装置全体の小型化に寄与することができる。
【図面の簡単な説明】
【図１】アモルファス磁性体箔と正方形状スパイラルコイルを用いた従来の平面インダクタの概略図。
【図２】従来のＤＣ−ＤＣコンバータの出力チョークコイルに流れる電流波形の一例。
【図３】従来の磁性体のＢ−Ｈ曲線。
【図４】従来のインダクタの直流重畳特性の一例。
【図５】本発明に係る平面インダクタの分解斜視図。
【図６】本発明に係る平面インダクタの概略断面図。
【図７】本発明に係る平面トランスの分解斜視図。
【図８】本発明に係る平面トランスの概略断面図。
【図９】溝アスペクト比と平面インダクタのコイル抵抗及びインダクタンスとの関係を示すグラフ。
【図１０】溝アスペクト比と平面インダクタのＬ／Ｒとの関係を示すグラフ。
【図１１】溝アスペクト比と平面トランスのゲインとの関係を示すグラフ。
【図１２】図１２Ａは第１と第２の手段を組み合わせた、高導体アスペクト比及び高溝アスペクト比の磁気素子の分解斜視図、図１２Ｂは図１２Ａの断面図。
【図１３】ＡからＤは導体間空洞の形成方法の製造工程を示す工程図。
【図１４】導体間空洞の形成方法の製造工程を示す工程図。
【図１５】平行平板コンデンサの概略図。
【図１６】Ｃ／Ｃ0のｋ依存性を示すグラフ。
【図１７】コイルを磁性体で挟んだ図。
【図１８】コイルを絶縁体を介して多層化した図。
【図１９】コイルパターンの変形例を示した図。
【図２０】導体と基板の間に接合層を設けた図。
【図２１】マイクロトランスの構成例を示す図。
【図２２】平面コイルの構成例を示す図。
【図２３】インダクタの構成例を示した分解斜視図。
【図２４】インダクタの構成例を示した分解斜視図。
【図２５】ＡからＣはインダクタ外部への漏れ磁束の様子を示したインダクタの断面図。
【図２６】平面インダクタスパイラルコイル端部付近の磁界分布の様子を示すグラフ。
【図２７】磁性体外形寸法ｗとインダクタ外部漏れ磁束との関係を示すグラフ。
【図２８】磁性体外形寸法ｗとインダクタンスとの関係を示すグラフ、を示す。
【図２９】磁性体層に一軸磁気異方性を導入した平面インダクタの分解斜視図。
【図３０】図２９の平面インダクタの磁性体層の面内における、コイルにより発生する磁界の方向と一軸磁気異方性の方向との関係を示す説明図。
【図３１】磁性体の磁化容易軸方向と磁化困難軸方向における磁化曲線を示す図。
【図３２】Ａは図３０において磁界の方向と磁化容易軸の方向とが平行である磁性体領域における磁束分布を示す図、Ｂは図３０において磁界の方向と磁化容易軸の方向とが直交する磁性体領域における磁束分布を示す図。
【図３３】本発明に係る平面インダクタの分解斜視図。
【図３４】図３３の平面インダクタの直流重畳特性を示す図。
【図３５】図３３変形例の平面インダクタの分解斜視図。
【図３６】本発明に係る他の平面インダクタの分解斜視図。
【図３７】図３６の平面インダクタの直流重畳特性を示す図。
【図３８】本発明に係る更に他の平面インダクタの分解斜視図。
【図３９】図３８の平面インダクタを構成する磁性体層の表面構造を示す斜視図。
【図４０】図３９の磁性体層の表面構造パラメータとＵｋの第２項との関係を示す図。
【図４１】図３７の平面インダクタの直流重畳特性を示す図。
【図４２】Ａは磁性体の磁化容易軸方向と磁化困難軸方向における磁化曲線を示す図、Ｂは一軸磁気異方性を有する磁性体の磁化容易軸及び磁化困難軸の透磁率−周波数特性の一例。
【図４３】本発明の第１による平面形磁気素子の例で平面インダクタの概略図。
【図４４】図４３の変更例。
【図４５】本発明の第２による平面形磁気素子の例で平面インダクタの概略図。
【図４６】図４５の変更例。
【図４７】図４６の変更例。
【図４８】コイル導体が露出する部分に磁気シールド用磁性体を形成した平面インダクタの概略図。
【図４９】本発明に係る磁気素子の平面図。
【図５０】本発明に係る他の磁気素子の平面図。
【図５１】図４９の磁気素子の外部接続端子を接続することにより作製された平面インダクタの平面図。
【図５２】図４９の磁気素子の外部接続端子を接続することにより作製された他の平面インダクタの平面図。
【図５３】図４９の磁気素子の外部接続端子を接続することにより作製された更に他の平面インダクタの平面図。
【図５４】図４９の磁気素子の外部接続端子の接続方法とインダクタンス値との関係を示すグラフ。
【図５５】図４９の磁気素子の外部接続端子を接続することにより作製された平面トランスの平面図。
【図５６】図４９の磁気素子の外部接続端子を接続することにより作製された他の平面トランスの平面図。
【図５７】図４９の磁気素子の外部接続端子を接続することにより作製された更に他の平面トランスの平面図。
【図５８】図４９の磁気素子の外部接続端子の接続方法と変圧比及び変流比との関係を示すグラフ。
【図５９】半導体基板上に能動素子と磁気素子とが同一平面上に形成された素子の断面図。
【図６０】半導体基板上に能動素子及び磁気素子が順次形成された素子の断面図。
【図６１】半導体基板上に磁気素子及び能動素子が順次形成された素子の断面図。
【図６２】Ａは１ターン構造のコイルの断面図、Ｂは１ターン構造のコイルの構造図。
【図６３】Ａは図６２Ａのコイルを直列接続した図、Ｂは図６３Ａのコイルを積層化した図。
【図６４】図６２Ａのコイルにおいて、導体層と絶縁体層を追加したときの断面図。
【図６５】磁性体材料の選択基準を説明するための参考図であり、スパイラル平面コイルの巻数とコイル導体の最大許容電流及びコイル導体に最大許容電流を流したときに発生する磁界との関係を示す図。
【図６６】本発明の磁気素子を用いて作製したポケットベルの概略図。
【図６７】本発明の実施例において作製されたシングルインラインパッケージタイプ（ＳＩＰ）の２０ピン素子の平面図。
【図６８】本発明の実施例において作製されたデュアルインラインパッケージタイプ（ＤＩＰ）の４０ピン素子の斜視図。
【図６９】昇圧チョッパー型ＤＣ−ＤＣコンバータの回路図。
【図７０】降圧チョッパー型ＤＣ−ＤＣコンバータの回路図。
【図７１】超薄型携帯電話のｒｆ回路図。
【図７２】共振型ＤＣ−ＤＣコンバータの回路図。
【図７３】本発明の１実施例に係る断面図。
【符号の説明】
１０基板
２０絶縁体層
３０磁性体層
４０平面コイル
５０保護層

Claims

基板と、
前記基板上に配置され、一軸磁気異方性が導入された第１磁性体層と、
前記第１磁性体層上に配置された第１絶縁体層と、
前記第１絶縁体層上に配置された複数巻き数の導体で構成され、隣接する導体間の溝部が１以上の溝アスペクト比（導体の厚さ／導体間の間隔）を有し、長辺と短辺を有する長方形の平面コイルと、
前記平面コイル上に配置された第２絶縁体層と、
前記第２絶縁体層上に配置され、一軸磁気異方性が導入された第２磁性体層とを備え、
前記第１及び第２磁性体層の磁化容易軸が、前記平面コイルの前記長辺と平行に配置され、
前記第１と前記第２の磁性体層は、前記平面コイルのうちコイルとして機能する全ての部分を覆っていることを特徴とする平面型磁気素子。
基板と、
前記基板上に配置され、一軸磁気異方性が導入された第１磁性体層と、
前記第１磁性体層上に配置された第１絶縁体層と、
前記第１絶縁体層上に配置された複数巻き数の導体で構成され、隣接する導体間の溝部が１以上の溝アスペクト比（導体の厚さ／導体間の間隔）を有し、２つの長辺と２つの短辺を有する長方形の平面コイルと、
前記平面コイル上に配置された第２絶縁体層と、
前記第２絶縁体層上に配置され、一軸磁気異方性が導入された第２磁性体層とを備え、
前記第１及び第２磁性体層のそれぞれは、それらの底辺が前記第１及び第２磁性体層の四辺形の辺を構成するような４つの三角形の磁性体からなり、前記各三角形の磁性体は、それぞれ底辺と平行な磁気異方性を有し、
前記第１及び第２磁性体層の前記各三角形の磁性体の磁化容易軸が、前記平面コイルの前記長辺及び前記短辺と平行に配置されていることを特徴とする平面型磁気素子。
基板と、
前記基板上に配置され、一軸磁気異方性が導入された第１磁性体層と、
前記第１磁性体層上に配置された第１絶縁体層と、
前記第１絶縁体層上に配置された複数巻き数の導体で構成され、隣接する導体間の溝部が１以上の溝アスペクト比（導体の厚さ／導体間の間隔）を有し、長辺と短辺を有する長方形の平面コイルと、
前記平面コイル上に配置された第２絶縁体層と、
前記第２絶縁体層上に配置され、一軸磁気異方性が導入された第２磁性体層とを備え、
前記第１及び第２磁性体層の磁化容易軸が、前記平面コイルの前記長辺と平行に配置され、
前記第１及び第２磁性体層が前記磁化容易軸と平行な２つの前記長辺の両方を覆うように構成されたことを特徴とする平面型磁気素子。
基板と、
前記基板上に配置され、一軸磁気異方性が導入された第１磁性体層と、
前記第１磁性体層上に配置された第１絶縁体層と、
前記第１絶縁体層上に配置された複数巻き数の導体で構成され、隣接する導体間の溝部が１以上の溝アスペクト比（導体の厚さ／導体間の間隔）を有し、長辺と短辺を有する長方形の平面コイルと、
前記平面コイル上に配置された第２絶縁体層と、
前記第２絶縁体層上に配置され、一軸磁気異方性が導入された第２磁性体層とを備え、
前記第１及び第２磁性体層の磁化容易軸が、前記平面コイルの前記長辺と平行に配置され、
前記平面コイルの長辺方向の端部のみが、前記第１及び第２磁性体層からはみ出ていることを特徴とする平面型磁気素子。
前記平面コイルからの漏洩磁束遮蔽手段を更に備えたことを特徴とする請求項１から請求項４のいずれか１項に記載の平面型磁気素子。
前記平面コイルは、２つの長方形の平面コイルの短辺側が隣接するように配置されて構成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の平面型磁気素子。
前記平面コイルは、２つの長方形の平面コイルの長辺側が隣接するように配置されて構成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の平面型磁気素子。
前記平面コイルは、コイルにより発生する磁束が反対方向になるように配置された２つの長方形の平面コイルを備えたことを特徴とする請求項１から請求項４のいずれか１項に記載の平面型磁気素子。
前記平面コイルは、コイルにより発生する磁束が同一方向になるように配置された２つの長方形の平面コイルを備えたことを特徴とする請求項１から請求項４のいずれか１項に記載の平面型磁気素子。
前記平面コイルの短辺が前記第１及び第２磁性体層に挟まれていないことを特徴とする請求項３又は請求項４に記載の平面型磁気素子。
前記平面コイルの短辺のうち前記第１及び第２磁性体層に挟まれていない部分に接続端子を設けたことを特徴とする請求項３又は請求項４に記載の平面型磁気素子。
基板と、
前記基板上に配置され、一軸磁気異方性が導入された磁性体層と、
前記磁性体層上に配置された絶縁体層と、
前記絶縁体層上に配置された複数巻き数の導体で構成され、四辺形の平面コイルとを備え、
前記磁性体層は、ぞれぞれの頂点が接触して、それらの底辺が四辺形の辺を構成するように配置され、
それぞれ底辺と平行な磁気異方性を有する４つの三角形からなる磁性体を備えたことを特徴とする平面型磁気素子。
請求項１から請求項１２のいずれか１項に記載の平面型磁気素子において、前記同一の基板上に形成された能動素子及び受動素子の少なくとも一方を更に備えたことを特徴とする平面型磁気素子。
請求項１から請求項１２のいずれか１項に記載の平面型磁気素子と、
能動素子及び受動素子の少なくとも一方を備えたことを特徴とする半導体装置。