JP3539408B2

JP3539408B2 - Field effect transistor

Info

Publication number: JP3539408B2
Application number: JP2001209363A
Authority: JP
Inventors: 星　　正勝
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2004-07-07
Anticipated expiration: 2021-07-10
Also published as: JP2003023156A

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型の電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来の電界効果トランジスタとしては、例えば特開平２−７５７１号公報に記載されたものがある。図１０は上記従来例の構造を示す断面図である。
【０００３】
図１０において、Ｎ型Ｓｉ基板１２０上に、ゲート絶縁膜４０を介してゲート電極６０が形成されている。また、ゲート電極６０と絶縁膜５０により絶縁されて、ソース電極７０が形成されている。ソース電極７０は、Ｎ型Ｓｉ基板１２０とショットキー接続８０を形成している。また、Ｎ型Ｓｉ基板１２０の裏面にはドレイン電極９０が形成されている。
【０００４】
この従来例の動作は、以下の通りである。ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合は、通常のショットキーダイオードの逆方向バイアス特性と同じである。すなわち、ドレイン電圧Ｖｄｓがブレイクダウン電圧Ｖｂになるまでは、ドレイン電極９０とソース電極７０との間には電流は流れず、ドレイン電圧Ｖｄｓがブレイクダウン電圧Ｖｂ以上になるとトンネル現象によりドレイン電極９０とソース電極７０との間に電流が流れ始める。
【０００５】
また、ドレイン電極９０とソース電極７０との間に電圧が印加された状態で、ゲート電極６０に電圧が印加されると、ショットキー接続８０のうちゲート電極６０に隣接される部分に高電界が作用し、電界集中によりショットキー障壁層の見掛け上の厚さが薄くなるトンネル現象によりドレイン電極９０とソース電極７０との間に電流が流れる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１０に示した従来例においては、ドレイン電極に高電圧が印加された時、ゲート絶縁膜４０に電圧が加わるので、半導体基板とゲート絶縁膜との間の界面準位に電子が注入され、ゲート絶縁膜の耐圧が徐々に低下し、電界効果トランジスタの信頼性が低下するという問題点があった。
【０００７】
また、高いドレイン電圧まで電界効果トランジスタを動作させるためには、ショットキー接続８０によるショットキーダイオードの高いブレイクダウン電圧が必要となる。しかし高いブレイクダウン電圧を得るには、ショットキー障壁高さが高く、またＮ型Ｓｉ基板の不純物濃度が低いほうが望ましいが、逆にゲート電圧によって素子をオンさせるためには、高いゲート電圧が必要となり、ゲート電圧による駆動が困難となるという問題点があった。
【０００８】
以上の問題点に鑑み、本発明の目的は、ゲート絶縁膜の信頼性を高めた電界効果トランジスタを提供することである。
【０００９】
また本発明の目的は、電界効果トランジスタに内蔵したショットキーダイオードのブレイクダウン電圧を高めると共に低いゲート電圧で容易に駆動できる電界効果トランジスタを提供することである。
【００１０】
【課題を解決するための手段】
請求項１記載の発明は、上記目的を達成するために、第１導電型の半導体基板と、該半導体基板の一主面の一部の領域に接合してショットキー接合を形成する金属ソース電極と、前記半導体基板と前記金属ソース電極とのショットキー接合部に隣接した前記半導体基板の一主面の平坦な領域にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板にオーミック接続するドレイン電極と、を具備した電界効果トランジスタにおいて、前記ゲート電極にゲート絶縁膜を介して対向する前記第１導電型の半導体基板表面の一部に、第２導電型の半導体領域を形成したことを要旨とする。
【００１１】
請求項２記載の発明は、上記目的を達成するために、請求項１に記載の電界効果トランジスタにおいて、異なるショットキー障壁高さの複数種の金属が前記第１導電型の半導体基板に接合して前記ショットキー接合を形成したことを要旨とする。
【００１２】
請求項３記載の発明は、上記目的を達成するために、請求項１または請求項２に記載の電界効果トランジスタにおいて、前記ゲート電極にゲート絶縁膜を介して対向する前記第１導電型の半導体基板の一部に、第２の第１導電型の半導体領域が形成されており、該第２の第１導電型の半導体領域が前記金属ソース電極と接続していることを要旨とする。
【００１３】
請求項４記載の発明は、上記目的を達成するために、請求項１乃至請求項３の何れか１項に記載の電界効果トランジスタにおいて、前記ショットキー接合が形成されている第１導電型の半導体基板表面の一部に、第２の第２導電型の半導体領域を形成したことを要旨とする。
【００１４】
請求項５記載の発明は、上記目的を達成するために、請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタにおいて、前記半導体基板が炭化珪素よりなることを要旨とする。
【００１５】
【発明の効果】
請求項１記載の発明によれば、第１導電型の半導体基板と、該半導体基板の一主面の一部の領域に接合してショットキー接合を形成する金属ソース電極と、前記半導体基板と前記金属ソース電極とのショットキー接合部に隣接した前記半導体基板の一主面の平坦な領域にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板にオーミック接続するドレイン電極と、を具備した電界効果トランジスタにおいて、前記ゲート電極にゲート絶縁膜を介して対向する前記第１導電型の半導体基板表面の一部に、第２導電型の半導体領域を形成したことにより、酸化膜に印加される電界が緩和されるので、ゲート酸化膜の信頼性を向上することができるという効果がある。
【００１６】
請求項２記載の発明によれば、請求項１記載の発明の効果に加えて、異なるショットキー障壁高さの複数種の金属が前記第１導電型の半導体基板に接合して前記ショットキー接合を形成したことにより、高いブレイクダウン電圧が得られるとともに、ゲート駆動電圧を低下させることができるという効果がある。
【００１７】
請求項３記載の発明によれば、請求項１または請求項２記載の発明の効果に加えて、前記ゲート電極にゲート絶縁膜を介して対向する前記第１導電型の半導体基板の一部に、第２の第１導電型の半導体領域が形成されており、該第２の第１導電型の半導体領域が前記金属ソース電極と接続しているようにしたので、更に高いブレイクダウン電圧が得られるとともに，ゲート電圧による駆動が容易となるという効果がある。
【００１８】
請求項４記載の発明によれば、請求項１乃至請求項３記載の発明の効果に加えて、前記ショットキー接合が形成されている第１導電型の半導体基板表面の一部に、第２の第２導電型の半導体領域を形成したことにより、高いブレイクダウン電圧を得ることが容易となるという効果がある。
【００１９】
請求項５記載の発明によれば、請求項１乃至請求項４に記載の発明の効果に加えて、前記半導体基板に炭化珪素を用いたので、高温環境下でも動作する電界効果トランジスタを提供することができるという効果がある。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
〔第１の実施形態〕
図１は、本発明に係る電界効果トランジスタの第１の実施形態の構成を説明する断面図である。図１において、Ｎ＋型ＳｉＣ基板１０の上に、Ｎ型ＳｉＣエピタキシャル領域２０が一面に形成されている。さらに、Ｎ型ＳｉＣエピタキシャル領域２０の表層の一部にＰ型ＳｉＣ領域３０が離散的に形成されている。また、Ｐ型ＳｉＣ領域３０とこれに隣接するＮ型ＳｉＣエピタキシャル領域２０との表面にゲート絶縁膜４０を介してゲート電極６０が形成されている。また、絶縁膜５０によってゲート電極６０と絶縁されて、ソース電極７０が形成されている。このソース電極７０の一部とＮ型ＳｉＣエピタキシャル領域２０との間にショットキー接続８０が形成されている。さらに、Ｎ＋型ＳｉＣ基板１０の裏面にはオーミック接続によりドレイン電極９０が形成されている。
【００２１】
以下、本実施形態の電界効果トランジスタの動作を説明する。ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合は、ドレイン電圧Ｖｄｓがブレイクダウン電圧Ｖｂになるまでは、ドレイン電極９０とソース電極７０との間には電流は流れない。ドレイン電圧Ｖｄｓがブレイクダウン電圧Ｖｂ以上になるとトンネル現象によりドレイン電極９０とソース電極７０との間に電流が流れ始める。
【００２２】
また、ドレイン電極９０とソース電極７０との間にブレークダウン電圧未満の電圧が印加された状態で、ゲート電極６０に電圧が印加されると、ショットキー接続８０のうちゲート電極６０に隣接される部分に高電界が作用し、電界集中によりショットキー障壁層の見掛け上の厚さが薄くなるトンネル現象により、ゲート電圧に応じた電流がドレイン電極９０とソース電極７０との間に流れる。
【００２３】
次に、本実施形態の作用を説明する。
ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合、Ｐ型ＳｉＣ領域３０とＮ型ＳｉＣエピタキシャル領域２０との間に空乏層が広がり、ゲート絶縁膜４０に印加される電界がシールドされるので、ゲート絶縁膜の信頼性向上が可能となる。
【００２４】
次に、第１の実施形態の電界効果トランジスタの製造方法を説明する。図２から図６は、第１の実施形態の電界効果トランジスタの製造工程を示す工程順断面図である。
【００２５】
まず、図２の工程においては、Ｎ＋型ＳｉＣ単結晶基板（以下、Ｎ＋型ＳｉＣ基板）１０の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ^-3のＮ型ＳｉＣエピタキシャル領域２０が形成されている。Ｎ＋型ＳｉＣ基板１０は、例えばＳｉＣ多結晶粉末から気相成長法によって、種結晶上に成長させたものである。このとき、ドナー不純物として例えば窒素（Ｎ）を含むようにしてＮ＋型とする。
【００２６】
次に図３の工程においては、例えば酸化膜よりなる絶縁層２５をマスクとして、例えばイオン注入技術により不純物濃度が１Ｅ１４〜１Ｅ２０ｃｍ^-3、深さが０．１μｍ〜数μｍのＰ型ＳｉＣ領域３０を形成する。Ｐ型領域を形成するアクセプター不純物としては、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）等が考えられる。
【００２７】
次いで、絶縁層２５を除去したのち、例えばアルゴン（Ａｒ）等の不活性雰囲気中で９００℃〜１８００℃の熱処理を行うことにより、各不純物領域を活性化する。
【００２８】
次に、図４の工程においては、例えば厚さが１０ｎｍ（１００Å）〜５００ｎｍ（５０００Å）の酸化膜よりなるゲート絶縁膜４０と、例えば多結晶シリコンよりなるゲート電極６０を所望の領域に形成する。
【００２９】
次に、図５の工程においては、絶縁膜５０を所望の領域に形成し、ゲート絶縁膜４０の一部を除去する。
【００３０】
次に、図６の工程においてはソース電極７０を形成する。このとき、ソース電極の一部とＮ型ＳｉＣエピタキシャル領域２０との間にショットキー接続８０が形成されている。こののち、ドレイン電極９０を形成して、図１に示す第１実施形態の電界効果トランジスタが得られる。
【００３１】
〔第２の実施形態〕
図７は、本発明に係る電界効果トランジスタの第２の実施形態の構造を示す断面図である。図７において、Ｎ＋型ＳｉＣ基板１０の上に、Ｎ型ＳｉＣエピタキシャル領域２０が一面に形成されている。さらに、Ｎ型ＳｉＣエピタキシャル領域２０の表層の一部にＰ型ＳｉＣ領域３０が離散的に形成されている。また、Ｐ型ＳｉＣ領域とこれに隣接するＮ型ＳｉＣエピタキシャル領域２０との表面にゲート絶縁膜４０を介してゲート電極６０が形成されている。
【００３２】
さらに、絶縁膜５０によってゲート電極６０と絶縁されて、ソース電極７０が形成されている。この時、ソース電極の一部と前記Ｎ型ＳｉＣエピタキシャル領域との間のショットキー接続８０が形成されている。また、Ｎ＋型ＳｉＣ基板１０の裏面にはオーミック接続によりドレイン電極９０が形成されている。さらに、前記ソース電極とショットキー障壁高さの異なる電極１００により、第２のショットキー接続８５が形成されている。
【００３３】
第２のショットキー接続８５のショットキー障壁高さをショットキー接続８０のショットキー障壁高さより低くすれば、低いゲート電圧でトンネル電流が流れるので、ゲート電圧による駆動が容易となる。また、ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合、ショットキー接続８０から延びた空乏層により、第２のショットキー接続８５に印加される電界がシールドされるので、ショットキー障壁高さの低い第２のショットキー接続８５を形成してもブレイクダウン電圧の低下を防止することができる。
【００３４】
〔第３の実施形態〕
図８は、本発明に係る電界効果トランジスタの第３の実施形態の構造を示す断面図である。図８において、Ｎ＋型ＳｉＣ基板１０の上に、Ｎ型ＳｉＣエピタキシャル領域２０が一面に形成されている。さらに、Ｎ型ＳｉＣエピタキシャル領域２０の表層の一部にＰ型ＳｉＣ領域３０が離散的に形成されている。また、Ｐ型ＳｉＣ領域３０とこれに隣接するＮ型ＳｉＣエピタキシャル領域２０との表面にゲート絶縁膜４０を介してゲート電極６０が形成されている。
【００３５】
また、絶縁膜５０によってゲート電極６０と絶縁されて、ソース電極７０が形成されている。このソース電極７０の一部とＮ型ＳｉＣエピタキシャル領域２０との間にショットキー接続８０が形成されている。また、Ｎ＋型ＳｉＣ基板１０の裏面にはオーミック接続によりドレイン電極９０が形成されている。さらに、Ｎ型ＳｉＣエピタキシャル領域２０の表層には、Ｐ型ＳｉＣ領域３０と離間してＮ型ＳｉＣ領域１１０が形成されている。
【００３６】
ここで、Ｎ型ＳｉＣエピタキシャル領域２０の濃度よりＮ型ＳｉＣ領域１１０の不純物濃度を高くすれば、低いゲート電圧でトンネル電流が流れるので、ゲート電圧による電界効果トランジスタの駆動が容易となる。また、ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合、ショットキー接続８０から延びた空乏層により、Ｎ型ＳｉＣ領域１１０に印加される電界がシールドされるので、不純物濃度の高いＮ型ＳｉＣ領域１１０を形成してもブレイクダウン電圧の低下を防止することができる。
【００３７】
〔第４の実施形態〕
図９は、本発明に係る電界効果トランジスタの第４の実施形態の構造を示す断面図である。図９においては、図１で示した第１の実施形態の構成に加えて、Ｎ型ＳｉＣエピタキシャル領域２０のショットキー接続部８０の一部にＰ型ＳｉＣ領域３５が形成されている。
【００３８】
図９において、ショットキー接続８０のショットキー障壁高さをより低くすれば、低いゲート電圧でトンネル電流が流れるので、ゲート電圧による駆動が容易となる。また、ゲート電極６０が接地されている時、ドレイン電極９０に正の電圧が印加された場合、Ｐ型ＳｉＣ領域３０およびＰ型ＳｉＣ領域３５とＮ型ＳｉＣエピタキシャル領域２０との間に空乏層が広がり、ゲート絶縁膜４０に印加される電界がシールドされるとともに、ショットキー接続８０に印加される電界がシールドされるので、ショットキー障壁高さの低いショットキー接続８０を形成してもブレイクダウン電圧の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの第１の実施形態の構造を説明する断面図である。
【図２】第１の実施形態の電界効果トランジスタの製造方法を説明する工程順断面図（１）である。
【図３】第１の実施形態の電界効果トランジスタの製造方法を説明する工程順断面図（２）である。
【図４】第１の実施形態の電界効果トランジスタの製造方法を説明する工程順断面図（３）である。
【図５】第１の実施形態の電界効果トランジスタの製造方法を説明する工程順断面図（４）である。
【図６】第１の実施形態の電界効果トランジスタの製造方法を説明する工程順断面図（５）である。
【図７】本発明に係る電界効果トランジスタの第２の実施形態の構造を説明する断面図である。
【図８】本発明に係る電界効果トランジスタの第３の実施形態の構造を説明する断面図である。
【図９】本発明に係る電界効果トランジスタの第４の実施形態の構造を説明する断面図である。
【図１０】従来例のＳｉ電界効果トランジスタの構造を示す断面図である。
【符号の説明】
１０…Ｎ＋型ＳｉＣ基板
２０…Ｎ型ＳｉＣエピタキシャル領域
２５…絶縁膜
３０…Ｐ型ＳｉＣ領域
３５…Ｐ型ＳｉＣ領域
４０…ゲート絶縁膜
５０…絶縁膜
６０…ゲート電極
７０…ソース電極
８０…ショットキー接続
８５…第２のショットキー接続
９０…ドレイン電極
１００…電極
１１０…Ｎ型ＳｉＣ領域
１２０…Ｎ型Ｓｉ基板[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an insulated gate field effect transistor.
[0002]
[Prior art]
2. Description of the Related Art As a conventional field effect transistor, for example, there is a transistor described in Japanese Patent Application Laid-Open No. 2-7571. FIG. 10 is a sectional view showing the structure of the above conventional example.
[0003]
In FIG. 10, a gate electrode 60 is formed on an N-type Si substrate 120 with a gate insulating film 40 interposed therebetween. Further, a source electrode 70 is formed insulated from the gate electrode 60 by the insulating film 50. The source electrode 70 forms a Schottky connection 80 with the N-type Si substrate 120. A drain electrode 90 is formed on the back surface of the N-type Si substrate 120.
[0004]
The operation of this conventional example is as follows. When a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, the reverse bias characteristics of a normal Schottky diode are the same. That is, no current flows between the drain electrode 90 and the source electrode 70 until the drain voltage Vds becomes the breakdown voltage Vb. A current starts to flow between the source electrode 70 and the source electrode 70.
[0005]
When a voltage is applied to the gate electrode 60 with a voltage applied between the drain electrode 90 and the source electrode 70, a high electric field is applied to a portion of the Schottky connection 80 adjacent to the gate electrode 60. A current flows between the drain electrode 90 and the source electrode 70 by a tunnel phenomenon in which the apparent thickness of the Schottky barrier layer becomes thin due to the electric field concentration.
[0006]
[Problems to be solved by the invention]
However, in the conventional example shown in FIG. 10, when a high voltage is applied to the drain electrode, a voltage is applied to the gate insulating film 40, so that electrons are injected into the interface state between the semiconductor substrate and the gate insulating film. As a result, there has been a problem that the breakdown voltage of the gate insulating film gradually decreases, and the reliability of the field effect transistor decreases.
[0007]
Further, in order to operate the field effect transistor up to a high drain voltage, a high breakdown voltage of the Schottky diode by the Schottky connection 80 is required. However, in order to obtain a high breakdown voltage, it is desirable that the Schottky barrier height is high and the impurity concentration of the N-type Si substrate is low. On the contrary, a high gate voltage is necessary to turn on the device by the gate voltage. Therefore, there is a problem that driving by a gate voltage becomes difficult.
[0008]
In view of the above problems, it is an object of the present invention to provide a field effect transistor with improved reliability of a gate insulating film.
[0009]
It is another object of the present invention to provide a field effect transistor which can increase the breakdown voltage of a Schottky diode built in the field effect transistor and can be easily driven with a low gate voltage.
[0010]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a semiconductor substrate of a first conductivity type, and a metal source electrode which forms a Schottky junction by joining to a partial region of one main surface of the semiconductor substrate. A gate electrode formed via a gate insulating film in a flat region on one main surface of the semiconductor substrate adjacent to a Schottky junction between the semiconductor substrate and the metal source electrode; And a drain electrode connected thereto, wherein a second conductivity type semiconductor region is formed on a part of the surface of the first conductivity type semiconductor substrate facing the gate electrode via a gate insulating film. That is the gist.
[0011]
According to a second aspect of the present invention, in the field effect transistor according to the first aspect, a plurality of types of metals having different Schottky barrier heights are bonded to the semiconductor substrate of the first conductivity type. The point is that the Schottky junction is formed.
[0012]
According to a third aspect of the present invention, in the field effect transistor according to the first or second aspect, the first conductivity type semiconductor is opposed to the gate electrode via a gate insulating film. A gist is that a second first conductivity type semiconductor region is formed in a part of the substrate, and the second first conductivity type semiconductor region is connected to the metal source electrode.
[0013]
Invention of claim 4, in order to achieve the above object, according to claim 1 in the field-effect transistor according to any one of claims 3, a first conductivity type the Schottky junction is formed The gist is that a semiconductor region of the second second conductivity type is formed in a part of the surface of the semiconductor substrate.
[0014]
According to a fifth aspect of the present invention, there is provided a field-effect transistor according to any one of the first to fourth aspects, wherein the semiconductor substrate is made of silicon carbide.
[0015]
【The invention's effect】
According to the first aspect of the present invention, a semiconductor substrate of the first conductivity type, a metal source electrode that forms a Schottky junction by bonding to a partial region of one main surface of the semiconductor substrate, A gate electrode formed via a gate insulating film in a flat region on one main surface of the semiconductor substrate adjacent to the Schottky junction with the metal source electrode, and a drain electrode that is ohmic-connected to the semiconductor substrate; A second conductivity type semiconductor region is formed on a part of the surface of the first conductivity type semiconductor substrate opposed to the gate electrode with a gate insulating film interposed therebetween, so that the oxide film Since the applied electric field is reduced, there is an effect that the reliability of the gate oxide film can be improved.
[0016]
According to the second aspect of the present invention, in addition to the effect of the first aspect, a plurality of types of metals having different Schottky barrier heights are joined to the semiconductor substrate of the first conductivity type to form the Schottky junction. Has an effect that a high breakdown voltage can be obtained and a gate drive voltage can be reduced.
[0017]
According to the third aspect of the present invention, in addition to the effects of the first or second aspect, a part of the first conductivity type semiconductor substrate facing the gate electrode via a gate insulating film is provided. Since the second first conductivity type semiconductor region is formed and the second first conductivity type semiconductor region is connected to the metal source electrode, a higher breakdown voltage can be obtained. In addition, there is an effect that driving by a gate voltage becomes easy.
[0018]
According to the fourth aspect of the present invention, in addition to the effect of the invention of claims 1 to 3, wherein, in a portion of the semiconductor substrate surface of a first conductivity type the Schottky junction is formed, the Forming the second second conductivity type semiconductor region has an effect that it is easy to obtain a high breakdown voltage.
[0019]
According to the fifth aspect of the present invention, in addition to the effects of the first to fourth aspects of the present invention, since the semiconductor substrate is made of silicon carbide, a field effect transistor that operates even in a high-temperature environment is provided. There is an effect that can be.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a cross-sectional view illustrating a configuration of a first embodiment of a field-effect transistor according to the present invention. In FIG. 1, an N-type SiC epitaxial region 20 is formed all over a N + -type SiC substrate 10. Further, a P-type SiC region 30 is discretely formed in a part of the surface layer of the N-type SiC epitaxial region 20. Further, a gate electrode 60 is formed on the surface of the P-type SiC region 30 and the N-type SiC epitaxial region 20 adjacent thereto via a gate insulating film 40. The source electrode 70 is formed insulated from the gate electrode 60 by the insulating film 50. A Schottky connection 80 is formed between a part of the source electrode 70 and the N-type SiC epitaxial region 20. Further, a drain electrode 90 is formed on the back surface of the N + type SiC substrate 10 by ohmic connection.
[0021]
Hereinafter, the operation of the field-effect transistor of this embodiment will be described. When a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, a current flows between the drain electrode 90 and the source electrode 70 until the drain voltage Vds becomes the breakdown voltage Vb. Does not flow. When the drain voltage Vds becomes equal to or higher than the breakdown voltage Vb, a current starts to flow between the drain electrode 90 and the source electrode 70 due to a tunnel phenomenon.
[0022]
Also, when a voltage is applied to the gate electrode 60 in a state where a voltage less than the breakdown voltage is applied between the drain electrode 90 and the source electrode 70, the Schottky connection 80 is adjacent to the gate electrode 60. A high electric field acts on the portion, and a tunneling phenomenon in which the apparent thickness of the Schottky barrier layer is reduced by the electric field concentration causes a current corresponding to the gate voltage to flow between the drain electrode 90 and the source electrode 70.
[0023]
Next, the operation of the present embodiment will be described.
When a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, a depletion layer spreads between the P-type SiC region 30 and the N-type SiC epitaxial region 20, and the voltage is applied to the gate insulating film 40. Since the applied electric field is shielded, the reliability of the gate insulating film can be improved.
[0024]
Next, a method for manufacturing the field-effect transistor according to the first embodiment will be described. 2 to 6 are step-by-step cross-sectional views showing the steps of manufacturing the field-effect transistor of the first embodiment.
[0025]
First, in the step of FIG. 2, an N-type SiC epitaxial region 20 having an impurity concentration of, for example, 1E14 to 1E18 cm ⁻³ is formed on an N + -type SiC single crystal substrate (hereinafter, N + -type SiC substrate) 10. The N + type SiC substrate 10 is grown on a seed crystal from, for example, SiC polycrystalline powder by a vapor phase growth method. At this time, an N + type is formed by including, for example, nitrogen (N) as a donor impurity.
[0026]
Next, in the step of FIG. 3, using the insulating layer 25 made of, for example, an oxide film as a mask, the P-type SiC region 30 having an impurity concentration of 1E14 to 1E20 cm ⁻³ and a depth of 0.1 μm to several μm by, for example, an ion implantation technique. To form As the acceptor impurities forming the P-type region, for example, aluminum (Al), boron (B), gallium (Ga), or the like can be considered.
[0027]
Next, after removing the insulating layer 25, each impurity region is activated by performing a heat treatment at 900 ° C. to 1800 ° C. in an inert atmosphere such as argon (Ar).
[0028]
Next, in the step of FIG. 4, a gate insulating film 40 made of an oxide film having a thickness of, for example, 10 nm (100 °) to 500 nm (5000 °) and a gate electrode 60 made of, for example, polycrystalline silicon are formed in desired regions. .
[0029]
Next, in the step of FIG. 5, the insulating film 50 is formed in a desired region, and a part of the gate insulating film 40 is removed.
[0030]
Next, in the step of FIG. 6, the source electrode 70 is formed. At this time, a Schottky connection 80 is formed between a part of the source electrode and the N-type SiC epitaxial region 20. Thereafter, the drain electrode 90 is formed to obtain the field effect transistor of the first embodiment shown in FIG.
[0031]
[Second embodiment]
FIG. 7 is a sectional view showing the structure of the second embodiment of the field-effect transistor according to the present invention. In FIG. 7, an N-type SiC epitaxial region 20 is entirely formed on an N + -type SiC substrate 10. Further, a P-type SiC region 30 is discretely formed in a part of the surface layer of the N-type SiC epitaxial region 20. A gate electrode 60 is formed on the surface of the P-type SiC region and the N-type SiC epitaxial region 20 adjacent to the P-type SiC region via a gate insulating film 40.
[0032]
Further, a source electrode 70 is formed insulated from the gate electrode 60 by the insulating film 50. At this time, a Schottky connection 80 is formed between a part of the source electrode and the N-type SiC epitaxial region. A drain electrode 90 is formed on the back surface of the N + type SiC substrate 10 by ohmic connection. Further, a second Schottky connection 85 is formed by the electrode 100 having a different Schottky barrier height from the source electrode.
[0033]
If the height of the Schottky barrier of the second Schottky connection 85 is lower than the height of the Schottky barrier of the Schottky connection 80, a tunnel current flows at a low gate voltage, so that driving by the gate voltage becomes easy. When a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, the electric field applied to the second Schottky connection 85 is shielded by the depletion layer extending from the Schottky connection 80. Therefore, even if the second Schottky connection 85 having a low Schottky barrier height is formed, a reduction in the breakdown voltage can be prevented.
[0034]
[Third embodiment]
FIG. 8 is a sectional view showing the structure of the third embodiment of the field-effect transistor according to the present invention. In FIG. 8, an N-type SiC epitaxial region 20 is formed all over a N + -type SiC substrate 10. Further, a P-type SiC region 30 is discretely formed in a part of the surface layer of the N-type SiC epitaxial region 20. Further, a gate electrode 60 is formed on the surface of the P-type SiC region 30 and the N-type SiC epitaxial region 20 adjacent thereto via a gate insulating film 40.
[0035]
The source electrode 70 is formed insulated from the gate electrode 60 by the insulating film 50. A Schottky connection 80 is formed between a part of the source electrode 70 and the N-type SiC epitaxial region 20. A drain electrode 90 is formed on the back surface of the N + type SiC substrate 10 by ohmic connection. Further, an N-type SiC region 110 is formed on the surface of the N-type SiC epitaxial region 20 so as to be separated from the P-type SiC region 30.
[0036]
Here, if the impurity concentration of the N-type SiC region 110 is made higher than the concentration of the N-type SiC epitaxial region 20, a tunnel current flows at a low gate voltage, so that driving of the field effect transistor by the gate voltage becomes easy. Further, when a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, the electric field applied to the N-type SiC region 110 is shielded by the depletion layer extending from the Schottky connection 80. Therefore, even if the N-type SiC region 110 having a high impurity concentration is formed, a reduction in breakdown voltage can be prevented.
[0037]
[Fourth embodiment]
FIG. 9 is a sectional view showing the structure of the fourth embodiment of the field-effect transistor according to the present invention. In FIG. 9, in addition to the configuration of the first embodiment shown in FIG. 1, a P-type SiC region 35 is formed in a part of the Schottky connection portion 80 of the N-type SiC epitaxial region 20.
[0038]
In FIG. 9, if the Schottky barrier height of the Schottky connection 80 is further reduced, a tunnel current flows at a low gate voltage, so that driving by the gate voltage becomes easy. When a positive voltage is applied to the drain electrode 90 when the gate electrode 60 is grounded, a depletion layer is formed between the P-type SiC region 30 and the P-type SiC region 35 and the N-type SiC epitaxial region 20. Since the electric field applied to the gate insulating film 40 is shielded while the electric field applied to the Schottky connection 80 is shielded, even if the Schottky connection 80 having a low Schottky barrier height is formed, the breakdown is generated. Voltage drop can be prevented.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a structure of a first embodiment of a field-effect transistor according to the present invention.
FIG. 2 is a sectional view (1) illustrating the method of manufacturing the field-effect transistor according to the first embodiment in the order of steps.
FIG. 3 is a step-by-step sectional view (2) for explaining the method for manufacturing the field-effect transistor of the first embodiment.
FIG. 4 is a step-by-step sectional view (3) for explaining the method for manufacturing the field-effect transistor according to the first embodiment.
FIG. 5 is a step-by-step cross-sectional view (4) for explaining the method for manufacturing the field-effect transistor of the first embodiment.
FIG. 6 is a step-by-step cross-sectional view (5) for explaining the method for manufacturing the field-effect transistor of the first embodiment.
FIG. 7 is a cross-sectional view illustrating a structure of a second embodiment of the field-effect transistor according to the present invention.
FIG. 8 is a sectional view illustrating the structure of a third embodiment of the field-effect transistor according to the present invention.
FIG. 9 is a cross-sectional view illustrating a structure of a fourth embodiment of a field-effect transistor according to the present invention.
FIG. 10 is a sectional view showing the structure of a conventional Si field-effect transistor.
[Explanation of symbols]
Reference Signs List 10 N + type SiC substrate 20 N type SiC epitaxial region 25 Insulating film 30 P type SiC region 35 P type SiC region 40 Gate insulating film 50 Insulating film 60 Gate electrode 70 Source electrode 80 Schottky Connection 85 Second Schottky connection 90 Drain electrode 100 Electrode 110 N-type SiC region 120 N-type Si substrate

Claims

A semiconductor substrate of a first conductivity type, a metal source electrode joined to a partial region of one main surface of the semiconductor substrate to form a Schottky junction, and a Schottky junction between the semiconductor substrate and the metal source electrode A field effect transistor comprising: a gate electrode formed on a flat region of one main surface of the semiconductor substrate adjacent to the semiconductor substrate via a gate insulating film; and a drain electrode that is in ohmic connection to the semiconductor substrate.
A field effect transistor, wherein a second conductivity type semiconductor region is formed on a part of the surface of the first conductivity type semiconductor substrate which faces the gate electrode via a gate insulating film.

The field effect transistor according to claim 1, wherein a plurality of kinds of metals having different Schottky barrier heights are joined to the semiconductor substrate of the first conductivity type to form the Schottky junction.

A second first conductivity type semiconductor region is formed in a part of the first conductivity type semiconductor substrate opposed to the gate electrode with a gate insulating film interposed therebetween, and the second first conductivity type semiconductor region is formed. 3. The field effect transistor according to claim 1, wherein a semiconductor region is connected to the metal source electrode.

Some of the Schottky junction is formed in which the first conductivity type semiconductor substrate surface, any claims 1 to 3, characterized in that the formation of the second semiconductor region of the second conductivity type 2. The field effect transistor according to claim 1.

The field effect transistor according to claim 1, wherein the semiconductor substrate is made of silicon carbide.