JP3539110B2 - 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 - Google Patents
発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 Download PDFInfo
- Publication number
- JP3539110B2 JP3539110B2 JP02728097A JP2728097A JP3539110B2 JP 3539110 B2 JP3539110 B2 JP 3539110B2 JP 02728097 A JP02728097 A JP 02728097A JP 2728097 A JP2728097 A JP 2728097A JP 3539110 B2 JP3539110 B2 JP 3539110B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- voltage
- constant voltage
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 title claims description 418
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000013078 crystal Substances 0.000 claims description 73
- 238000012360 testing method Methods 0.000 claims description 61
- 238000003860 storage Methods 0.000 claims description 9
- 238000007689 inspection Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 101150110971 CIN7 gene Proteins 0.000 description 29
- 101150110298 INV1 gene Proteins 0.000 description 29
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 29
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 20
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 20
- 102100028138 F-box/WD repeat-containing protein 7 Human genes 0.000 description 13
- 101001060231 Homo sapiens F-box/WD repeat-containing protein 7 Proteins 0.000 description 13
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 10
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 8
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 238000005259 measurement Methods 0.000 description 7
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 101150055492 sel-11 gene Proteins 0.000 description 6
- 238000007493 shaping process Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Landscapes
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、発振回路、半導体装置及びそれらを具備した携帯用の電子機器および時計に関する。
【０００２】
【背景技術】
従来より、時計や携帯用の電話、コンピュータ端末などには、水晶振動子を用いた発振回路が広く用いられている。このような携帯用の電子機器または時計では、消費電力を節約し、電池の長寿命化を図ることが必要となる。
【０００３】
消費電力の節約という観点から、本発明者は、携帯用電子機器、特に腕時計に使用される電子回路の消費電力を分析した。この分析により、プリント基板上に構成される電子回路のうち、半導体装置においては発振回路部分の消費電力が他の回路部分に比べ大きな割合を占めることが確認された。すなわち、携帯用電子機器に使用される電子回路の発振回路部分での消費電力を節減することが、使用電池の長寿命化を図る上で効果的であることを見出した。
【０００４】
図１１には、従来の水晶発振回路および定電圧発生回路の一例が示されている。
【０００５】
この水晶発振回路は、水晶振動子Ｘ’ｔａｌと、発振用インバータＩＮＶ０と、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成される。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータＩＮＶ０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータＩＮＶ０のゲートへフィードバック入力するものである。
【０００６】
従来このような水晶発振回路に用いられる発振用インバータＩＮＶ０は、一対のＰ型電界効果トランジスタ（以下ＰＭＯＳと記す）QP０，Ｎ型電界効果トランジスタ（以下ＮＭＯＳと記す）QN０を含み、各ＰＭＯＳQP０，ＮＭＯＳQN０のゲートが入力側、ドレインが出力側として機能するように構成されている。そして、前記各トランジスタQP０，QN０は、そのドレイン側が互いに接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負の定電圧Ｖreg側に接続されている。
【０００７】
以上の構成の水晶発振回路では、発振用インバータＩＮＶ０に定電圧Ｖregを印加すると、前記発振用インバータＩＮＶ０の出力が１８０度位相反転されてゲートにフィードバック入力される。これにより、発振用インバータＩＮＶ０を構成するＰＭＯＳQP０，ＮＭＯＳQN０が交互にオンオフ駆動され、水晶発振回路の発振出力が次第に増加し、ついには水晶振動子Ｘ’ｔａｌが安定した発振動作を行なうようになる。
【０００８】
しかし、従来の水晶発振回路では、起動時にも、安定発振後にも、常にＰＭＯＳQP０，ＮＭＯＳQN０両トランジスタを交互にオンオフ駆動するように構成されているため、以下に記述する問題があった。
【０００９】
従来の水晶発振回路では、安定発振後にも常にＰＭＯＳQP０，ＮＭＯＳQN０を交互にオンオフ駆動している。この場合、前記ＰＭＯＳQP０をオン駆動しているときには、水晶振動子Ｘ’ｔａｌに充電されたエネルギーのほとんどをそのまま放電する。したがって、次の充電サイクルにおいて、水晶振動子Ｘ’ｔａｌをはじめから充電しなければならず、本発明者は、この充電が、回路全体の電力消費を節減する上の大きな問題となることを見出した。
【００１０】
すなわち、水晶発振回路が安定して発振している状態では、水晶振動子Ｘ’ｔａｌに充電された電力を充放電サイクルにおいて完全に放電しなくても、安定した発振状態を維持することができる。しかし、従来の回路では、この充放電サイクルにおいて、水晶振動子Ｘ’ｔａｌの充電電力をそのまま放電し、再度充電するというサイクルを繰り返していたため、これが回路全体の電力消費を増加させる大きな要因となっていた。
【００１１】
また、このような水晶発振回路においては、発振停止電圧の絶対値|Ｖsto|は、前記ＮＭＯＳQN０の閾値電圧をＶthn０，前記ＰＭＯＳのQP０閾値電圧をＶthp０とすると、式１のように表わすことができる。
【００１２】
式１：|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０）
ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|はＶthp０の絶対値を示す。このように、発振停止電圧Ｖstoは、前記ＮＭＯＳトランジスタの閾値電圧Ｖthn０，前記ＰＭＯＳの閾値電圧Ｖthp０に依存する。
【００１３】
一方、定電圧発生回路は、オペアンプＯＰと、マイナス（以下−と記す）入力電圧制御用ＰＭＯＳQP２とプラス（以下＋と記す）入力電圧制御用ＮＭＯＳQN２，出力用ＮＭＯＳQN１とを含んで構成されている。すなわち、前記オペアンプＯＰの−入力端子が、ゲートがドレインと接続され、かつ定電流源と電源電圧Ｖss間に設けられたＰＭＯＳQP２のドレインと接続される。さらに、前記オペアンプＯＰの＋入力端子が、ゲートがドレインと短絡され、かつ定電流源と電源電圧Ｖssの間に設けられたＮＭＯＳQN２のドレインと接続されている。
【００１４】
そして、前記ＮＭＯＳQN２のソースとそのドレインが直列に接続され、かつ前記オペアンプＯＰの出力をゲートに受け、ソースが電源電圧Ｖssと接続された、出力用のＮＭＯＳQN１が設けられている。よって、前記オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２およびＮＭＯＳQN２のそれぞれの閾値電圧Ｖthp２，Ｖthn２の影響をそれぞれ受ける。
【００１５】
つまり、この回路の動作について以下に説明すると、前記ＰＭＯＳQP２に定電流が流れることによって、信号線１００に前記ＰＭＯＳQP２の閾値電圧|Ｖthp２|に依存した電圧α|Ｖth p２|（α：定数）が生じる。そして、前記オペアンプＯＰとＮＭＯＳQN１により、信号線１０１は、前記信号線１００と同一の電位α|Ｖthp２|に制御される。さらに、ＮＭＯＳQN２に定電流源からの電流が流れることによって、前記信号線１０１と出力ライン１０２との間に閾値電圧Ｖthn２に依存したαＶthn２の電位差が生じる。よって、前記出力ライン１０２と接地電位Ｖddの間には、|Ｖthp２|＋Ｖthn２に依存した定電圧α（|Ｖthp２|＋Ｖthn２）が生じる。
【００１６】
よって、オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２の閾値電圧Ｖthp２およびＮＭＯＳQN２の閾値電圧Ｖthn２の影響をそれぞれ受ける。すなわち、定電圧|Ｖreg|は|Ｖthp２|＋Ｖthn２に比例する。したがって、従来の構成の水晶発振回路は、|Ｖthp２|＋Ｖthn２に依存した定電圧値Ｖregを電源として動作することになる。
【００１７】
したがって、従来の定電圧発生回路においては、半導体製造プロセス上で閾値電圧Ｖthp２及びＶthn２の値がばらついて、|Ｖthp２|もしくはＶthn２の値が大きくなった場合でも、定電圧|Ｖreg|も同時に大きくなるので、常に定電圧Ｖregと発振停止電圧Ｖstoの関係において|Ｖreg|＞|Ｖsto|が保たれ、発振動作確保ができ、ＩＣの歩留りを向上することができるという利点があった。
【００１８】
そして、発振回路の低消費電力動作のために、従来は定電圧発生回路を動作させる定電流源を、前記定電圧発生回路が動作可能な範囲で、できるだけ少なくしていた。しかしながら、前述したような携帯用の機器の発展によるニーズに伴い、発振用インバータの低消費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖsto|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げるということが必要となってきた。しかし、定電圧発生回路を動作させる定電流源からの定電流を少なくしていくと、温度変化により定電流が変動した場合の定電圧Ｖregの変化が大きくなる。
【００１９】
ここで、トランジスタの温度特性について、図１１に示される定電圧発生回路を用いて説明する。この定電圧発生回路において、ＮＭＯＳQN２，ＰＭＯＳQP２を動作させる定電流源ＴＡ，ＴＢの電流値には温度依存性がある。すなわち、前記定電流源ＴＡ，ＴＢは、例えば、デプリーションタイプのＰＭＯＳにより構成されている場合、定電流ＩDは式２にて表わすことができる。ここで、前記定電流源を構成するデプリーションＰＭＯＳの電流増幅率をβとし、その閾値電圧の絶対値を|Ｖth|とし、ゲート−ソース間電圧をＶＧＳとする。
【００２０】
式２：ＩＤ＝１／２・β・（ＶＧＳ−|Ｖth|）２
ここで、前記デプリーションＰＭＯＳは定電流を形成するためにゲート−ソース間が短絡されているので、前記ＶGSは０Ｖとなるのでこれを代入すると、式３のようになる。
【００２１】
式３：ＩＤ＝１／２・β・（−Ｖth）２
式３に示されるように、定電流ＩＤは、電源電圧には依存しない。したがって、定電流ＩＤは、温度依存性のある電流増幅率βと閾値電圧Ｖthの二乗に比例するので、定電流ＩＤの値も、また温度変化によって変動する。
【００２２】
また、図１２にＮＭＯＳQN２の温度変動を表わすグラフについて示す。図１２において縦軸は前記定電流ＩＤを表わし、横軸はゲート−ソース間電圧ＶＧＳを表わす。グラフには３種類の曲線が示されているが、曲線Ａは前記ＮＭＯＳQN２の閾値電圧が低い場合、曲線Ｃは前記閾値電圧が高い場合、曲線Ｂは前記閾値電圧がＡとＣとの中間であった場合について示している。そして、特に図示しないが、ＰＭＯＳQP２も同様の特性をもっている。つまり、このグラフからも分かるように、定電圧Ｖregの温度変化に対する変動量は、定電流値の変動と、前記ＮＭＯＳQN２の閾値電圧Ｖthn２，ＰＭＯＳQP２の閾値電圧Ｖthp２の絶対値の夫々の変動の和となる。
【００２３】
一方、発振停止電圧Ｖstoの温度に対する変化量については、発振停止電圧Ｖstoは、前記した式１に依存しているので、ＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧の変動分のみになる。
【００２４】
したがって、定電圧Ｖregの温度係数は、定電流源の変化量と、閾値電圧（|Ｖthp２|＋Ｖthn２）の変化量となるのに対し、発振停止電圧Ｖstoの温度係数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量となるため、温度係数すなわち温度特性が夫々異なる。
【００２５】
すなわち、定電圧Ｖregと発振停止電圧Ｖstoの温度特性が異なる場合、例えば、定電圧|Ｖreg|の方が温度に対して負の傾きが絶対値で大きい場合についての、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を図１３に示す。図１３においては、横軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電圧Ｖstoについてのグラフを夫々示す。前記発振動作を確保するためには、動作保証温度範囲における高温時、すなわち、図１３に示すＢ点においても、|Ｖreg|＞|Ｖsto|を確保しなければならない。ここで、前記Ｂ点における温度は、例えば、一般に公知の腕時計の耐熱温度である。
【００２６】
よって、他の低い温度領域では、定電圧|Ｖreg|値を必要以上に高くしなければならなくなる。つまり、従来の定電圧発生回路および水晶発振回路においては、無駄な電力を消費していることになる。したがって、低消費電力化のためには、定電圧Ｖregと発振停止電圧Ｖstoの温度特性を同様にすることが有効であることが分かる。すなわち、従来は定電圧Ｖregと発振停止電圧Ｖstoの温度勾配の差が大きくなり、高温側（あるいは低温側）の発振動作を保証するために、前記|Ｖreg|＞|Ｖsto|を常に成り立たせなければならず、低温側（あるいは高温側）では、|Ｖreg|を発振動作を保証する以上に高くしなければならないので、結果として無駄な電力を消費していた。
【００２７】
しかし、前記発振停止電圧Ｖstoは、水晶発振回路内の発振用インバータＩＮＶ０を構成するＰＭＯＳQP０の閾値電圧Ｖthp０およびＮＭＯＳQN０の閾値電圧Ｖthn０に依存しており、前述したような従来の発振用インバータにおいては、定電圧発生回路において形成される定電圧Ｖregのみを調整することで低消費電力化を図ることしかできなかった。
【００２８】
すなわち、発振用インバータを構成するトランジスタの形成において閾値電圧を変更させてしまうと、発振用インバータとしての特性も変わってしまうため、発振特性の変更に伴って様々な点での変更が必要となり、設計を困難にしてしまうこととなっていた。したがって、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖreg|＞|Ｖsto|の関係を保ちつつ、前記定電圧|Ｖreg|をできるだけ低くする、ということは困難であり、発振回路のさらなる低消費電力化が図れなかった。
【００２９】
【発明が解決しようとする課題】
そこで、本発明は、上述したような問題を鑑みてなされたものであり、その目的は、発振用インバータを含む発振回路、半導体装置、携帯用の電子機器および時計において、発振回路を構成する発振用インバータにおけるトランジスタの閾値電圧を調整することにより低消費電力駆動且つ安定発振を行なうことにある。
【００３０】
【００３１】
【課題を解決するための手段】
（１）本発明の発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含むことを特徴とする。
【００３２】
したがって、前記（１）の発明に係る発振回路によれば、前記発振用インバータ群のうち、前記発振用インバータのトランジスタ出力を最適な電圧に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００３３】
（２）本発明の発振回路は、前記（１）に記載の特徴点に加え、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路を含むことを特徴とする。
【００３４】
したがって、前記（２）の発明に係る発振回路によれば、前記選択回路により最適な閾値電圧を有する発振用インバータを選択することができる。
【００３５】
（３）本発明の発振回路は、前記（２）に記載の特徴点に加え、
前記発振回路は、テスト回路と同一の基板上に形成され、
前記水晶振動子を搭載していない状態で、前記テスト回路にて、前記各発振用インバータを選択し、該夫々の発振用インバータのショート電流を測定することにより、前記発振用インバータ群の中から１つの発振用インバータを特定し、前記選択回路にて前記発振用インバータを選択するものであることを特徴とする。
【００３６】
したがって、前記（３）の発明に係る発振回路によれば、ＩＣチップまたはウエハ上に形成された発振用インバータ群の夫々の発振用インバータのショート電流を測定することができるので、製造条件に係わらず最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。また、前記選択回路も前記テスト回路と前記同一基板上に形成することもできる。
【００３７】
（４）本発明の発振回路は、前記（３）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記各発振用インバータを選択することを特徴とする。
【００３８】
したがって、前記（４）の発明に係る発振回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記各発振用インバータを選択する信号を形成することができ、夫々の発振用インバータのショート電流を測定することができる。
【００３９】
（５）本発明の発振回路は、前記（１）〜（４）のいずれかに記載の特徴点に加え、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする。
【００４０】
したがって、前記（５）の発明に係る発振回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００４１】
（６）本発明の発振回路は、前記（１）〜（５）のいずれかに記載の特徴点に加え、
前記発振用インバータ群は、第１の閾値電圧を有するトランジスタを含んで構成された第１の発振用インバータと、前記第１の閾値電圧とは異なる第２の閾値電圧を有するトランジスタを含んで構成された第２の発振用インバータと、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有するトランジスタを含んで構成された第３の発振用インバータとを少なくとも含むことを特徴とする。
【００４２】
したがって、前記（６）の発明に係る発振回路によれば、前記発振用インバータ群における閾値電圧の差が微小であるトランジスタを含む３つの発振用インバータのうち、前記発振用インバータに流れるソースドレイン電流を最適な電流に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００４３】
（７）本発明の発振回路は、前記（１）〜（５）に記載の特徴点に加え、
前記各発振用インバータの電源ラインは、第１の電位側と、前記第１の電位とは電位の異なる第２の電位側に接続され、
前記発振回路は、前記第１の電位と前記第２の電位による電位差をもって、振幅を行なうものであることを特徴とする。
【００４４】
したがって、前記（７）の発明に係る発振回路によれば、前記発振用インバータの振幅を前記第１の電源と、前記定電圧との間で行なうことができるため、前記電圧振幅に基づいた安定かつ低消費電力な発振特性を得ることができる。
【００４５】
（８）本発明の発振回路は、前記（７）に記載の特徴点に加え、
前記第１の電位と前記第２の電位による電位差は、前記発振用インバータの発振停止電圧の絶対値よりも大きいものであることを特徴とする。
【００４６】
したがって、前記（８）の発明に係る発振回路によれば、前記発振用インバータにより安定な発振動作を確保することができる。
【００４７】
（９）本発明の発振回路は、前記（７）または（８）に記載の特徴点に加え、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする。
【００４８】
したがって、前記（９）の発明に係る発振回路によれば、前記発振用インバータにより安定かつ低消費電力な発振動作を行なうことができ、低電源電圧化にも対応することができる。
【００４９】
（１０）本発明の定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子への入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプの出力を受けてゲート入力電圧が制御されるトランジスタと、
を含むことを特徴とする。
【００５０】
したがって、前記（１０）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５１】
（１１）本発明の定電圧発生回路は、前記（１０）に記載の特徴点に加え、
前記定電圧発生回路は、前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する選択回路を含むことを特徴とする。
【００５２】
したがって、前記（１１）の発明に係る定電圧発生回路によれば、前記選択回路により、前記最適なトランジスタを選択することができる。
【００５３】
（１２）本発明の定電圧発生回路は、前記（１１）に記載の特徴点に加え、
前記定電圧発生回路はモニタ端子と接続されるとともに、テスト回路と同一の基板上に設けられ、
検査工程において、前記テスト回路は、前記定電圧制御回路における各トランジスタを選択し、前記定電圧制御回路における各トランジスタによる出力電圧を前記モニタ端子にて夫々測定することにより、前記定電圧制御回路における複数のトランジスタの中から１つのトランジスタを特定し、前記選択回路にて、前記トランジスタを選択することを特徴とする。
【００５４】
したがって、前記（１２）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５５】
（１３）本発明の定電圧発生回路は、前記（１２）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記定電圧制御回路における各トランジスタを選択することを特徴とする。
【００５６】
したがって、前記（１３）の発明に係る定電圧発生回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記定電圧制御回路の各トランジスタを選択する信号を形成することができ、前記夫々のトランジスタにより形成される前記参照電圧を測定することができる。
【００５７】
（１４）本発明の定電圧発生回路は、前記（１０）乃至（１３）のうちのいずれかに記載の特徴点に加え、
前記選択回路は、前記定電圧制御回路における前記複数のトランジスタと対応して形成され、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記トランジスタを選択することを特徴とする。
【００５８】
したがって、前記（１４）の発明に係る定電圧発生回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００５９】
（１５）本発明の定電圧発生回路は、前記（１０）乃至（１４）のいずれかに記載の特徴点に加え、
前記定電圧制御回路は、第４の閾値電圧を有するトランジスタと、前記第４の閾値電圧とは異なる第５の閾値電圧を有するトランジスタと、前記第４及び第５の閾値電圧とは異なる第６の閾値電圧を有するトランジスタとを少なくとも含み、各前記トランジスタは一端側が第１の電位側に接続され、他端側が定電圧出力側に接続されていることを特徴とする。
【００６０】
したがって、前記（１５）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたテスト回路内の閾値電圧の異なる３種類のトランジスタによる定電圧値をモニタ端子にて測定することができるので、最適なトランジスタを選択することができ、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００６１】
（１６）本発明の定電圧発生回路は、前記（１０）乃至（１５）のうちのいずれかに記載の特徴点に加え、
前記定電圧発生回路の出力電圧を、発振回路へ供給することを特徴とする。
【００６２】
したがって、前記（１６）の発明に係る定電圧発生回路によれば、前記発振回路の発振特性に応じて前記定電圧を調整することができるので、前記発振回路へ最適な定電圧を供給することができる。
【００６３】
（１７）本発明の半導体装置は、
発振回路と、定電圧発生回路と、テスト回路とを含む半導体装置であって、
前記発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群における複数の発振用インバータから１つの発振用インバータを選択する第１の選択回路と、
外付けされた水晶振動子と出力側及び入力側が接続された前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含み、
前記定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子へ入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプ出力を受けてゲート入力電圧が制御されるトランジスタと、
前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する第２の選択回路と、
を含み、
前記テスト回路は、前記発振回路および前記定電圧発生回路と夫々接続されるとともに、
前記定電圧発生回路の出力電圧をモニタするモニタ端子と、テスト用パッドと接続されて設けられ、
検査工程において、前記モニタ端子に電圧を印加した状態で、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記各発振用インバータを夫々選択して、前記各発振用インバータのショート電流を夫々測定し、
前記ショート電流測定後に、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記定電圧制御回路における各トランジスタを夫々選択して、前記各トランジスタの出力電圧を前記モニタ端子にて夫々測定し、
前記発振用インバータの発振動作を確保できる範囲で、前記発振回路内の前記発振用インバータを前記第１の選択回路にて選択するとともに、前記定電圧発生回路内の定電圧制御回路におけるトランジスタを前記第２の選択回路にて選択することを特徴とする。
【００６４】
したがって、前記（１７）の発明に係る半導体装置によれば、前記水晶発振回路の発振用インバータのショート電流測定結果と、定電圧の測定結果とによる組み合わせの中から最適なショート電流と定電圧の組み合わせを選択することができ、半導体装置における発振回路の安定発振出力を得ることができると共に、歩留りを向上することができ、一層の低消費電力化を図ることができる。
【００６５】
（１８）本発明の携帯用電子機器は、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする。
【００６６】
したがって、前記（１８）の発明に係る携帯用電子機器によれば、携帯用電子機器の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、電子回路の低消費電力化が図れ、携帯用電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、携帯用電子機器の使い勝手を向上することができる。
【００６７】
（１９）本発明の携帯用電子機器は、前記（１８）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００６８】
したがって、前記（１９）の発明に係る携帯用電子機器によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、電子回路の低消費電力化が図れる。
【００６９】
（２０）本発明の時計は、前記（１９）に記載の特徴点に加え、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする。
【００７０】
したがって、前記（２０）の発明に係る時計によれば、時計の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、時計において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計の使い勝手を向上することができる。
【００７１】
（２１）本発明の時計は、前記（２０）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００７２】
したがって、前記（２１）の発明に係る時計によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、時計回路の低消費電力化が図れる。
【００７３】
【発明の実施の形態】
次に、本発明の好適な実施の形態を図面に基づき詳細に説明する。
【００７４】
＜実施の形態１＞
図２には、本発明の好適な実施の形態１にかかる定電圧発生回路および水晶発振回路が示されている。本実施の形態の水晶発振回路は、クォーツタイプの腕時計に使用される水晶発振回路である。尚、前記図１１に示される回路と対応する部材には、同一符号を付し、その説明は省略する。
【００７５】
本実施の形態の水晶発振回路は、複数の発振用インバータユニットにより発振用インバータ群を形成し、かつ前記発振用インバータユニットを構成するＰＭＯＳ／ＮＭＯＳの各閾値電圧を、各発振用インバータユニットごとに異なるように形成し、最適な発振用インバータユニットを選択することができるようにしたものである。
【００７６】
図２に示される水晶発振回路について説明する。本実施の形態の水晶発振回路は、発振用インバータ群１０と、選択制御回路２０Ｐ，２０Ｎと、水晶振動子Ｘ’ｔａｌと、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成されている。ここで、ＭＯＳは半導体基板上に形成されているＩＣチップに形成されたものであり、他の素子はプリント基板上に前記ＩＣチップと接続されて実装されたものである。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータ群１０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータ群１０の初段の発振用インバータユニットＩＮＶ１のゲートへフィードバック入力するものである。
【００７７】
前記発振用インバータ群１０においては、ＰＭＯＳQP４とＮＭＯＳQN４を含む第１の発振用インバータユニットＩＮＶ１、ＰＭＯＳQP５とＮＭＯＳQN５を含む第２の発振用インバータユニットＩＮＶ２，ＰＭＯＳQP６とＮＭＯＳQN６を含む第３の発振用インバータユニットＩＮＶ３が形成されている。
【００７８】
そして各発振用インバータユニットＩＮＶ１〜３は、それぞれ第１の電位側とこれよりも低い電圧の第２の電位側に接続され、両電位の電位差により電力供給を受け駆動されるように構成されている。ここで、本実施の形態の水晶発振回路においては、前記第１の電位は接地電圧Ｖddに設定され、第２の電位は定電圧発生回路から供給される負の定電圧Ｖregに設定されている。
【００７９】
これらの発振用インバータ群１０を構成する、発振用インバータユニットＩＮＶ１〜３における夫々のトランジスタは、前記各発振用インバータユニットごとにそれぞれ異なる閾値電圧にて形成されているものである。たとえば、ＮＭＯＳQN４，QN５，QN６の各閾値電圧は、Ｖthn４＞Ｖthn５＞Ｖthn６とされ、前記各ＮＭＯＳの閾値電圧の大きさに対応して、ＰＭＯＳQP４，QP５，QP６の閾値電圧は、|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより、夫々の発振用インバータユニットごとに閾値電圧が異なるように形成される。そして、たとえば、これらの閾値電圧の差としては前記Ｖthn４とＶthn５，Ｖthn５とＶthn６、Ｖthp４とＶthp５，Ｖthp５とＶthp６との各電位差を約０．１Ｖ程度にすることができる。
【００８０】
そして、前記各発振用インバータユニットＩＮＶ１〜３は、一端に接地電圧Ｖddが印加された前記コンデンサＣＧの他端と、夫々の入力ゲートが共通に電気的に接続される。さらに、前記各発振用インバータユニットＩＮＶ１〜３は、各出力ノードが共通に接続されるとともに、接地電圧Ｖddが一端に印加されたコンデンサＣＤの他端、および水晶振動子Ｘ’ｔａｌの一端と接続される。また、前記水晶振動子Ｘ’ｔａｌの他端は、前記コンデンサＣＧの他端、各発振用インバータユニットＩＮＶ１〜３のゲート入力、フィードバック抵抗Ｒｆの一端と接続されている。更に、前記フィードバック抵抗Ｒｆの他端は各発振用インバータユニットＩＮＶ１〜３の各出力部と接続されており、前記各発振用インバータユニットＩＮＶ１〜３の出力は、各ゲートにフィードバックされている。
【００８１】
更に、前記各発振用インバータユニットＩＮＶ１〜３は、選択信号が入力されるＮＭＯＳ選択制御回路２０Ｎ及びＰＭＯＳ選択制御回路２０Ｐ間に接続されて設けられている。前記ＮＭＯＳ選択制御回路２０Ｎはゲートに選択信号を受けるＮＭＯＳQN７〜QN９により構成されるとともに、前記ＰＭＯＳ選択制御回路２０Ｐは、ゲートに選択信号を受けるＣＭＯＳインバータ回路ＩＰ１〜ＩＰ３と、その出力を各ゲートにて受けるＰＭＯＳQP７〜QP９により構成されている。すなわち、前記ＰＭＯＳ選択制御回路２０Ｐを構成するＰＭＯＳQP７〜QP９の各ゲートには前記各選択信号の反転信号が入力されるものである。
【００８２】
そして、前記ＰＭＯＳ選択制御回路２０Ｐ、前記ＮＭＯＳ選択制御回路２０Ｎ、発振用インバータ群１０の接続について、たとえば、発振用インバータユニットＩＮＶ１を例として以下に説明する。尚、発振用インバータユニットＩＮＶ２，ＩＮＶ３についても全く同じ構成であるものとする。
【００８３】
前記ＰＭＯＳ選択制御回路２０Ｐに含まれるＰＭＯＳQP７は、ソースに電源電圧Ｖssが印加されるとともに、ドレインがＰＭＯＳQP４のソースと接続されている。そして、前記ＮＭＯＳ選択制御回路２０Ｎに含まれるＮＭＯＳQN７は、ソースに定電圧Ｖregが印加されるとともに、ドレインがＮＭＯＳQN４のソースと接続されている。そして、前記選択制御用ＮＭＯＳQN７のゲートには、発振用インバータ群１０における発振用インバータユニットＩＮＶ１の選択／非選択を命令する選択信号ＳＥＬ１が入力され、前記選択制御用ＰＭＯＳQP７のゲートには、選択信号ＳＥＬ１の反転信号が印加されている。すなわち、前記選択信号ＳＥＬ１はハイレベルで発振用インバータユニットＩＮＶ１を選択状態、ロウレベルで前記発振用インバータユニットＩＮＶ１を非選択状態にすることができる。
【００８４】
以上、発振用インバータユニットＩＮＶ１を例として説明したが、前述したように発振用インバータユニットＩＮＶ２，ＩＮＶ３の構成も同様であって、発振用インバータユニットＩＮＶ２においては、ゲートに選択信号ＳＥＬ２が入力される選択制御用ＰＭＯＳQP８と、ゲートに選択信号ＳＥＬ２の反転信号が入力される選択制御用ＮＭＯＳQN８が設けられている。また、同様に、インバータＩＮＶ３においては、ゲートに選択信号ＳＥＬ３が入力される選択制御用ＮＭＯＳQN９と、ゲートに選択信号ＳＥＬ１の反転信号が入力される選択制御用ＰＭＯＳQP９が同様に設けられている。
【００８５】
このように、夫々閾値電圧の異なる前記発振用インバータユニットＩＮＶ１〜３により構成された発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎは、水晶発振回路としての発振出力を最適な状態にするために、前記発振用インバータ群１０のうち、前記発振用インバータユニットのトランジスタ出力を最適な電圧に調整するために設けられたものである。
【００８６】
すなわち、前記選択信号ＳＥＬ１〜３の選択制御回路２０Ｐ，２０Ｎへの入力により、前記発振用インバータユニットＩＮＶ１〜３の起動を制御し、最適な閾値電圧にて形成されたトランジスタを有する発振用インバータユニットを選択するものである。この選択信号ＳＥＬ１〜３の電圧レベルの切り替え方法および回路については、後に図３を用いて詳細に説明する。
【００８７】
次に、本実施の形態の水晶発振回路における、発振用インバータユニットの選択方法について説明する。本実施の形態では、たとえば、発振用インバータユニットＩＮＶ１を選択する場合について説明する。
【００８８】
選択信号ＳＥＬ１がハイレベルとされ、選択制御用ＰＭＯＳQP７のゲートにロウレベル、ＮＭＯＳQN７のゲートにハイレベルの電圧が印加されるため、前記ＰＭＯＳQP７とＮＭＯＳQN７はオンする。したがって、発振用インバータユニットＩＮＶ１において、ＰＭＯＳQP４のソースが接地電圧Ｖdd、ＮＭＯＳQN４のソースが定電圧Ｖregと、それぞれ電気的に接続されることにより、発振用インバータユニットＩＮＶ１を選択することができる。
【００８９】
一方、選択信号ＳＥＬ１，ＳＥＬ２はロウレベルとされるので、選択制御用ＰＭＯＳQP８，QP９のゲートにはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２の反転信号、すなわちハイレベルの信号が印加されるので、ＰＭＯＳQP８，QP９はオフする。そして、選択制御用ＮＭＯＳQN８，QN９のゲートには前記選択信号ＳＥＬ１，ＳＥＬ２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN８，QN９はオフする。よって、発振用インバータユニットＩＮＶ３，ＩＮＶ４は両電源と電気的に切り離され選択されない。
【００９０】
次に、前記選択信号ＳＥＬ１〜３の形成方法について、図３を用いて説明する。
【００９１】
図３に本発明の好適な実施の形態１にかかる発振用インバータユニット選択回路が示されている。本実施の形態の発振用インバータユニット選択回路は、水晶発振回路において、前記発振用インバータユニットＩＮＶ１〜３により構成される発振用インバータ群１０のうち、最適な発振用インバータユニットを選択する選択信号ＳＥＬ１〜３を形成するための回路である。
【００９２】
発振用インバータユニット選択回路は、前記発振用インバータユニットの数分の単位回路により構成され、たとえば、図２に示すような３種類の発振用インバータユニットＩＮＶ１〜３を有する水晶発振回路用には、３つの単位回路Ｕ１〜Ｕ３が設けられている。すなわち、前記発振用インバータユニット選択回路は、３種類のパッドＰ１〜Ｐ３及び３種類のフューズ回路Ｆ１〜Ｆ３を含む。前記フューズ回路Ｆ１〜Ｆ３は、それぞれ一端が接地電圧Ｖddと接続され、他端がパッドＰ１〜Ｐ３と接続されたフューズｆ１〜ｆ３と、一端が電源電圧Ｖssと接続され、他端がパッド及び前記フューズｆ１〜ｆ３の他端と直列に接続された抵抗Ｒ１〜Ｒ３と、出力インバータＩ１〜Ｉ３とを含んで構成されている。
【００９３】
そして、たとえば、単位回路Ｕ１が選択信号ＳＥＬ１形成用の回路である場合には、前記単位回路Ｕ１の出力が、発振用インバータユニットＩＮＶ１のＮＭＯＳQN７のゲート、または水晶発振回路内の選択制御回路２０Ｐにおけるインバータを介してＰＭＯＳQP７のゲートに入力される。
【００９４】
本実施の形態の発振用インバータユニット選択回路において、フューズ回路Ｆ１〜Ｆ３のフューズｆ１〜ｆ３はたとえば２０Ｖ程度の高電圧を印加することによって切断することができる。たとえば、発振用インバータユニットＩＮＶ１を選択する場合は、まず、パッドＰ１に高電圧を印加して、フューズｆ１を切断することによって、電流をパッドＰ１から抵抗Ｒ１を介して電源Ｖssに向かって流すようにする。このことによって、出力インバータＩＮＶＵ１に入力される電圧はロウレベルとなり、前記出力インバータＩＮＶＵ１の出力電圧、すなわち発振用インバータユニット選択回路における単位回路Ｕ１の出力信号はハイレベルとなる。したがって、図３に示される選択信号ＳＥＬ１はハイレベルとされて選択制御用ＮＭＯＳQN７がオンし、選択制御用ＰＭＯＳQP７がオフする。
【００９５】
以上、発振用インバータユニットＩＮＶ１を選択する場合について説明したが、ＩＮＶ２，ＩＮＶ３の選択も同様に行なうことができる。たとえば、発振用インバータユニットＩＮＶ２を選択する場合は、パッドＰ２に高電圧を印加して、単位回路Ｕ２のフューズｆ２を切断し、発振用インバータユニットＩＮＶ３を選択する場合は、パッドＰ３に高電圧を印加して、単位回路Ｕ３のフューズｆ３を切断することで同様にして所望の発振用インバータユニットを選択することができる。ここで、本実施の形態では、フューズの切断による情報記憶の方法を例として説明したが、これに限定されることなく、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【００９６】
ここで、図４に発振停止電圧Ｖstoと選択信号ＳＥＬ１〜３の関係についてのタイミングチャートを示す。図４において、横軸は時間を表わしている。ここで、発振停止電圧Ｖstoと、接地電圧Ｖddとにおいては、差電圧が大きくなるほど発振停止電圧|Ｖsto|が大きくなるものである。
【００９７】
まず、選択信号ＳＥＬ１がハイレベルとされることにより、前記した式１により発振停止電圧|Ｖsto|は、Ｋ（|Ｖth p７|＋Ｖthn７）（Ｋ：定数）となる。そして、前記選択信号ＳＥＬ１がロウレベル，選択信号ＳＥＬ２がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp８|＋Ｖthn８）となる。また、前記選択信号ＳＥＬ２がロウレベル，選択信号ＳＥＬ３がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp９|＋Ｖthn９）となる。つまり、ＳＥＬ１がハイレベルにされたときの発振停止電圧|Ｖsto|が最も低く、ＳＥＬ３がハイレベルにされたときに発振停止電圧|Ｖsto|が最も高くなる。
【００９８】
ところで、発振用インバータユニット選択回路におけるフューズの切断は、ＩＣの検査時に行なわれ、このときに、まず、発振用インバータ群１０と接続された選択制御回路２０ＮのＮＭＯＳQN７〜QN９の夫々のソースが共通に接続された、定電圧発生回路の出力電圧である負の定電圧Ｖregの値と、発振用インバータユニットＩＮＶ１〜３の夫々に流れるショート電流Ｉsの測定により発振用インバータユニットの選択が行なわれる。
【００９９】
図５（ａ）は発振用インバータユニットに流れるショート電流Ｉsの測定方法を示す図、図５（ｂ）は、縦軸を発振停止電圧|Ｖsto|、横軸をショート電流Ｉsとして表わした、発振停止電圧|Ｖsto|とショート電流Ｉsとの関係を示すグラフである。
【０１００】
発振用インバータユニットのショート電流の測定は、図に示すように、発振用インバータユニットを構成するＰＭＯＳQPＳのソースに接地電圧Ｖddを印加し、ＮＭＯＳQNＳのソースに定電圧Ｖregを印加し、前記ＰＭＯＳQPs，前記ＮＭＯＳQNsの共通ゲートと共通ドレインをショートさせて、接地電圧Ｖdd−定電圧Ｖreg間に流れる電流を測定することにより行なわれる。
【０１０１】
このとき、発振停止電圧|Ｖsto|と発振用インバータユニットのショート電流Ｉsの関係のグラフにおいて、水晶発振回路の低消費電力化のためには、前述した定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|をできるだけ低くするという条件を満たさなければならない。
【０１０２】
すなわち、前記ショート電流Ｉsについては、前記ＰＭＯＳQPＳのオン電圧以上、つまり閾値電圧|ＶthpＳ|以上、かつ最も低い定電圧|Ｖreg|となるように発振用インバータユニットおよび定電圧Ｖregを選択する必要がある。更に、発振停止電圧|Ｖsto|においては、要求される発振電圧がＮＭＯＳQNＳのオン電圧以下、つまり閾値電圧ＶthnＳ以下の電圧を選択する必要がある。したがって、低消費電力化のためには、図に示す領域１の範囲内でのショート電流Ｉsおよび発振停止電圧|Ｖsto|である必要がある。一方、この条件を満たしつつ、近年の電源の低電圧化に対応できる発振用インバータユニットを選択するために、トランジスタのオンオフ動作が補償される範囲で安定発振する、最も低いショート電流の発振用インバータユニットを選択することが必要となる。すなわち、前述したショート電流測定の結果にしたがって、この条件を満たす最適の発振用インバータユニットを選択することで、水晶発振回路の低消費電力化を実現するものである。
【０１０３】
このために、ＩＣの検査工程において、特に図示しないテスト回路および前記テスト回路と接続されたテスト用パッドを使用して、水晶振動子Ｘ’ｔａｌの基板への実装前に、各発振用インバータユニットＩＮＶ１〜３においてショート電流Ｉsを測定し、オンオフ動作が補償される範囲で最も低いショート電流のものを特定する。このときＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられたテスト回路およびテスト用パッドを使用して、それぞれのＩＣチップについてショート電流の測定が行なわれる。また、このとき、発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎのみをアクティブとし、他の素子は非アクティブ状態にしてテストが行なわれる。
【０１０４】
ところで、前記テスト用パッドは発振用インバータユニットの数およびテスト回路の論理に応じて、１つまたは複数設けられると共に、前記テスト回路には、前記テスト用パッドへの入力信号の電圧レベルの組み合わせによって、前記選択信号ＳＥＬ１〜３のうちのいずれか１つをハイレベルにする論理回路を含む回路が形成されているものである。そして、ショート電流の測定は、前記テスト回路において、擬似的に、各発振用インバータユニットへ前記ハイレベルの選択信号を夫々入力した状態で行なわれる。このとき、前記出力ライン１０２と接続されたモニタ用パッドＭＰを利用して、定電圧と同等の負の電圧Ｖregを印加することにより、前記発振用インバータ群に接地電圧Ｖddと、定電圧Ｖre gを印加する。
【０１０５】
そして、ショート電流Ｉs測定後に、発振用インバータ群１０のうちの最適な発振用インバータユニットを特定し、前記発振用インバータユニットに対応して設けられた、発振用インバータユニット選択回路の単位回路におけるフューズを切断し、最適な発振用インバータユニットを１つ選択する。
【０１０６】
以上述べたように、本実施の形態の水晶発振回路は、発振用インバータユニットのショート電流ＩsをＩＣ検査時にテストすることができるため、製造条件に係わらず、最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。
【０１０７】
ここで、このようにして得られた本実施の形態の発振用インバータにおける発振動作についてのグラフを図６に示し、発振動作について説明する。図６において、横軸を時間を示し、ドレイン波形とゲート波形の時間軸を共通として示す。最適な発振用インバータユニットが選択された水晶発振回路において、前記発振用インバータユニットの最適な駆動能力に応じてゲート入力波形の振幅が増幅される。そして、前記ゲート入力波形に対してドレイン出力波形は位相が１８０度反転される。そして、ドレイン容量ＣＤは、高調波成分をカットし、発振周波数成分だけを有効にして、水晶発振回路の高調波発振を防ぐフィルターの役目を果たしている。そして、前記抵抗Ｒｆ，ドレイン容量ＣＤ，水晶振動子Ｘ’ｔａｌ，ゲート容量ＣＧを含むフィードバック回路はドレイン波形の位相を１８０度変換させるものである。
【０１０８】
このように、本実施の形態の水晶発振回路における発振用インバータの出力特性は、最適の発振用インバータユニットにて発振動作が行なわれているため、出力特性が良く低消費電力な発振回路を実現することができる。
【０１０９】
以上本実施の形態の水晶発振回路について説明してきたが、本実施の形態においては、異なる閾値電圧を有する発振用インバータユニットを３種類であるとして説明したが、発振用インバータユニットの数は特に限定されることなく自由に設定することができ、同様に発振用インバータユニット選択回路の数も発振用インバータユニットの数と対応させて設けることができる。
【０１１０】
本実施の形態においては、閾値電圧の設定を発振用インバータＩＮＶ１＞ＩＮＶ２＞ＩＮＶ３、すなわち、Ｖthn４＞Ｖthn５＞Ｖthn６，|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|として記載したが、これに限定されることなく、閾値電圧の設定をＩＮＶ１＜ＩＮＶ２＜ＩＮＶ３、すなわち、Ｖthn４＜Ｖthn５＜Ｖthn６，|Ｖthp４|＜|Ｖthp５|＜|Ｖthp６|として設定することもできる。
【０１１１】
＜実施の形態２＞
次に、図７を用いて本実施の形態の定電圧発生回路について説明する。
【０１１２】
本実施の形態の定電圧発生回路は、オペアンプの一方の入力電圧を制御するＮＭＯＳを複数かつ夫々異なる閾値電圧にて形成し、前記複数のＮＭＯＳのうち最適なＮＭＯＳを選択することができるようにしたものである。
【０１１３】
本実施の形態の定電圧発生回路は、オペアンプＯＰと、選択制御回路３０と、出力ゲートＮＭＯＳQN１と、定電圧制御回路４０と、−入力用ＰＭＯＳQP２とを含んで構成されている。
【０１１４】
前記オペアンプＯＰは、＋入力端子と−入力端子とを有し、＋入力端子は定電圧制御回路４０により形成される電圧を受ける。また、前記−入力端子はＰＭＯＳにより構成され、接地電圧Ｖddと定電流源の間に設けられた前記選択制御用ＰＭＯＳQP２により制御される電圧を受ける。そして、前記オペアンプＯＰは、前記＋入力端子に印加された電圧と、−入力端子に印加された電圧との電位差を増幅して出力する。また、前記−入力用ＰＭＯＳQP２は、ソースには接地電圧Ｖssが印加され、ゲートとドレインが共通に接続され、かつ定電流源と接続されている。
【０１１５】
前記出力ゲートＮＭＯＳQN１は、前記オペアンプＯＰの出力をゲートに受けるものであって、且つ、ドレインが定電圧発生回路の出力ライン１０２と接続されている。また、前記出力ゲートＮＭＯＳQN１のソースには電源電圧Ｖssが印加されている。
【０１１６】
前記定電圧制御回路４０は、ＮＭＯＳQN１０〜QN１２を含んで構成されている。この定電圧制御回路４０は、定電圧発生回路にて形成される定電圧Ｖregを、前記オペアンプＯＰの＋入力端子の入力電圧を制御することによって制御するための回路であって、第１の電位と、前記第１の電位よりも低い第２の電位の間に設けられた前記ＮＭＯＳQN１０〜QN１３の夫々のゲートとドレインが共通にオペアンプＯＰの−入力端子に接続されている。すなわち、前記ＮＭＯＳQN１０〜QN１２の各ドレイン及びゲートはオペアンプＯＰの＋入力端子と接続されているとともに、ソースが選択制御回路３０を介して定電圧発生回路の出力ライン１０２に電気的に接続されている。
【０１１７】
ここで、前記定電圧制御用ＮＭＯＳQN１０〜QN１２は、夫々異なる閾値電圧にて形成されており、前記ＮＭＯＳQN１０の閾値電圧Ｖthn１０，前記ＮＭＯＳQN１１の閾値電圧Ｖthn１１，前記ＮＭＯＳQN１２の閾値電圧Ｖthn１２は、たとえば、Ｖthn１０＞Ｖthn１１＞Ｖthn１２の関係となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより形成することができる。このとき、たとえば、Ｖthn１０とＶthn１１，Ｖthn１１とＶthn１２との各電位差は０．１Ｖ程度にすることができる。
【０１１８】
そして、前述したように、選択制御回路３０が、前記定電圧制御回路４０と接続されて設けられている。すなわち、前記定電圧制御用ＮＭＯＳQN１０〜QN１２の夫々のドレインと直列に接続されて、各ゲートにて選択信号を受ける選択制御用ＮＭＯＳQN１３〜QN１５が夫々対応して設けられている。前記選択制御用ＮＭＯＳQN１３〜QN１５は、夫々のソースが共通に定電圧発生回路の出力ライン１０２と接続されており、前記出力ライン１０２の電位が実質的に定電圧発生回路の出力電圧Ｖregとなるものである。
【０１１９】
そして、前記選択信号は、実施の形態１の水晶発振回路の例と同様に、異なる閾値電圧を有する定電圧制御回路を構成するＮＭＯＳのうちの１つを選択するための信号であり、選択信号ＳＥＬ１０がハイレベルでＮＭＯＳQN１０を選択状態、ＳＥＬ１１がハイレベルでＮＭＯＳQN１１を選択状態、ＳＥＬ１２がハイレベルでＮＭＯＳQN１２を選択状態とすることができる。また、前記選択信号ＳＥＬ１０〜１２が夫々ロウレベルで前記ＮＭＯＳQN１０〜QN１２を夫々非選択状態とすることができる。
【０１２０】
前記定電圧制御回路４０を構成する夫々閾値電圧の異なるＮＭＯＳQN１０〜QN１２は、定電圧発生回路により形成された定電圧Ｖregを最適な状態で形成するために、前記定電圧制御回路４０のうちの１つのＮＭＯＳに電流を流すことにより、オペアンプＯＰの＋入力端子への印加電圧すなわち−入力端子への印加電圧との差電圧を選択することができ、前記オペアンプＯＰの出力信号すなわち定電圧Ｖregを制御することを可能とするものである。
【０１２１】
すなわち、前記選択信号ＳＥＬ１０〜１２の選択制御回路３０への入力により、前記定電圧制御回路４０を構成するＮＭＯＳQN１３〜QN１５のオンオフを制御し、最適な閾値電圧にて形成されたＮＭＯＳを１つ選択するものである。この選択信号ＳＥＬ１０〜ＳＥＬ１２の電圧レベルの切り替え方法及び回路については、図３に示す回路と同様のものを使用し、同様の切り替え方法により選択信号ＳＥＬ１０〜１２を形成することができるのでここでは説明は省略する。
【０１２２】
次に、本実施の形態の定電圧発生回路における、定電圧制御回路の選択方法について説明する。本実施の形態では、たとえば、ＮＭＯＳQN１０を選択する場合について説明する。
【０１２３】
選択信号ＳＥＬ１０がハイレベルとされ、選択制御用ＮＭＯＳQN１３のゲートにハイレベルの電圧が印加されるため、前記ＮＭＯＳQN１３はオンする。したがって、定電圧制御回路４０において、ＮＭＯＳQN１０のソースがオン状態のＮＭＯＳQN１を介して電源電圧Ｖssと電気的に接続されることにより、定電圧制御用ＮＭＯＳQN１０を選択することができる。
【０１２４】
一方、選択信号ＳＥＬ１１，ＳＥＬ１２は共にロウレベルとされるので、選択制御用ＮＭＯＳQN１４，QN１５のゲートには前記選択信号ＳＥＬ１１，ＳＥＬ１２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN１４，QN１５はオフする。よって、定電圧制御用ＮＭＯＳQN１１，QN１２は両電源と電気的に切り離され選択されない。
【０１２５】
ここで、図８に定電圧Ｖregと選択信号ＳＥＬ１０〜１２の関係についてのタイミングチャートを示す。図８において、横軸は時間を表わしている。ここで、定電圧|Ｖreg|と、接地電圧Ｖddとにおいては、差電圧が大きくなるほど定電圧|Ｖreg|が大きくなるものである。
【０１２６】
まず、選択信号ＳＥＬ１０がハイレベルとされることにより、前述したように、定電圧は、|Ｖreg|＝α（|Ｖthp２|＋Ｖthn）（α：定数）で表わすことができるので、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１０）となる。そして、前記選択信号ＳＥＬ１０がロウレベル，選択信号ＳＥＬ１１がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１１）となる。また、前記選択信号ＳＥＬ１１がロウレベル，選択信号ＳＥＬ１２がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１２）となる。つまり、ＳＥＬ１０がハイレベルにされたときの定電圧|Ｖreg|が最も低く、ＳＥＬ３がハイレベルにされたときに定電圧|Ｖreg|が最も高くなる。
【０１２７】
ところで、前記したように、定電圧制御回路４０に含まれるＮＭＯＳの選択は、図３に示す回路と同様の選択信号形成回路により、ＩＣの検査工程においてフューズを切断することにより行なわれる。また、実施の形態１と同様に、前記選択信号形成回路において、フューズの切断による情報記憶方法でなくとも、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【０１２８】
前記定電圧制御回路に含まれるＮＭＯＳの選択においては、実施の形態１でも述べたように、定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|を低くするという両方の条件を満たさなければならない。前述したように、前記発振停止電圧Ｖstoは、発振用インバータを構成するトランジスタのＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧Ｖthn０，|Ｖthp０|に依存するため、特に図示しないテスト回路と接続されたテスト用パッドに印加する電圧レベルを制御して、選択信号ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２を順にハイレベルとする。ここで、テスト回路は、実施の形態１に記載した前記テスト回路と同様に、前記テスト用パッドへの入力信号の組み合わせにより、選択信号ＳＥＬ１０〜１２を選択的に形成する論理回路を含む回路であり、前記テスト用パッドは１つまたは複数設けることができる。
【０１２９】
そして、定電圧制御用ＮＭＯＳQN１０〜QN１２を順にオンさせて、定電圧Ｖregを変化させ、出力ライン１０２に接続されたモニタ用パッドＭＰにて定電圧Ｖregを測定する。このとき、ＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられた前記テスト回路，前記テスト用パッドおよびモニタ用パッドを使用して夫々のＩＣチップについて定電圧Ｖregの測定が行なわれる。また、測定時には、定電圧制御回路４０，選択制御回路３０のみがアクティブとされ、他の素子は非アクティブ状態とされているものである。
【０１３０】
そして、実施の形態１に記載したように、水晶発振回路における発振用インバータにおいてショート電流Ｉsを測定し、前記した関係を満たす最適な定電圧Ｖregを特定する。そして、ＩＣチップの実効領域に形成された定電圧発生回路において定電圧制御回路４０に含まれる、前記特定した最適なＮＭＯＳと接続された選択信号形成回路のフューズの切断を行ない、定電圧制御用ＮＭＯＳを１つ選択する。
【０１３１】
以上、本実施の形態の定電圧発生回路について説明してきたが、前述したように、本実施の形態の定電圧発生回路は、動作マージンを確保しつつできるだけ低い定電圧|Ｖreg|を形成することを特徴とするものであるので、トランジスタ数をさほど増加させることなく実現することができるため、チップ面積を大きく増加させることなく、最適な定電圧が設定でき、低消費電力な定電圧Ｖregを得ることができる。
【０１３２】
本実施の形態においては、異なる閾値電圧を有する定電圧制御用ＮＭＯＳを３種類であるとして説明したが、この数は特に限定されることなく自由に設定することができ、同様に定電圧選択回路の単位回路の数も定電圧制御用ＮＭＯＳの数と対応させて設けることができる。
【０１３３】
本実施の形態においては、閾値電圧の設定を定電圧制御用ＮＭＯＳQN１０＞QN１１＞QN１２、すなわち、Ｖthn１０＞Ｖthn１１＞Ｖthn１２として記載したが、これに限定されることなく、閾値電圧の設定をQN１０＜QN１１＜QN１２、すなわち、Ｖthn１０＜Ｖthn１１＜Ｖthn１２として設定することもできる。
【０１３４】
また、実施の形態１，実施の形態２として、水晶発振回路の発振用インバータにて最適発振用インバータを選択できるもの、定電圧発生回路の定電圧制御回路の最適ＮＭＯＳを選択できるものとして別々に例を挙げて説明したが、図１に示されるように、同時に実施の形態１の定電圧発生回路と、実施の形態２の水晶発振回路を適用することもでき、この場合最も低消費電力化が図れることはいうまでもない。この場合、前記選択信号ＳＥＬ１〜３を形成する第１の選択信号形成回路と、前記選択信号ＳＥＬ１０〜１２を形成する第２の選択信号形成回路が必要となるが、前記モニタ用パッドは共用することができる。また、前述したように、前記第１の選択信号形成回路と第２の選択信号形成回路の回路構成は同一にすることもできる。そして、図１のように構成した場合、水晶発振回路の発振用インバータのショート電流測定結果と、定電圧Ｖregの測定結果とによる組み合わせの中から最適な組み合わせを選択することができ、安定した発振特性を確保しつつ、歩留りを向上させることができ、さらに一層の低消費電力化を図ることができる。
【０１３５】
以上、実施の形態１，２を用いて本発明の水晶発振回路、定電圧発生回路、発振用インバータユニット選択回路、選択信号形成回路について述べてきたが、前記発振用インバータユニット選択回路、選択信号形成回路は図示した回路構成に限定されることなく様々な回路構成にて実現することができ、例えば、フューズの切断は高電圧の印加でなくとも、レーザーにてポリシリコンにて形成されたフューズを切断することもできる。
【０１３６】
＜実施の形態３＞
次に、図９に腕時計に用いられる電子回路の一例が示されている。
【０１３７】
この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータス側に設けられた発電コイル３００から交流電圧が出力される。
【０１３８】
この交流電圧が、ダイオード３０２で整流され、二次電池３０１を充電する。この二次電池３０１は、昇圧回路３０３および補助コンデンサ３０４と共に主電源を構成する。
【０１３９】
本実施の形態では、二次電池の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路３０３により二次電池の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ３０４に蓄電する。そして、この補助コンデンサ３０４の電圧を電源として時計回路が動作する。
【０１４０】
この時計回路は、実施の形態１，２に記載した発振回路と定電圧発生回路を含む半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波数、ここで３２７６８Ｈｚの周波数の発振出力を生成し、この発振出力を分周することにより、一秒ごとに極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路に接続されたステップモータの駆動コイル３０６へ入力される。これにより、図示しないステップモータは、駆動パルスが通電されるごとにロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻を表示板にアナログ表示することになる。
【０１４１】
ここで、本実施の形態の時計回路３３０は、前述した主電源から供給される電圧により駆動される電源電圧回路部２２０と、この電源電圧からこの値よりも低い所定の一定電圧Ｖregを生成する実施の形態２に記載した定電圧発生回路２１０と、この定電圧Ｖregにより駆動される定電圧動作回路部２４０とを含んで構成される。
【０１４２】
図１０には、前記時計回路３３０のより詳細な機能ブロック図が示されている。
【０１４３】
定電圧動作回路部２４０は、外部接続された水晶振動子Ｘ’ｔａｌを一部に含んで構成された実施の形態１に記載した水晶発振回路２００と、波形整形ゲート２０１と、高周波分周回路２０２とを含んで構成される。
【０１４４】
前記電源電圧回路部２２０は、レベルシフタ２０３と、中低周波分周回路２０４と、その他の回路２０５とを含んで構成される。なお、本実施の形態の時計回路では、前記電源電圧回路部２２０と、定電圧発生回路２１０とは、主電源から供給される電圧により駆動される電源電圧動作回路部２４０を構成している。
【０１４５】
前記水晶発振回路２００は、水晶振動子Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦波出力を波形整形ゲート２０１に出力する。
【０１４６】
前記波形整形ゲート２０１は、この正弦波出力を矩形波に整形した後、高周波分周回路２０２へ出力する。
【０１４７】
前記高周波分周回路２０２は、基準周波数３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出力をレベルシフタ２０３を介して中低周波数分周回路２０４へ出力する。
【０１４８】
前記中低周波数分周回路２０４は、２０４８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周し、その他の回路２０５へ入力する。
【０１４９】
前記その他の回路２０５は、１Ｈｚの分周信号に同期してコイルを通電駆動するドライバ回路を含んで構成され、この１Ｈｚの分周信号に同期して時計用駆動用ステップモータを駆動する。
【０１５０】
本実施の形態の時計回路において、主電源から供給される電源電圧Ｖssにより回路全体が駆動される電源電圧動作回路部２４０以外に、これにより低い定電圧Ｖregで駆動される定電圧動作回路部２２０を設けたのは以下の理由による。
【０１５１】
すなわち、このような時計回路では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。
【０１５２】
通常、回路の消費電力は、信号の周波数、回路の容量に比例し、さらに供給電源電圧の二乗に比例して増大する。
【０１５３】
ここで、時計回路に着目してみると、回路全体の消費電力を低減するためには、回路各部に供給する電源電圧を低い値、たとえばＶre gに設定すれば良い。この定電圧発生回路２１０は、実施の形態２に記載したように、前記水晶発振回路２００の発振動作を補償する範囲で最小の定電圧Ｖregを形成することができる。
【０１５４】
次に、信号周波数に着目してみると、時計回路は、信号周波数が高い水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２と、それ以外の回路２０５とに大別することができる。この信号の周波数は、前述したように回路の消費電力と比例関係がある。
【０１５５】
そこで、本実施の形態の定電圧発生回路２１０は、主電源から供給される電源電圧Ｖssから、それより低い定電圧Ｖregを生成し、これを高周波信号を扱う回路部２３０、すなわち水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２へ供給している。このように、前記高周波信号を扱う回路２３０に対して供給する駆動電圧を低くすることにより、定電圧発生回路２１０の負担をさほど増加させることなく、時計回路全体の消費電力を効果的に低減することができる。
【０１５６】
なお、本実施の形態において、高周波分周回路２０２と中低周波分周回路２０４との間にレベルシフタ２０３を設けたのは、以下の理由による。
【０１５７】
高周波分周回路２０２の出力波高値は、定電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、前記電源電圧Ｖssで駆動されている中低周波分周回路２０４に、高周波分周回路２０２の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路２０２の初段のロジックレベルの電圧を超えないため、中低周波分周回路２０４が正常に動作しない。よって、前記中低周波分周回路２０４が正常に動作するように、前記レベルシフタ２０３を使い、前記高周波分周回路２０２の出力波高値を定電圧レベルから電源電圧レベルまで引き上げている。
【０１５８】
以上述べたように、本実施の形態の時計回路およびこれを含む電子回路は、実施の形態１の水晶発振回路、実施の形態２の定電圧発生回路を含んでいるために、製造ばらつきによらず、発振用インバータの動作がマージンを確保しつつ、最小の定電圧を前記水晶発振回路に供給することができるため、電子回路、時計回路の低消費電力化が図れる。したがって、前述したような、時計または携帯用の電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計又は携帯用の電子機器の使い勝手を向上することができる。
【０１５９】
【図面の簡単な説明】
【図１】本発明による実施の形態２の定電圧発生回路及び実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図２】本発明による実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図３】本発明による実施の形態１の発振用インバータ選択回路の概略図である。
【図４】本発明による実施の形態１の発振停止電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図５】本発明による発振用インバータのショート電流を測定する方法について説明するための図と、発振停止電圧とショート電流との関係を示すグラフである。
【図６】本発明による実施の形態１の水晶発振回路のゲート波形と，ドレイン波形を示す概略図である。
【図７】本発明による実施の形態２の定電圧発生回路を有する発振回路の概略図である。
【図８】本発明による実施の形態２の定電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図９】本発明による実施の形態３の時計の機能ブロック図である。
【図１０】本発明による実施の形態３の携帯用電子機器の機能ブロック図である。
【図１１】本発明による従来の定電圧発生回路及び水晶発振回路を有する発振回路の概略図である。
【図１２】従来の定電圧発生回路における定電流源と接続されたＮＭＯＳに流れる定電流とゲート−ソース間電圧との関係を示すグラフである。
【図１３】定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を示す図である。
【符号の説明】
１０・・・発振用インバータ群
２０Ｐ，２０Ｎ・・・選択制御回路（水晶発振回路）
３０・・・選択制御回路（定電圧発生回路）
４０・・・定電圧制御回路
ＩＮＶ１〜３・・・発振用インバータユニット
Ｐ１〜Ｐ３・・・パッド
ＯＰ・・・オペアンプ
Ｒｆ・・・帰還抵抗
ＣＧ，ＣＤ・・・補償用コンデンサ
Ｘ’ｔａｌ・・・水晶振動子
Ｕ１〜Ｕ４・・・単位回路
Ｆ１〜Ｆ３・・・フューズ回路
ｆ１〜ｆ３・・・フューズ
Ｒ１〜Ｒ３・・・抵抗
Ｉ１〜Ｉ３・・・出力インバータ
２００・・・水晶発振回路
２０１・・・波形整形用ゲート
２０２・・・高周波分周回路
２０３・・・レベルシフタ
２０４・・・中低周波分周回路
２０５・・・その他回路
２１０・・・定電圧発生回路
２２０・・・電源電圧回路部
２３０・・・定電圧駆動動作回路部
２４０・・・電源電圧動作回路
３００・・・発電コイル
３０１・・・二次電池
３０２・・・ダイオード
３０３・・・昇圧回路
３０４・・・補助コンデンサ
３０６・・・時計用モータコイル
【発明の属する技術分野】
本発明は、発振回路、半導体装置及びそれらを具備した携帯用の電子機器および時計に関する。
【０００２】
【背景技術】
従来より、時計や携帯用の電話、コンピュータ端末などには、水晶振動子を用いた発振回路が広く用いられている。このような携帯用の電子機器または時計では、消費電力を節約し、電池の長寿命化を図ることが必要となる。
【０００３】
消費電力の節約という観点から、本発明者は、携帯用電子機器、特に腕時計に使用される電子回路の消費電力を分析した。この分析により、プリント基板上に構成される電子回路のうち、半導体装置においては発振回路部分の消費電力が他の回路部分に比べ大きな割合を占めることが確認された。すなわち、携帯用電子機器に使用される電子回路の発振回路部分での消費電力を節減することが、使用電池の長寿命化を図る上で効果的であることを見出した。
【０００４】
図１１には、従来の水晶発振回路および定電圧発生回路の一例が示されている。
【０００５】
この水晶発振回路は、水晶振動子Ｘ’ｔａｌと、発振用インバータＩＮＶ０と、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成される。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータＩＮＶ０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータＩＮＶ０のゲートへフィードバック入力するものである。
【０００６】
従来このような水晶発振回路に用いられる発振用インバータＩＮＶ０は、一対のＰ型電界効果トランジスタ（以下ＰＭＯＳと記す）QP０，Ｎ型電界効果トランジスタ（以下ＮＭＯＳと記す）QN０を含み、各ＰＭＯＳQP０，ＮＭＯＳQN０のゲートが入力側、ドレインが出力側として機能するように構成されている。そして、前記各トランジスタQP０，QN０は、そのドレイン側が互いに接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負の定電圧Ｖreg側に接続されている。
【０００７】
以上の構成の水晶発振回路では、発振用インバータＩＮＶ０に定電圧Ｖregを印加すると、前記発振用インバータＩＮＶ０の出力が１８０度位相反転されてゲートにフィードバック入力される。これにより、発振用インバータＩＮＶ０を構成するＰＭＯＳQP０，ＮＭＯＳQN０が交互にオンオフ駆動され、水晶発振回路の発振出力が次第に増加し、ついには水晶振動子Ｘ’ｔａｌが安定した発振動作を行なうようになる。
【０００８】
しかし、従来の水晶発振回路では、起動時にも、安定発振後にも、常にＰＭＯＳQP０，ＮＭＯＳQN０両トランジスタを交互にオンオフ駆動するように構成されているため、以下に記述する問題があった。
【０００９】
従来の水晶発振回路では、安定発振後にも常にＰＭＯＳQP０，ＮＭＯＳQN０を交互にオンオフ駆動している。この場合、前記ＰＭＯＳQP０をオン駆動しているときには、水晶振動子Ｘ’ｔａｌに充電されたエネルギーのほとんどをそのまま放電する。したがって、次の充電サイクルにおいて、水晶振動子Ｘ’ｔａｌをはじめから充電しなければならず、本発明者は、この充電が、回路全体の電力消費を節減する上の大きな問題となることを見出した。
【００１０】
すなわち、水晶発振回路が安定して発振している状態では、水晶振動子Ｘ’ｔａｌに充電された電力を充放電サイクルにおいて完全に放電しなくても、安定した発振状態を維持することができる。しかし、従来の回路では、この充放電サイクルにおいて、水晶振動子Ｘ’ｔａｌの充電電力をそのまま放電し、再度充電するというサイクルを繰り返していたため、これが回路全体の電力消費を増加させる大きな要因となっていた。
【００１１】
また、このような水晶発振回路においては、発振停止電圧の絶対値|Ｖsto|は、前記ＮＭＯＳQN０の閾値電圧をＶthn０，前記ＰＭＯＳのQP０閾値電圧をＶthp０とすると、式１のように表わすことができる。
【００１２】
式１：|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０）
ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|はＶthp０の絶対値を示す。このように、発振停止電圧Ｖstoは、前記ＮＭＯＳトランジスタの閾値電圧Ｖthn０，前記ＰＭＯＳの閾値電圧Ｖthp０に依存する。
【００１３】
一方、定電圧発生回路は、オペアンプＯＰと、マイナス（以下−と記す）入力電圧制御用ＰＭＯＳQP２とプラス（以下＋と記す）入力電圧制御用ＮＭＯＳQN２，出力用ＮＭＯＳQN１とを含んで構成されている。すなわち、前記オペアンプＯＰの−入力端子が、ゲートがドレインと接続され、かつ定電流源と電源電圧Ｖss間に設けられたＰＭＯＳQP２のドレインと接続される。さらに、前記オペアンプＯＰの＋入力端子が、ゲートがドレインと短絡され、かつ定電流源と電源電圧Ｖssの間に設けられたＮＭＯＳQN２のドレインと接続されている。
【００１４】
そして、前記ＮＭＯＳQN２のソースとそのドレインが直列に接続され、かつ前記オペアンプＯＰの出力をゲートに受け、ソースが電源電圧Ｖssと接続された、出力用のＮＭＯＳQN１が設けられている。よって、前記オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２およびＮＭＯＳQN２のそれぞれの閾値電圧Ｖthp２，Ｖthn２の影響をそれぞれ受ける。
【００１５】
つまり、この回路の動作について以下に説明すると、前記ＰＭＯＳQP２に定電流が流れることによって、信号線１００に前記ＰＭＯＳQP２の閾値電圧|Ｖthp２|に依存した電圧α|Ｖth p２|（α：定数）が生じる。そして、前記オペアンプＯＰとＮＭＯＳQN１により、信号線１０１は、前記信号線１００と同一の電位α|Ｖthp２|に制御される。さらに、ＮＭＯＳQN２に定電流源からの電流が流れることによって、前記信号線１０１と出力ライン１０２との間に閾値電圧Ｖthn２に依存したαＶthn２の電位差が生じる。よって、前記出力ライン１０２と接地電位Ｖddの間には、|Ｖthp２|＋Ｖthn２に依存した定電圧α（|Ｖthp２|＋Ｖthn２）が生じる。
【００１６】
よって、オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２の閾値電圧Ｖthp２およびＮＭＯＳQN２の閾値電圧Ｖthn２の影響をそれぞれ受ける。すなわち、定電圧|Ｖreg|は|Ｖthp２|＋Ｖthn２に比例する。したがって、従来の構成の水晶発振回路は、|Ｖthp２|＋Ｖthn２に依存した定電圧値Ｖregを電源として動作することになる。
【００１７】
したがって、従来の定電圧発生回路においては、半導体製造プロセス上で閾値電圧Ｖthp２及びＶthn２の値がばらついて、|Ｖthp２|もしくはＶthn２の値が大きくなった場合でも、定電圧|Ｖreg|も同時に大きくなるので、常に定電圧Ｖregと発振停止電圧Ｖstoの関係において|Ｖreg|＞|Ｖsto|が保たれ、発振動作確保ができ、ＩＣの歩留りを向上することができるという利点があった。
【００１８】
そして、発振回路の低消費電力動作のために、従来は定電圧発生回路を動作させる定電流源を、前記定電圧発生回路が動作可能な範囲で、できるだけ少なくしていた。しかしながら、前述したような携帯用の機器の発展によるニーズに伴い、発振用インバータの低消費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖsto|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げるということが必要となってきた。しかし、定電圧発生回路を動作させる定電流源からの定電流を少なくしていくと、温度変化により定電流が変動した場合の定電圧Ｖregの変化が大きくなる。
【００１９】
ここで、トランジスタの温度特性について、図１１に示される定電圧発生回路を用いて説明する。この定電圧発生回路において、ＮＭＯＳQN２，ＰＭＯＳQP２を動作させる定電流源ＴＡ，ＴＢの電流値には温度依存性がある。すなわち、前記定電流源ＴＡ，ＴＢは、例えば、デプリーションタイプのＰＭＯＳにより構成されている場合、定電流ＩDは式２にて表わすことができる。ここで、前記定電流源を構成するデプリーションＰＭＯＳの電流増幅率をβとし、その閾値電圧の絶対値を|Ｖth|とし、ゲート−ソース間電圧をＶＧＳとする。
【００２０】
式２：ＩＤ＝１／２・β・（ＶＧＳ−|Ｖth|）２
ここで、前記デプリーションＰＭＯＳは定電流を形成するためにゲート−ソース間が短絡されているので、前記ＶGSは０Ｖとなるのでこれを代入すると、式３のようになる。
【００２１】
式３：ＩＤ＝１／２・β・（−Ｖth）２
式３に示されるように、定電流ＩＤは、電源電圧には依存しない。したがって、定電流ＩＤは、温度依存性のある電流増幅率βと閾値電圧Ｖthの二乗に比例するので、定電流ＩＤの値も、また温度変化によって変動する。
【００２２】
また、図１２にＮＭＯＳQN２の温度変動を表わすグラフについて示す。図１２において縦軸は前記定電流ＩＤを表わし、横軸はゲート−ソース間電圧ＶＧＳを表わす。グラフには３種類の曲線が示されているが、曲線Ａは前記ＮＭＯＳQN２の閾値電圧が低い場合、曲線Ｃは前記閾値電圧が高い場合、曲線Ｂは前記閾値電圧がＡとＣとの中間であった場合について示している。そして、特に図示しないが、ＰＭＯＳQP２も同様の特性をもっている。つまり、このグラフからも分かるように、定電圧Ｖregの温度変化に対する変動量は、定電流値の変動と、前記ＮＭＯＳQN２の閾値電圧Ｖthn２，ＰＭＯＳQP２の閾値電圧Ｖthp２の絶対値の夫々の変動の和となる。
【００２３】
一方、発振停止電圧Ｖstoの温度に対する変化量については、発振停止電圧Ｖstoは、前記した式１に依存しているので、ＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧の変動分のみになる。
【００２４】
したがって、定電圧Ｖregの温度係数は、定電流源の変化量と、閾値電圧（|Ｖthp２|＋Ｖthn２）の変化量となるのに対し、発振停止電圧Ｖstoの温度係数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量となるため、温度係数すなわち温度特性が夫々異なる。
【００２５】
すなわち、定電圧Ｖregと発振停止電圧Ｖstoの温度特性が異なる場合、例えば、定電圧|Ｖreg|の方が温度に対して負の傾きが絶対値で大きい場合についての、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を図１３に示す。図１３においては、横軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電圧Ｖstoについてのグラフを夫々示す。前記発振動作を確保するためには、動作保証温度範囲における高温時、すなわち、図１３に示すＢ点においても、|Ｖreg|＞|Ｖsto|を確保しなければならない。ここで、前記Ｂ点における温度は、例えば、一般に公知の腕時計の耐熱温度である。
【００２６】
よって、他の低い温度領域では、定電圧|Ｖreg|値を必要以上に高くしなければならなくなる。つまり、従来の定電圧発生回路および水晶発振回路においては、無駄な電力を消費していることになる。したがって、低消費電力化のためには、定電圧Ｖregと発振停止電圧Ｖstoの温度特性を同様にすることが有効であることが分かる。すなわち、従来は定電圧Ｖregと発振停止電圧Ｖstoの温度勾配の差が大きくなり、高温側（あるいは低温側）の発振動作を保証するために、前記|Ｖreg|＞|Ｖsto|を常に成り立たせなければならず、低温側（あるいは高温側）では、|Ｖreg|を発振動作を保証する以上に高くしなければならないので、結果として無駄な電力を消費していた。
【００２７】
しかし、前記発振停止電圧Ｖstoは、水晶発振回路内の発振用インバータＩＮＶ０を構成するＰＭＯＳQP０の閾値電圧Ｖthp０およびＮＭＯＳQN０の閾値電圧Ｖthn０に依存しており、前述したような従来の発振用インバータにおいては、定電圧発生回路において形成される定電圧Ｖregのみを調整することで低消費電力化を図ることしかできなかった。
【００２８】
すなわち、発振用インバータを構成するトランジスタの形成において閾値電圧を変更させてしまうと、発振用インバータとしての特性も変わってしまうため、発振特性の変更に伴って様々な点での変更が必要となり、設計を困難にしてしまうこととなっていた。したがって、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖreg|＞|Ｖsto|の関係を保ちつつ、前記定電圧|Ｖreg|をできるだけ低くする、ということは困難であり、発振回路のさらなる低消費電力化が図れなかった。
【００２９】
【発明が解決しようとする課題】
そこで、本発明は、上述したような問題を鑑みてなされたものであり、その目的は、発振用インバータを含む発振回路、半導体装置、携帯用の電子機器および時計において、発振回路を構成する発振用インバータにおけるトランジスタの閾値電圧を調整することにより低消費電力駆動且つ安定発振を行なうことにある。
【００３０】
【００３１】
【課題を解決するための手段】
（１）本発明の発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含むことを特徴とする。
【００３２】
したがって、前記（１）の発明に係る発振回路によれば、前記発振用インバータ群のうち、前記発振用インバータのトランジスタ出力を最適な電圧に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００３３】
（２）本発明の発振回路は、前記（１）に記載の特徴点に加え、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路を含むことを特徴とする。
【００３４】
したがって、前記（２）の発明に係る発振回路によれば、前記選択回路により最適な閾値電圧を有する発振用インバータを選択することができる。
【００３５】
（３）本発明の発振回路は、前記（２）に記載の特徴点に加え、
前記発振回路は、テスト回路と同一の基板上に形成され、
前記水晶振動子を搭載していない状態で、前記テスト回路にて、前記各発振用インバータを選択し、該夫々の発振用インバータのショート電流を測定することにより、前記発振用インバータ群の中から１つの発振用インバータを特定し、前記選択回路にて前記発振用インバータを選択するものであることを特徴とする。
【００３６】
したがって、前記（３）の発明に係る発振回路によれば、ＩＣチップまたはウエハ上に形成された発振用インバータ群の夫々の発振用インバータのショート電流を測定することができるので、製造条件に係わらず最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。また、前記選択回路も前記テスト回路と前記同一基板上に形成することもできる。
【００３７】
（４）本発明の発振回路は、前記（３）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記各発振用インバータを選択することを特徴とする。
【００３８】
したがって、前記（４）の発明に係る発振回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記各発振用インバータを選択する信号を形成することができ、夫々の発振用インバータのショート電流を測定することができる。
【００３９】
（５）本発明の発振回路は、前記（１）〜（４）のいずれかに記載の特徴点に加え、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする。
【００４０】
したがって、前記（５）の発明に係る発振回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００４１】
（６）本発明の発振回路は、前記（１）〜（５）のいずれかに記載の特徴点に加え、
前記発振用インバータ群は、第１の閾値電圧を有するトランジスタを含んで構成された第１の発振用インバータと、前記第１の閾値電圧とは異なる第２の閾値電圧を有するトランジスタを含んで構成された第２の発振用インバータと、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有するトランジスタを含んで構成された第３の発振用インバータとを少なくとも含むことを特徴とする。
【００４２】
したがって、前記（６）の発明に係る発振回路によれば、前記発振用インバータ群における閾値電圧の差が微小であるトランジスタを含む３つの発振用インバータのうち、前記発振用インバータに流れるソースドレイン電流を最適な電流に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００４３】
（７）本発明の発振回路は、前記（１）〜（５）に記載の特徴点に加え、
前記各発振用インバータの電源ラインは、第１の電位側と、前記第１の電位とは電位の異なる第２の電位側に接続され、
前記発振回路は、前記第１の電位と前記第２の電位による電位差をもって、振幅を行なうものであることを特徴とする。
【００４４】
したがって、前記（７）の発明に係る発振回路によれば、前記発振用インバータの振幅を前記第１の電源と、前記定電圧との間で行なうことができるため、前記電圧振幅に基づいた安定かつ低消費電力な発振特性を得ることができる。
【００４５】
（８）本発明の発振回路は、前記（７）に記載の特徴点に加え、
前記第１の電位と前記第２の電位による電位差は、前記発振用インバータの発振停止電圧の絶対値よりも大きいものであることを特徴とする。
【００４６】
したがって、前記（８）の発明に係る発振回路によれば、前記発振用インバータにより安定な発振動作を確保することができる。
【００４７】
（９）本発明の発振回路は、前記（７）または（８）に記載の特徴点に加え、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする。
【００４８】
したがって、前記（９）の発明に係る発振回路によれば、前記発振用インバータにより安定かつ低消費電力な発振動作を行なうことができ、低電源電圧化にも対応することができる。
【００４９】
（１０）本発明の定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子への入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプの出力を受けてゲート入力電圧が制御されるトランジスタと、
を含むことを特徴とする。
【００５０】
したがって、前記（１０）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５１】
（１１）本発明の定電圧発生回路は、前記（１０）に記載の特徴点に加え、
前記定電圧発生回路は、前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する選択回路を含むことを特徴とする。
【００５２】
したがって、前記（１１）の発明に係る定電圧発生回路によれば、前記選択回路により、前記最適なトランジスタを選択することができる。
【００５３】
（１２）本発明の定電圧発生回路は、前記（１１）に記載の特徴点に加え、
前記定電圧発生回路はモニタ端子と接続されるとともに、テスト回路と同一の基板上に設けられ、
検査工程において、前記テスト回路は、前記定電圧制御回路における各トランジスタを選択し、前記定電圧制御回路における各トランジスタによる出力電圧を前記モニタ端子にて夫々測定することにより、前記定電圧制御回路における複数のトランジスタの中から１つのトランジスタを特定し、前記選択回路にて、前記トランジスタを選択することを特徴とする。
【００５４】
したがって、前記（１２）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５５】
（１３）本発明の定電圧発生回路は、前記（１２）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記定電圧制御回路における各トランジスタを選択することを特徴とする。
【００５６】
したがって、前記（１３）の発明に係る定電圧発生回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記定電圧制御回路の各トランジスタを選択する信号を形成することができ、前記夫々のトランジスタにより形成される前記参照電圧を測定することができる。
【００５７】
（１４）本発明の定電圧発生回路は、前記（１０）乃至（１３）のうちのいずれかに記載の特徴点に加え、
前記選択回路は、前記定電圧制御回路における前記複数のトランジスタと対応して形成され、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記トランジスタを選択することを特徴とする。
【００５８】
したがって、前記（１４）の発明に係る定電圧発生回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００５９】
（１５）本発明の定電圧発生回路は、前記（１０）乃至（１４）のいずれかに記載の特徴点に加え、
前記定電圧制御回路は、第４の閾値電圧を有するトランジスタと、前記第４の閾値電圧とは異なる第５の閾値電圧を有するトランジスタと、前記第４及び第５の閾値電圧とは異なる第６の閾値電圧を有するトランジスタとを少なくとも含み、各前記トランジスタは一端側が第１の電位側に接続され、他端側が定電圧出力側に接続されていることを特徴とする。
【００６０】
したがって、前記（１５）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたテスト回路内の閾値電圧の異なる３種類のトランジスタによる定電圧値をモニタ端子にて測定することができるので、最適なトランジスタを選択することができ、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００６１】
（１６）本発明の定電圧発生回路は、前記（１０）乃至（１５）のうちのいずれかに記載の特徴点に加え、
前記定電圧発生回路の出力電圧を、発振回路へ供給することを特徴とする。
【００６２】
したがって、前記（１６）の発明に係る定電圧発生回路によれば、前記発振回路の発振特性に応じて前記定電圧を調整することができるので、前記発振回路へ最適な定電圧を供給することができる。
【００６３】
（１７）本発明の半導体装置は、
発振回路と、定電圧発生回路と、テスト回路とを含む半導体装置であって、
前記発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群における複数の発振用インバータから１つの発振用インバータを選択する第１の選択回路と、
外付けされた水晶振動子と出力側及び入力側が接続された前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含み、
前記定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子へ入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプ出力を受けてゲート入力電圧が制御されるトランジスタと、
前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する第２の選択回路と、
を含み、
前記テスト回路は、前記発振回路および前記定電圧発生回路と夫々接続されるとともに、
前記定電圧発生回路の出力電圧をモニタするモニタ端子と、テスト用パッドと接続されて設けられ、
検査工程において、前記モニタ端子に電圧を印加した状態で、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記各発振用インバータを夫々選択して、前記各発振用インバータのショート電流を夫々測定し、
前記ショート電流測定後に、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記定電圧制御回路における各トランジスタを夫々選択して、前記各トランジスタの出力電圧を前記モニタ端子にて夫々測定し、
前記発振用インバータの発振動作を確保できる範囲で、前記発振回路内の前記発振用インバータを前記第１の選択回路にて選択するとともに、前記定電圧発生回路内の定電圧制御回路におけるトランジスタを前記第２の選択回路にて選択することを特徴とする。
【００６４】
したがって、前記（１７）の発明に係る半導体装置によれば、前記水晶発振回路の発振用インバータのショート電流測定結果と、定電圧の測定結果とによる組み合わせの中から最適なショート電流と定電圧の組み合わせを選択することができ、半導体装置における発振回路の安定発振出力を得ることができると共に、歩留りを向上することができ、一層の低消費電力化を図ることができる。
【００６５】
（１８）本発明の携帯用電子機器は、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする。
【００６６】
したがって、前記（１８）の発明に係る携帯用電子機器によれば、携帯用電子機器の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、電子回路の低消費電力化が図れ、携帯用電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、携帯用電子機器の使い勝手を向上することができる。
【００６７】
（１９）本発明の携帯用電子機器は、前記（１８）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００６８】
したがって、前記（１９）の発明に係る携帯用電子機器によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、電子回路の低消費電力化が図れる。
【００６９】
（２０）本発明の時計は、前記（１９）に記載の特徴点に加え、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする。
【００７０】
したがって、前記（２０）の発明に係る時計によれば、時計の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、時計において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計の使い勝手を向上することができる。
【００７１】
（２１）本発明の時計は、前記（２０）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００７２】
したがって、前記（２１）の発明に係る時計によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、時計回路の低消費電力化が図れる。
【００７３】
【発明の実施の形態】
次に、本発明の好適な実施の形態を図面に基づき詳細に説明する。
【００７４】
＜実施の形態１＞
図２には、本発明の好適な実施の形態１にかかる定電圧発生回路および水晶発振回路が示されている。本実施の形態の水晶発振回路は、クォーツタイプの腕時計に使用される水晶発振回路である。尚、前記図１１に示される回路と対応する部材には、同一符号を付し、その説明は省略する。
【００７５】
本実施の形態の水晶発振回路は、複数の発振用インバータユニットにより発振用インバータ群を形成し、かつ前記発振用インバータユニットを構成するＰＭＯＳ／ＮＭＯＳの各閾値電圧を、各発振用インバータユニットごとに異なるように形成し、最適な発振用インバータユニットを選択することができるようにしたものである。
【００７６】
図２に示される水晶発振回路について説明する。本実施の形態の水晶発振回路は、発振用インバータ群１０と、選択制御回路２０Ｐ，２０Ｎと、水晶振動子Ｘ’ｔａｌと、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成されている。ここで、ＭＯＳは半導体基板上に形成されているＩＣチップに形成されたものであり、他の素子はプリント基板上に前記ＩＣチップと接続されて実装されたものである。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータ群１０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータ群１０の初段の発振用インバータユニットＩＮＶ１のゲートへフィードバック入力するものである。
【００７７】
前記発振用インバータ群１０においては、ＰＭＯＳQP４とＮＭＯＳQN４を含む第１の発振用インバータユニットＩＮＶ１、ＰＭＯＳQP５とＮＭＯＳQN５を含む第２の発振用インバータユニットＩＮＶ２，ＰＭＯＳQP６とＮＭＯＳQN６を含む第３の発振用インバータユニットＩＮＶ３が形成されている。
【００７８】
そして各発振用インバータユニットＩＮＶ１〜３は、それぞれ第１の電位側とこれよりも低い電圧の第２の電位側に接続され、両電位の電位差により電力供給を受け駆動されるように構成されている。ここで、本実施の形態の水晶発振回路においては、前記第１の電位は接地電圧Ｖddに設定され、第２の電位は定電圧発生回路から供給される負の定電圧Ｖregに設定されている。
【００７９】
これらの発振用インバータ群１０を構成する、発振用インバータユニットＩＮＶ１〜３における夫々のトランジスタは、前記各発振用インバータユニットごとにそれぞれ異なる閾値電圧にて形成されているものである。たとえば、ＮＭＯＳQN４，QN５，QN６の各閾値電圧は、Ｖthn４＞Ｖthn５＞Ｖthn６とされ、前記各ＮＭＯＳの閾値電圧の大きさに対応して、ＰＭＯＳQP４，QP５，QP６の閾値電圧は、|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより、夫々の発振用インバータユニットごとに閾値電圧が異なるように形成される。そして、たとえば、これらの閾値電圧の差としては前記Ｖthn４とＶthn５，Ｖthn５とＶthn６、Ｖthp４とＶthp５，Ｖthp５とＶthp６との各電位差を約０．１Ｖ程度にすることができる。
【００８０】
そして、前記各発振用インバータユニットＩＮＶ１〜３は、一端に接地電圧Ｖddが印加された前記コンデンサＣＧの他端と、夫々の入力ゲートが共通に電気的に接続される。さらに、前記各発振用インバータユニットＩＮＶ１〜３は、各出力ノードが共通に接続されるとともに、接地電圧Ｖddが一端に印加されたコンデンサＣＤの他端、および水晶振動子Ｘ’ｔａｌの一端と接続される。また、前記水晶振動子Ｘ’ｔａｌの他端は、前記コンデンサＣＧの他端、各発振用インバータユニットＩＮＶ１〜３のゲート入力、フィードバック抵抗Ｒｆの一端と接続されている。更に、前記フィードバック抵抗Ｒｆの他端は各発振用インバータユニットＩＮＶ１〜３の各出力部と接続されており、前記各発振用インバータユニットＩＮＶ１〜３の出力は、各ゲートにフィードバックされている。
【００８１】
更に、前記各発振用インバータユニットＩＮＶ１〜３は、選択信号が入力されるＮＭＯＳ選択制御回路２０Ｎ及びＰＭＯＳ選択制御回路２０Ｐ間に接続されて設けられている。前記ＮＭＯＳ選択制御回路２０Ｎはゲートに選択信号を受けるＮＭＯＳQN７〜QN９により構成されるとともに、前記ＰＭＯＳ選択制御回路２０Ｐは、ゲートに選択信号を受けるＣＭＯＳインバータ回路ＩＰ１〜ＩＰ３と、その出力を各ゲートにて受けるＰＭＯＳQP７〜QP９により構成されている。すなわち、前記ＰＭＯＳ選択制御回路２０Ｐを構成するＰＭＯＳQP７〜QP９の各ゲートには前記各選択信号の反転信号が入力されるものである。
【００８２】
そして、前記ＰＭＯＳ選択制御回路２０Ｐ、前記ＮＭＯＳ選択制御回路２０Ｎ、発振用インバータ群１０の接続について、たとえば、発振用インバータユニットＩＮＶ１を例として以下に説明する。尚、発振用インバータユニットＩＮＶ２，ＩＮＶ３についても全く同じ構成であるものとする。
【００８３】
前記ＰＭＯＳ選択制御回路２０Ｐに含まれるＰＭＯＳQP７は、ソースに電源電圧Ｖssが印加されるとともに、ドレインがＰＭＯＳQP４のソースと接続されている。そして、前記ＮＭＯＳ選択制御回路２０Ｎに含まれるＮＭＯＳQN７は、ソースに定電圧Ｖregが印加されるとともに、ドレインがＮＭＯＳQN４のソースと接続されている。そして、前記選択制御用ＮＭＯＳQN７のゲートには、発振用インバータ群１０における発振用インバータユニットＩＮＶ１の選択／非選択を命令する選択信号ＳＥＬ１が入力され、前記選択制御用ＰＭＯＳQP７のゲートには、選択信号ＳＥＬ１の反転信号が印加されている。すなわち、前記選択信号ＳＥＬ１はハイレベルで発振用インバータユニットＩＮＶ１を選択状態、ロウレベルで前記発振用インバータユニットＩＮＶ１を非選択状態にすることができる。
【００８４】
以上、発振用インバータユニットＩＮＶ１を例として説明したが、前述したように発振用インバータユニットＩＮＶ２，ＩＮＶ３の構成も同様であって、発振用インバータユニットＩＮＶ２においては、ゲートに選択信号ＳＥＬ２が入力される選択制御用ＰＭＯＳQP８と、ゲートに選択信号ＳＥＬ２の反転信号が入力される選択制御用ＮＭＯＳQN８が設けられている。また、同様に、インバータＩＮＶ３においては、ゲートに選択信号ＳＥＬ３が入力される選択制御用ＮＭＯＳQN９と、ゲートに選択信号ＳＥＬ１の反転信号が入力される選択制御用ＰＭＯＳQP９が同様に設けられている。
【００８５】
このように、夫々閾値電圧の異なる前記発振用インバータユニットＩＮＶ１〜３により構成された発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎは、水晶発振回路としての発振出力を最適な状態にするために、前記発振用インバータ群１０のうち、前記発振用インバータユニットのトランジスタ出力を最適な電圧に調整するために設けられたものである。
【００８６】
すなわち、前記選択信号ＳＥＬ１〜３の選択制御回路２０Ｐ，２０Ｎへの入力により、前記発振用インバータユニットＩＮＶ１〜３の起動を制御し、最適な閾値電圧にて形成されたトランジスタを有する発振用インバータユニットを選択するものである。この選択信号ＳＥＬ１〜３の電圧レベルの切り替え方法および回路については、後に図３を用いて詳細に説明する。
【００８７】
次に、本実施の形態の水晶発振回路における、発振用インバータユニットの選択方法について説明する。本実施の形態では、たとえば、発振用インバータユニットＩＮＶ１を選択する場合について説明する。
【００８８】
選択信号ＳＥＬ１がハイレベルとされ、選択制御用ＰＭＯＳQP７のゲートにロウレベル、ＮＭＯＳQN７のゲートにハイレベルの電圧が印加されるため、前記ＰＭＯＳQP７とＮＭＯＳQN７はオンする。したがって、発振用インバータユニットＩＮＶ１において、ＰＭＯＳQP４のソースが接地電圧Ｖdd、ＮＭＯＳQN４のソースが定電圧Ｖregと、それぞれ電気的に接続されることにより、発振用インバータユニットＩＮＶ１を選択することができる。
【００８９】
一方、選択信号ＳＥＬ１，ＳＥＬ２はロウレベルとされるので、選択制御用ＰＭＯＳQP８，QP９のゲートにはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２の反転信号、すなわちハイレベルの信号が印加されるので、ＰＭＯＳQP８，QP９はオフする。そして、選択制御用ＮＭＯＳQN８，QN９のゲートには前記選択信号ＳＥＬ１，ＳＥＬ２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN８，QN９はオフする。よって、発振用インバータユニットＩＮＶ３，ＩＮＶ４は両電源と電気的に切り離され選択されない。
【００９０】
次に、前記選択信号ＳＥＬ１〜３の形成方法について、図３を用いて説明する。
【００９１】
図３に本発明の好適な実施の形態１にかかる発振用インバータユニット選択回路が示されている。本実施の形態の発振用インバータユニット選択回路は、水晶発振回路において、前記発振用インバータユニットＩＮＶ１〜３により構成される発振用インバータ群１０のうち、最適な発振用インバータユニットを選択する選択信号ＳＥＬ１〜３を形成するための回路である。
【００９２】
発振用インバータユニット選択回路は、前記発振用インバータユニットの数分の単位回路により構成され、たとえば、図２に示すような３種類の発振用インバータユニットＩＮＶ１〜３を有する水晶発振回路用には、３つの単位回路Ｕ１〜Ｕ３が設けられている。すなわち、前記発振用インバータユニット選択回路は、３種類のパッドＰ１〜Ｐ３及び３種類のフューズ回路Ｆ１〜Ｆ３を含む。前記フューズ回路Ｆ１〜Ｆ３は、それぞれ一端が接地電圧Ｖddと接続され、他端がパッドＰ１〜Ｐ３と接続されたフューズｆ１〜ｆ３と、一端が電源電圧Ｖssと接続され、他端がパッド及び前記フューズｆ１〜ｆ３の他端と直列に接続された抵抗Ｒ１〜Ｒ３と、出力インバータＩ１〜Ｉ３とを含んで構成されている。
【００９３】
そして、たとえば、単位回路Ｕ１が選択信号ＳＥＬ１形成用の回路である場合には、前記単位回路Ｕ１の出力が、発振用インバータユニットＩＮＶ１のＮＭＯＳQN７のゲート、または水晶発振回路内の選択制御回路２０Ｐにおけるインバータを介してＰＭＯＳQP７のゲートに入力される。
【００９４】
本実施の形態の発振用インバータユニット選択回路において、フューズ回路Ｆ１〜Ｆ３のフューズｆ１〜ｆ３はたとえば２０Ｖ程度の高電圧を印加することによって切断することができる。たとえば、発振用インバータユニットＩＮＶ１を選択する場合は、まず、パッドＰ１に高電圧を印加して、フューズｆ１を切断することによって、電流をパッドＰ１から抵抗Ｒ１を介して電源Ｖssに向かって流すようにする。このことによって、出力インバータＩＮＶＵ１に入力される電圧はロウレベルとなり、前記出力インバータＩＮＶＵ１の出力電圧、すなわち発振用インバータユニット選択回路における単位回路Ｕ１の出力信号はハイレベルとなる。したがって、図３に示される選択信号ＳＥＬ１はハイレベルとされて選択制御用ＮＭＯＳQN７がオンし、選択制御用ＰＭＯＳQP７がオフする。
【００９５】
以上、発振用インバータユニットＩＮＶ１を選択する場合について説明したが、ＩＮＶ２，ＩＮＶ３の選択も同様に行なうことができる。たとえば、発振用インバータユニットＩＮＶ２を選択する場合は、パッドＰ２に高電圧を印加して、単位回路Ｕ２のフューズｆ２を切断し、発振用インバータユニットＩＮＶ３を選択する場合は、パッドＰ３に高電圧を印加して、単位回路Ｕ３のフューズｆ３を切断することで同様にして所望の発振用インバータユニットを選択することができる。ここで、本実施の形態では、フューズの切断による情報記憶の方法を例として説明したが、これに限定されることなく、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【００９６】
ここで、図４に発振停止電圧Ｖstoと選択信号ＳＥＬ１〜３の関係についてのタイミングチャートを示す。図４において、横軸は時間を表わしている。ここで、発振停止電圧Ｖstoと、接地電圧Ｖddとにおいては、差電圧が大きくなるほど発振停止電圧|Ｖsto|が大きくなるものである。
【００９７】
まず、選択信号ＳＥＬ１がハイレベルとされることにより、前記した式１により発振停止電圧|Ｖsto|は、Ｋ（|Ｖth p７|＋Ｖthn７）（Ｋ：定数）となる。そして、前記選択信号ＳＥＬ１がロウレベル，選択信号ＳＥＬ２がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp８|＋Ｖthn８）となる。また、前記選択信号ＳＥＬ２がロウレベル，選択信号ＳＥＬ３がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp９|＋Ｖthn９）となる。つまり、ＳＥＬ１がハイレベルにされたときの発振停止電圧|Ｖsto|が最も低く、ＳＥＬ３がハイレベルにされたときに発振停止電圧|Ｖsto|が最も高くなる。
【００９８】
ところで、発振用インバータユニット選択回路におけるフューズの切断は、ＩＣの検査時に行なわれ、このときに、まず、発振用インバータ群１０と接続された選択制御回路２０ＮのＮＭＯＳQN７〜QN９の夫々のソースが共通に接続された、定電圧発生回路の出力電圧である負の定電圧Ｖregの値と、発振用インバータユニットＩＮＶ１〜３の夫々に流れるショート電流Ｉsの測定により発振用インバータユニットの選択が行なわれる。
【００９９】
図５（ａ）は発振用インバータユニットに流れるショート電流Ｉsの測定方法を示す図、図５（ｂ）は、縦軸を発振停止電圧|Ｖsto|、横軸をショート電流Ｉsとして表わした、発振停止電圧|Ｖsto|とショート電流Ｉsとの関係を示すグラフである。
【０１００】
発振用インバータユニットのショート電流の測定は、図に示すように、発振用インバータユニットを構成するＰＭＯＳQPＳのソースに接地電圧Ｖddを印加し、ＮＭＯＳQNＳのソースに定電圧Ｖregを印加し、前記ＰＭＯＳQPs，前記ＮＭＯＳQNsの共通ゲートと共通ドレインをショートさせて、接地電圧Ｖdd−定電圧Ｖreg間に流れる電流を測定することにより行なわれる。
【０１０１】
このとき、発振停止電圧|Ｖsto|と発振用インバータユニットのショート電流Ｉsの関係のグラフにおいて、水晶発振回路の低消費電力化のためには、前述した定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|をできるだけ低くするという条件を満たさなければならない。
【０１０２】
すなわち、前記ショート電流Ｉsについては、前記ＰＭＯＳQPＳのオン電圧以上、つまり閾値電圧|ＶthpＳ|以上、かつ最も低い定電圧|Ｖreg|となるように発振用インバータユニットおよび定電圧Ｖregを選択する必要がある。更に、発振停止電圧|Ｖsto|においては、要求される発振電圧がＮＭＯＳQNＳのオン電圧以下、つまり閾値電圧ＶthnＳ以下の電圧を選択する必要がある。したがって、低消費電力化のためには、図に示す領域１の範囲内でのショート電流Ｉsおよび発振停止電圧|Ｖsto|である必要がある。一方、この条件を満たしつつ、近年の電源の低電圧化に対応できる発振用インバータユニットを選択するために、トランジスタのオンオフ動作が補償される範囲で安定発振する、最も低いショート電流の発振用インバータユニットを選択することが必要となる。すなわち、前述したショート電流測定の結果にしたがって、この条件を満たす最適の発振用インバータユニットを選択することで、水晶発振回路の低消費電力化を実現するものである。
【０１０３】
このために、ＩＣの検査工程において、特に図示しないテスト回路および前記テスト回路と接続されたテスト用パッドを使用して、水晶振動子Ｘ’ｔａｌの基板への実装前に、各発振用インバータユニットＩＮＶ１〜３においてショート電流Ｉsを測定し、オンオフ動作が補償される範囲で最も低いショート電流のものを特定する。このときＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられたテスト回路およびテスト用パッドを使用して、それぞれのＩＣチップについてショート電流の測定が行なわれる。また、このとき、発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎのみをアクティブとし、他の素子は非アクティブ状態にしてテストが行なわれる。
【０１０４】
ところで、前記テスト用パッドは発振用インバータユニットの数およびテスト回路の論理に応じて、１つまたは複数設けられると共に、前記テスト回路には、前記テスト用パッドへの入力信号の電圧レベルの組み合わせによって、前記選択信号ＳＥＬ１〜３のうちのいずれか１つをハイレベルにする論理回路を含む回路が形成されているものである。そして、ショート電流の測定は、前記テスト回路において、擬似的に、各発振用インバータユニットへ前記ハイレベルの選択信号を夫々入力した状態で行なわれる。このとき、前記出力ライン１０２と接続されたモニタ用パッドＭＰを利用して、定電圧と同等の負の電圧Ｖregを印加することにより、前記発振用インバータ群に接地電圧Ｖddと、定電圧Ｖre gを印加する。
【０１０５】
そして、ショート電流Ｉs測定後に、発振用インバータ群１０のうちの最適な発振用インバータユニットを特定し、前記発振用インバータユニットに対応して設けられた、発振用インバータユニット選択回路の単位回路におけるフューズを切断し、最適な発振用インバータユニットを１つ選択する。
【０１０６】
以上述べたように、本実施の形態の水晶発振回路は、発振用インバータユニットのショート電流ＩsをＩＣ検査時にテストすることができるため、製造条件に係わらず、最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。
【０１０７】
ここで、このようにして得られた本実施の形態の発振用インバータにおける発振動作についてのグラフを図６に示し、発振動作について説明する。図６において、横軸を時間を示し、ドレイン波形とゲート波形の時間軸を共通として示す。最適な発振用インバータユニットが選択された水晶発振回路において、前記発振用インバータユニットの最適な駆動能力に応じてゲート入力波形の振幅が増幅される。そして、前記ゲート入力波形に対してドレイン出力波形は位相が１８０度反転される。そして、ドレイン容量ＣＤは、高調波成分をカットし、発振周波数成分だけを有効にして、水晶発振回路の高調波発振を防ぐフィルターの役目を果たしている。そして、前記抵抗Ｒｆ，ドレイン容量ＣＤ，水晶振動子Ｘ’ｔａｌ，ゲート容量ＣＧを含むフィードバック回路はドレイン波形の位相を１８０度変換させるものである。
【０１０８】
このように、本実施の形態の水晶発振回路における発振用インバータの出力特性は、最適の発振用インバータユニットにて発振動作が行なわれているため、出力特性が良く低消費電力な発振回路を実現することができる。
【０１０９】
以上本実施の形態の水晶発振回路について説明してきたが、本実施の形態においては、異なる閾値電圧を有する発振用インバータユニットを３種類であるとして説明したが、発振用インバータユニットの数は特に限定されることなく自由に設定することができ、同様に発振用インバータユニット選択回路の数も発振用インバータユニットの数と対応させて設けることができる。
【０１１０】
本実施の形態においては、閾値電圧の設定を発振用インバータＩＮＶ１＞ＩＮＶ２＞ＩＮＶ３、すなわち、Ｖthn４＞Ｖthn５＞Ｖthn６，|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|として記載したが、これに限定されることなく、閾値電圧の設定をＩＮＶ１＜ＩＮＶ２＜ＩＮＶ３、すなわち、Ｖthn４＜Ｖthn５＜Ｖthn６，|Ｖthp４|＜|Ｖthp５|＜|Ｖthp６|として設定することもできる。
【０１１１】
＜実施の形態２＞
次に、図７を用いて本実施の形態の定電圧発生回路について説明する。
【０１１２】
本実施の形態の定電圧発生回路は、オペアンプの一方の入力電圧を制御するＮＭＯＳを複数かつ夫々異なる閾値電圧にて形成し、前記複数のＮＭＯＳのうち最適なＮＭＯＳを選択することができるようにしたものである。
【０１１３】
本実施の形態の定電圧発生回路は、オペアンプＯＰと、選択制御回路３０と、出力ゲートＮＭＯＳQN１と、定電圧制御回路４０と、−入力用ＰＭＯＳQP２とを含んで構成されている。
【０１１４】
前記オペアンプＯＰは、＋入力端子と−入力端子とを有し、＋入力端子は定電圧制御回路４０により形成される電圧を受ける。また、前記−入力端子はＰＭＯＳにより構成され、接地電圧Ｖddと定電流源の間に設けられた前記選択制御用ＰＭＯＳQP２により制御される電圧を受ける。そして、前記オペアンプＯＰは、前記＋入力端子に印加された電圧と、−入力端子に印加された電圧との電位差を増幅して出力する。また、前記−入力用ＰＭＯＳQP２は、ソースには接地電圧Ｖssが印加され、ゲートとドレインが共通に接続され、かつ定電流源と接続されている。
【０１１５】
前記出力ゲートＮＭＯＳQN１は、前記オペアンプＯＰの出力をゲートに受けるものであって、且つ、ドレインが定電圧発生回路の出力ライン１０２と接続されている。また、前記出力ゲートＮＭＯＳQN１のソースには電源電圧Ｖssが印加されている。
【０１１６】
前記定電圧制御回路４０は、ＮＭＯＳQN１０〜QN１２を含んで構成されている。この定電圧制御回路４０は、定電圧発生回路にて形成される定電圧Ｖregを、前記オペアンプＯＰの＋入力端子の入力電圧を制御することによって制御するための回路であって、第１の電位と、前記第１の電位よりも低い第２の電位の間に設けられた前記ＮＭＯＳQN１０〜QN１３の夫々のゲートとドレインが共通にオペアンプＯＰの−入力端子に接続されている。すなわち、前記ＮＭＯＳQN１０〜QN１２の各ドレイン及びゲートはオペアンプＯＰの＋入力端子と接続されているとともに、ソースが選択制御回路３０を介して定電圧発生回路の出力ライン１０２に電気的に接続されている。
【０１１７】
ここで、前記定電圧制御用ＮＭＯＳQN１０〜QN１２は、夫々異なる閾値電圧にて形成されており、前記ＮＭＯＳQN１０の閾値電圧Ｖthn１０，前記ＮＭＯＳQN１１の閾値電圧Ｖthn１１，前記ＮＭＯＳQN１２の閾値電圧Ｖthn１２は、たとえば、Ｖthn１０＞Ｖthn１１＞Ｖthn１２の関係となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより形成することができる。このとき、たとえば、Ｖthn１０とＶthn１１，Ｖthn１１とＶthn１２との各電位差は０．１Ｖ程度にすることができる。
【０１１８】
そして、前述したように、選択制御回路３０が、前記定電圧制御回路４０と接続されて設けられている。すなわち、前記定電圧制御用ＮＭＯＳQN１０〜QN１２の夫々のドレインと直列に接続されて、各ゲートにて選択信号を受ける選択制御用ＮＭＯＳQN１３〜QN１５が夫々対応して設けられている。前記選択制御用ＮＭＯＳQN１３〜QN１５は、夫々のソースが共通に定電圧発生回路の出力ライン１０２と接続されており、前記出力ライン１０２の電位が実質的に定電圧発生回路の出力電圧Ｖregとなるものである。
【０１１９】
そして、前記選択信号は、実施の形態１の水晶発振回路の例と同様に、異なる閾値電圧を有する定電圧制御回路を構成するＮＭＯＳのうちの１つを選択するための信号であり、選択信号ＳＥＬ１０がハイレベルでＮＭＯＳQN１０を選択状態、ＳＥＬ１１がハイレベルでＮＭＯＳQN１１を選択状態、ＳＥＬ１２がハイレベルでＮＭＯＳQN１２を選択状態とすることができる。また、前記選択信号ＳＥＬ１０〜１２が夫々ロウレベルで前記ＮＭＯＳQN１０〜QN１２を夫々非選択状態とすることができる。
【０１２０】
前記定電圧制御回路４０を構成する夫々閾値電圧の異なるＮＭＯＳQN１０〜QN１２は、定電圧発生回路により形成された定電圧Ｖregを最適な状態で形成するために、前記定電圧制御回路４０のうちの１つのＮＭＯＳに電流を流すことにより、オペアンプＯＰの＋入力端子への印加電圧すなわち−入力端子への印加電圧との差電圧を選択することができ、前記オペアンプＯＰの出力信号すなわち定電圧Ｖregを制御することを可能とするものである。
【０１２１】
すなわち、前記選択信号ＳＥＬ１０〜１２の選択制御回路３０への入力により、前記定電圧制御回路４０を構成するＮＭＯＳQN１３〜QN１５のオンオフを制御し、最適な閾値電圧にて形成されたＮＭＯＳを１つ選択するものである。この選択信号ＳＥＬ１０〜ＳＥＬ１２の電圧レベルの切り替え方法及び回路については、図３に示す回路と同様のものを使用し、同様の切り替え方法により選択信号ＳＥＬ１０〜１２を形成することができるのでここでは説明は省略する。
【０１２２】
次に、本実施の形態の定電圧発生回路における、定電圧制御回路の選択方法について説明する。本実施の形態では、たとえば、ＮＭＯＳQN１０を選択する場合について説明する。
【０１２３】
選択信号ＳＥＬ１０がハイレベルとされ、選択制御用ＮＭＯＳQN１３のゲートにハイレベルの電圧が印加されるため、前記ＮＭＯＳQN１３はオンする。したがって、定電圧制御回路４０において、ＮＭＯＳQN１０のソースがオン状態のＮＭＯＳQN１を介して電源電圧Ｖssと電気的に接続されることにより、定電圧制御用ＮＭＯＳQN１０を選択することができる。
【０１２４】
一方、選択信号ＳＥＬ１１，ＳＥＬ１２は共にロウレベルとされるので、選択制御用ＮＭＯＳQN１４，QN１５のゲートには前記選択信号ＳＥＬ１１，ＳＥＬ１２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN１４，QN１５はオフする。よって、定電圧制御用ＮＭＯＳQN１１，QN１２は両電源と電気的に切り離され選択されない。
【０１２５】
ここで、図８に定電圧Ｖregと選択信号ＳＥＬ１０〜１２の関係についてのタイミングチャートを示す。図８において、横軸は時間を表わしている。ここで、定電圧|Ｖreg|と、接地電圧Ｖddとにおいては、差電圧が大きくなるほど定電圧|Ｖreg|が大きくなるものである。
【０１２６】
まず、選択信号ＳＥＬ１０がハイレベルとされることにより、前述したように、定電圧は、|Ｖreg|＝α（|Ｖthp２|＋Ｖthn）（α：定数）で表わすことができるので、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１０）となる。そして、前記選択信号ＳＥＬ１０がロウレベル，選択信号ＳＥＬ１１がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１１）となる。また、前記選択信号ＳＥＬ１１がロウレベル，選択信号ＳＥＬ１２がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１２）となる。つまり、ＳＥＬ１０がハイレベルにされたときの定電圧|Ｖreg|が最も低く、ＳＥＬ３がハイレベルにされたときに定電圧|Ｖreg|が最も高くなる。
【０１２７】
ところで、前記したように、定電圧制御回路４０に含まれるＮＭＯＳの選択は、図３に示す回路と同様の選択信号形成回路により、ＩＣの検査工程においてフューズを切断することにより行なわれる。また、実施の形態１と同様に、前記選択信号形成回路において、フューズの切断による情報記憶方法でなくとも、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【０１２８】
前記定電圧制御回路に含まれるＮＭＯＳの選択においては、実施の形態１でも述べたように、定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|を低くするという両方の条件を満たさなければならない。前述したように、前記発振停止電圧Ｖstoは、発振用インバータを構成するトランジスタのＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧Ｖthn０，|Ｖthp０|に依存するため、特に図示しないテスト回路と接続されたテスト用パッドに印加する電圧レベルを制御して、選択信号ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２を順にハイレベルとする。ここで、テスト回路は、実施の形態１に記載した前記テスト回路と同様に、前記テスト用パッドへの入力信号の組み合わせにより、選択信号ＳＥＬ１０〜１２を選択的に形成する論理回路を含む回路であり、前記テスト用パッドは１つまたは複数設けることができる。
【０１２９】
そして、定電圧制御用ＮＭＯＳQN１０〜QN１２を順にオンさせて、定電圧Ｖregを変化させ、出力ライン１０２に接続されたモニタ用パッドＭＰにて定電圧Ｖregを測定する。このとき、ＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられた前記テスト回路，前記テスト用パッドおよびモニタ用パッドを使用して夫々のＩＣチップについて定電圧Ｖregの測定が行なわれる。また、測定時には、定電圧制御回路４０，選択制御回路３０のみがアクティブとされ、他の素子は非アクティブ状態とされているものである。
【０１３０】
そして、実施の形態１に記載したように、水晶発振回路における発振用インバータにおいてショート電流Ｉsを測定し、前記した関係を満たす最適な定電圧Ｖregを特定する。そして、ＩＣチップの実効領域に形成された定電圧発生回路において定電圧制御回路４０に含まれる、前記特定した最適なＮＭＯＳと接続された選択信号形成回路のフューズの切断を行ない、定電圧制御用ＮＭＯＳを１つ選択する。
【０１３１】
以上、本実施の形態の定電圧発生回路について説明してきたが、前述したように、本実施の形態の定電圧発生回路は、動作マージンを確保しつつできるだけ低い定電圧|Ｖreg|を形成することを特徴とするものであるので、トランジスタ数をさほど増加させることなく実現することができるため、チップ面積を大きく増加させることなく、最適な定電圧が設定でき、低消費電力な定電圧Ｖregを得ることができる。
【０１３２】
本実施の形態においては、異なる閾値電圧を有する定電圧制御用ＮＭＯＳを３種類であるとして説明したが、この数は特に限定されることなく自由に設定することができ、同様に定電圧選択回路の単位回路の数も定電圧制御用ＮＭＯＳの数と対応させて設けることができる。
【０１３３】
本実施の形態においては、閾値電圧の設定を定電圧制御用ＮＭＯＳQN１０＞QN１１＞QN１２、すなわち、Ｖthn１０＞Ｖthn１１＞Ｖthn１２として記載したが、これに限定されることなく、閾値電圧の設定をQN１０＜QN１１＜QN１２、すなわち、Ｖthn１０＜Ｖthn１１＜Ｖthn１２として設定することもできる。
【０１３４】
また、実施の形態１，実施の形態２として、水晶発振回路の発振用インバータにて最適発振用インバータを選択できるもの、定電圧発生回路の定電圧制御回路の最適ＮＭＯＳを選択できるものとして別々に例を挙げて説明したが、図１に示されるように、同時に実施の形態１の定電圧発生回路と、実施の形態２の水晶発振回路を適用することもでき、この場合最も低消費電力化が図れることはいうまでもない。この場合、前記選択信号ＳＥＬ１〜３を形成する第１の選択信号形成回路と、前記選択信号ＳＥＬ１０〜１２を形成する第２の選択信号形成回路が必要となるが、前記モニタ用パッドは共用することができる。また、前述したように、前記第１の選択信号形成回路と第２の選択信号形成回路の回路構成は同一にすることもできる。そして、図１のように構成した場合、水晶発振回路の発振用インバータのショート電流測定結果と、定電圧Ｖregの測定結果とによる組み合わせの中から最適な組み合わせを選択することができ、安定した発振特性を確保しつつ、歩留りを向上させることができ、さらに一層の低消費電力化を図ることができる。
【０１３５】
以上、実施の形態１，２を用いて本発明の水晶発振回路、定電圧発生回路、発振用インバータユニット選択回路、選択信号形成回路について述べてきたが、前記発振用インバータユニット選択回路、選択信号形成回路は図示した回路構成に限定されることなく様々な回路構成にて実現することができ、例えば、フューズの切断は高電圧の印加でなくとも、レーザーにてポリシリコンにて形成されたフューズを切断することもできる。
【０１３６】
＜実施の形態３＞
次に、図９に腕時計に用いられる電子回路の一例が示されている。
【０１３７】
この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータス側に設けられた発電コイル３００から交流電圧が出力される。
【０１３８】
この交流電圧が、ダイオード３０２で整流され、二次電池３０１を充電する。この二次電池３０１は、昇圧回路３０３および補助コンデンサ３０４と共に主電源を構成する。
【０１３９】
本実施の形態では、二次電池の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路３０３により二次電池の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ３０４に蓄電する。そして、この補助コンデンサ３０４の電圧を電源として時計回路が動作する。
【０１４０】
この時計回路は、実施の形態１，２に記載した発振回路と定電圧発生回路を含む半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波数、ここで３２７６８Ｈｚの周波数の発振出力を生成し、この発振出力を分周することにより、一秒ごとに極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路に接続されたステップモータの駆動コイル３０６へ入力される。これにより、図示しないステップモータは、駆動パルスが通電されるごとにロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻を表示板にアナログ表示することになる。
【０１４１】
ここで、本実施の形態の時計回路３３０は、前述した主電源から供給される電圧により駆動される電源電圧回路部２２０と、この電源電圧からこの値よりも低い所定の一定電圧Ｖregを生成する実施の形態２に記載した定電圧発生回路２１０と、この定電圧Ｖregにより駆動される定電圧動作回路部２４０とを含んで構成される。
【０１４２】
図１０には、前記時計回路３３０のより詳細な機能ブロック図が示されている。
【０１４３】
定電圧動作回路部２４０は、外部接続された水晶振動子Ｘ’ｔａｌを一部に含んで構成された実施の形態１に記載した水晶発振回路２００と、波形整形ゲート２０１と、高周波分周回路２０２とを含んで構成される。
【０１４４】
前記電源電圧回路部２２０は、レベルシフタ２０３と、中低周波分周回路２０４と、その他の回路２０５とを含んで構成される。なお、本実施の形態の時計回路では、前記電源電圧回路部２２０と、定電圧発生回路２１０とは、主電源から供給される電圧により駆動される電源電圧動作回路部２４０を構成している。
【０１４５】
前記水晶発振回路２００は、水晶振動子Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦波出力を波形整形ゲート２０１に出力する。
【０１４６】
前記波形整形ゲート２０１は、この正弦波出力を矩形波に整形した後、高周波分周回路２０２へ出力する。
【０１４７】
前記高周波分周回路２０２は、基準周波数３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出力をレベルシフタ２０３を介して中低周波数分周回路２０４へ出力する。
【０１４８】
前記中低周波数分周回路２０４は、２０４８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周し、その他の回路２０５へ入力する。
【０１４９】
前記その他の回路２０５は、１Ｈｚの分周信号に同期してコイルを通電駆動するドライバ回路を含んで構成され、この１Ｈｚの分周信号に同期して時計用駆動用ステップモータを駆動する。
【０１５０】
本実施の形態の時計回路において、主電源から供給される電源電圧Ｖssにより回路全体が駆動される電源電圧動作回路部２４０以外に、これにより低い定電圧Ｖregで駆動される定電圧動作回路部２２０を設けたのは以下の理由による。
【０１５１】
すなわち、このような時計回路では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。
【０１５２】
通常、回路の消費電力は、信号の周波数、回路の容量に比例し、さらに供給電源電圧の二乗に比例して増大する。
【０１５３】
ここで、時計回路に着目してみると、回路全体の消費電力を低減するためには、回路各部に供給する電源電圧を低い値、たとえばＶre gに設定すれば良い。この定電圧発生回路２１０は、実施の形態２に記載したように、前記水晶発振回路２００の発振動作を補償する範囲で最小の定電圧Ｖregを形成することができる。
【０１５４】
次に、信号周波数に着目してみると、時計回路は、信号周波数が高い水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２と、それ以外の回路２０５とに大別することができる。この信号の周波数は、前述したように回路の消費電力と比例関係がある。
【０１５５】
そこで、本実施の形態の定電圧発生回路２１０は、主電源から供給される電源電圧Ｖssから、それより低い定電圧Ｖregを生成し、これを高周波信号を扱う回路部２３０、すなわち水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２へ供給している。このように、前記高周波信号を扱う回路２３０に対して供給する駆動電圧を低くすることにより、定電圧発生回路２１０の負担をさほど増加させることなく、時計回路全体の消費電力を効果的に低減することができる。
【０１５６】
なお、本実施の形態において、高周波分周回路２０２と中低周波分周回路２０４との間にレベルシフタ２０３を設けたのは、以下の理由による。
【０１５７】
高周波分周回路２０２の出力波高値は、定電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、前記電源電圧Ｖssで駆動されている中低周波分周回路２０４に、高周波分周回路２０２の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路２０２の初段のロジックレベルの電圧を超えないため、中低周波分周回路２０４が正常に動作しない。よって、前記中低周波分周回路２０４が正常に動作するように、前記レベルシフタ２０３を使い、前記高周波分周回路２０２の出力波高値を定電圧レベルから電源電圧レベルまで引き上げている。
【０１５８】
以上述べたように、本実施の形態の時計回路およびこれを含む電子回路は、実施の形態１の水晶発振回路、実施の形態２の定電圧発生回路を含んでいるために、製造ばらつきによらず、発振用インバータの動作がマージンを確保しつつ、最小の定電圧を前記水晶発振回路に供給することができるため、電子回路、時計回路の低消費電力化が図れる。したがって、前述したような、時計または携帯用の電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計又は携帯用の電子機器の使い勝手を向上することができる。
【０１５９】
【図面の簡単な説明】
【図１】本発明による実施の形態２の定電圧発生回路及び実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図２】本発明による実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図３】本発明による実施の形態１の発振用インバータ選択回路の概略図である。
【図４】本発明による実施の形態１の発振停止電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図５】本発明による発振用インバータのショート電流を測定する方法について説明するための図と、発振停止電圧とショート電流との関係を示すグラフである。
【図６】本発明による実施の形態１の水晶発振回路のゲート波形と，ドレイン波形を示す概略図である。
【図７】本発明による実施の形態２の定電圧発生回路を有する発振回路の概略図である。
【図８】本発明による実施の形態２の定電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図９】本発明による実施の形態３の時計の機能ブロック図である。
【図１０】本発明による実施の形態３の携帯用電子機器の機能ブロック図である。
【図１１】本発明による従来の定電圧発生回路及び水晶発振回路を有する発振回路の概略図である。
【図１２】従来の定電圧発生回路における定電流源と接続されたＮＭＯＳに流れる定電流とゲート−ソース間電圧との関係を示すグラフである。
【図１３】定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を示す図である。
【符号の説明】
１０・・・発振用インバータ群
２０Ｐ，２０Ｎ・・・選択制御回路（水晶発振回路）
３０・・・選択制御回路（定電圧発生回路）
４０・・・定電圧制御回路
ＩＮＶ１〜３・・・発振用インバータユニット
Ｐ１〜Ｐ３・・・パッド
ＯＰ・・・オペアンプ
Ｒｆ・・・帰還抵抗
ＣＧ，ＣＤ・・・補償用コンデンサ
Ｘ’ｔａｌ・・・水晶振動子
Ｕ１〜Ｕ４・・・単位回路
Ｆ１〜Ｆ３・・・フューズ回路
ｆ１〜ｆ３・・・フューズ
Ｒ１〜Ｒ３・・・抵抗
Ｉ１〜Ｉ３・・・出力インバータ
２００・・・水晶発振回路
２０１・・・波形整形用ゲート
２０２・・・高周波分周回路
２０３・・・レベルシフタ
２０４・・・中低周波分周回路
２０５・・・その他回路
２１０・・・定電圧発生回路
２２０・・・電源電圧回路部
２３０・・・定電圧駆動動作回路部
２４０・・・電源電圧動作回路
３００・・・発電コイル
３０１・・・二次電池
３０２・・・ダイオード
３０３・・・昇圧回路
３０４・・・補助コンデンサ
３０６・・・時計用モータコイル
Claims (14)
- 異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含む発振回路であって、
前記発振回路は、テスト回路と同一の基板上に形成され、
前記水晶振動子を搭載していない状態で、前記テスト回路にて、前記各発振用インバータを選択し、該夫々の発振用インバータのショート電流を測定することにより、前記発振用インバータ群の中から１つの発振用インバータを特定し、前記選択回路にて前記発振用インバータを選択するものであることを特徴とする発振回路。 - 請求項１において、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記各発振用インバータを選択することを特徴とする発振回路。 - 異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含み、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする発振回路。 - 請求項１、２のいずれかにおいて、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする発振回路。 - 請求項１〜４のいずれかにおいて、
前記発振用インバータ群は、第１の閾値電圧を有するトランジスタを含んで構成された第１の発振用インバータと、前記第１の閾値電圧とは異なる第２の閾値電圧を有するトランジスタを含んで構成された第２の発振用インバータと、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有するトランジスタを含んで構成された第３の発振用インバータとを少なくとも含むことを特徴とする発振回路。 - 請求項１〜５のいずれかにおいて、
前記各発振用インバータの電源ラインは、第１の電位側と、前記第１の電位とは電位の異なる第２の電位側に接続され、
前記発振回路は、前記第１の電位と前記第２の電位による電位差をもって、振幅を行なうものであることを特徴とする発振回路。 - 請求項６において、
前記第１の電位と前記第２の電位による電位差は、前記発振用インバータの発振停止電圧の絶対値よりも大きいものであることを特徴とする発振回路。 - 請求項６または７において、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする発振回路。 - 異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含み、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする発振回路。 - 発振回路と、定電圧発生回路と、テスト回路とを含む半導体装置であって、
前記発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群における複数の発振用インバータから１つの発振用インバータを選択する第１の選択回路と、
外付けされた水晶振動子と出力側及び入力側が接続された前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含み、
前記定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子へ入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプ出力を受けてゲート入力電圧が制御されるトランジスタと、
前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する第２の選択回路と、
を含み、
前記テスト回路は、前記発振回路および前記定電圧発生回路と夫々接続されるとともに、
前記定電圧発生回路の出力電圧をモニタするモニタ端子と、テスト用パッドと接続されて設けられ、
検査工程において、前記モニタ端子に電圧を印加した状態で、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記各発振用インバータを夫々選択して、前記各発振用インバータのショート電流を夫々測定し、
前記ショート電流測定後に、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記定電圧制御回路における各トランジスタを夫々選択して、前記各トランジスタの出力電圧を前記モニタ端子にて夫々測定し、
前記発振用インバータの発振動作を確保できる範囲で、前記発振回路内の前記発振用インバータを前記第１の選択回路にて選択するとともに、前記定電圧発生回路内の定電圧制御回路におけるトランジスタを前記第２の選択回路にて選択することを特徴とする半導体装置。 - 請求項１〜９のいずれかの発振回路を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする携帯用電子機器。
- 請求項１〜９のいずれかの発振回路を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする時計。
- 請求項１０の半導体装置を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする携帯用電子機器。
- 請求項１０の半導体装置を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする時計。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02728097A JP3539110B2 (ja) | 1997-01-27 | 1997-01-27 | 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 |
| US09/155,073 US6097257A (en) | 1997-01-22 | 1998-01-22 | Crystal oscillator circuit having transistor with back gate voltage control |
| CN98800298.1A CN1183658C (zh) | 1997-01-22 | 1998-01-22 | 振荡电路、电子电路、半导体装置、电子装置和电子表 |
| EP98900699A EP0905877B1 (en) | 1997-01-22 | 1998-01-22 | Oscillation circuit, electronic circuit, semiconductor device, electronic equipment and clock |
| EP05008139A EP1569061A1 (en) | 1997-01-22 | 1998-01-22 | Constant-voltage generation circuit, semiconductor device, electronic equipment and timepiece |
| DE69820825T DE69820825T2 (de) | 1997-01-22 | 1998-01-22 | Oszillatorschaltung, elektronische schaltung, halbleiterbauelement, elektronische anordnung und uhr |
| PCT/JP1998/000240 WO1998032218A1 (fr) | 1997-01-22 | 1998-01-22 | Circuit oscillant, circuit electronique, dispositif a semi-conducteur, installation electronique et horloge |
| DE69836392T DE69836392T2 (de) | 1997-01-22 | 1998-01-22 | Oszillatorschaltung, Konstantspannungsgeneratorschaltung, Halbleiterbauelement, elektronische Einrichtung und Zeitmessgerät |
| EP03022299A EP1378995B1 (en) | 1997-01-22 | 1998-01-22 | Oscillation circuit, constant voltage generation circuit, semiconductor device, electronic equipment and timepiece |
| HK99105502A HK1020399A1 (en) | 1997-01-22 | 1999-11-26 | Oscillation circuit, electronic circuit, semiconductor device, electronic equipment and clock. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02728097A JP3539110B2 (ja) | 1997-01-27 | 1997-01-27 | 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001070245A Division JP2001313529A (ja) | 2001-03-13 | 2001-03-13 | 発振回路、定電圧発生回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10213686A JPH10213686A (ja) | 1998-08-11 |
| JP3539110B2 true JP3539110B2 (ja) | 2004-07-07 |
Family
ID=12216671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02728097A Expired - Fee Related JP3539110B2 (ja) | 1997-01-22 | 1997-01-27 | 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3539110B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344039A (ja) | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| JP2012049925A (ja) * | 2010-08-27 | 2012-03-08 | Ememory Technology Inc | 水晶発振回路用の電圧源回路 |
-
1997
- 1997-01-27 JP JP02728097A patent/JP3539110B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10213686A (ja) | 1998-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1569061A1 (en) | Constant-voltage generation circuit, semiconductor device, electronic equipment and timepiece | |
| KR850000814B1 (ko) | 저소비전력 전자회로(低消費電力電子回路) | |
| JP6658112B2 (ja) | 温度補償機能付き時計 | |
| JP3416949B2 (ja) | 電子回路、半導体装置、電子機器および時計 | |
| US7042299B2 (en) | Crystal oscillation circuit | |
| CN114442464B (zh) | 电子控制式机械钟表以及电子控制式机械钟表的控制方法 | |
| US6686792B2 (en) | Electronic circuit, semiconductor device, electronic equipment, and timepiece | |
| US6727769B2 (en) | Crystal oscillator circuit using CMOSFETs | |
| US4218661A (en) | C-MOS crystal oscillator including circuit for temporarily increasing closed loop gain | |
| JP3539110B2 (ja) | 発振回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 | |
| JP5939852B2 (ja) | アナログ電子時計 | |
| JP2001313529A (ja) | 発振回路、定電圧発生回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 | |
| JP3644247B2 (ja) | 定電圧制御回路、半導体装置、及びこれらを具備した携帯用電子機器 | |
| JP4164622B2 (ja) | 電子回路、半導体装置、電子機器および時計 | |
| JP3460491B2 (ja) | 発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計 | |
| JPH10308632A (ja) | 発振回路、電子回路、半導体装置、電子機器および時計 | |
| JP4963764B2 (ja) | 電子時計 | |
| JP2001308642A (ja) | 発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計 | |
| JP2021096077A (ja) | 電子時計 | |
| JPH0145148Y2 (ja) | ||
| JP2008244787A (ja) | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 | |
| JPS5847285A (ja) | 電子時計の電圧供給装置 | |
| JP2006084382A (ja) | 電子時計 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040315 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |