JP3531861B2 - 三端子型積層セラミックコンデンサの三次元搭載構造 - Google Patents
三端子型積層セラミックコンデンサの三次元搭載構造Info
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Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器に好適で、電子機器の小型化か
ら高さ方向を低く保って三次元の多層プリント基板に表
面実装するのに適する三端子型積層セラミックコンデン
サの三次元搭載構造に関するものである。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器に好適で、電子機器の小型化か
ら高さ方向を低く保って三次元の多層プリント基板に表
面実装するのに適する三端子型積層セラミックコンデン
サの三次元搭載構造に関するものである。
【０００２】
【従来の技術】一般に、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから１ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板に確実に表面実装可能で所定の特性も
得られる積層セラミックコンデンサが要請されている。
は動作周波数が５００ＭＨｚから１ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板に確実に表面実装可能で所定の特性も
得られる積層セラミックコンデンサが要請されている。
【０００３】従来、三端子の積層セラミックコンデンサ
は、図５で示すように内部電極１０１，１０２…として
長方形のセラミック層１１…を隔て、二つの異なる電極
パターンのものを交互に複数積層形成した積層チップ素
体を部品本体に構成するものが提案されている（例え
ば、特開平７−２７２９７５号）。
は、図５で示すように内部電極１０１，１０２…として
長方形のセラミック層１１…を隔て、二つの異なる電極
パターンのものを交互に複数積層形成した積層チップ素
体を部品本体に構成するものが提案されている（例え
ば、特開平７−２７２９７５号）。
【０００４】その内部電極１０１，１０２…のうち、一
つはセラミック層１１…の長辺１１ａ，１１ｂに沿った
部分を除いて短辺１１ｃ，１１ｄの間に亘る第１の内部
電極１０１とし、他の一つはセラミック層１１…の面内
に位置する主要部１０ａの中央部分からセラミック層１
１…の長辺１１ａ，１１ｂに伸びる二つの引出し部１０
ｂ，１０ｃを有する第２の内部電極１０２として形成さ
れている。
つはセラミック層１１…の長辺１１ａ，１１ｂに沿った
部分を除いて短辺１１ｃ，１１ｄの間に亘る第１の内部
電極１０１とし、他の一つはセラミック層１１…の面内
に位置する主要部１０ａの中央部分からセラミック層１
１…の長辺１１ａ，１１ｂに伸びる二つの引出し部１０
ｂ，１０ｃを有する第２の内部電極１０２として形成さ
れている。
【０００５】その積層セラミックコンデンサは、図６で
示すように外部電極１２，１３、１４として第１の内部
電極１０１とセラミック層１１…の短辺１１ｃ，１１ｄ
に露出する部分で電気的に導通するもの１２，１３を積
層チップ素体の両端部に設けると共に、第２の内部電極
１０２とセラミック層１１…の長辺１１ａ，１１ｂに露
出する引出し部１０ｂ，１０ｃで電気的に導通するもの
１４を積層チップ素体の中央部に設けることにより三端
子型として構成されている。
示すように外部電極１２，１３、１４として第１の内部
電極１０１とセラミック層１１…の短辺１１ｃ，１１ｄ
に露出する部分で電気的に導通するもの１２，１３を積
層チップ素体の両端部に設けると共に、第２の内部電極
１０２とセラミック層１１…の長辺１１ａ，１１ｂに露
出する引出し部１０ｂ，１０ｃで電気的に導通するもの
１４を積層チップ素体の中央部に設けることにより三端
子型として構成されている。
【０００６】その三端子の積層セラミックコンデンサ
は、各外部電極１２，１３、１４を回路基板１５の板面
より直立方向に位置させて部品全体を回路基板１５の板
面上に載置し、外部電極１２，１３、１４の側面と回路
パターン１６，１７，１８のランド部とを半田盛り１９
で接合固定することにより表面実装されている。
は、各外部電極１２，１３、１４を回路基板１５の板面
より直立方向に位置させて部品全体を回路基板１５の板
面上に載置し、外部電極１２，１３、１４の側面と回路
パターン１６，１７，１８のランド部とを半田盛り１９
で接合固定することにより表面実装されている。
【０００７】その積層セラミックコンデンサでは、第１
の内部電極１０…がセラミック層１１…の両短辺１１
ｃ，１１ｄの間に亘って細長く延び、セラミック層１１
…を隔て隣り合う各内部電極１０１，１０２…の重なり
長さが長く、且つ、外部電極１２，１３の距離が長くな
ることによりインダクタンス成分が大きくなる。これと
共に、外部電極１２，１３の間が長いため、回路基板１
５に形成する回路パターン１６，１７が長くなり、ラン
ド部の引回しが長くなることからインダクタンス成分に
影響を与える。
の内部電極１０…がセラミック層１１…の両短辺１１
ｃ，１１ｄの間に亘って細長く延び、セラミック層１１
…を隔て隣り合う各内部電極１０１，１０２…の重なり
長さが長く、且つ、外部電極１２，１３の距離が長くな
ることによりインダクタンス成分が大きくなる。これと
共に、外部電極１２，１３の間が長いため、回路基板１
５に形成する回路パターン１６，１７が長くなり、ラン
ド部の引回しが長くなることからインダクタンス成分に
影響を与える。
【０００８】特に、三次元の多層プリント基板に表面実
装すると、上部位置のランド部と下部位置のランド部と
で構成される回路パターンが長くなり、ランド部の引回
しが長くなってインダクタンス成分に影響を与えること
となり、ノイズの発生を避けられない。また、ＥＳＬを
低くし、例えば、半導体の端子近傍で三次元のプリント
基板に表面実装搭載すると、実装時におけるランド部の
引回しによるインダクタンス成分の影響を無視できな
い。
装すると、上部位置のランド部と下部位置のランド部と
で構成される回路パターンが長くなり、ランド部の引回
しが長くなってインダクタンス成分に影響を与えること
となり、ノイズの発生を避けられない。また、ＥＳＬを
低くし、例えば、半導体の端子近傍で三次元のプリント
基板に表面実装搭載すると、実装時におけるランド部の
引回しによるインダクタンス成分の影響を無視できな
い。
【０００９】それ以外に、部品全体の高さ方向が各層の
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用として適さない。
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用として適さない。
【００１０】
【発明が解決しようとする課題】本発明は、外部電極の
間隔を狭くし、低ＥＳＬで、且つ、低ＥＳＲなコンデン
サとしてパソコン等の動作周波数が高速化する電子機器
に搭載する好適で、電子機器の小型化から部品全体の高
さ方向を低く抑えられる三端子型積層セラミックコンデ
ンサの三次元搭載構造を提供することを目的とする。
間隔を狭くし、低ＥＳＬで、且つ、低ＥＳＲなコンデン
サとしてパソコン等の動作周波数が高速化する電子機器
に搭載する好適で、電子機器の小型化から部品全体の高
さ方向を低く抑えられる三端子型積層セラミックコンデ
ンサの三次元搭載構造を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
三端子型積層セラミックコンデンサの三次元搭載構造に
おいては、セラミック層の片長辺に沿う露出部から面内
中央に亘って他長辺に至らない幅の第１の内部電極と、
第１の内部電極が至っていないセラミック層の長辺側に
延びてセラミック層の面内に位置する主要部から連続す
る二つの引出し部を有する第２の内部電極とを長方形の
セラミック層と交互に積層させて積層チップ素体を形成
し、上記積層チップ素体を形成するセラミック層の短辺
側を高さ方向とし、第１の内部電極がセラミック層の片
長辺に沿う露出部で電気的に導通する一つの外部電極
と、第２の内部電極が各引出し部で電気的に導通する二
つの外部電極とを積層チップ素体の相対面に設けた三端
子型積層セラミックコンデンサを備え、上記三端子型積
層セラミックコンデンサを相対する回路基板の間に挟み
込むと共に、外部電極を回路基板の相対面に設けた互い
に異なる回路パターンと各々直に対面させて電気的に接
合することにより構成されている。
三端子型積層セラミックコンデンサの三次元搭載構造に
おいては、セラミック層の片長辺に沿う露出部から面内
中央に亘って他長辺に至らない幅の第１の内部電極と、
第１の内部電極が至っていないセラミック層の長辺側に
延びてセラミック層の面内に位置する主要部から連続す
る二つの引出し部を有する第２の内部電極とを長方形の
セラミック層と交互に積層させて積層チップ素体を形成
し、上記積層チップ素体を形成するセラミック層の短辺
側を高さ方向とし、第１の内部電極がセラミック層の片
長辺に沿う露出部で電気的に導通する一つの外部電極
と、第２の内部電極が各引出し部で電気的に導通する二
つの外部電極とを積層チップ素体の相対面に設けた三端
子型積層セラミックコンデンサを備え、上記三端子型積
層セラミックコンデンサを相対する回路基板の間に挟み
込むと共に、外部電極を回路基板の相対面に設けた互い
に異なる回路パターンと各々直に対面させて電気的に接
合することにより構成されている。
【００１２】本発明の請求項２に係る三端子型積層セラ
ミックコンデンサの三次元搭載構造においては、積層チ
ップ素体を形成するセラミック層の短辺長さに相当する
間隔を隔て、第２の内部電極の各引出し部と電気的に導
通する二つの外部電極を設けた三端子型積層セラミック
コンデンサを備えることにより構成されている。
ミックコンデンサの三次元搭載構造においては、積層チ
ップ素体を形成するセラミック層の短辺長さに相当する
間隔を隔て、第２の内部電極の各引出し部と電気的に導
通する二つの外部電極を設けた三端子型積層セラミック
コンデンサを備えることにより構成されている。
【００１３】
【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施の形態は、図１で示すように所定パタ
ーンの内部電極１１，１２と、長方形のセラミック層２
とを交互に複数積層させて積層チップ素体を形成し、そ
の積層チップ素体の内部電極１１，１２と電気的に導通
する三つの外部電極３、４，５を積層チップ素体の相対
面に設けた三端子型積層セラミックコンデンサを備える
ことにより構成されている。
すると、図示実施の形態は、図１で示すように所定パタ
ーンの内部電極１１，１２と、長方形のセラミック層２
とを交互に複数積層させて積層チップ素体を形成し、そ
の積層チップ素体の内部電極１１，１２と電気的に導通
する三つの外部電極３、４，５を積層チップ素体の相対
面に設けた三端子型積層セラミックコンデンサを備える
ことにより構成されている。
【００１４】内部電極１１，１２は、Ｎｉ等の導電性ペ
ーストをセラミックグリーンシートのシート面に塗布，
焼付処理することによりＮｉ若しくはＮｉ合金層で形成
し、また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−
Ａｇ合金層でも形成できる。セラミック層２は、チタン
酸バリウム系，チタン系，ジルコン酸系等のセラミック
材料を主成分とするセラミックペーストをベースフィル
ムのフィルム面上に塗布してから焼成，燒結処理するこ
とにより形成される。
ーストをセラミックグリーンシートのシート面に塗布，
焼付処理することによりＮｉ若しくはＮｉ合金層で形成
し、また、卑金属のＣｕ，貴金属のＰｄ若しくはＰｄ−
Ａｇ合金層でも形成できる。セラミック層２は、チタン
酸バリウム系，チタン系，ジルコン酸系等のセラミック
材料を主成分とするセラミックペーストをベースフィル
ムのフィルム面上に塗布してから焼成，燒結処理するこ
とにより形成される。
【００１５】その内部電極１１，１２は、図２で示すよ
うにセラミック層２の片長辺２ａに沿う露出部から面内
中央に亘って他長辺２ｂに至らない電極パターンのもの
を第１の内部電極１１とし、第１の内部電極１１が至っ
ていない長辺２ｂに延びてセラミック層２の面内に位置
する主要部１ａから連続する二つの引出し部１ｂ，１ｃ
を有する電極パターンのものを第２の内部電極１２とし
て形成されている。この内部電極１１，１２と長方形の
セラミック層２とを交互に複数積層させて積層チップ素
体を形成し、内部電極を設けないセラミック層２を最外
層の保護層として積層することにより積層チップ素体が
形成されている。
うにセラミック層２の片長辺２ａに沿う露出部から面内
中央に亘って他長辺２ｂに至らない電極パターンのもの
を第１の内部電極１１とし、第１の内部電極１１が至っ
ていない長辺２ｂに延びてセラミック層２の面内に位置
する主要部１ａから連続する二つの引出し部１ｂ，１ｃ
を有する電極パターンのものを第２の内部電極１２とし
て形成されている。この内部電極１１，１２と長方形の
セラミック層２とを交互に複数積層させて積層チップ素
体を形成し、内部電極を設けないセラミック層２を最外
層の保護層として積層することにより積層チップ素体が
形成されている。
【００１６】その積層チップ素体を部品本体とし、セラ
ミック層２の短辺２ｃ，２ｄに相当する側を部品全体の
高さ方向Ｈに、セラミック層の積層方向を幅方向に設定
することから、第１の内部電極１１と電気的に導通する
一つの外部電極３が積層チップ素体の片面に設けられて
いる。また、第２の内部電極１２と二つの引出し部２
ｂ，２ｃで電気的に導通する二つの外部電極４，５が積
層チップ素体の相対する他面に設けられている。
ミック層２の短辺２ｃ，２ｄに相当する側を部品全体の
高さ方向Ｈに、セラミック層の積層方向を幅方向に設定
することから、第１の内部電極１１と電気的に導通する
一つの外部電極３が積層チップ素体の片面に設けられて
いる。また、第２の内部電極１２と二つの引出し部２
ｂ，２ｃで電気的に導通する二つの外部電極４，５が積
層チップ素体の相対する他面に設けられている。
【００１７】その外部電極３、４，５は、Ｃｕペースト
を塗布，乾燥させて下地層とし、Ｎｉ及びＳｎのメッキ
層を下地層に被着することにより形成できる。この外部
電極３，４，５のうち、第１の内部電極１１と電気的に
導通する外部電極３は積層チップ素体の積層全面に形成
するとよい。その積層チップ素体の積層全面に形成する
のに代えて、多層基板のランド形状により外部電極３の
広さを設定するところから、外部電極３は積層チップ素
体の積層面における少なくとも５０％以上の面積を保つ
よう形成できる。
を塗布，乾燥させて下地層とし、Ｎｉ及びＳｎのメッキ
層を下地層に被着することにより形成できる。この外部
電極３，４，５のうち、第１の内部電極１１と電気的に
導通する外部電極３は積層チップ素体の積層全面に形成
するとよい。その積層チップ素体の積層全面に形成する
のに代えて、多層基板のランド形状により外部電極３の
広さを設定するところから、外部電極３は積層チップ素
体の積層面における少なくとも５０％以上の面積を保つ
よう形成できる。
【００１８】二つの同一平面に設ける外部電極４，５
は、図３で示すように積層チップ素体を形成するセラミ
ック層２の短辺長さ，即ち、部品全体の高さ方向Ｈに相
当する間隔Ｇを隔て、第２の内部電極１２の各引出し部
２ｂ，２ｃと電気的に導通するよう形成するとよい。
は、図３で示すように積層チップ素体を形成するセラミ
ック層２の短辺長さ，即ち、部品全体の高さ方向Ｈに相
当する間隔Ｇを隔て、第２の内部電極１２の各引出し部
２ｂ，２ｃと電気的に導通するよう形成するとよい。
【００１９】これにより、積層チップ素体の同一平面に
設ける外部電極４，５の間隔も短くでき、外部電極３、
４，５を回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の三端子積層セラ
ミックコンデンサとして構成されている。
設ける外部電極４，５の間隔も短くでき、外部電極３、
４，５を回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の三端子積層セラ
ミックコンデンサとして構成されている。
【００２０】その具体例としては、部品全体の寸法を高
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と外部電極４，５との間隔並びに外
部電極４，５の間隔は、セラミック層の短辺に相当する
長さに設定できる。
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と外部電極４，５との間隔並びに外
部電極４，５の間隔は、セラミック層の短辺に相当する
長さに設定できる。
【００２１】その三端子の積層セラミックコンデンサ
は、図４で示すような半導体装置Ｄを備える電源回路に
おいて、積層セラミックコンデンサＣを相対する回路基
板６，７の間に挟み込むと共に、外部電極３、４，５を
回路基板６，７の相対面に設けた互いに異なる回路パタ
ーン８，９ａ，９ｂと各々直に対面させて+極／−極
（ＧＮＤ）として電気的に接合することから三次元搭載
されている。
は、図４で示すような半導体装置Ｄを備える電源回路に
おいて、積層セラミックコンデンサＣを相対する回路基
板６，７の間に挟み込むと共に、外部電極３、４，５を
回路基板６，７の相対面に設けた互いに異なる回路パタ
ーン８，９ａ，９ｂと各々直に対面させて+極／−極
（ＧＮＤ）として電気的に接合することから三次元搭載
されている。
【００２２】その三次元搭載構造では、部品全体の高さ
方向Ｈを低く抑えられしかも回路基板６，７の相対間隔
を狭く保てる。これにより、ランド部の引回しが長くな
ることによるインダクタンス成分の影響を少なくでき
る。
方向Ｈを低く抑えられしかも回路基板６，７の相対間隔
を狭く保てる。これにより、ランド部の引回しが長くな
ることによるインダクタンス成分の影響を少なくでき
る。
【００２３】その回路パターンのインダクタンスを低減
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板６
に埋め込めば、ランド部のインダクタンス成分を無視で
きる。これにより、従来例に係る静電容量値が０．２２
μＦの積層セラミックコンデンサと、本発明に係る積層
セラミックコンデンサ（従来例と同じ静電容量値）との
ＥＳＬ及びＥＳＲを比較すると、従来に係る積層セラミ
ックコンデンサを１００％とすると、本発明に係る積層
セラミックコンデンサは２〜３％と低くできる。
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板６
に埋め込めば、ランド部のインダクタンス成分を無視で
きる。これにより、従来例に係る静電容量値が０．２２
μＦの積層セラミックコンデンサと、本発明に係る積層
セラミックコンデンサ（従来例と同じ静電容量値）との
ＥＳＬ及びＥＳＲを比較すると、従来に係る積層セラミ
ックコンデンサを１００％とすると、本発明に係る積層
セラミックコンデンサは２〜３％と低くできる。
【００２４】それは、積層セラミックコンデンサＣの外
部電極３、４，５の間隔が短く、部品全体の高さ方向を
低く抑え、また、外部電極３が幅広で表面実装し易いた
め、多層基板に搭載しても、ランド部の引回しによるト
ータルインダクタンスを少なくできて多層基板に形成す
るランドも簡素化できることによる。
部電極３、４，５の間隔が短く、部品全体の高さ方向を
低く抑え、また、外部電極３が幅広で表面実装し易いた
め、多層基板に搭載しても、ランド部の引回しによるト
ータルインダクタンスを少なくできて多層基板に形成す
るランドも簡素化できることによる。
【００２５】
【発明の効果】以上の如く、本発明の請求項１に係る三
端子型積層セラミックコンデンサの三次元搭載構造に依
れば、積層チップ素体を形成するセラミック層の短辺側
を高さ方向とし、第１の内部電極がセラミック層の片長
辺に沿う露出部で電気的に導通する一つの外部電極と、
第２の内部電極が各引出し部で電気的に導通する二つの
外部電極とを積層チップ素体の相対面に設けた三端子型
積層セラミックコンデンサを備え、その三端子型積層セ
ラミックコンデンサを相対する回路基板の間に挟み込む
と共に、外部電極を回路基板の相対面に設けた互いに異
なる回路パターンと各々直に対面させて電気的に接合す
ることにより、外部電極の間隔を短くしかも部品全体の
高さ方向を低く抑えられ、また、外部電極が幅広で表面
実装し易いため、多層基板に搭載しても、ランド部の引
回しによるトータルインダクタンスを少なくできて多層
基板に形成するランドも簡素化でき、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとして三次元搭載できる。
端子型積層セラミックコンデンサの三次元搭載構造に依
れば、積層チップ素体を形成するセラミック層の短辺側
を高さ方向とし、第１の内部電極がセラミック層の片長
辺に沿う露出部で電気的に導通する一つの外部電極と、
第２の内部電極が各引出し部で電気的に導通する二つの
外部電極とを積層チップ素体の相対面に設けた三端子型
積層セラミックコンデンサを備え、その三端子型積層セ
ラミックコンデンサを相対する回路基板の間に挟み込む
と共に、外部電極を回路基板の相対面に設けた互いに異
なる回路パターンと各々直に対面させて電気的に接合す
ることにより、外部電極の間隔を短くしかも部品全体の
高さ方向を低く抑えられ、また、外部電極が幅広で表面
実装し易いため、多層基板に搭載しても、ランド部の引
回しによるトータルインダクタンスを少なくできて多層
基板に形成するランドも簡素化でき、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとして三次元搭載できる。
【００２６】本発明の請求項２に係る三端子型積層セラ
ミックコンデンサの三次元搭載構造に依れば、積層チッ
プ素体を形成するセラミック層の短辺長さに相当する間
隔を隔て、第２の内部電極の各引出し部と電気的に導通
する外部電極を設けた三端子型積層セラミックコンデン
サを備えることにより、積層チップ素体の同一平面に設
ける外部電極の間隔も短くでき、多層基板に搭載して
も、ランド部の引回しによるトータルインダクタンスを
より少なくできて多層基板に形成するランドも簡素化で
きる。
ミックコンデンサの三次元搭載構造に依れば、積層チッ
プ素体を形成するセラミック層の短辺長さに相当する間
隔を隔て、第２の内部電極の各引出し部と電気的に導通
する外部電極を設けた三端子型積層セラミックコンデン
サを備えることにより、積層チップ素体の同一平面に設
ける外部電極の間隔も短くでき、多層基板に搭載して
も、ランド部の引回しによるトータルインダクタンスを
より少なくできて多層基板に形成するランドも簡素化で
きる。
【図１】本発明に係る三次元搭載構造を適用する三端子
型積層セラミックコンデンサを内部構造の透視状態で示
す斜視図である。
型積層セラミックコンデンサを内部構造の透視状態で示
す斜視図である。
【図２】図１の三端子型積層セラミックコンデンサを構
成する内部電極のパターン形状を示す説明図である。
成する内部電極のパターン形状を示す説明図である。
【図３】図１の三端子型積層セラミックコンデンサの外
部電極を含む外観を示す斜視図である。
部電極を含む外観を示す斜視図である。
【図４】本発明に係る三端子型積層セラミックコンデン
サの三次元搭載構造を示す説明図である。
サの三次元搭載構造を示す説明図である。
【図５】従来例に係る三端子型積層セラミックコンデン
サを構成する内部電極のパターン形状を示す説明図であ
る。
サを構成する内部電極のパターン形状を示す説明図であ
る。
【図６】従来例に係る三端子型積層セラミックコンデン
サの実装構造を示す説明図である。
サの実装構造を示す説明図である。
Ｃ 三端子型積層セラミックコンデンサ
１１ 第１の内部電極
１２ 第２の内部電極
１ａ 第２の内部電極の主要部
１ｂ，１ｃ 第２の内部電極の引出し部
２ セラミック層
２ａ，２ｂ セラミック層の長辺
２ｃ，２ｄ セラミック層の短辺
３、４，５ 外部電極
６，７ 回路基板
８、９ａ，９ｂ 回路パターン
Ｈ 部品全体の高さ方向
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−256216（ＪＰ，Ａ)
特開 平11−288839（ＪＰ，Ａ)
特開 平８−56064（ＪＰ，Ａ)
実開 平５−4451（ＪＰ，Ｕ)
実開 昭60−192431（ＪＰ，Ｕ)
実開 昭61−65737（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01G 4/00 - 4/42
Claims (2)
- 【請求項１】 セラミック層の片長辺に沿う露出部から
面内中央に亘って他長辺に至らない幅の第１の内部電極
と、第１の内部電極が至っていないセラミック層の長辺
側に延びてセラミック層の面内に位置する主要部から連
続する二つの引出し部を有する第２の内部電極とを長方
形のセラミック層と交互に積層させて積層チップ素体を
形成し、 上記積層チップ素体を形成するセラミック層の短辺側を
高さ方向とし、第１の内部電極がセラミック層の片長辺
に沿う露出部で電気的に導通する一つの外部電極と、第
２の内部電極が各引出し部で電気的に導通する二つの外
部電極とを積層チップ素体の相対面に設けた三端子型積
層セラミックコンデンサを備え、 上記三端子型積層セラミックコンデンサを相対する回路
基板の間に挟み込むと共に、外部電極を回路基板の相対
面に設けた互いに異なる回路パターンと各々直に対面さ
せて電気的に接合してなることを特徴とする三端子型積
層セラミックコンデンサの三次元搭載構造。 - 【請求項２】 積層チップ素体を形成するセラミック層
の短辺長さに相当する間隔を隔て、第２の内部電極の各
引出し部と電気的に導通する二つの外部電極を設けた三
端子型積層セラミックコンデンサを備えてなることを特
徴とする請求項１に記載の三端子型積層セラミックコン
デンサの三次元搭載構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645999A JP3531861B2 (ja) | 1999-11-26 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
| US09/611,310 US6292351B1 (en) | 1999-11-17 | 2000-07-06 | Multilayer ceramic capacitor for three-dimensional mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645999A JP3531861B2 (ja) | 1999-11-26 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001155952A JP2001155952A (ja) | 2001-06-08 |
| JP3531861B2 true JP3531861B2 (ja) | 2004-05-31 |
Family
ID=18299364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33645999A Expired - Fee Related JP3531861B2 (ja) | 1999-11-17 | 1999-11-26 | 三端子型積層セラミックコンデンサの三次元搭載構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531861B2 (ja) |
Families Citing this family (6)
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| JP4050097B2 (ja) | 2001-10-30 | 2008-02-20 | 松下電器産業株式会社 | 固体電解コンデンサおよびその製造方法 |
| US7920370B2 (en) * | 2007-02-05 | 2011-04-05 | Samsung Electro-Mechanics Co., Ltd. | Multilayer chip capacitor |
| JP2009194096A (ja) | 2008-02-13 | 2009-08-27 | Murata Mfg Co Ltd | 部品内蔵基板、及びそれを用いた部品パッケージ |
| JP6142650B2 (ja) * | 2013-05-08 | 2017-06-07 | Tdk株式会社 | 積層貫通コンデンサ |
| JP2016219741A (ja) * | 2015-05-26 | 2016-12-22 | 京セラ株式会社 | 積層型コンデンサおよびその実装構造体 |
-
1999
- 1999-11-26 JP JP33645999A patent/JP3531861B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001155952A (ja) | 2001-06-08 |
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