JP3521097B2 - 表面チャネル型ｃｍｏｓトランジスタの製造方法 - Google Patents
表面チャネル型ｃｍｏｓトランジスタの製造方法Info
- Publication number
- JP3521097B2 JP3521097B2 JP16747095A JP16747095A JP3521097B2 JP 3521097 B2 JP3521097 B2 JP 3521097B2 JP 16747095 A JP16747095 A JP 16747095A JP 16747095 A JP16747095 A JP 16747095A JP 3521097 B2 JP3521097 B2 JP 3521097B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- region
- polysilicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、表面チャネル型
ＭＯＳトランジスタ、相補型電界効果トランジスタ及び
それらの製造方法に関し、より詳細には、表面チャネル
型のＰＭＯＳ(P-channnel Metal-Oxide-Semiconducto
r)，ＮＭＯＳ(N-channnel Metal-Oxide-Semiconductor)
又はこれらＰＭＯＳ及びＮＭＯＳを有する双対ゲート
（Dual Gate)構造ＣＭＯＳ(Complementaly Metal-Oxide
-Semiconductor）及びそれらの製造方法に関する。
ＭＯＳトランジスタ、相補型電界効果トランジスタ及び
それらの製造方法に関し、より詳細には、表面チャネル
型のＰＭＯＳ(P-channnel Metal-Oxide-Semiconducto
r)，ＮＭＯＳ(N-channnel Metal-Oxide-Semiconductor)
又はこれらＰＭＯＳ及びＮＭＯＳを有する双対ゲート
（Dual Gate)構造ＣＭＯＳ(Complementaly Metal-Oxide
-Semiconductor）及びそれらの製造方法に関する。
【０００２】
【従来の技術】現在普及している半導体集積回路の中で
用いられている絶縁ゲート型電界効果トランジスタは、
素子の微細化にともなって、ゲート電極の担う空乏層電
荷の全空乏層電荷に対する割合が小さくなるため、閾値
電圧の低下、サブスレッショルド特性の劣化、パンチス
ルーなどの短チャネル効果を引き起こす。特に、ＰＭＯ
Ｓでの短チャネル特性はＮＭＯＳに比べて著しい。
用いられている絶縁ゲート型電界効果トランジスタは、
素子の微細化にともなって、ゲート電極の担う空乏層電
荷の全空乏層電荷に対する割合が小さくなるため、閾値
電圧の低下、サブスレッショルド特性の劣化、パンチス
ルーなどの短チャネル効果を引き起こす。特に、ＰＭＯ
Ｓでの短チャネル特性はＮＭＯＳに比べて著しい。
【０００３】この原因の１つは、ＰＭＯＳでのソース／
ドレイン領域の形成には、拡散係数が大きく、注入飛程
も大きい不純物であるボロンが使われていることであ
る。もう１つの原因として、従来より用いられているＰ
ＭＯＳはゲート電極をＮＭＯＳと同一のｎ+ ポリシリコ
ンで形成し、閾値電圧を制御するために、埋め込みチャ
ネル型ＰＭＯＳを用いてきたことが挙げられる。この構
造ではチャネルがＭＯＳ界面より離れた位置に形成され
るため、反転電荷密度に対するゲートの制御性が悪くな
り、著しい短チャネル効果が生じる。
ドレイン領域の形成には、拡散係数が大きく、注入飛程
も大きい不純物であるボロンが使われていることであ
る。もう１つの原因として、従来より用いられているＰ
ＭＯＳはゲート電極をＮＭＯＳと同一のｎ+ ポリシリコ
ンで形成し、閾値電圧を制御するために、埋め込みチャ
ネル型ＰＭＯＳを用いてきたことが挙げられる。この構
造ではチャネルがＭＯＳ界面より離れた位置に形成され
るため、反転電荷密度に対するゲートの制御性が悪くな
り、著しい短チャネル効果が生じる。
【０００４】このような現象を抑制する方法として、ｐ
+ ポリシリコンをゲート電極とし、従来の表面チャネル
型ＮＭＯＳと双対構造を有する表面チャネル型ＰＭＯＳ
を形成する方法がある。これにより、ＮＭＯＳ及びＰＭ
ＯＳは共に表面チャネル型となり、短チャネル効果の抑
制に適した構造となる。このような表面チャネル型のＮ
ＭＯＳとＰＭＯＳとを用いたＣＭＯＳ（以下、「双対ゲ
ート型ＣＭＯＳ」と称する）を、図面に基づいて説明す
る。
+ ポリシリコンをゲート電極とし、従来の表面チャネル
型ＮＭＯＳと双対構造を有する表面チャネル型ＰＭＯＳ
を形成する方法がある。これにより、ＮＭＯＳ及びＰＭ
ＯＳは共に表面チャネル型となり、短チャネル効果の抑
制に適した構造となる。このような表面チャネル型のＮ
ＭＯＳとＰＭＯＳとを用いたＣＭＯＳ（以下、「双対ゲ
ート型ＣＭＯＳ」と称する）を、図面に基づいて説明す
る。
【０００５】図４（ｃ）に示したように、シリコン基板
１にＰウェル２及びＮウェル３がそれぞれ形成されてお
り、Ｐウェル２には、ゲート絶縁膜５、Ｎ+ ポリシリコ
ン・ゲート電極１６ａ、サイドウォールスペーサ１９、
シリサイド１２及び１２ａ、ソース／ドレイン領域２
０、ＬＤＤ(Lightyly Doped Drain/Source) 領域１７か
らなるＮＭＯＳトランジスタが、Ｎウェル３には、ゲー
ト絶縁膜５、Ｐ+ ポリシリコン・ゲート電極１６ｂ、サ
イドウォールスペーサ１９、シリサイド１２及び１２
ａ、ソース／ドレイン領域２１、ＬＤＤ領域１８からな
るＰＭＯＳトランジスタがそれぞれ形成されて構成され
ている。
１にＰウェル２及びＮウェル３がそれぞれ形成されてお
り、Ｐウェル２には、ゲート絶縁膜５、Ｎ+ ポリシリコ
ン・ゲート電極１６ａ、サイドウォールスペーサ１９、
シリサイド１２及び１２ａ、ソース／ドレイン領域２
０、ＬＤＤ(Lightyly Doped Drain/Source) 領域１７か
らなるＮＭＯＳトランジスタが、Ｎウェル３には、ゲー
ト絶縁膜５、Ｐ+ ポリシリコン・ゲート電極１６ｂ、サ
イドウォールスペーサ１９、シリサイド１２及び１２
ａ、ソース／ドレイン領域２１、ＬＤＤ領域１８からな
るＰＭＯＳトランジスタがそれぞれ形成されて構成され
ている。
【０００６】この双対ゲート型ＣＭＯＳの製造方法を以
下に示す。まず、図４（ａ）に示したように、シリコン
基板１に、Ｐウェル２、Ｎウェル３及びフィールド絶縁
膜４を形成した後、ゲート絶縁膜５及び膜厚２００〜３
００ｎｍ程度の真性ポリシリコン・ゲート電極１６を形
成する。次に、図４（ｂ）に示したように、リソグラフ
ィー工程、イオン注入工程により、ｎ- ＬＤＤ領域１
７、ｐ- ＬＤＤ領域１８を形成し、その後、サイドウォ
ールスペーサ１９をＣＶＤ工程及び異方性エッチング工
程により形成する。
下に示す。まず、図４（ａ）に示したように、シリコン
基板１に、Ｐウェル２、Ｎウェル３及びフィールド絶縁
膜４を形成した後、ゲート絶縁膜５及び膜厚２００〜３
００ｎｍ程度の真性ポリシリコン・ゲート電極１６を形
成する。次に、図４（ｂ）に示したように、リソグラフ
ィー工程、イオン注入工程により、ｎ- ＬＤＤ領域１
７、ｐ- ＬＤＤ領域１８を形成し、その後、サイドウォ
ールスペーサ１９をＣＶＤ工程及び異方性エッチング工
程により形成する。
【０００７】続いて、図４（ｃ）に示すように、リソグ
ラフィー工程、イオン注入工程、活性化アニール工程に
より、Ｎ+ ソース／ドレイン領域２０と31Ｐ+ ソース／
ドレイン領域２１の形成及びポリシリコン・ゲート電極
１６へのドーピングをおこなう。その後、高融点金属ス
パッタリング工程、選択シリサイド化工程、未反応高融
点金属除去工程を経て、ソース／ドレイン領域上及びゲ
ート電極上にシリサイド１２、１２ａを形成する。な
お、ｎ+ソース／ドレイン領域２０とｐ+ソース／ドレイ
ン領域２１の形成及びポリシリコン・ゲート電極１６へ
のドーピングを行うためのイオン注入には、浅いソース
／ドレイン領域を得るため、通常75Ａｓ+及び49ＢＦ2 +
が用いられる。以上の工程により、双対ゲート型ＣＭＯ
Ｓが形成される。
ラフィー工程、イオン注入工程、活性化アニール工程に
より、Ｎ+ ソース／ドレイン領域２０と31Ｐ+ ソース／
ドレイン領域２１の形成及びポリシリコン・ゲート電極
１６へのドーピングをおこなう。その後、高融点金属ス
パッタリング工程、選択シリサイド化工程、未反応高融
点金属除去工程を経て、ソース／ドレイン領域上及びゲ
ート電極上にシリサイド１２、１２ａを形成する。な
お、ｎ+ソース／ドレイン領域２０とｐ+ソース／ドレイ
ン領域２１の形成及びポリシリコン・ゲート電極１６へ
のドーピングを行うためのイオン注入には、浅いソース
／ドレイン領域を得るため、通常75Ａｓ+及び49ＢＦ2 +
が用いられる。以上の工程により、双対ゲート型ＣＭＯ
Ｓが形成される。
【０００８】また、ＰＭＯＳの短チャネル効果を抑制す
るために、図４（ａ）に示したポリシリコン・ゲート電
極１６を形成した後に、図５に示したように、チャネル
領域よりもやや高濃度のＮ型高濃度領域２４を形成する
ことがある。これにより、ソース／ドレイン領域からの
空乏層の伸びがこのＮ型高濃度領域２４により抑制さ
れ、短チャネル効果を抑制することができる。なお、図
５はＰＭＯＳに関して示しているが、ＮＭＯＳにおいて
も同様な手法が適用できる。
るために、図４（ａ）に示したポリシリコン・ゲート電
極１６を形成した後に、図５に示したように、チャネル
領域よりもやや高濃度のＮ型高濃度領域２４を形成する
ことがある。これにより、ソース／ドレイン領域からの
空乏層の伸びがこのＮ型高濃度領域２４により抑制さ
れ、短チャネル効果を抑制することができる。なお、図
５はＰＭＯＳに関して示しているが、ＮＭＯＳにおいて
も同様な手法が適用できる。
【０００９】
【発明が解決しようとする課題】上述の双対ゲート型Ｃ
ＭＯＳの製造方法において、ＰＭＯＳのソース／ドレイ
ン領域形成のため、短チャネル効果の抑制のために注入
飛程の浅い49BF2 +を用いてイオン注入を行い、その後、
活性化アニールを行っている。しかし、49BF2 + を用い
た場合には、通常の11Ｂ+ を用いた場合に比べてフラッ
ト・バンド電圧のシフトが著しくなるという問題があっ
た。図６は、ｐ型基板にゲート絶縁膜（膜厚５ｎｍ）、
真性ポリシリコン・ゲート電極を形成した後、 49ＢＦ2 +
及び11Ｂ+をそれぞれイオン注入し、炉アニール及び急
速熱処理（RTA,Rapid Thermal Annealing）を各種温度
で行った時のフラット・バンド電圧をアニール温度でプ
ロットしたものである。49ＢＦ2 +のイオン注入後、３０
分間炉アニールを行った場合（図６中、●で示す）には
フラット・バンド電圧のシフトが著しい。このフラット
・バンド電圧のシフトは、炉アニールによりＢ原子がポ
リシリコン・ゲート電極からゲート絶縁膜を経てシリコ
ン基板へ突き抜けることを示している。この現象は単に
フラット・バンド電圧を変動させるだけではなく、絶縁
耐圧の低下をも招くことが指摘されている。
ＭＯＳの製造方法において、ＰＭＯＳのソース／ドレイ
ン領域形成のため、短チャネル効果の抑制のために注入
飛程の浅い49BF2 +を用いてイオン注入を行い、その後、
活性化アニールを行っている。しかし、49BF2 + を用い
た場合には、通常の11Ｂ+ を用いた場合に比べてフラッ
ト・バンド電圧のシフトが著しくなるという問題があっ
た。図６は、ｐ型基板にゲート絶縁膜（膜厚５ｎｍ）、
真性ポリシリコン・ゲート電極を形成した後、 49ＢＦ2 +
及び11Ｂ+をそれぞれイオン注入し、炉アニール及び急
速熱処理（RTA,Rapid Thermal Annealing）を各種温度
で行った時のフラット・バンド電圧をアニール温度でプ
ロットしたものである。49ＢＦ2 +のイオン注入後、３０
分間炉アニールを行った場合（図６中、●で示す）には
フラット・バンド電圧のシフトが著しい。このフラット
・バンド電圧のシフトは、炉アニールによりＢ原子がポ
リシリコン・ゲート電極からゲート絶縁膜を経てシリコ
ン基板へ突き抜けることを示している。この現象は単に
フラット・バンド電圧を変動させるだけではなく、絶縁
耐圧の低下をも招くことが指摘されている。
【００１０】上記フラット・バンド電圧のシフトを抑制
する方法としては、ランプ・アニール等の急速熱処理を
用いる方法がある。図６によれば、急速熱処理を行った
場合には、49ＢＦ2 +又は11Ｂ+のいずれを用いてもフラ
ット・バンド電圧のシフトは起こらない。しかし、この
方法ではソース／ドレイン領域の活性化や接合リークの
低減には不充分であり、炉を用いた場合と同等の特性を
得ることは困難である。
する方法としては、ランプ・アニール等の急速熱処理を
用いる方法がある。図６によれば、急速熱処理を行った
場合には、49ＢＦ2 +又は11Ｂ+のいずれを用いてもフラ
ット・バンド電圧のシフトは起こらない。しかし、この
方法ではソース／ドレイン領域の活性化や接合リークの
低減には不充分であり、炉を用いた場合と同等の特性を
得ることは困難である。
【００１１】一方、ゲート絶縁膜に代えて窒化酸化膜を
用いる方法もある。しかし、窒化酸化膜をＮＨ3 を用い
て形成した場合には、水素原子に起因した電子トラップ
が多く、素子の信頼性上好ましくない。また、Ｎ2Ｏを
用いた窒化酸化膜の場合、電子トラップは少ないが、Ｂ
の突き抜けに有効な窒素原子がＮＨ3 を用いた窒化酸化
膜より少ないため、Ｂ原子のシリコン基板への突き抜け
を防止することが困難である。
用いる方法もある。しかし、窒化酸化膜をＮＨ3 を用い
て形成した場合には、水素原子に起因した電子トラップ
が多く、素子の信頼性上好ましくない。また、Ｎ2Ｏを
用いた窒化酸化膜の場合、電子トラップは少ないが、Ｂ
の突き抜けに有効な窒素原子がＮＨ3 を用いた窒化酸化
膜より少ないため、Ｂ原子のシリコン基板への突き抜け
を防止することが困難である。
【００１２】従って、49ＢＦ2 + を用いることは、やは
り素子の信頼性上困難であった。さらに、49ＢＦ2 + は
ＭＯＳ構造の特性だけではなく、シリサイド化した拡散
層にも影響を及ぼすという問題があった。図７には、Ｔ
ｉＳｉ2 を形成したソース／ドレイン領域のシート抵抗
の注入ドーズ量依存性を示している。11Ｂ+に比べて49
ＢＦ2 + を用いた場合には、高ドーズ量でシート抵抗の
増大をもたらす。これは、ＰＭＯＳの寄生抵抗を増大さ
せるため好ましくない。
り素子の信頼性上困難であった。さらに、49ＢＦ2 + は
ＭＯＳ構造の特性だけではなく、シリサイド化した拡散
層にも影響を及ぼすという問題があった。図７には、Ｔ
ｉＳｉ2 を形成したソース／ドレイン領域のシート抵抗
の注入ドーズ量依存性を示している。11Ｂ+に比べて49
ＢＦ2 + を用いた場合には、高ドーズ量でシート抵抗の
増大をもたらす。これは、ＰＭＯＳの寄生抵抗を増大さ
せるため好ましくない。
【００１３】上述の双対ゲート型ＣＭＯＳ形成方法にお
いては、さらに問題がある。イオン注入によりポリシリ
コン・ゲート電極のドーピングを行っているため、ポリ
シリコン・ゲート電極（膜厚ＴPOLY) 中の不純物プロフ
ァイルがガウス分布様のプロファイルとなる。よって、 Rp＋３ΔRp＜ＴPOLY （Rp：注入飛程，ΔRp：注入広が
り） の条件を満たすことが必要となる。また、同時に、熱処
理による不純物拡散が少ない場合には、ポリシリコン・
ゲート電極のゲート絶縁膜側界面付近の不純物濃度が10
20cm-3に満たなくなる。特に、浅いソース／ドレイン領
域を得るために、低エネルギーで注入を行った場合にこ
れが顕著となる。このような場合、電界効果トランジス
タの強反転状態においてポリシリコン・ゲート電極のゲ
ート絶縁膜側界面付近に空乏層が形成されるため、ゲー
トの制御性が悪化し、短チャネル効果の増大、伝達コン
ダクタンスの悪化、サブスレッショルド特性の悪化を引
き起こす。このような問題は、ＮＭＯＳのポリシリコン
・ゲート電極のドーピングをＡｓで行う場合、特に厳し
くなる。
いては、さらに問題がある。イオン注入によりポリシリ
コン・ゲート電極のドーピングを行っているため、ポリ
シリコン・ゲート電極（膜厚ＴPOLY) 中の不純物プロフ
ァイルがガウス分布様のプロファイルとなる。よって、 Rp＋３ΔRp＜ＴPOLY （Rp：注入飛程，ΔRp：注入広が
り） の条件を満たすことが必要となる。また、同時に、熱処
理による不純物拡散が少ない場合には、ポリシリコン・
ゲート電極のゲート絶縁膜側界面付近の不純物濃度が10
20cm-3に満たなくなる。特に、浅いソース／ドレイン領
域を得るために、低エネルギーで注入を行った場合にこ
れが顕著となる。このような場合、電界効果トランジス
タの強反転状態においてポリシリコン・ゲート電極のゲ
ート絶縁膜側界面付近に空乏層が形成されるため、ゲー
トの制御性が悪化し、短チャネル効果の増大、伝達コン
ダクタンスの悪化、サブスレッショルド特性の悪化を引
き起こす。このような問題は、ＮＭＯＳのポリシリコン
・ゲート電極のドーピングをＡｓで行う場合、特に厳し
くなる。
【００１４】このため、ゲート電極を薄膜化することが
好ましいが、同一基板上にＰＭＯＳも形成すると、ｐ+
ポリシリコン・ゲート電極のドーピングにおいて、ポリ
シリコンに11Ｂ+ をイオン注入した場合には、チャネリ
ング等によるプロファイル・テイルにより、ゲート絶縁
膜及びその直下のチャネル領域へも1016cm-3程度以上の
Ｂが打ち込まれることとなり、ゲート絶縁膜の固定電荷
の発生あるいはチャネル不純物濃度の変動を引き起こす
可能性がある。特に、ポリシリコン・ゲート電極が柱状
晶である場合に上記現象が著しい。従って、ゲート電極
の薄膜化は困難である。
好ましいが、同一基板上にＰＭＯＳも形成すると、ｐ+
ポリシリコン・ゲート電極のドーピングにおいて、ポリ
シリコンに11Ｂ+ をイオン注入した場合には、チャネリ
ング等によるプロファイル・テイルにより、ゲート絶縁
膜及びその直下のチャネル領域へも1016cm-3程度以上の
Ｂが打ち込まれることとなり、ゲート絶縁膜の固定電荷
の発生あるいはチャネル不純物濃度の変動を引き起こす
可能性がある。特に、ポリシリコン・ゲート電極が柱状
晶である場合に上記現象が著しい。従って、ゲート電極
の薄膜化は困難である。
【００１５】さらに、図５に示した高濃度のＮ型高濃度
領域２４を形成した場合には、ソース／ドレイン領域か
らの空乏層の伸びが、このＮ型高濃度領域により抑制さ
れるため、短チャネル効果を抑制することができるが、
チャネル領域のＬＤＤ先端付近の不純物濃度が高まるた
め、伝達コンダクタンス、サブスレッショルド特性の劣
化を引き起こす。また、接合リーク、接合容量の周辺成
分を低減することが困難である。
領域２４を形成した場合には、ソース／ドレイン領域か
らの空乏層の伸びが、このＮ型高濃度領域により抑制さ
れるため、短チャネル効果を抑制することができるが、
チャネル領域のＬＤＤ先端付近の不純物濃度が高まるた
め、伝達コンダクタンス、サブスレッショルド特性の劣
化を引き起こす。また、接合リーク、接合容量の周辺成
分を低減することが困難である。
【００１６】本発明は上記課題に鑑みなされたものであ
り、ＮＭＯＳトランジスタとして膜厚の比較的薄いポリ
シリコンを用いた場合においても、また、ＰＭＯＳトラ
ンジスタとして膜厚の比較的薄いポリシリコンを用いる
とともに、ソース／ドレイン領域の形成及びゲート電極
のドーピングに49ＢＦ2 + でなく11Ｂ+ を注入イオン種
として用いた場合においても、短チャネル効果や素子信
頼性に対して良好な素子特性を有する表面チャネル型Ｐ
ＭＯＳ、及びゲート電極のゲート絶縁膜界面付近での空
乏層形成が抑制され、良好な素子特性を有するＮＭＯ
Ｓ、並びに相補型電界効果トランジスタ及びこれらの製
造方法を提供することを目的としている。
り、ＮＭＯＳトランジスタとして膜厚の比較的薄いポリ
シリコンを用いた場合においても、また、ＰＭＯＳトラ
ンジスタとして膜厚の比較的薄いポリシリコンを用いる
とともに、ソース／ドレイン領域の形成及びゲート電極
のドーピングに49ＢＦ2 + でなく11Ｂ+ を注入イオン種
として用いた場合においても、短チャネル効果や素子信
頼性に対して良好な素子特性を有する表面チャネル型Ｐ
ＭＯＳ、及びゲート電極のゲート絶縁膜界面付近での空
乏層形成が抑制され、良好な素子特性を有するＮＭＯ
Ｓ、並びに相補型電界効果トランジスタ及びこれらの製
造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本発明によれば、半導体
基板に形成されたＰウエル領域、Ｎウエル領域上にそれ
ぞれ、ゲート絶縁膜を介して、膜厚１００〜２００ｎｍ
のポリシリコンを積層し、所望の形状にパターニングし
てゲート電極を形成する工程と、前記ゲート電極として
積層されたポリシリコンを非晶質化することにより、前
記ゲート電極に非晶質層を形成する工程と、前記Ｎウエ
ル領域内の、前記非晶質層が形成された前記ゲート電極
上から１１Ｂ＋をイオン注入して、前記ゲート電極に不
純物をドーピングすると同時に、前記ゲート電極に対し
て自己整合的にＰ型ソース／ドレイン領域を形成する工
程と、前記Ｐウエル領域内の、前記非晶質層が形成され
た前記ゲート電極上から７５Ａｓ＋をイオン注入して、
前記ゲート電極に不純物をドーピングすると同時に、前
記ゲート電極に対して自己整合的にＮ型ソース／ドレイ
ン領域を形成する工程とを包含する表面チャネル型ＣＭ
ＯＳトランジスタの製造方法が提供される。 １１ Ｂ
＋ を、１０〜２０ｋｅＶの加速エネルギー、１×１０
１５ 〜７×１０ １５ ｃｍ −２ のドーズ量でイオン注入し
てもよい。 ７５ Ａｓ ＋ を、４０〜１００ｋｅＶの加速エ
ネルギー、１×１０ １５ 〜７×１０ １５ ｃｍ −２ のドー
ズ量でイオン注入してもよい。
基板に形成されたＰウエル領域、Ｎウエル領域上にそれ
ぞれ、ゲート絶縁膜を介して、膜厚１００〜２００ｎｍ
のポリシリコンを積層し、所望の形状にパターニングし
てゲート電極を形成する工程と、前記ゲート電極として
積層されたポリシリコンを非晶質化することにより、前
記ゲート電極に非晶質層を形成する工程と、前記Ｎウエ
ル領域内の、前記非晶質層が形成された前記ゲート電極
上から１１Ｂ＋をイオン注入して、前記ゲート電極に不
純物をドーピングすると同時に、前記ゲート電極に対し
て自己整合的にＰ型ソース／ドレイン領域を形成する工
程と、前記Ｐウエル領域内の、前記非晶質層が形成され
た前記ゲート電極上から７５Ａｓ＋をイオン注入して、
前記ゲート電極に不純物をドーピングすると同時に、前
記ゲート電極に対して自己整合的にＮ型ソース／ドレイ
ン領域を形成する工程とを包含する表面チャネル型ＣＭ
ＯＳトランジスタの製造方法が提供される。 １１ Ｂ
＋ を、１０〜２０ｋｅＶの加速エネルギー、１×１０
１５ 〜７×１０ １５ ｃｍ −２ のドーズ量でイオン注入し
てもよい。 ７５ Ａｓ ＋ を、４０〜１００ｋｅＶの加速エ
ネルギー、１×１０ １５ 〜７×１０ １５ ｃｍ −２ のドー
ズ量でイオン注入してもよい。
【００１８】
【００１９】本発明における表面チャネル型ＭＯＳトラ
ンジスタに用いられる半導体基板としては、通常半導体
集積回路に使用される半導体基板であれば特に限定され
るものではなく、例えばシリコン基板が好ましい。この
半導体基板表面には、素子分離領域のために、フィール
ド酸化膜やトレンチ等が形成されていることが好まし
い。また、この半導体基板としては、表面チャネル型Ｐ
ＭＯＳあるいはＮＭＯＳトランジスタを形成するため
に、Ｎ型又はＰ型の半導体基板が用いられるか、あるい
はＮ型又はＰ型の不純物が１×１０16〜１×１０18ｃｍ
-3程度含まれるＮ型領域又はＮウェル、あるいはＰ型領
域又はＰウェル等が少なくとも１つ形成されている。さ
らに、これら表面チャネル型ＭＯＳトランジスタを用い
て相補型電界効果トランジスタを構成する場合には、同
一の半導体基板内に、上記のＮ型領域又はＮウェル及び
Ｐ型領域又はＰウェル等が少なくとも１つずつ形成され
ている。
ンジスタに用いられる半導体基板としては、通常半導体
集積回路に使用される半導体基板であれば特に限定され
るものではなく、例えばシリコン基板が好ましい。この
半導体基板表面には、素子分離領域のために、フィール
ド酸化膜やトレンチ等が形成されていることが好まし
い。また、この半導体基板としては、表面チャネル型Ｐ
ＭＯＳあるいはＮＭＯＳトランジスタを形成するため
に、Ｎ型又はＰ型の半導体基板が用いられるか、あるい
はＮ型又はＰ型の不純物が１×１０16〜１×１０18ｃｍ
-3程度含まれるＮ型領域又はＮウェル、あるいはＰ型領
域又はＰウェル等が少なくとも１つ形成されている。さ
らに、これら表面チャネル型ＭＯＳトランジスタを用い
て相補型電界効果トランジスタを構成する場合には、同
一の半導体基板内に、上記のＮ型領域又はＮウェル及び
Ｐ型領域又はＰウェル等が少なくとも１つずつ形成され
ている。
【００２０】本発明の表面チャネル型ＭＯＳトランジス
タにおいては、半導体基板上に、ゲート絶縁膜、少なく
ともポリシリコンからなるゲート電極及びソース／ドレ
イン領域からなる表面チャネル型ＭＯＳトランジスタが
形成されている。ゲート絶縁膜としては、ＳｉＯ2 等の
酸化膜、Ｎ2 Ｏを用いた窒素濃度の低い窒化酸化膜のよ
うなトラップの少ない材料を、膜厚１５〜１００Å程度
で用いることができる。
タにおいては、半導体基板上に、ゲート絶縁膜、少なく
ともポリシリコンからなるゲート電極及びソース／ドレ
イン領域からなる表面チャネル型ＭＯＳトランジスタが
形成されている。ゲート絶縁膜としては、ＳｉＯ2 等の
酸化膜、Ｎ2 Ｏを用いた窒素濃度の低い窒化酸化膜のよ
うなトラップの少ない材料を、膜厚１５〜１００Å程度
で用いることができる。
【００２１】ゲート電極は、少なくとも真性ポリシリコ
ンを公知の方法、例えばＣＶＤ法等により膜厚１００〜
２００ｎｍ程度の厚さで形成され、フォトリソグラフィ
及びエッチング工程により所望の形状にパターニングさ
れ、後述するイオン注入により不純物がほぼ均一にドー
ピングされて形成されている。例えば、ＰＭＯＳの場合
には11Ｂ+ が１×１０15〜７×１０15ｃｍ-2程度のドー
ズ量で注入されることにより、１×１０20〜５×１０20
ｃｍ-3程度の濃度でドーピングされており、ＮＭＯＳの
場合には75Ａｓ+ 又は31Ｐ+ が１×１０15〜７×１０15
ｃｍ-2程度のドーズ量で注入されることにより、１×１
０20〜５×１０20ｃｍ-3程度の濃度でドーピングされて
いる。よって、ゲート電極のゲート絶縁膜界面での不純
物濃度は１×１０20cm-3程度以上となる。なお、ゲート
電極は、上記のようにポリシリコンのみで形成されてい
てもよく、又はポリシリコン上に、例えば、Ｃｏ、Ｎ
ｉ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等の高融点金属を１０〜５０
ｎｍ程度の膜厚で形成することによりシリサイドとして
形成されていてもよい。このように、ゲート電極をシリ
サイドで形成した場合には、ポリシリコン自体のゲート
電極の膜厚を上記のような比較的薄い膜厚としても、ゲ
ート抵抗の増大を抑制することができる。
ンを公知の方法、例えばＣＶＤ法等により膜厚１００〜
２００ｎｍ程度の厚さで形成され、フォトリソグラフィ
及びエッチング工程により所望の形状にパターニングさ
れ、後述するイオン注入により不純物がほぼ均一にドー
ピングされて形成されている。例えば、ＰＭＯＳの場合
には11Ｂ+ が１×１０15〜７×１０15ｃｍ-2程度のドー
ズ量で注入されることにより、１×１０20〜５×１０20
ｃｍ-3程度の濃度でドーピングされており、ＮＭＯＳの
場合には75Ａｓ+ 又は31Ｐ+ が１×１０15〜７×１０15
ｃｍ-2程度のドーズ量で注入されることにより、１×１
０20〜５×１０20ｃｍ-3程度の濃度でドーピングされて
いる。よって、ゲート電極のゲート絶縁膜界面での不純
物濃度は１×１０20cm-3程度以上となる。なお、ゲート
電極は、上記のようにポリシリコンのみで形成されてい
てもよく、又はポリシリコン上に、例えば、Ｃｏ、Ｎ
ｉ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等の高融点金属を１０〜５０
ｎｍ程度の膜厚で形成することによりシリサイドとして
形成されていてもよい。このように、ゲート電極をシリ
サイドで形成した場合には、ポリシリコン自体のゲート
電極の膜厚を上記のような比較的薄い膜厚としても、ゲ
ート抵抗の増大を抑制することができる。
【００２２】ソース／ドレイン領域は、ゲート電極に自
己整合的に、上記と同様のイオン、例えばＰＭＯＳの場
合には11Ｂ+ が１×１０15〜７×１０15ｃｍ-2程度のド
ーズ量で注入されており、ＮＭＯＳの場合には75Ａｓ+
が１×１０15〜７×１０15ｃｍ-2のドーズ量あるいは31
Ｐ+ が１×１０15〜７×１０15ｃｍ-2のドーズ量でイオ
ン注入されて構成されている。なお、本発明において
は、ソース／ドレイン領域上に、上記と同様に、高融点
金属を１０〜５０ｎｍ程度の膜厚で形成することにより
シリサイド化してもよい。この場合には、ソース／ドレ
イン領域のシート抵抗の増大を抑制することができる。
己整合的に、上記と同様のイオン、例えばＰＭＯＳの場
合には11Ｂ+ が１×１０15〜７×１０15ｃｍ-2程度のド
ーズ量で注入されており、ＮＭＯＳの場合には75Ａｓ+
が１×１０15〜７×１０15ｃｍ-2のドーズ量あるいは31
Ｐ+ が１×１０15〜７×１０15ｃｍ-2のドーズ量でイオ
ン注入されて構成されている。なお、本発明において
は、ソース／ドレイン領域上に、上記と同様に、高融点
金属を１０〜５０ｎｍ程度の膜厚で形成することにより
シリサイド化してもよい。この場合には、ソース／ドレ
イン領域のシート抵抗の増大を抑制することができる。
【００２３】また、上記ゲート電極には膜厚３０〜２０
０ｎｍ程度のＳｉＯ2 又はＳｉＮ等によりサイドウォー
ルスペーサが形成されていてもよく、このサイドウォー
ルスペーサが利用されてＬＤＤ領域が形成されている。
ＰＭＯＳ又はＮＭＯＳのいずれの場合も、ＬＤＤ領域は
不純物濃度が１×１０18〜５×１０19ｃｍ-3程度の濃度
で形成されていることが好ましい。
０ｎｍ程度のＳｉＯ2 又はＳｉＮ等によりサイドウォー
ルスペーサが形成されていてもよく、このサイドウォー
ルスペーサが利用されてＬＤＤ領域が形成されている。
ＰＭＯＳ又はＮＭＯＳのいずれの場合も、ＬＤＤ領域は
不純物濃度が１×１０18〜５×１０19ｃｍ-3程度の濃度
で形成されていることが好ましい。
【００２４】さらに、ＬＤＤ領域の直下であって、ソー
ス／ドレイン領域のチャネル側端部の側部に、ソース／
ドレイン領域の導電型と異なる導電型であって、少なく
とも基板（又はウェル）、つまりチャネル領域よりも濃
度が高い高濃度領域を有していてもよい。ＰＭＯＳの場
合の高濃度領域は、75Ａｓ+ 又は31Ｐ+ が２×１０17〜
２×１０18ｃｍ-3の濃度で含有されていることが好まし
く、ＮＭＯＳの場合の高濃度領域は、11Ｂ+ が２×１０
17〜２×１０18ｃｍ-3の濃度で含有されていることが好
ましい。なお、高濃度領域は，基板又はウェルにおける
チャネル領域の不純物濃度よりも高く、少なくともチャ
ネル不純物濃度の２倍程度であることが好ましい。
ス／ドレイン領域のチャネル側端部の側部に、ソース／
ドレイン領域の導電型と異なる導電型であって、少なく
とも基板（又はウェル）、つまりチャネル領域よりも濃
度が高い高濃度領域を有していてもよい。ＰＭＯＳの場
合の高濃度領域は、75Ａｓ+ 又は31Ｐ+ が２×１０17〜
２×１０18ｃｍ-3の濃度で含有されていることが好まし
く、ＮＭＯＳの場合の高濃度領域は、11Ｂ+ が２×１０
17〜２×１０18ｃｍ-3の濃度で含有されていることが好
ましい。なお、高濃度領域は，基板又はウェルにおける
チャネル領域の不純物濃度よりも高く、少なくともチャ
ネル不純物濃度の２倍程度であることが好ましい。
【００２５】また、本発明の表面チャネル型ＰＭＯＳト
ランジスタの製造方法においては、工程(i) で、半導体
基板上にゲート絶縁膜及び膜厚１００〜２００ｎｍの真
性ポリシリコンによりゲート電極を形成する。ゲート絶
縁膜としては、熱酸化、ＣＶＤ等の公知の方法によりＳ
ｉＯ2 等を所望の膜厚で形成するか、Ｎ2 Ｏ窒化プロセ
ス（IEEE ELECTRON DEVICE LETTERS VOL.13, NO.2, FEB
RUARY 1992, p117-119参照）によるＳｉＯ2 等を所望の
膜厚で形成することができる。
ランジスタの製造方法においては、工程(i) で、半導体
基板上にゲート絶縁膜及び膜厚１００〜２００ｎｍの真
性ポリシリコンによりゲート電極を形成する。ゲート絶
縁膜としては、熱酸化、ＣＶＤ等の公知の方法によりＳ
ｉＯ2 等を所望の膜厚で形成するか、Ｎ2 Ｏ窒化プロセ
ス（IEEE ELECTRON DEVICE LETTERS VOL.13, NO.2, FEB
RUARY 1992, p117-119参照）によるＳｉＯ2 等を所望の
膜厚で形成することができる。
【００２６】真性ポリシリコンとしては、膜厚を１００
〜２００ｎｍ程度の厚さで形成することが必要であり、
例えばシランガスを用いたＣＶＤ法等の公知の方法によ
り成膜することができる。真性ポリシリコンを成膜した
後、公知のフォトリソグラフィ及びエッチング工程によ
り所望の形状にパターニングしてゲート電極を形成する
ことができる。
〜２００ｎｍ程度の厚さで形成することが必要であり、
例えばシランガスを用いたＣＶＤ法等の公知の方法によ
り成膜することができる。真性ポリシリコンを成膜した
後、公知のフォトリソグラフィ及びエッチング工程によ
り所望の形状にパターニングしてゲート電極を形成する
ことができる。
【００２７】工程(ii)において、ゲート電極上から11Ｂ
+ を注入することにより、ゲート電極に11Ｂ+ をドーピ
ングすると同時に、ゲート電極に対して自己整合的にソ
ース／ドレイン領域を形成する。例えば、ゲート電極と
任意にレジストをマスクとして用いて、11Ｂ+ を１０〜
２０ｋｅＶの加速エネルギー、１×１０15〜７×１０ 15
ｃｍ-2のドーズ量で表面チャネル型ＰＭＯＳトランジス
タを形成する領域にイオン注入する。また、ＮＭＯＳト
ランジスタを形成する場合には、上記と同様の工程によ
りゲート電極を形成した後、例えば75Ａｓ+ を４０〜１
００ｋｅＶの加速エネルギー、１×１０15〜７×１０15
ｃｍ-2のドーズ量、あるいは31Ｐ+ を１０〜４０ｋｅＶ
の加速エネルギー、１×１０15〜７×１０15ｃｍ-2のド
ーズ量とすること以外は上記と同様にＮＭＯＳトランジ
スタのソース／ドレイン領域の形成及びゲート電極のド
ーピングを行うことができる。
+ を注入することにより、ゲート電極に11Ｂ+ をドーピ
ングすると同時に、ゲート電極に対して自己整合的にソ
ース／ドレイン領域を形成する。例えば、ゲート電極と
任意にレジストをマスクとして用いて、11Ｂ+ を１０〜
２０ｋｅＶの加速エネルギー、１×１０15〜７×１０ 15
ｃｍ-2のドーズ量で表面チャネル型ＰＭＯＳトランジス
タを形成する領域にイオン注入する。また、ＮＭＯＳト
ランジスタを形成する場合には、上記と同様の工程によ
りゲート電極を形成した後、例えば75Ａｓ+ を４０〜１
００ｋｅＶの加速エネルギー、１×１０15〜７×１０15
ｃｍ-2のドーズ量、あるいは31Ｐ+ を１０〜４０ｋｅＶ
の加速エネルギー、１×１０15〜７×１０15ｃｍ-2のド
ーズ量とすること以外は上記と同様にＮＭＯＳトランジ
スタのソース／ドレイン領域の形成及びゲート電極のド
ーピングを行うことができる。
【００２８】本発明においては、上記イオン注入を行っ
た後、任意にソース／ドレイン領域及びゲート電極の活
性化アニールを行ってもよい。この際の条件は、アルゴ
ン、窒素等の雰囲気下、電気炉を用いる場合には７５０
〜９００℃程度の温度範囲で、１０〜３０分間程度、ラ
ンプ・アニーラーを用いる場合には９００〜１０００℃
程度の温度範囲で、１０〜３０秒間程度が好ましく、こ
れらを組み合わせて行ってもよい。
た後、任意にソース／ドレイン領域及びゲート電極の活
性化アニールを行ってもよい。この際の条件は、アルゴ
ン、窒素等の雰囲気下、電気炉を用いる場合には７５０
〜９００℃程度の温度範囲で、１０〜３０分間程度、ラ
ンプ・アニーラーを用いる場合には９００〜１０００℃
程度の温度範囲で、１０〜３０秒間程度が好ましく、こ
れらを組み合わせて行ってもよい。
【００２９】また、本発明においては、任意にソース／
ドレイン領域上及び／又はゲート電極を構成するポリシ
リコン上に高融点金属を積層してシリサイドを形成する
ことができる。シリサイドの形成方法としては、高融点
金属を公知の方法、例えばスパッタ法、蒸着法等により
ゲート電極となるポリシリコンを含む半導体基板上に成
膜し、選択シリサイド化のためにアルゴン、窒素等の雰
囲気下、６００〜７００℃程度の温度範囲で、１０〜３
０秒間程度熱処理を行った後、ウェットエッチングによ
る未反応高融点金属を除去する方法が挙げられる。な
お、この際の熱処理は、上述したソース／ドレイン領域
及びゲート電極を形成するための活性化アニールとは別
に行ってもよいし、該活性化アニールを兼ねて行っても
よい。
ドレイン領域上及び／又はゲート電極を構成するポリシ
リコン上に高融点金属を積層してシリサイドを形成する
ことができる。シリサイドの形成方法としては、高融点
金属を公知の方法、例えばスパッタ法、蒸着法等により
ゲート電極となるポリシリコンを含む半導体基板上に成
膜し、選択シリサイド化のためにアルゴン、窒素等の雰
囲気下、６００〜７００℃程度の温度範囲で、１０〜３
０秒間程度熱処理を行った後、ウェットエッチングによ
る未反応高融点金属を除去する方法が挙げられる。な
お、この際の熱処理は、上述したソース／ドレイン領域
及びゲート電極を形成するための活性化アニールとは別
に行ってもよいし、該活性化アニールを兼ねて行っても
よい。
【００３０】さらに、本発明の製造方法によれば、上記
工程(ii)におけるソース／ドレイン領域の形成前に、ゲ
ート電極及びソース／ドレイン領域となる領域に予め28
Si+、31Ｐ+、75As+、122Sb+等のイオンを２０〜５０ｋ
ｅＶ程度の加速エネルギー、３×１０14〜１×１０15ｃ
ｍ-2程度のドーズ量でイオン注入することにより、それ
ら領域等に非晶質層を形成することが好ましい。特にＰ
ＭＯＳの場合には、ゲート電極及びそれら領域を非晶質
層とすることにより、ボロンのチャネリング等によるゲ
ート絶縁膜及びその直下のチャネル領域へのボロンの打
ち込みを抑制するとともに、浅いソース／ドレイン領域
を得ることができる。
工程(ii)におけるソース／ドレイン領域の形成前に、ゲ
ート電極及びソース／ドレイン領域となる領域に予め28
Si+、31Ｐ+、75As+、122Sb+等のイオンを２０〜５０ｋ
ｅＶ程度の加速エネルギー、３×１０14〜１×１０15ｃ
ｍ-2程度のドーズ量でイオン注入することにより、それ
ら領域等に非晶質層を形成することが好ましい。特にＰ
ＭＯＳの場合には、ゲート電極及びそれら領域を非晶質
層とすることにより、ボロンのチャネリング等によるゲ
ート絶縁膜及びその直下のチャネル領域へのボロンの打
ち込みを抑制するとともに、浅いソース／ドレイン領域
を得ることができる。
【００３１】また、本発明の製造方法においては、工程
(i) におけるゲート電極形成後、ＬＤＤ領域を形成し、
ゲート電極の側壁にサイドウォールスペーサを形成する
ことが好ましい。ゲート電極を形成したのち、工程(ii)
に示したソース／ドレイン領域形成のためのイオン注入
とは別に、ゲート電極をマスクとして、例えば、ＰＭＯ
Ｓトランジスタを形成する場合には11Ｂ+ を５〜１５ｋ
ｅＶの加速エネルギー、１×１０13〜５×１０14ｃｍ-2
のドーズ量、あるいは49ＢＦ2 + を１０〜４０ｋｅＶの
加速エネルギー、１×１０13〜５×１０14ｃｍ-2のドー
ズ量でイオン注入する。その後、サイドウォールスペー
サを形成する。サイドウォールスペーサ形成方法として
は、ゲート電極を有する半導体基板上に、膜厚３０〜２
５０ｎｍ程度のＳｉＮ又はＳｉＯ2 等を積層し、ＲＩＥ
等の異方性エッチングすることが挙げられる。ＮＭＯＳ
トランジスタを形成する場合には、例えばＡｓを２０〜
５０ｋｅＶの加速エネルギー、１×１０13〜１×１０14
ｃｍ-2のドーズ量とすること以外は上記と同様にＬＤＤ
領域を形成することができる。
(i) におけるゲート電極形成後、ＬＤＤ領域を形成し、
ゲート電極の側壁にサイドウォールスペーサを形成する
ことが好ましい。ゲート電極を形成したのち、工程(ii)
に示したソース／ドレイン領域形成のためのイオン注入
とは別に、ゲート電極をマスクとして、例えば、ＰＭＯ
Ｓトランジスタを形成する場合には11Ｂ+ を５〜１５ｋ
ｅＶの加速エネルギー、１×１０13〜５×１０14ｃｍ-2
のドーズ量、あるいは49ＢＦ2 + を１０〜４０ｋｅＶの
加速エネルギー、１×１０13〜５×１０14ｃｍ-2のドー
ズ量でイオン注入する。その後、サイドウォールスペー
サを形成する。サイドウォールスペーサ形成方法として
は、ゲート電極を有する半導体基板上に、膜厚３０〜２
５０ｎｍ程度のＳｉＮ又はＳｉＯ2 等を積層し、ＲＩＥ
等の異方性エッチングすることが挙げられる。ＮＭＯＳ
トランジスタを形成する場合には、例えばＡｓを２０〜
５０ｋｅＶの加速エネルギー、１×１０13〜１×１０14
ｃｍ-2のドーズ量とすること以外は上記と同様にＬＤＤ
領域を形成することができる。
【００３２】さらに、本発明の表面チャネル型ＭＯＳト
ランジスタがＬＤＤ領域を有する場合には、サイドウォ
ールスペーサを形成した後、さらに大傾角で半導体基板
中に、サイドウォールスペーサを通してソース／ドレイ
ン領域と異なる導電型を有するイオンを注入することに
より、ＬＤＤ領域直下、かつソース／ドレイン領域のチ
ャネル側端部の側部に、ソース／ドレイン領域とは異な
る導電型の高濃度領域を形成することが好ましい。ＰＭ
ＯＳの場合のイオン注入は、75As+イオンを半導体基板
の法線方向に対して30〜60°の角度で、１００〜３００
ｋｅＶの加速エネルギー、２×１０12〜５×１０13ｃｍ
-2のドーズ量、又は31Ｐ+イオンを半導体基板の法線方
向に対して30〜60°の角度で、６０〜１６０ｋｅＶの加
速エネルギー、２×１０12〜５×１０13ｃｍ-2のドーズ
量で行うことができる。しかし、 75As+を用いてイオン
注入を行った方が、31P+よりも拡散係数及びΔRp（注入
プロファイルの広がり）が小さいためより好ましい。Ｎ
ＭＯＳの場合には、例えば 11Ｂ+ を５０〜１５０ｋｅＶ
の加速エネルギー、２×１０12〜５×１０13ｃｍ-2のド
ーズ量とすること以外は上記と同様にイオン注入するこ
とができる。大傾角でのイオン注入の加速エネルギー及
び角度は、高濃度領域の横方向の広がりがＬＤＤ領域を
越えず、さらに縦方向の広がりがソース／ドレイン領域
を越えない条件を用いる必要がある。大傾角でイオン注
入を行う方法としては、総注入量を等分割、例えば４〜
８分割し、一分割量イオン注入するごとに円周を上記分
割と同じ分割した量だけシリコン基板１を回転させる方
式（ステップ注入）、あるいは一定速度でシリコン基板
１を回転（回転速度〜２rps）しつつイオン注入する方
式（回転注入）が挙げられる。また、このイオン注入を
行った後、任意にランプアニール等の急速熱処理、ソー
ス／ドレイン領域活性化アニールのための熱処理よりも
低温での炉アニールを任意に行うことができる。この際
の条件は、アルゴン、窒素等の雰囲気下、電気炉を用い
る場合には７５０〜９００℃程度の温度範囲で、１０〜
３０分間程度、ランプ・アニーラーを用いる場合には９
００〜１０００℃程度の温度範囲で、１０〜３０秒間程
度が好ましく、これらを組み合わせて行ってもよい。
ランジスタがＬＤＤ領域を有する場合には、サイドウォ
ールスペーサを形成した後、さらに大傾角で半導体基板
中に、サイドウォールスペーサを通してソース／ドレイ
ン領域と異なる導電型を有するイオンを注入することに
より、ＬＤＤ領域直下、かつソース／ドレイン領域のチ
ャネル側端部の側部に、ソース／ドレイン領域とは異な
る導電型の高濃度領域を形成することが好ましい。ＰＭ
ＯＳの場合のイオン注入は、75As+イオンを半導体基板
の法線方向に対して30〜60°の角度で、１００〜３００
ｋｅＶの加速エネルギー、２×１０12〜５×１０13ｃｍ
-2のドーズ量、又は31Ｐ+イオンを半導体基板の法線方
向に対して30〜60°の角度で、６０〜１６０ｋｅＶの加
速エネルギー、２×１０12〜５×１０13ｃｍ-2のドーズ
量で行うことができる。しかし、 75As+を用いてイオン
注入を行った方が、31P+よりも拡散係数及びΔRp（注入
プロファイルの広がり）が小さいためより好ましい。Ｎ
ＭＯＳの場合には、例えば 11Ｂ+ を５０〜１５０ｋｅＶ
の加速エネルギー、２×１０12〜５×１０13ｃｍ-2のド
ーズ量とすること以外は上記と同様にイオン注入するこ
とができる。大傾角でのイオン注入の加速エネルギー及
び角度は、高濃度領域の横方向の広がりがＬＤＤ領域を
越えず、さらに縦方向の広がりがソース／ドレイン領域
を越えない条件を用いる必要がある。大傾角でイオン注
入を行う方法としては、総注入量を等分割、例えば４〜
８分割し、一分割量イオン注入するごとに円周を上記分
割と同じ分割した量だけシリコン基板１を回転させる方
式（ステップ注入）、あるいは一定速度でシリコン基板
１を回転（回転速度〜２rps）しつつイオン注入する方
式（回転注入）が挙げられる。また、このイオン注入を
行った後、任意にランプアニール等の急速熱処理、ソー
ス／ドレイン領域活性化アニールのための熱処理よりも
低温での炉アニールを任意に行うことができる。この際
の条件は、アルゴン、窒素等の雰囲気下、電気炉を用い
る場合には７５０〜９００℃程度の温度範囲で、１０〜
３０分間程度、ランプ・アニーラーを用いる場合には９
００〜１０００℃程度の温度範囲で、１０〜３０秒間程
度が好ましく、これらを組み合わせて行ってもよい。
【００３３】なお、上述の方法において、75As+を用い
てイオン注入した場合には、75As+の拡散係数が小さい
ため、イオン注入、活性化アニール及びシリサイド層形
成等の工程の順序の違いによる素子特性の変化は小さ
い。しかし、31Ｐ+又は11Ｂ+を用いてイオン注入した場
合には、31Ｐ+又は11Ｂ+の拡散係数が大きいため、特に
これらイオンを用いた高濃度領域形成工程は、ソース／
ドレイン領域形成工程の後の方で行うことが好ましい。
てイオン注入した場合には、75As+の拡散係数が小さい
ため、イオン注入、活性化アニール及びシリサイド層形
成等の工程の順序の違いによる素子特性の変化は小さ
い。しかし、31Ｐ+又は11Ｂ+を用いてイオン注入した場
合には、31Ｐ+又は11Ｂ+の拡散係数が大きいため、特に
これらイオンを用いた高濃度領域形成工程は、ソース／
ドレイン領域形成工程の後の方で行うことが好ましい。
【００３４】
【発明の実施の形態】本発明の表面チャネル型ＭＯＳト
ランジスタ、ＣＭＯＳ及びそれらの製造方法の実施例を
詳細に説明する。 実施例１ 図１に本発明におけるＭＯＳトランジスタを含む双対ゲ
ート型ＣＭＯＳの一実施例を示す。この双対ゲート型Ｃ
ＭＯＳは、シリコン基板１に形成されたＰウェル２及び
Ｎウェル３に形成されている。Ｐウェル２には、ゲート
絶縁膜５、Ｎ+ポリシリコン・ゲート電極６ａ、サイド
ウォールスペーサ９、シリサイド１２・１２ａ、ソース
／ドレイン領域１０、ＬＤＤ領域７からなるＮＭＯＳト
ランジスタが、Ｎウェル３には、ゲート絶縁膜５、Ｐ+
ポリシリコン・ゲート電極６ｂ、サイドウォールスペー
サ９、シリサイド１２・１２ａ、ソース／ドレイン領域
１１、ＬＤＤ領域８からなるＰＭＯＳトランジスタがそ
れぞれ形成されている。
ランジスタ、ＣＭＯＳ及びそれらの製造方法の実施例を
詳細に説明する。 実施例１ 図１に本発明におけるＭＯＳトランジスタを含む双対ゲ
ート型ＣＭＯＳの一実施例を示す。この双対ゲート型Ｃ
ＭＯＳは、シリコン基板１に形成されたＰウェル２及び
Ｎウェル３に形成されている。Ｐウェル２には、ゲート
絶縁膜５、Ｎ+ポリシリコン・ゲート電極６ａ、サイド
ウォールスペーサ９、シリサイド１２・１２ａ、ソース
／ドレイン領域１０、ＬＤＤ領域７からなるＮＭＯＳト
ランジスタが、Ｎウェル３には、ゲート絶縁膜５、Ｐ+
ポリシリコン・ゲート電極６ｂ、サイドウォールスペー
サ９、シリサイド１２・１２ａ、ソース／ドレイン領域
１１、ＬＤＤ領域８からなるＰＭＯＳトランジスタがそ
れぞれ形成されている。
【００３５】上記ＮＭＯＳ及びＰＭＯＳトランジスタに
おいては、Ｎ+ ポリシリコン・ゲート電極６ａ及びＰ+
ポリシリコン・ゲート電極６ｂがいずれも膜厚１００〜
２００ｎｍで形成されているため、ソース／ドレイン領
域形成のためのイオン注入において、同時にポリシリコ
ン・ゲート電極６ａ及び６ｂへのドーピングを自己整合
的におこなった場合でも、ポリシリコン・ゲート電極６
ａ及び６ｂのゲート絶縁膜５側の不純物濃度を1020cm-3
程度以上に保持することができる。このため、ソース／
ドレイン領域１０及び１１形成のためのイオン注入の加
速エネルギーを低くした場合においても、ポリシリコン
・ゲート電極６ａ、６ｂへの不純物イオンのドーピング
がほぼ均一に、十分に行うことができるため、空乏化が
起こりにくく、拡散層深さの増大を抑制し、短チャネル
効果を抑制することができる。特にＮＭＯＳにおいて、
ソース／ドレイン接合を浅くするために注入飛程が短
く、拡散係数の小さいＡｓをイオン種として用いた場合
にも、ゲート電極６ａのゲート絶縁膜５側の不純物濃度
を高めることができる。これにより、Ｎ+及びＰ+ポリシ
リコン・ゲート電極６ａ及び６ｂの空乏層の形成を抑制
でき、ゲート電極６ａあるいは６ｂからチャネル領域へ
の電界が弱まることがないため、短チャネル効果を抑制
するとともに、良好なサブシュレッショルド特性及び高
い駆動力を得ることができる。なお、ポリシリコン・ゲ
ート電極６ａ及び６ｂの膜厚を上記のように薄くして
も、ゲート電極上にシリサイド層１２ａを形成するた
め、ゲート抵抗の増大を抑制することができる。
おいては、Ｎ+ ポリシリコン・ゲート電極６ａ及びＰ+
ポリシリコン・ゲート電極６ｂがいずれも膜厚１００〜
２００ｎｍで形成されているため、ソース／ドレイン領
域形成のためのイオン注入において、同時にポリシリコ
ン・ゲート電極６ａ及び６ｂへのドーピングを自己整合
的におこなった場合でも、ポリシリコン・ゲート電極６
ａ及び６ｂのゲート絶縁膜５側の不純物濃度を1020cm-3
程度以上に保持することができる。このため、ソース／
ドレイン領域１０及び１１形成のためのイオン注入の加
速エネルギーを低くした場合においても、ポリシリコン
・ゲート電極６ａ、６ｂへの不純物イオンのドーピング
がほぼ均一に、十分に行うことができるため、空乏化が
起こりにくく、拡散層深さの増大を抑制し、短チャネル
効果を抑制することができる。特にＮＭＯＳにおいて、
ソース／ドレイン接合を浅くするために注入飛程が短
く、拡散係数の小さいＡｓをイオン種として用いた場合
にも、ゲート電極６ａのゲート絶縁膜５側の不純物濃度
を高めることができる。これにより、Ｎ+及びＰ+ポリシ
リコン・ゲート電極６ａ及び６ｂの空乏層の形成を抑制
でき、ゲート電極６ａあるいは６ｂからチャネル領域へ
の電界が弱まることがないため、短チャネル効果を抑制
するとともに、良好なサブシュレッショルド特性及び高
い駆動力を得ることができる。なお、ポリシリコン・ゲ
ート電極６ａ及び６ｂの膜厚を上記のように薄くして
も、ゲート電極上にシリサイド層１２ａを形成するた
め、ゲート抵抗の増大を抑制することができる。
【００３６】また、表面チャネル型ＰＭＯＳのｐ+ソー
ス／ドレイン領域１１形成工程において、ソース／ドレ
イン拡散領域だけでなくポリシリコン・ゲート電極６ｂ
をも自己整合的に非晶質化することにより、その後の11
Ｂ+ のイオン注入によりチャネリングを抑制して浅いソ
ース／ドレイン領域を形成するだけでなく、チャネリン
グ等によるゲート絶縁膜及びその直下のチャネルへのＢ
の打ち込みを抑制でき、特に、ポリシリコン・ゲート電
極が柱状晶である場合に上記効果が著しい。
ス／ドレイン領域１１形成工程において、ソース／ドレ
イン拡散領域だけでなくポリシリコン・ゲート電極６ｂ
をも自己整合的に非晶質化することにより、その後の11
Ｂ+ のイオン注入によりチャネリングを抑制して浅いソ
ース／ドレイン領域を形成するだけでなく、チャネリン
グ等によるゲート絶縁膜及びその直下のチャネルへのＢ
の打ち込みを抑制でき、特に、ポリシリコン・ゲート電
極が柱状晶である場合に上記効果が著しい。
【００３７】本構造においては、ｐ+ ソース／ドレイン
領域を49ＢＦ2 + でなく11Ｂ+ をイオン種として用いて
おりＢの突き抜けが抑制できるため、ゲート絶縁膜に
は、通常の酸化膜、及びN2Oを用いた窒素濃度の低い窒
化酸化膜でも１．５ｎｍ以上の膜厚で十分適用すること
ができる。このため、NH3を用いた窒化酸化膜のような
電子トラップの多いゲート絶縁膜を用いる必要が無い。
従って、良好な特性を有するゲート酸化膜を形成するこ
とが容易となる。また、11Ｂ+ を用いることにより、ソ
ース／ドレイン形成工程において欠陥を十分に回復する
ために高温で長時間のアニールを行ってもＢの突き抜け
を抑制することができる。さらに、シリサイド化におい
て、ｐ+ ソース／ドレイン領域に11Ｂ+ を注入すること
により、49ＢＦ2 + を用いた場合よりも低抵抗を得るこ
とができる。
領域を49ＢＦ2 + でなく11Ｂ+ をイオン種として用いて
おりＢの突き抜けが抑制できるため、ゲート絶縁膜に
は、通常の酸化膜、及びN2Oを用いた窒素濃度の低い窒
化酸化膜でも１．５ｎｍ以上の膜厚で十分適用すること
ができる。このため、NH3を用いた窒化酸化膜のような
電子トラップの多いゲート絶縁膜を用いる必要が無い。
従って、良好な特性を有するゲート酸化膜を形成するこ
とが容易となる。また、11Ｂ+ を用いることにより、ソ
ース／ドレイン形成工程において欠陥を十分に回復する
ために高温で長時間のアニールを行ってもＢの突き抜け
を抑制することができる。さらに、シリサイド化におい
て、ｐ+ ソース／ドレイン領域に11Ｂ+ を注入すること
により、49ＢＦ2 + を用いた場合よりも低抵抗を得るこ
とができる。
【００３８】実施例２
図２に本発明のＭＯＳを含む双対ゲート型ＣＭＯＳの別
の実施例を示す。但し、図２にはＣＭＯＳ中のＰＭＯＳ
のみを示す。この双対ゲート型ＣＭＯＳにおいては、ｐ
-ＬＤＤ領域８直下であって、かつｐ+ソース／ドレイン
領域１１のチャネル側端部の側部に、少なくともＮウェ
ル３よりも濃度が高いｎ型高濃度領域１４が形成されて
いること以外は実施例１の双対ゲート型ＣＭＯＳと同様
の構成である。
の実施例を示す。但し、図２にはＣＭＯＳ中のＰＭＯＳ
のみを示す。この双対ゲート型ＣＭＯＳにおいては、ｐ
-ＬＤＤ領域８直下であって、かつｐ+ソース／ドレイン
領域１１のチャネル側端部の側部に、少なくともＮウェ
ル３よりも濃度が高いｎ型高濃度領域１４が形成されて
いること以外は実施例１の双対ゲート型ＣＭＯＳと同様
の構成である。
【００３９】このように、ＬＤＤ領域の直下であって、
ソース／ドレイン領域のチャネル側端部の側部に、ソー
ス／ドレイン領域の導電型と異なる導電型の高濃度領
域、つまり、ｎ型高濃度領域１４を有しているので、チ
ャネル不純物濃度の増大による伝達コンダクタンス、サ
ブスレッショルド特性の劣化、及びソース／ドレイン接
合付近の不純物濃度の増大による接合容量、接合リーク
電流の増大を引き起こすことなく、ソース／ドレイン近
傍の空乏層の伸びを抑制でき、従って短チャネル効果を
より制限することができる。
ソース／ドレイン領域のチャネル側端部の側部に、ソー
ス／ドレイン領域の導電型と異なる導電型の高濃度領
域、つまり、ｎ型高濃度領域１４を有しているので、チ
ャネル不純物濃度の増大による伝達コンダクタンス、サ
ブスレッショルド特性の劣化、及びソース／ドレイン接
合付近の不純物濃度の増大による接合容量、接合リーク
電流の増大を引き起こすことなく、ソース／ドレイン近
傍の空乏層の伸びを抑制でき、従って短チャネル効果を
より制限することができる。
【００４０】以下、図２に示した双対ゲート型ＣＭＯＳ
の形成方法を説明する。まず、図３（ａ）に示すよう
に、通常の工程によりシリコン基板１に、不純物濃度１
×１０16〜１×１０18ｃｍ-3程度のＰウェル２、不純物
濃度１×１０16〜１×１０18ｃｍ-3程度のＮウェル３及
びフィールド絶縁膜４を形成した。その後、膜厚３〜８
ｎｍ程度のゲート絶縁膜５及び膜厚１００〜２００ｎｍ
程度の真性ポリシリコン・ゲート電極６を形成した。ゲ
ート絶縁膜５は、通常の酸化膜の他、Ｎ2 Ｏを用いた低
窒素濃度の窒化酸化膜でも良い。
の形成方法を説明する。まず、図３（ａ）に示すよう
に、通常の工程によりシリコン基板１に、不純物濃度１
×１０16〜１×１０18ｃｍ-3程度のＰウェル２、不純物
濃度１×１０16〜１×１０18ｃｍ-3程度のＮウェル３及
びフィールド絶縁膜４を形成した。その後、膜厚３〜８
ｎｍ程度のゲート絶縁膜５及び膜厚１００〜２００ｎｍ
程度の真性ポリシリコン・ゲート電極６を形成した。ゲ
ート絶縁膜５は、通常の酸化膜の他、Ｎ2 Ｏを用いた低
窒素濃度の窒化酸化膜でも良い。
【００４１】次に、図３（ｂ）に示すように、リソグラ
フィー工程を用いてＮウェル３を覆う所望の形状のレジ
スト（図示せず）を形成し、このレジストをマスクとし
て、 31Ｐ+を10〜30ｋｅＶ、1013〜1014cm-2又は75As+を
20〜50ｋｅＶ、1013〜1014cm -2でイオン注入し、不純物
濃度１×１０18〜５×１０19ｃｍ-3程度のｎ-ＬＤＤ領
域７を形成した。続いて、リソグラフィー工程を用いて
Ｐウェル２を覆う所望の形状のレジスト（図示せず）を
形成し、このレジストをマスクとして、49BF2 +を10〜40
ｋｅＶ、1013〜1014cm-2でイオン注入し、不純物濃度１
×１０18〜５×１０19ｃｍ-3程度のｐ-ＬＤＤ領域８を
形成した。次いで、ポリシリコン・ゲート電極６を含む
シリコン基板１上全面にＣＶＤ法により膜厚３０〜２５
０ｎｍのＳｉＯ2 を堆積し、異方性エッチングによりサ
イドウォールスペーサ９を形成した。
フィー工程を用いてＮウェル３を覆う所望の形状のレジ
スト（図示せず）を形成し、このレジストをマスクとし
て、 31Ｐ+を10〜30ｋｅＶ、1013〜1014cm-2又は75As+を
20〜50ｋｅＶ、1013〜1014cm -2でイオン注入し、不純物
濃度１×１０18〜５×１０19ｃｍ-3程度のｎ-ＬＤＤ領
域７を形成した。続いて、リソグラフィー工程を用いて
Ｐウェル２を覆う所望の形状のレジスト（図示せず）を
形成し、このレジストをマスクとして、49BF2 +を10〜40
ｋｅＶ、1013〜1014cm-2でイオン注入し、不純物濃度１
×１０18〜５×１０19ｃｍ-3程度のｐ-ＬＤＤ領域８を
形成した。次いで、ポリシリコン・ゲート電極６を含む
シリコン基板１上全面にＣＶＤ法により膜厚３０〜２５
０ｎｍのＳｉＯ2 を堆積し、異方性エッチングによりサ
イドウォールスペーサ９を形成した。
【００４２】さらに、図３（ｃ）に示すように、リソグ
ラフィー工程を用いてＮウェル３を覆う所望の形状のレ
ジスト（図示せず）を形成し、このレジスト、ゲート電
極６及びサイドウォールスペーサ９をマスクとして、75
As+を４０〜１００ｋｅＶ、１〜７×１０15cm-2でイオ
ン注入し、ポリシリコン・ゲート電極６へのドーピング
を行うとともにｎ+ソース／ドレイン領域１０を形成し
た。続いて、リソグラフィー工程を用いてＰウェル２を
覆う所望の形状のレジスト（図示せず）を形成し、この
レジスト、ゲート電極６及びサイドウォールスペーサ９
をマスクとして、28Si+又は31Ｐ+を10〜40ｋｅＶ、３×
１０14〜１×１０15cm-2でイオン注入してポリシリコン
・ゲート電極６を非晶質層とした後、11Ｂ+を10〜20ｋ
ｅＶ、１〜７×１０15cm-2でイオン注入することにより
ポリシリコン・ゲート電極６へのドーピングを行うとと
もにＰ+ソース／ドレイン領域１１を形成した。ｐ+ソー
ス／ドレイン領域１１形成のためのイオン注入に先立っ
て、非晶質化を行うことにより、Ｂのチャネリングを抑
制でき、浅いｐ+ソース／ドレイン領域１１を得ること
ができるとともに、ゲート絶縁膜５及びその直下のチャ
ネル領域にＢが多量に打ち込まれることを防止できる。
従ってゲート絶縁膜の固定電荷の発生、絶縁耐圧の劣化
あるいはチャネル不純物濃度の変動によるしきい値電圧
の変動を抑制することができる。特に、ポリシリコン・
ゲート電極６が柱状晶である場合に、本効果が著しい。
ラフィー工程を用いてＮウェル３を覆う所望の形状のレ
ジスト（図示せず）を形成し、このレジスト、ゲート電
極６及びサイドウォールスペーサ９をマスクとして、75
As+を４０〜１００ｋｅＶ、１〜７×１０15cm-2でイオ
ン注入し、ポリシリコン・ゲート電極６へのドーピング
を行うとともにｎ+ソース／ドレイン領域１０を形成し
た。続いて、リソグラフィー工程を用いてＰウェル２を
覆う所望の形状のレジスト（図示せず）を形成し、この
レジスト、ゲート電極６及びサイドウォールスペーサ９
をマスクとして、28Si+又は31Ｐ+を10〜40ｋｅＶ、３×
１０14〜１×１０15cm-2でイオン注入してポリシリコン
・ゲート電極６を非晶質層とした後、11Ｂ+を10〜20ｋ
ｅＶ、１〜７×１０15cm-2でイオン注入することにより
ポリシリコン・ゲート電極６へのドーピングを行うとと
もにＰ+ソース／ドレイン領域１１を形成した。ｐ+ソー
ス／ドレイン領域１１形成のためのイオン注入に先立っ
て、非晶質化を行うことにより、Ｂのチャネリングを抑
制でき、浅いｐ+ソース／ドレイン領域１１を得ること
ができるとともに、ゲート絶縁膜５及びその直下のチャ
ネル領域にＢが多量に打ち込まれることを防止できる。
従ってゲート絶縁膜の固定電荷の発生、絶縁耐圧の劣化
あるいはチャネル不純物濃度の変動によるしきい値電圧
の変動を抑制することができる。特に、ポリシリコン・
ゲート電極６が柱状晶である場合に、本効果が著しい。
【００４３】その後、必要に応じてソース／ドレイン領
域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂ
の活性化アニールを行う。この際の条件は、アルゴン、
窒素等の雰囲気下、電気炉を用いる場合には７５０〜９
００℃程度の温度範囲で、１０〜３０分間程度、ランプ
・アニーラーを用いる場合には９００〜１０００℃程度
の温度範囲で、１０〜３０秒間程度が好ましく、これら
を組み合わせて行ってもよい。さらに、スパッタリング
等により、Ｔｉ等の高融点金属を膜厚10〜50ｎｍ程度で
堆積し、選択シリサイド化のための熱処理工程を６００
〜７００℃、１０〜３０秒間程度行い、ウェット・エッ
チングによる未反応高融点金属を除去することにより、
ソース／ドレイン領域１０、１１上及びゲート電極６
ａ、６ｂ上にTiSi2等のシリサイド１２、１２ａを形成
する。
域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂ
の活性化アニールを行う。この際の条件は、アルゴン、
窒素等の雰囲気下、電気炉を用いる場合には７５０〜９
００℃程度の温度範囲で、１０〜３０分間程度、ランプ
・アニーラーを用いる場合には９００〜１０００℃程度
の温度範囲で、１０〜３０秒間程度が好ましく、これら
を組み合わせて行ってもよい。さらに、スパッタリング
等により、Ｔｉ等の高融点金属を膜厚10〜50ｎｍ程度で
堆積し、選択シリサイド化のための熱処理工程を６００
〜７００℃、１０〜３０秒間程度行い、ウェット・エッ
チングによる未反応高融点金属を除去することにより、
ソース／ドレイン領域１０、１１上及びゲート電極６
ａ、６ｂ上にTiSi2等のシリサイド１２、１２ａを形成
する。
【００４４】続いて、短チャネル効果を抑制するため
に、ＮＭＯＳ及びＰＭＯＳのＬＤＤ領域７、８直下であ
って、ソース／ドレイン領域１０、１１のチャネル側端
部の側部にｐ型高濃度領域１３及びｎ型高濃度領域１４
を形成し、必要に応じて熱処理を行う。ｐ型高濃度領域
１３の形成のためのイオン注入は、リソグラフィー工程
を用いてＮウェル３を覆う所望の形状のレジスト（図示
せず）を形成し、11Ｂ+を、２×1012〜５×1013cm-2の
ドーズ量で、サイドウォールスペーサ９の膜厚に応じ
て、シリコン基板１の法線方向に対して30〜60°の大傾
角で、５０〜１５０ｋｅＶの加速エネルギーで行う。ま
た、ｎ型高濃度領域14のためのイオン注入は、リソグラ
フィー工程を用いてＰウェル２を覆う所望の形状のレジ
スト（図示せず）を形成し、31Ｐ+ を、２×1012〜５×
1013cm-2のドーズ量で、サイドウォールスペーサ９の膜
厚に応じて、シリコン基板１の法線方向に対して30〜60
°の大傾角で、６０〜１６０ｋｅＶの加速エネルギーで
行うか、あるいは、75Ａｓ+を、２×１０12〜５×１０
13cm-2のドーズ量で、サイドウォールスペーサ９の膜厚
に応じて、シリコン基板１の法線方向に対して30〜60°
の大傾角で、１００〜３００ｋｅＶの加速エネルギーで
行う。大傾角でのイオン注入の加速エネルギー及び角度
は、高濃度領域の横方向の広がりがＬＤＤ領域を越え
ず、さらに縦方向の広がりがソース／ドレイン領域を越
えない条件を用いる必要がある。
に、ＮＭＯＳ及びＰＭＯＳのＬＤＤ領域７、８直下であ
って、ソース／ドレイン領域１０、１１のチャネル側端
部の側部にｐ型高濃度領域１３及びｎ型高濃度領域１４
を形成し、必要に応じて熱処理を行う。ｐ型高濃度領域
１３の形成のためのイオン注入は、リソグラフィー工程
を用いてＮウェル３を覆う所望の形状のレジスト（図示
せず）を形成し、11Ｂ+を、２×1012〜５×1013cm-2の
ドーズ量で、サイドウォールスペーサ９の膜厚に応じ
て、シリコン基板１の法線方向に対して30〜60°の大傾
角で、５０〜１５０ｋｅＶの加速エネルギーで行う。ま
た、ｎ型高濃度領域14のためのイオン注入は、リソグラ
フィー工程を用いてＰウェル２を覆う所望の形状のレジ
スト（図示せず）を形成し、31Ｐ+ を、２×1012〜５×
1013cm-2のドーズ量で、サイドウォールスペーサ９の膜
厚に応じて、シリコン基板１の法線方向に対して30〜60
°の大傾角で、６０〜１６０ｋｅＶの加速エネルギーで
行うか、あるいは、75Ａｓ+を、２×１０12〜５×１０
13cm-2のドーズ量で、サイドウォールスペーサ９の膜厚
に応じて、シリコン基板１の法線方向に対して30〜60°
の大傾角で、１００〜３００ｋｅＶの加速エネルギーで
行う。大傾角でのイオン注入の加速エネルギー及び角度
は、高濃度領域の横方向の広がりがＬＤＤ領域を越え
ず、さらに縦方向の広がりがソース／ドレイン領域を越
えない条件を用いる必要がある。
【００４５】上記方法においては、サイドウォールスペ
ーサ９を通して大傾角でイオン注入するため、チャネル
領域へのイオンの打ち込みが抑制され、チャネル不純物
濃度は上昇しない。従って、ＮＭＯＳ、ＰＭＯＳ各々に
おいて、ＬＤＤ領域７、８直下、ソース／ドレイン領域
１０、１１のチャネル側端部の側部にウェルと同一導電
型の少なくともウェルよりも濃度が高い高濃度領域１
３、１４を形成することができる。これにより、チャネ
ル不純物濃度の上昇による伝達コンダクタンス、サブス
レッショルド特性の劣化、及びソース／ドレイン接合付
近の不純物濃度の上昇による接合容量、接合リーク電流
の増大を引き起こすことがなくなり、さらにソース／ド
レイン領域１０、１１近傍の空乏層の伸びを抑制でき、
短チャネル効果をより防止することができる。
ーサ９を通して大傾角でイオン注入するため、チャネル
領域へのイオンの打ち込みが抑制され、チャネル不純物
濃度は上昇しない。従って、ＮＭＯＳ、ＰＭＯＳ各々に
おいて、ＬＤＤ領域７、８直下、ソース／ドレイン領域
１０、１１のチャネル側端部の側部にウェルと同一導電
型の少なくともウェルよりも濃度が高い高濃度領域１
３、１４を形成することができる。これにより、チャネ
ル不純物濃度の上昇による伝達コンダクタンス、サブス
レッショルド特性の劣化、及びソース／ドレイン接合付
近の不純物濃度の上昇による接合容量、接合リーク電流
の増大を引き起こすことがなくなり、さらにソース／ド
レイン領域１０、１１近傍の空乏層の伸びを抑制でき、
短チャネル効果をより防止することができる。
【００４６】
【発明の効果】本発明の表面チャネル型ＰＭＯＳトラン
ジスタによれば、半導体基板上にゲート絶縁膜を介して
形成されたゲート電極が少なくとも不純物がほぼ均一に
ドーピングされた膜厚１００〜２００ｎｍのポリシリコ
ンにより形成されているので、ＮＭＯＳの場合において
はゲート電極のゲート絶縁膜側での空乏層の形成を抑制
することができ、短チャネル効果を抑制するとともに良
好なサブスレッショルド特性及び高い駆動力を得ること
が可能となる。本効果は、特にＮＭＯＳにおいて、ソー
ス／ドレイン領域及びゲート電極のドーピングにＡｓを
用いる場合に顕著となる。また、ＰＭＯＳの場合におい
ては、ソース／ドレイン領域及びゲート電極へのイオン
注入に、49ＢＦ2 + ではなく、11Ｂ+ を用いているの
で、さらにゲート電極から半導体基板へのボロンの突き
抜けが防止され、ゲート電極のゲート絶縁膜側での空乏
層の形成をより抑制することができ、短チャネル効果を
抑制するとともに良好なサブスレッショルド特性及び高
い駆動力を得ることが可能となる。また、ボロンの突き
抜けが防止されるため、ゲート絶縁膜として通常の酸化
膜やＮ2 Ｏを用いた窒素濃度の低い窒化酸化膜等を所望
の膜厚で適用することができ、このため、ＮＨ3 を用い
た窒素酸化膜のような電子トラップの多いゲート絶縁膜
を用いる必要が無くなり、良好な特性を有する表面チャ
ネル型ＰＭＯＳトランジスタを得ることが可能となる。
さらに、シリサイド化において、ｐ+ ソース／ドレイン
領域に11Ｂ+ を注入することにより、49ＢＦ2 + を用い
た場合よりも低抵抗を得ることができる。
ジスタによれば、半導体基板上にゲート絶縁膜を介して
形成されたゲート電極が少なくとも不純物がほぼ均一に
ドーピングされた膜厚１００〜２００ｎｍのポリシリコ
ンにより形成されているので、ＮＭＯＳの場合において
はゲート電極のゲート絶縁膜側での空乏層の形成を抑制
することができ、短チャネル効果を抑制するとともに良
好なサブスレッショルド特性及び高い駆動力を得ること
が可能となる。本効果は、特にＮＭＯＳにおいて、ソー
ス／ドレイン領域及びゲート電極のドーピングにＡｓを
用いる場合に顕著となる。また、ＰＭＯＳの場合におい
ては、ソース／ドレイン領域及びゲート電極へのイオン
注入に、49ＢＦ2 + ではなく、11Ｂ+ を用いているの
で、さらにゲート電極から半導体基板へのボロンの突き
抜けが防止され、ゲート電極のゲート絶縁膜側での空乏
層の形成をより抑制することができ、短チャネル効果を
抑制するとともに良好なサブスレッショルド特性及び高
い駆動力を得ることが可能となる。また、ボロンの突き
抜けが防止されるため、ゲート絶縁膜として通常の酸化
膜やＮ2 Ｏを用いた窒素濃度の低い窒化酸化膜等を所望
の膜厚で適用することができ、このため、ＮＨ3 を用い
た窒素酸化膜のような電子トラップの多いゲート絶縁膜
を用いる必要が無くなり、良好な特性を有する表面チャ
ネル型ＰＭＯＳトランジスタを得ることが可能となる。
さらに、シリサイド化において、ｐ+ ソース／ドレイン
領域に11Ｂ+ を注入することにより、49ＢＦ2 + を用い
た場合よりも低抵抗を得ることができる。
【００４７】また、ＬＤＤ領域直下であり、かつソース
／ドレイン領域のチャネル側端部の側部に、ソース／ド
レイン領域とは異なる導電型の高濃度領域を有する場合
には、チャネル不純物濃度の増大による伝達コンダクタ
ンス、サブスレッショルド特性の劣化を防止することが
できるとともに、ソース／ドレイン領域接合付近の不純
物濃度の増大による接合容量、接合リーク電流の増大を
引き起こすことなくソース／ドレイン領域の空乏層の伸
びを抑制し、短チャネル効果をより抑制することが可能
となり、短チャネル効果が抑制され、高い駆動力をもつ
表面チャネル型ＭＯＳトランジスタを得ることができ
る。
／ドレイン領域のチャネル側端部の側部に、ソース／ド
レイン領域とは異なる導電型の高濃度領域を有する場合
には、チャネル不純物濃度の増大による伝達コンダクタ
ンス、サブスレッショルド特性の劣化を防止することが
できるとともに、ソース／ドレイン領域接合付近の不純
物濃度の増大による接合容量、接合リーク電流の増大を
引き起こすことなくソース／ドレイン領域の空乏層の伸
びを抑制し、短チャネル効果をより抑制することが可能
となり、短チャネル効果が抑制され、高い駆動力をもつ
表面チャネル型ＭＯＳトランジスタを得ることができ
る。
【００４８】さらに、上記表面チャネル型ＭＯＳトラン
ジスタの構成を有するＮＭＯＳ及びＰＭＯＳトランジス
タからなる相補型電界効果トランジスタの場合には、上
述したように膜厚１００〜２００ｎｍのポリシリコン・
ゲート電極を用いるため、ＮＭＯＳ及びＰＭＯＳのいず
れにおいてもゲート電極の空乏層の形成を抑制すること
ができ、ゲート電極からチャネル領域への電界を弱める
ことがなくなり、短チャネル効果や素子の信頼性に関し
て良好な素子特性を有する相補型電界効果トランジスタ
を得ることが可能となる。本手法によるゲート電極への
空乏層の形成の抑制は、Ａｓ等の拡散係数の小さい原子
をポリシリコン・ゲートに用いるＮＭＯＳにおいて、そ
の作用が著しい。
ジスタの構成を有するＮＭＯＳ及びＰＭＯＳトランジス
タからなる相補型電界効果トランジスタの場合には、上
述したように膜厚１００〜２００ｎｍのポリシリコン・
ゲート電極を用いるため、ＮＭＯＳ及びＰＭＯＳのいず
れにおいてもゲート電極の空乏層の形成を抑制すること
ができ、ゲート電極からチャネル領域への電界を弱める
ことがなくなり、短チャネル効果や素子の信頼性に関し
て良好な素子特性を有する相補型電界効果トランジスタ
を得ることが可能となる。本手法によるゲート電極への
空乏層の形成の抑制は、Ａｓ等の拡散係数の小さい原子
をポリシリコン・ゲートに用いるＮＭＯＳにおいて、そ
の作用が著しい。
【００４９】また、本発明の表面チャネル型ＭＯＳトラ
ンジスタの製造方法によれば、(i)半導体基板上にゲー
ト絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリ
シリコンを積層し、所望のパターニングによりゲート電
極を形成し、(ii)イオン注入により前記ゲート電極に対
して自己整合的にソース／ドレイン領域を形成するとと
もに、前記ゲート電極にイオンをドーピングするので、
ソース／ドレイン領域形成のためのイオン注入の加速エ
ネルギーを低く設定して拡散層深さの増大を抑制して
も、ゲート電極のゲート絶縁膜界面の不純物濃度が所望
の濃度、例えば１×１０20ｃｍ-3程度以上に確保するこ
とができ、空乏化が起こりにくく、従って、ゲート電極
からチャネル領域への電界を弱めることがなく、短チャ
ネル効果を抑制するとともに良好なサブスレッショルド
特性及び高い駆動力を得ることが可能となる。
ンジスタの製造方法によれば、(i)半導体基板上にゲー
ト絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリ
シリコンを積層し、所望のパターニングによりゲート電
極を形成し、(ii)イオン注入により前記ゲート電極に対
して自己整合的にソース／ドレイン領域を形成するとと
もに、前記ゲート電極にイオンをドーピングするので、
ソース／ドレイン領域形成のためのイオン注入の加速エ
ネルギーを低く設定して拡散層深さの増大を抑制して
も、ゲート電極のゲート絶縁膜界面の不純物濃度が所望
の濃度、例えば１×１０20ｃｍ-3程度以上に確保するこ
とができ、空乏化が起こりにくく、従って、ゲート電極
からチャネル領域への電界を弱めることがなく、短チャ
ネル効果を抑制するとともに良好なサブスレッショルド
特性及び高い駆動力を得ることが可能となる。
【００５０】さらに、上記工程(ii)におけるソース／ド
レイン領域形成前に、前記ソース／ドレイン領域となる
領域にイオン注入により非晶質層を形成する場合には、
その後の工程であるソース／ドレイン領域形成及びゲー
ト電極へのドーピングのためのイオン注入、特に11B+の
イオン注入によるチャネリングの形成を抑制して浅いソ
ース／ドレイン領域を形成することができるだけでな
く、チャネリング等によるゲート絶縁膜及びその直下の
チャネルへのＢの打ち込みを抑制することができ、従っ
てゲート絶縁膜の固定電荷の発生あるいはチャネル不純
物濃度の変動を抑制する事ができる。これは、特にゲー
ト電極が柱状晶ポリシリコンである場合に著しい。
レイン領域形成前に、前記ソース／ドレイン領域となる
領域にイオン注入により非晶質層を形成する場合には、
その後の工程であるソース／ドレイン領域形成及びゲー
ト電極へのドーピングのためのイオン注入、特に11B+の
イオン注入によるチャネリングの形成を抑制して浅いソ
ース／ドレイン領域を形成することができるだけでな
く、チャネリング等によるゲート絶縁膜及びその直下の
チャネルへのＢの打ち込みを抑制することができ、従っ
てゲート絶縁膜の固定電荷の発生あるいはチャネル不純
物濃度の変動を抑制する事ができる。これは、特にゲー
ト電極が柱状晶ポリシリコンである場合に著しい。
【００５１】また、大傾角でイオン注入することによ
り、ＬＤＤ領域直下であり、かつソース／ドレイン領域
のチャネル側端部の側部に、ソース／ドレイン領域とは
異なる導電型の高濃度領域を形成する場合には、サイド
ウォールスペーサのオフセット効果によりチャネル領域
へのイオンの打ち込みを抑制し、ＬＤＤ領域のチャネル
側端部の側部におけるチャネル不純物濃度の上昇を抑制
することができる。このため、伝達コンダクタンス、サ
ブスレッショルド特性の劣化を防止しつつ、短チャネル
効果を抑制することが可能となる。
り、ＬＤＤ領域直下であり、かつソース／ドレイン領域
のチャネル側端部の側部に、ソース／ドレイン領域とは
異なる導電型の高濃度領域を形成する場合には、サイド
ウォールスペーサのオフセット効果によりチャネル領域
へのイオンの打ち込みを抑制し、ＬＤＤ領域のチャネル
側端部の側部におけるチャネル不純物濃度の上昇を抑制
することができる。このため、伝達コンダクタンス、サ
ブスレッショルド特性の劣化を防止しつつ、短チャネル
効果を抑制することが可能となる。
【００５２】さらに、大傾角でのイオン注入は、特に、
75Ａｓ+を３０〜６０°の角度、１００〜３００ｋｅＶ
の加速エネルギー，２×１０12〜５×１０13cm-2のドー
ズ量で行うか、31Ｐ+を３０〜６０°の角度、６０〜１
６０ｋｅＶの加速エネルギー、２×１０12〜５×１０13
cm-2のドーズ量で行う場合には、高濃度領域の広範囲の
不純物拡散が抑制できるため、不純物プロファイルの設
計が容易になり、特性の向上に寄与することが可能とな
る。
75Ａｓ+を３０〜６０°の角度、１００〜３００ｋｅＶ
の加速エネルギー，２×１０12〜５×１０13cm-2のドー
ズ量で行うか、31Ｐ+を３０〜６０°の角度、６０〜１
６０ｋｅＶの加速エネルギー、２×１０12〜５×１０13
cm-2のドーズ量で行う場合には、高濃度領域の広範囲の
不純物拡散が抑制できるため、不純物プロファイルの設
計が容易になり、特性の向上に寄与することが可能とな
る。
【図１】本発明の表面チャネル型ＭＯＳトランジスタか
らなるＣＭＯＳの実施例を示す要部の概略断面図であ
る。
らなるＣＭＯＳの実施例を示す要部の概略断面図であ
る。
【図２】本発明の表面チャネル型ＭＯＳトランジスタか
らなるＣＭＯＳの別の実施例を示す要部の拡大概略断面
図である。
らなるＣＭＯＳの別の実施例を示す要部の拡大概略断面
図である。
【図３】図２のＣＭＯＳの製造工程を示す要部の概略断
面図である。
面図である。
【図４】従来のＣＭＯＳの製造工程を示す要部の概略断
面図である。
面図である。
【図５】従来の表面チャネル型ＭＯＳトランジスタの実
施例を示す要部の拡大概略断面図である。
施例を示す要部の拡大概略断面図である。
【図６】ゲート電極にドーピングされたイオン種11Ｂ+
によるフラット・バンド電圧とアニール温度との関係を
示すグラフである。
によるフラット・バンド電圧とアニール温度との関係を
示すグラフである。
【図７】シリサイドでのシート抵抗と不純物イオン種と
の関係を示すグラフである。
の関係を示すグラフである。
【符号の説明】
１ シリコン基板
２ Ｐウェル
３ Ｎウェル
４ フィールド絶縁膜
５ ゲート絶縁膜
６ 真性ポリシリコン・ゲート電極
６ａ ｎ+ポリシリコン・ゲート電極
６ｂ ｐ+ポリシリコン・ゲート電極
７ ｎ-ＬＤＤ領域
８ ｐ-ＬＤＤ領域
９ サイドウォールスペーサ
１０ ｎ+ソース／ドレイン領域
１１ ｐ+ソース／ドレイン領域
１２、１２ａ シリサイド
１３ ｐ型高濃度領域
１４ ｎ型高濃度領域
フロントページの続き
(72)発明者 林田 茂樹
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(72)発明者 岩田 浩
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(56)参考文献 特開 平６−224380（ＪＰ，Ａ)
特開 平６−112419（ＪＰ，Ａ)
特開 平６−97424（ＪＰ，Ａ)
特開 昭63−312678（ＪＰ，Ａ)
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ， Ｖｏｌ．37，Ｎｏ．８,
（1990）Ｐ．1842−1851
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/092
H01L 21/8238
Claims (3)
- 【請求項１】 半導体基板に形成されたＰウエル領域、
Ｎウエル領域上にそれぞれ、ゲート絶縁膜を介して、膜
厚１００〜２００ｎｍのポリシリコンを積層し、所望の
形状にパターニングしてゲート電極を形成する工程と、 前記ゲート電極として積層されたポリシリコンを非晶質
化することにより、前記 ゲート電極に非晶質層を形成す
る工程と、前記 Ｎウエル領域内の、前記非晶質層が形成された前記
ゲート電極上から１１Ｂ＋をイオン注入して、前記ゲー
ト電極に不純物をドーピングすると同時に、前記ゲート
電極に対して自己整合的にＰ型ソース／ドレイン領域を
形成する工程と、前記 Ｐウエル領域内の、前記非晶質層が形成された前記
ゲート電極上から７５Ａｓ＋をイオン注入して、前記ゲ
ート電極に不純物をドーピングすると同時に、前記ゲー
ト電極に対して自己整合的にＮ型ソース／ドレイン領域
を形成する工程とを包含する、表面チャネル型ＣＭＯＳ
トランジスタの製造方法。 - 【請求項２】 １１Ｂ＋を、１０〜２０ｋｅＶの加速エ
ネルギー、１×１０１５〜７×１０１５ｃｍ−２のドー
ズ量でイオン注入する請求項１に記載のＣＭＯＳトラン
ジスタの製造方法。 - 【請求項３】 ７５Ａｓ＋を、４０〜１００ｋｅＶの加
速エネルギー、１×１０１５〜７×１０１５ｃｍ−２の
ドーズ量でイオン注入する請求項１又は２に記載のＣＭ
ＯＳトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16747095A JP3521097B2 (ja) | 1995-07-03 | 1995-07-03 | 表面チャネル型ｃｍｏｓトランジスタの製造方法 |
| US08/678,394 US6747316B2 (en) | 1995-07-03 | 1996-07-02 | Surface-channel metal-oxide semiconductor transistors, their complementary field-effect transistors and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16747095A JP3521097B2 (ja) | 1995-07-03 | 1995-07-03 | 表面チャネル型ｃｍｏｓトランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003431621A Division JP2004140404A (ja) | 2003-12-25 | 2003-12-25 | 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917883A JPH0917883A (ja) | 1997-01-17 |
| JP3521097B2 true JP3521097B2 (ja) | 2004-04-19 |
Family
ID=15850279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16747095A Expired - Fee Related JP3521097B2 (ja) | 1995-07-03 | 1995-07-03 | 表面チャネル型ｃｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6747316B2 (ja) |
| JP (1) | JP3521097B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR100308133B1 (ko) * | 1999-01-12 | 2001-09-26 | 김영환 | 듀얼 게이트 모스 트랜지스터 제조방법 |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| JP2002076138A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 |
| US6882013B2 (en) * | 2002-01-31 | 2005-04-19 | Texas Instruments Incorporated | Transistor with reduced short channel effects and method |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| JP4846239B2 (ja) * | 2002-12-13 | 2011-12-28 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
| JPWO2004107450A1 (ja) * | 2003-05-30 | 2006-07-20 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
| JP3790242B2 (ja) * | 2003-09-26 | 2006-06-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US20070066002A1 (en) * | 2004-04-27 | 2007-03-22 | Hopper Peter J | Source capacitor enhancement for improved dynamic IR drop prevention |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US7355249B2 (en) * | 2005-04-28 | 2008-04-08 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
| US20070161246A1 (en) * | 2006-01-10 | 2007-07-12 | Texas Instruments Incorporated | Process For Selectively Removing Dielectric Material in the Presence of Metal Silicide |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| JP4724647B2 (ja) * | 2006-11-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP5338042B2 (ja) * | 2007-06-11 | 2013-11-13 | 富士通セミコンダクター株式会社 | 電界効果トランジスタの製造方法 |
| JP2009277994A (ja) * | 2008-05-16 | 2009-11-26 | Tohoku Univ | コンタクト形成方法、半導体装置の製造方法および半導体装置 |
| WO2010098153A1 (ja) * | 2009-02-27 | 2010-09-02 | 富士通株式会社 | イオン注入分布発生方法及びシミュレータ |
| JP5199413B2 (ja) * | 2011-02-24 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US9209298B2 (en) | 2013-03-08 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer |
| US8940640B2 (en) * | 2013-03-13 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain structure of semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3095564B2 (ja) * | 1992-05-29 | 2000-10-03 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US4729001A (en) * | 1981-07-27 | 1988-03-01 | Xerox Corporation | Short-channel field effect transistor |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
-
1995
- 1995-07-03 JP JP16747095A patent/JP3521097B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-02 US US08/678,394 patent/US6747316B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．３７，Ｎｏ．８，（１９９０）Ｐ．１８４２−１８５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6747316B2 (en) | 2004-06-08 |
| JPH0917883A (ja) | 1997-01-17 |
| US20020043689A1 (en) | 2002-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3521097B2 (ja) | 表面チャネル型ｃｍｏｓトランジスタの製造方法 | |
| JP4493536B2 (ja) | 半導体装置及びその製造方法 | |
| JP2848439B2 (ja) | 半導体装置の製造方法 | |
| US6436783B1 (en) | Method of forming MOS transistor | |
| JP2004235603A (ja) | 半導体装置及びその製造方法 | |
| JPH1079506A (ja) | 半導体装置およびその製造方法 | |
| JP2000269492A (ja) | 半導体装置の製造方法 | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| US6734109B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| JP2002076332A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| KR20010025030A (ko) | 반도체 디바이스 제조 방법 | |
| JP2018170332A (ja) | 半導体装置及びその製造方法 | |
| US20020039844A1 (en) | Semiconductor devices and fabricating methods thereof | |
| JPH10261792A (ja) | 半導体装置およびその製造方法 | |
| US6124187A (en) | Method of fabricating semiconductor device | |
| JP3119190B2 (ja) | 半導体装置の製造方法 | |
| JP3529634B2 (ja) | デバイスの製造方法 | |
| JPH09199720A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| WO2005101477A1 (ja) | 半導体装置及びその製造方法 | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JPH08148677A (ja) | 半導体装置の製造方法 | |
| JPH08148424A (ja) | 半導体装置の製造方法 | |
| JP2004140404A (ja) | 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |