JP3518122B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、不純物濃度が１×
１０19／ｃｍ3であるＮ+層もしくはＰ+層を有する半導
体装置や、不純物を含有したシリコン系ゲート電極構造
を有する半導体装置の製造方法に関する。
１０19／ｃｍ3であるＮ+層もしくはＰ+層を有する半導
体装置や、不純物を含有したシリコン系ゲート電極構造
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体やバイポーラ型半導体を
はじめ、各種の半導体回路を製造するにあたっては、拡
散層やポリシリコン系ゲート電極における不純物の活性
化や絶縁膜の緻密化等の目的で、７００℃以上の熱処理
が多くの工程でなされている。例えば、ＭＯＳ型半導体
においては、高温プロセスを行いながらゲート酸化膜の
信頼性を確保するため、そのゲート電極としてポリシリ
コン（以下、Poly−Ｓｉと記す）やPoly−Ｓｉと金属シ
リサイドを積層したポリサイドが多く用いられている
が、このようなＭＯＳ型半導体の製造にあたっても、通
常Poly−Ｓｉ中の不純物の活性化等を目的に、７００℃
以上の熱処理がなされる。このような７００℃以上の熱
処理としては、主に不純物の拡散を抑制しながら効率良
く活性化を行うためのものとして、高温短時間アニール
（Rapid ThermalAnneal；以下、ＲＴＡと略記する）が
あり、近年では半導体装置の製造に欠くことのできない
技術として多く実施されている。
はじめ、各種の半導体回路を製造するにあたっては、拡
散層やポリシリコン系ゲート電極における不純物の活性
化や絶縁膜の緻密化等の目的で、７００℃以上の熱処理
が多くの工程でなされている。例えば、ＭＯＳ型半導体
においては、高温プロセスを行いながらゲート酸化膜の
信頼性を確保するため、そのゲート電極としてポリシリ
コン（以下、Poly−Ｓｉと記す）やPoly−Ｓｉと金属シ
リサイドを積層したポリサイドが多く用いられている
が、このようなＭＯＳ型半導体の製造にあたっても、通
常Poly−Ｓｉ中の不純物の活性化等を目的に、７００℃
以上の熱処理がなされる。このような７００℃以上の熱
処理としては、主に不純物の拡散を抑制しながら効率良
く活性化を行うためのものとして、高温短時間アニール
（Rapid ThermalAnneal；以下、ＲＴＡと略記する）が
あり、近年では半導体装置の製造に欠くことのできない
技術として多く実施されている。
【０００３】
【発明が解決しようとする課題】ところで、半導体装置
の製造にあたっては、前記ＲＴＡを行った後、絶縁膜の
緻密化を目的とした高温長時間アニールや高温のＣＶＤ
工程など、６００〜８５０℃程度の熱処理が行うのが普
通である。しかしながら、ＲＴＡを行った後にこのよう
な長時間熱処理を行うと、ＲＴＡによって一旦活性化さ
れた不純物が再度不活性化してしまい、拡散層を形成す
るＳｉやゲート電極を形成するPoly−Ｓｉの抵抗が増大
したり、ゲート電極が空乏化してデバイス特性が低下し
てしまうなど、半導体装置の性能低下を招くことになっ
てしまう。
の製造にあたっては、前記ＲＴＡを行った後、絶縁膜の
緻密化を目的とした高温長時間アニールや高温のＣＶＤ
工程など、６００〜８５０℃程度の熱処理が行うのが普
通である。しかしながら、ＲＴＡを行った後にこのよう
な長時間熱処理を行うと、ＲＴＡによって一旦活性化さ
れた不純物が再度不活性化してしまい、拡散層を形成す
るＳｉやゲート電極を形成するPoly−Ｓｉの抵抗が増大
したり、ゲート電極が空乏化してデバイス特性が低下し
てしまうなど、半導体装置の性能低下を招くことになっ
てしまう。
【０００４】図１１に、１０００℃、１０秒間のＲＴＡ
を行った後に、３０分間のポストアニールを行った場合
の、Ｎ+拡散層とＰ+拡散層とのシート抵抗の変動を示
す。なお、Ｎ+拡散層、Ｐ+拡散層へのイオン注入につい
ては、Ｎ+拡散層ではＡｓ+を３×１０15／ｃｍ2で、ま
たＰ+拡散層ではＢＦ2 +を４×１０15／ｃｍ2でそれぞれ
行った。図１１より、ポストアニールを行わない、すな
わちＲＴＡのみしか行わなかった場合に比べ、特に８０
０〜８５０℃の高温長時間アニール（ポストアニール）
を行った場合には、シート抵抗が大幅に増大しているこ
とが分かる。また、このような傾向はシリコン系ゲート
電極についても同様に起こり、例えばＲＴＡ後８００℃
〜８５０℃にて３０分間の高温長時間アニールを行う
と、Poly−Ｓｉの空乏化が生じてゲート容量が低下して
しまう。
を行った後に、３０分間のポストアニールを行った場合
の、Ｎ+拡散層とＰ+拡散層とのシート抵抗の変動を示
す。なお、Ｎ+拡散層、Ｐ+拡散層へのイオン注入につい
ては、Ｎ+拡散層ではＡｓ+を３×１０15／ｃｍ2で、ま
たＰ+拡散層ではＢＦ2 +を４×１０15／ｃｍ2でそれぞれ
行った。図１１より、ポストアニールを行わない、すな
わちＲＴＡのみしか行わなかった場合に比べ、特に８０
０〜８５０℃の高温長時間アニール（ポストアニール）
を行った場合には、シート抵抗が大幅に増大しているこ
とが分かる。また、このような傾向はシリコン系ゲート
電極についても同様に起こり、例えばＲＴＡ後８００℃
〜８５０℃にて３０分間の高温長時間アニールを行う
と、Poly−Ｓｉの空乏化が生じてゲート容量が低下して
しまう。
【０００５】このような不都合を防止するための対策と
して、高温長時間アニールのアニール温度を通常より高
くすることにより、拡散層やゲート電極の抵抗値を低下
させ、またゲート電極の空乏化を改善するといったこと
も考えられる。しかし、その場合には、拡散層の深さ
（Ｘｊ）が増大してしまって短チャネル効果を抑制する
ことができなくなってしまう。また、ＣＭＯＳ構造にお
いてＮＭＯＳのＮ+ゲートとＰＭＯＳのＰ+ゲートが互い
に接続されている場合、ゲート電極中の不純物の相互拡
散が起きてしきい電圧（Ｖｔｈ）が変動（増加）してし
まうといった新たな不都合を生じてしまう。
して、高温長時間アニールのアニール温度を通常より高
くすることにより、拡散層やゲート電極の抵抗値を低下
させ、またゲート電極の空乏化を改善するといったこと
も考えられる。しかし、その場合には、拡散層の深さ
（Ｘｊ）が増大してしまって短チャネル効果を抑制する
ことができなくなってしまう。また、ＣＭＯＳ構造にお
いてＮＭＯＳのＮ+ゲートとＰＭＯＳのＰ+ゲートが互い
に接続されている場合、ゲート電極中の不純物の相互拡
散が起きてしきい電圧（Ｖｔｈ）が変動（増加）してし
まうといった新たな不都合を生じてしまう。
【０００６】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、しきい電圧の変動などを
招くことなく、拡散層となるＮ+層やＰ+層の抵抗増加を
抑制し、またPoly−Ｓｉ（ポリシリコン）系ゲート電極
の空乏化を改善することのできる半導体装置の製造方法
を提供することにある。
で、その目的とするところは、しきい電圧の変動などを
招くことなく、拡散層となるＮ+層やＰ+層の抵抗増加を
抑制し、またPoly−Ｓｉ（ポリシリコン）系ゲート電極
の空乏化を改善することのできる半導体装置の製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、Ｓｉ基板表面にゲー
ト酸化膜を形成する工程と、前記ゲート酸化膜上に減圧
ＣＶＤ法によってリンをドープしたアモルファスシリコ
ン膜を形成する工程と、前記アモルファスシリコン膜上
にＷＳｉ x 膜を形成する工程と、ＷＳｉ x 膜及び前記アモ
ルファスシリコン膜をパターニングしてゲート電極を形
成する工程と、前記Ｓｉ基板に不純物をイオン注入して
ソース、ドレイン領域を形成する工程と、不純物を活性
化するための熱処理工程とを有し、前記不純物を活性化
するための熱処理工程を、前記不純物の活性状態の影響
を及ぼす熱処理工程のうち、最終に行う熱処理工程と
し、前記不純物を活性化するための熱処理工程が８００
℃〜１１００℃の温度にて６０秒以内の時間行うことを
前記課題の解決手段とした。
記載の半導体装置の製造方法では、Ｓｉ基板表面にゲー
ト酸化膜を形成する工程と、前記ゲート酸化膜上に減圧
ＣＶＤ法によってリンをドープしたアモルファスシリコ
ン膜を形成する工程と、前記アモルファスシリコン膜上
にＷＳｉ x 膜を形成する工程と、ＷＳｉ x 膜及び前記アモ
ルファスシリコン膜をパターニングしてゲート電極を形
成する工程と、前記Ｓｉ基板に不純物をイオン注入して
ソース、ドレイン領域を形成する工程と、不純物を活性
化するための熱処理工程とを有し、前記不純物を活性化
するための熱処理工程を、前記不純物の活性状態の影響
を及ぼす熱処理工程のうち、最終に行う熱処理工程と
し、前記不純物を活性化するための熱処理工程が８００
℃〜１１００℃の温度にて６０秒以内の時間行うことを
前記課題の解決手段とした。
【０００８】ここで、最終に行う熱処理工程としては、
８００℃〜１１００℃の温度にて６０秒以内の時間行う
高温短時間アニールが好ましい。８００℃未満である
と、不純物の活性状態に及ぼす影響が少なくなって不純
物活性化の目的が十分に達成できなくなるおそれがあ
り、一方、１１００℃を越えるのは、不純物拡散が顕著
となり、高温短時間アニールの効果が失われるためであ
る。また、処理時間を６０秒間以内としたのは、６０秒
間を越えると、不純物の拡散が進んで所望する範囲外に
まで不純物が到達するおそれがあるからである。なお、
処理時間の下限値については、処理温度によっても異な
るものの、不純物が十分に活性化される時間、具体的は
１０秒程度とされる。
８００℃〜１１００℃の温度にて６０秒以内の時間行う
高温短時間アニールが好ましい。８００℃未満である
と、不純物の活性状態に及ぼす影響が少なくなって不純
物活性化の目的が十分に達成できなくなるおそれがあ
り、一方、１１００℃を越えるのは、不純物拡散が顕著
となり、高温短時間アニールの効果が失われるためであ
る。また、処理時間を６０秒間以内としたのは、６０秒
間を越えると、不純物の拡散が進んで所望する範囲外に
まで不純物が到達するおそれがあるからである。なお、
処理時間の下限値については、処理温度によっても異な
るものの、不純物が十分に活性化される時間、具体的は
１０秒程度とされる。
【０００９】また、シリコン系ゲート電極構造として具
体的には、ポリシリコンと金属シリサイドが積層されて
なるポリサイド構造のもの、ポリシリコンと金属とを積
層した構造のもの、ポリシリコンとＴｉＮ等の金属化合
物とを積層した構造のもの、さらにはポリシリコンやａ
−Ｓｉで形成された構造のものなどが挙げられる。そし
て、このようなシリコン系ゲート電極構造においては、
特に不純物がイオン注入されて形成されているものであ
るのが好ましい。このようにイオン注入されていると、
前記の最終高温短時間アニールによってイオン注入され
た不純物が確実に活性化するからである。また、この半
導体装置としては、Ｎ+型のゲート電極を有するＮＭＯ
Ｓ電界効果型トランジスタと、Ｎ +型のゲート電極を有
するＰＭＯＳ電界効果型トランジスタとを備えたもので
もよく、その場合、前記の最終高温短時間アニールによ
り、Ｎ+型のゲート電極およびＰ+型のゲート電極の不純
物活性化、空乏化改善を同時に行うことができる。
体的には、ポリシリコンと金属シリサイドが積層されて
なるポリサイド構造のもの、ポリシリコンと金属とを積
層した構造のもの、ポリシリコンとＴｉＮ等の金属化合
物とを積層した構造のもの、さらにはポリシリコンやａ
−Ｓｉで形成された構造のものなどが挙げられる。そし
て、このようなシリコン系ゲート電極構造においては、
特に不純物がイオン注入されて形成されているものであ
るのが好ましい。このようにイオン注入されていると、
前記の最終高温短時間アニールによってイオン注入され
た不純物が確実に活性化するからである。また、この半
導体装置としては、Ｎ+型のゲート電極を有するＮＭＯ
Ｓ電界効果型トランジスタと、Ｎ +型のゲート電極を有
するＰＭＯＳ電界効果型トランジスタとを備えたもので
もよく、その場合、前記の最終高温短時間アニールによ
り、Ｎ+型のゲート電極およびＰ+型のゲート電極の不純
物活性化、空乏化改善を同時に行うことができる。
【００１０】このような半導体装置の製造方法によれ
ば、最終に行う熱処理工程を不純物を活性化するための
熱処理工程としたので、この工程の後には当然不純物の
活性状 態に影響を及ぼす熱処理工程がないため、活性化
した不純物が再不活性化することがなく、しかもゲート
電極の空乏化が改善されることから、得られる半導体装
置の性能劣化が抑制される。
ば、最終に行う熱処理工程を不純物を活性化するための
熱処理工程としたので、この工程の後には当然不純物の
活性状 態に影響を及ぼす熱処理工程がないため、活性化
した不純物が再不活性化することがなく、しかもゲート
電極の空乏化が改善されることから、得られる半導体装
置の性能劣化が抑制される。
【００１１】
【００１２】
【００１３】
【００１４】請求項３記載の半導体装置の製造方法で
は、Ｓｉ基板表面にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上にゲート電極となるポリシリコン膜及
びアモルファスシリコン膜を形成する工程と、前記ポリ
シリコン膜及び前記アモルファスシリコン膜に不純物を
イオン注入してＮ + 層およびＰ + 層を形成する工程と、前
記アモルファスシリコンを結晶化する熱処理工程を有
し、前記アモルファスシリコンを結晶化する熱処理工程
の後に、前記不純物の活性状態に影響を及ぼす熱処理工
程として、前記Ｎ+層もしくはＰ+層の形成後に行う第１
の熱処理工程と、前記第１の熱処理工程の後に、当該第
１の熱処理工程よりも長時間で行う第２の熱処理工程
と、前記不純物の活性状態に影響を及ぼす熱処理工程の
うち最終に行う第３の熱処理工程とを有しており、前記
第３の熱処理工程は、前記第２の熱処理工程よりも短時
間で行う前記不純物を活性化するための熱処理工程であ
り、前記第３の熱処理工程が８００℃〜１１００℃の温
度にて６０秒以内の時間行うことを前記課題の解決手段
とした。
は、Ｓｉ基板表面にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上にゲート電極となるポリシリコン膜及
びアモルファスシリコン膜を形成する工程と、前記ポリ
シリコン膜及び前記アモルファスシリコン膜に不純物を
イオン注入してＮ + 層およびＰ + 層を形成する工程と、前
記アモルファスシリコンを結晶化する熱処理工程を有
し、前記アモルファスシリコンを結晶化する熱処理工程
の後に、前記不純物の活性状態に影響を及ぼす熱処理工
程として、前記Ｎ+層もしくはＰ+層の形成後に行う第１
の熱処理工程と、前記第１の熱処理工程の後に、当該第
１の熱処理工程よりも長時間で行う第２の熱処理工程
と、前記不純物の活性状態に影響を及ぼす熱処理工程の
うち最終に行う第３の熱処理工程とを有しており、前記
第３の熱処理工程は、前記第２の熱処理工程よりも短時
間で行う前記不純物を活性化するための熱処理工程であ
り、前記第３の熱処理工程が８００℃〜１１００℃の温
度にて６０秒以内の時間行うことを前記課題の解決手段
とした。
【００１５】ここで、第１の熱処理工程または第３の熱
処理工程としては、前記請求項１記載の発明と同様の理
由により、８００℃〜１１００℃の温度にて６０秒以内
の時間で行う高温短時間アニールが好ましく、また第２
の熱処理工程として具体的には、６００℃〜９５０℃の
温度にて１０分以上の時間行うものとされる。すなわ
ち、６００℃未満の熱処理では長時間行ってもほとんど
不純物の活性状態に影響がないからであり、また９５０
℃を越えた熱処理を１０分以上行うと、不純物相互拡散
等が起こってデバイス特性に低下を招くからである。さ
らに、前記シリコン系ゲート電極構造として具体的に
は、前記請求項１記載の発明のものと同様とされ、また
半導体装置についても、Ｎ + 型のゲート電極を有するＮ
ＭＯＳ電界効果型トランジスタと、Ｐ + 型のゲート電極
を有するＰＭＯＳ電界効果型トランジスタとを備えた、
いわゆるDual Gate 型のものにも適用可能となる。その
場合、前記の最終高温短時間アニールにより、Ｎ + 型の
ゲート電極およびＰ + 型のゲート電極の不純物活性化、
空乏化改善を同時に行うことができる。
処理工程としては、前記請求項１記載の発明と同様の理
由により、８００℃〜１１００℃の温度にて６０秒以内
の時間で行う高温短時間アニールが好ましく、また第２
の熱処理工程として具体的には、６００℃〜９５０℃の
温度にて１０分以上の時間行うものとされる。すなわ
ち、６００℃未満の熱処理では長時間行ってもほとんど
不純物の活性状態に影響がないからであり、また９５０
℃を越えた熱処理を１０分以上行うと、不純物相互拡散
等が起こってデバイス特性に低下を招くからである。さ
らに、前記シリコン系ゲート電極構造として具体的に
は、前記請求項１記載の発明のものと同様とされ、また
半導体装置についても、Ｎ + 型のゲート電極を有するＮ
ＭＯＳ電界効果型トランジスタと、Ｐ + 型のゲート電極
を有するＰＭＯＳ電界効果型トランジスタとを備えた、
いわゆるDual Gate 型のものにも適用可能となる。その
場合、前記の最終高温短時間アニールにより、Ｎ + 型の
ゲート電極およびＰ + 型のゲート電極の不純物活性化、
空乏化改善を同時に行うことができる。
【００１６】このような半導体装置の製造方法によれ
ば、第１の熱処理工程と第２の熱処理工程との後に最終
に行う第３の熱処理工程を行うので、第２の熱処理工程
によってゲート電極が一旦空乏化しても、最終に行う第
３の熱処理工程によってシリコン系ゲート電極中の不純
物が再度活性化した状態になり、しかもこの後に不純物
の活性状態に影響を及ぼす熱処理工程がないため、ゲー
ト電極の空乏化が改善され、これにより得られる半導体
装置の性能劣化が抑制される。
ば、第１の熱処理工程と第２の熱処理工程との後に最終
に行う第３の熱処理工程を行うので、第２の熱処理工程
によってゲート電極が一旦空乏化しても、最終に行う第
３の熱処理工程によってシリコン系ゲート電極中の不純
物が再度活性化した状態になり、しかもこの後に不純物
の活性状態に影響を及ぼす熱処理工程がないため、ゲー
ト電極の空乏化が改善され、これにより得られる半導体
装置の性能劣化が抑制される。
【００１７】
【発明の実施の形態】以下、本発明をその実施形態例に
基づき詳しく説明する。図１（ａ）〜（ｃ）、図２
（ａ）〜（ｃ）は本発明の第１実施形態例を説明するた
めの図であり、この第１実施形態例は本発明を、Single
Gate 型のＣＭＯＳ回路の製造方法に適用した場合の例
である。
基づき詳しく説明する。図１（ａ）〜（ｃ）、図２
（ａ）〜（ｃ）は本発明の第１実施形態例を説明するた
めの図であり、この第１実施形態例は本発明を、Single
Gate 型のＣＭＯＳ回路の製造方法に適用した場合の例
である。
【００１８】この例では、まず、図１（ａ）に示すよう
にＳｉ基板１上に、例えば９５０℃のＷＥＴ酸化法によ
るＬＯＣＯＳ法によってフィールド酸化膜２を形成す
る。次に、ＮＭＯＳＦＥＴを形成するための領域に、Ｐ
ウェル領域形成やトランジスタのパンチスルー阻止を目
的とした埋め込み層形成のためのイオン注入、さらには
Ｖｔｈ（しきい電圧）調整のためのイオン注入を行い、
Ｓｉ基板１表層部にＮＭＯＳチャネル領域３を形成す
る。また、同様にＰＭＯＳＦＥＴを形成するための領域
にＮウェル領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入、さら
にはＶｔｈ調整のためのイオン注入を行い、Ｓｉ基板１
表層部にＰＭＯＳチャネル領域４を形成する。
にＳｉ基板１上に、例えば９５０℃のＷＥＴ酸化法によ
るＬＯＣＯＳ法によってフィールド酸化膜２を形成す
る。次に、ＮＭＯＳＦＥＴを形成するための領域に、Ｐ
ウェル領域形成やトランジスタのパンチスルー阻止を目
的とした埋め込み層形成のためのイオン注入、さらには
Ｖｔｈ（しきい電圧）調整のためのイオン注入を行い、
Ｓｉ基板１表層部にＮＭＯＳチャネル領域３を形成す
る。また、同様にＰＭＯＳＦＥＴを形成するための領域
にＮウェル領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入、さら
にはＶｔｈ調整のためのイオン注入を行い、Ｓｉ基板１
表層部にＰＭＯＳチャネル領域４を形成する。
【００１９】次いで、図１（ｂ）に示すようにＳｉ基板
１表面に、Ｈ2／Ｏ2雰囲気にて８５０℃に加熱する熱酸
化法により、厚さ８ｎｍのゲート酸化膜５を形成する。
続いて、例えばＳｉＨ4／ＰＨ3を原料ガスとし、堆積温
度を５５０℃とする減圧ＣＶＤ法によってリン（Ｐ）を
ドープしたａ−Ｓｉを堆積し、厚さ１００ｎｍのａ−Ｓ
ｉ膜６を形成する。次に、例えばＷＦ6／ＳｉＨ4を原料
ガスとし、堆積温度を３８０℃とする減圧ＣＶＤ法によ
って前記ａ−Ｓｉ膜６上にＷＳｉXを堆積し、厚さ１０
０ｎｍのＷＳｉX膜７を形成する。さらにこれの上に、
例えばＳｉＨ4／Ｏ2を原料とし、堆積温度を４２０℃と
するＣＶＤ法によってＳｉＯ2を堆積し、厚さ１５０ｎ
ｍのオフセット酸化膜８を形成する。すなわち、このよ
うな工程によってオフセット酸化膜付きのＷポリサイド
配線層を得る。
１表面に、Ｈ2／Ｏ2雰囲気にて８５０℃に加熱する熱酸
化法により、厚さ８ｎｍのゲート酸化膜５を形成する。
続いて、例えばＳｉＨ4／ＰＨ3を原料ガスとし、堆積温
度を５５０℃とする減圧ＣＶＤ法によってリン（Ｐ）を
ドープしたａ−Ｓｉを堆積し、厚さ１００ｎｍのａ−Ｓ
ｉ膜６を形成する。次に、例えばＷＦ6／ＳｉＨ4を原料
ガスとし、堆積温度を３８０℃とする減圧ＣＶＤ法によ
って前記ａ−Ｓｉ膜６上にＷＳｉXを堆積し、厚さ１０
０ｎｍのＷＳｉX膜７を形成する。さらにこれの上に、
例えばＳｉＨ4／Ｏ2を原料とし、堆積温度を４２０℃と
するＣＶＤ法によってＳｉＯ2を堆積し、厚さ１５０ｎ
ｍのオフセット酸化膜８を形成する。すなわち、このよ
うな工程によってオフセット酸化膜付きのＷポリサイド
配線層を得る。
【００２０】次いで、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2か
らなるオフセット酸化膜８をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2／
Ｏ2による異方性エッチングにより、ＷＳｉX膜７、ａ−
Ｓｉ膜６をエッチングしてこれをゲート電極パターンに
し、これによって図１（ｃ）に示すようにゲート電極パ
ターン９を得る。なお、このようにして得られたゲート
電極パターン９は、ａ−Ｓｉ膜６からなるゲート電極パ
ターンを有したものであることから、本発明におけるシ
リコン系ゲート電極構造となる。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2か
らなるオフセット酸化膜８をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2／
Ｏ2による異方性エッチングにより、ＷＳｉX膜７、ａ−
Ｓｉ膜６をエッチングしてこれをゲート電極パターンに
し、これによって図１（ｃ）に示すようにゲート電極パ
ターン９を得る。なお、このようにして得られたゲート
電極パターン９は、ａ−Ｓｉ膜６からなるゲート電極パ
ターンを有したものであることから、本発明におけるシ
リコン系ゲート電極構造となる。
【００２１】次いで、前記ゲート電極パターン９および
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+を２０ｋｅＶ、５×１０13／ｃｍ2
の条件でイオン注入し、ＮＬＤＤ領域１０を形成する。
また、同様にＰＭＯＳチャネル領域４に、例えばＢＦ2 +
を２０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入
し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ基板１
上に例えば減圧ＣＶＤによってＳｉＯ2を厚さ１５０ｎ
ｍに堆積し、さらに得られたＳｉＯ2膜を異方性エッチ
ングすることにより、図２（ａ）に示すようにゲート電
極パターン９の両側にサイドウォール１２を形成する。
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+を２０ｋｅＶ、５×１０13／ｃｍ2
の条件でイオン注入し、ＮＬＤＤ領域１０を形成する。
また、同様にＰＭＯＳチャネル領域４に、例えばＢＦ2 +
を２０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入
し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ基板１
上に例えば減圧ＣＶＤによってＳｉＯ2を厚さ１５０ｎ
ｍに堆積し、さらに得られたＳｉＯ2膜を異方性エッチ
ングすることにより、図２（ａ）に示すようにゲート電
極パターン９の両側にサイドウォール１２を形成する。
【００２２】次いで、ＮＭＯＳチャネル領域３に例えば
Ａｓ+を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｎ+型のソース／ドレイン領域１３を形成す
る。同様に、ＰＭＯＳチャネル領域４に例えばＢＦ2 +を
２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、Ｐ+型のソース／ドレイン領域１４を形成する。な
お、図２（ａ）においては、Ｎ+型のソース／ドレイン
領域１３、Ｐ+型のソース／ドレイン領域１４をそれぞ
れＮＬＤＤ領域１０、ＰＬＤＤ領域１１より深く形成さ
れているように示したが、実際には注入した不純物の拡
散処理がなされていないことから、この段階では図２
（ａ）のごとく深く不純物が拡散した状態とはならな
い。すなわち、図２（ａ）に示したＮ+型のソース／ド
レイン領域１３、Ｐ+型のソース／ドレイン領域１４に
ついては、後述する拡散処理後に得られる状態を便宜上
示したものなのである。
Ａｓ+を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｎ+型のソース／ドレイン領域１３を形成す
る。同様に、ＰＭＯＳチャネル領域４に例えばＢＦ2 +を
２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、Ｐ+型のソース／ドレイン領域１４を形成する。な
お、図２（ａ）においては、Ｎ+型のソース／ドレイン
領域１３、Ｐ+型のソース／ドレイン領域１４をそれぞ
れＮＬＤＤ領域１０、ＰＬＤＤ領域１１より深く形成さ
れているように示したが、実際には注入した不純物の拡
散処理がなされていないことから、この段階では図２
（ａ）のごとく深く不純物が拡散した状態とはならな
い。すなわち、図２（ａ）に示したＮ+型のソース／ド
レイン領域１３、Ｐ+型のソース／ドレイン領域１４に
ついては、後述する拡散処理後に得られる状態を便宜上
示したものなのである。
【００２３】次いで、例えばＳｉＨ4／Ｏ2を原料ガスと
し、堆積温度を４２０℃とするＣＶＤ法によってＳｉＯ
2あるいはＰＳＧなどを堆積し、図２（ｂ）に示すよう
に厚さ５００ｎｍの層間絶縁膜１５を形成する。続い
て、公知のリソグラフィ法によってレジストパターニン
グを行い、その後得られたレジストパターン（図示略）
をマスクにして例えばフロロカーボン系のガスを用いた
異方性エッチングにより、前記ソース／ドレイン領域１
３、１４に通じるコンタクトホール１６を形成する。
し、堆積温度を４２０℃とするＣＶＤ法によってＳｉＯ
2あるいはＰＳＧなどを堆積し、図２（ｂ）に示すよう
に厚さ５００ｎｍの層間絶縁膜１５を形成する。続い
て、公知のリソグラフィ法によってレジストパターニン
グを行い、その後得られたレジストパターン（図示略）
をマスクにして例えばフロロカーボン系のガスを用いた
異方性エッチングにより、前記ソース／ドレイン領域１
３、１４に通じるコンタクトホール１６を形成する。
【００２４】次いで、コンタクトホール１６を通して、
Ｎ+型のソース／ドレイン領域１３に例えばＰ+（リン）
を５×１０15／ｃｍ2程度イオン注入し、同様にＰ+型の
ソース／ドレイン領域にＢＦ2 +を５×１０15／ｃｍ2程
度イオン注入する。このイオン注入は、コンタクトイン
プラと称されるもので、コンタクトホール１６形成の際
のエッチングにより、フィールド酸化膜やＳｉ基板１が
掘られることによって接合リーク等が起こるのを抑制す
るために行うものである。
Ｎ+型のソース／ドレイン領域１３に例えばＰ+（リン）
を５×１０15／ｃｍ2程度イオン注入し、同様にＰ+型の
ソース／ドレイン領域にＢＦ2 +を５×１０15／ｃｍ2程
度イオン注入する。このイオン注入は、コンタクトイン
プラと称されるもので、コンタクトホール１６形成の際
のエッチングにより、フィールド酸化膜やＳｉ基板１が
掘られることによって接合リーク等が起こるのを抑制す
るために行うものである。
【００２５】続いて、先にイオン注入した不純物の活性
状態に影響を及ぼす熱工程として、１０００℃、１０秒
間の条件の高温短時間アニール（ＲＴＡ）を行い、不純
物を活性化してＣＭＯＳ構造を形成する。ここでのＲＴ
Ａは、本発明における、不純物の活性状態に影響を及ぼ
す熱処理工程のうち最終に行う熱処理工程となるもので
あり、このようなＲＴＡにより、先に述べたようにソー
ス／ドレイン領域１３、１４にイオン注入された不純物
は図２（ａ）に示した状態に拡散・活性化し、またコン
タクトホール１６を通してイオン注入された不純物も拡
散・活性化して図２（ｃ）に示すように不純物拡散層１
７、１８を形成する。
状態に影響を及ぼす熱工程として、１０００℃、１０秒
間の条件の高温短時間アニール（ＲＴＡ）を行い、不純
物を活性化してＣＭＯＳ構造を形成する。ここでのＲＴ
Ａは、本発明における、不純物の活性状態に影響を及ぼ
す熱処理工程のうち最終に行う熱処理工程となるもので
あり、このようなＲＴＡにより、先に述べたようにソー
ス／ドレイン領域１３、１４にイオン注入された不純物
は図２（ａ）に示した状態に拡散・活性化し、またコン
タクトホール１６を通してイオン注入された不純物も拡
散・活性化して図２（ｃ）に示すように不純物拡散層１
７、１８を形成する。
【００２６】その後、Ａｌ等の配線材料を堆積しさらに
これをパターニングすることにより、図２（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン１９
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン１９の形成にあたっては、不純物の活性状態に影響を
及ぼす熱処理工程、具体的には７００℃以上の熱処理を
行う工程を有しておらず、また、配線パターン１９形成
後においては該パターン１９が溶融することなどを防止
するためもちろん７００℃以上の熱処理を行う工程を有
していない。
これをパターニングすることにより、図２（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン１９
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン１９の形成にあたっては、不純物の活性状態に影響を
及ぼす熱処理工程、具体的には７００℃以上の熱処理を
行う工程を有しておらず、また、配線パターン１９形成
後においては該パターン１９が溶融することなどを防止
するためもちろん７００℃以上の熱処理を行う工程を有
していない。
【００２７】したがって、この製造方法にあっては、コ
ンタクトホールへのイオン注入後１０００℃、１０秒間
のＲＴＡで活性化を行った後には、Ａｌ等の配線工程な
ので７００℃以上の熱処理を行うことがなく、よって活
性化した不純物が再度不活性化することがないことから
Ｎ+型のソース／ドレイン層１３（Ｎ+層）もしくはＰ+
型のソース／ドレイン層１４（Ｐ+層）の抵抗増加を抑
制し、かつゲート電極パターン９の空乏化を改善するこ
とができ、これにより高性能なＣＭＯＳ回路を形成する
ことができる。
ンタクトホールへのイオン注入後１０００℃、１０秒間
のＲＴＡで活性化を行った後には、Ａｌ等の配線工程な
ので７００℃以上の熱処理を行うことがなく、よって活
性化した不純物が再度不活性化することがないことから
Ｎ+型のソース／ドレイン層１３（Ｎ+層）もしくはＰ+
型のソース／ドレイン層１４（Ｐ+層）の抵抗増加を抑
制し、かつゲート電極パターン９の空乏化を改善するこ
とができ、これにより高性能なＣＭＯＳ回路を形成する
ことができる。
【００２８】図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）
は本発明の第２実施形態例を説明するための図であり、
この第２実施形態例は本発明を、Ｎ+／Ｐ+のDual Gate
型のＣＭＯＳ回路の製造方法に適用した場合の例であ
る。この例では、まず、第１実施形態例と同様にしてＳ
ｉ基板１上にフィールド酸化膜２を形成し、さらにＳｉ
基板１表層部にＮＭＯＳチャネル領域３、ＰＭＯＳチャ
ネル領域４を、またＳｉ基板１表面にゲート酸化膜５を
それぞれ形成する。
は本発明の第２実施形態例を説明するための図であり、
この第２実施形態例は本発明を、Ｎ+／Ｐ+のDual Gate
型のＣＭＯＳ回路の製造方法に適用した場合の例であ
る。この例では、まず、第１実施形態例と同様にしてＳ
ｉ基板１上にフィールド酸化膜２を形成し、さらにＳｉ
基板１表層部にＮＭＯＳチャネル領域３、ＰＭＯＳチャ
ネル領域４を、またＳｉ基板１表面にゲート酸化膜５を
それぞれ形成する。
【００２９】次に、例えばＳｉＨ4を原料とし、堆積温
度を６１０℃とする減圧ＣＶＤ法によってPoly−Ｓｉを
堆積し、図３（ａ）に示すように厚さ７０ｎｍのPoly−
Ｓｉ膜２０を形成する。続いて、例えばＳｉＨ4を原料
ガスとし、堆積温度を５５０℃とする減圧ＣＶＤ法によ
ってａ−Ｓｉを堆積し、Poly−Ｓｉ膜２０上に厚さ５０
ｎｍのａ−Ｓｉ膜２１を形成する。次いで、公知のリソ
グラフィ法によってレジストパターニングを行い、その
後得られたレジストパターン（図示略）をマスクにし
て、ＮＭＯＳＦＥＴを形成する領域（ＮＭＯＳ領域３を
形成した領域）にのみＰ+（リン）を１０ｋｅＶ、５×
１０15／ｃｍ2の条件でイオン注入し、図３（ｂ）に示
すようにＮ+ゲート領域２２（Ｎ+層）を形成する。ま
た、同様にして得られたレジストパターン（図示略）を
マスクにして、ＰＭＯＳＦＥＴを形成する領域（ＰＭＯ
Ｓ領域４を形成した領域）にのみＢ+を５ｋｅＶ、５×
１０15／ｃｍ2の条件でイオン注入し、Ｐ+ゲート領域２
３（Ｐ+層）を形成する。
度を６１０℃とする減圧ＣＶＤ法によってPoly−Ｓｉを
堆積し、図３（ａ）に示すように厚さ７０ｎｍのPoly−
Ｓｉ膜２０を形成する。続いて、例えばＳｉＨ4を原料
ガスとし、堆積温度を５５０℃とする減圧ＣＶＤ法によ
ってａ−Ｓｉを堆積し、Poly−Ｓｉ膜２０上に厚さ５０
ｎｍのａ−Ｓｉ膜２１を形成する。次いで、公知のリソ
グラフィ法によってレジストパターニングを行い、その
後得られたレジストパターン（図示略）をマスクにし
て、ＮＭＯＳＦＥＴを形成する領域（ＮＭＯＳ領域３を
形成した領域）にのみＰ+（リン）を１０ｋｅＶ、５×
１０15／ｃｍ2の条件でイオン注入し、図３（ｂ）に示
すようにＮ+ゲート領域２２（Ｎ+層）を形成する。ま
た、同様にして得られたレジストパターン（図示略）を
マスクにして、ＰＭＯＳＦＥＴを形成する領域（ＰＭＯ
Ｓ領域４を形成した領域）にのみＢ+を５ｋｅＶ、５×
１０15／ｃｍ2の条件でイオン注入し、Ｐ+ゲート領域２
３（Ｐ+層）を形成する。
【００３０】次いで、ａ−Ｓｉ膜２１の結晶化のため、
高温長時間アニールとして６５０℃、１０時間の条件の
熱処理を行う。すると、この高温長時間アニールによっ
てａ−Ｓｉ膜２１は結晶化し、ＣＶＤ法によって形成さ
れたPoly−Ｓｉ膜２０の結晶より大粒径の結晶からなる
Poly−Ｓｉ膜２１ａが形成される。そして、これに続い
て１０００℃、１０秒間の条件のＲＴＡを行い、Poly−
Ｓｉ膜２１ａ表面の不純物を該Poly−Ｓｉ膜２１ａ中に
拡散させるとともに、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ
膜２０にイオン注入した不純物を活性化させる。すなわ
ち、このＲＴＡは、本発明において不純物の活性状態に
影響を及ぼす熱処理工程としての第１の熱処理工程とな
るのである。
高温長時間アニールとして６５０℃、１０時間の条件の
熱処理を行う。すると、この高温長時間アニールによっ
てａ−Ｓｉ膜２１は結晶化し、ＣＶＤ法によって形成さ
れたPoly−Ｓｉ膜２０の結晶より大粒径の結晶からなる
Poly−Ｓｉ膜２１ａが形成される。そして、これに続い
て１０００℃、１０秒間の条件のＲＴＡを行い、Poly−
Ｓｉ膜２１ａ表面の不純物を該Poly−Ｓｉ膜２１ａ中に
拡散させるとともに、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ
膜２０にイオン注入した不純物を活性化させる。すなわ
ち、このＲＴＡは、本発明において不純物の活性状態に
影響を及ぼす熱処理工程としての第１の熱処理工程とな
るのである。
【００３１】次いで、例えばＷＦ6／ＳｉＨ4を原料ガス
とし、堆積温度を３８０℃とする減圧ＣＶＤ法によって
前記Poly−Ｓｉ膜２１ａ上にＷＳｉXを堆積し、厚さ７
０ｎｍのＷＳｉX膜２４を形成する。さらにこれの上
に、例えばＳｉＨ4／Ｏ2を原料とし、堆積温度を４２０
℃とするＣＶＤ法によってＳｉＯ2を堆積し、厚さ１５
０ｎｍのオフセット酸化膜２５を形成する。すなわち、
このような工程によって前記第１実施形態例と同様にオ
フセット酸化膜付きのＷポリサイド配線層を得る。
とし、堆積温度を３８０℃とする減圧ＣＶＤ法によって
前記Poly−Ｓｉ膜２１ａ上にＷＳｉXを堆積し、厚さ７
０ｎｍのＷＳｉX膜２４を形成する。さらにこれの上
に、例えばＳｉＨ4／Ｏ2を原料とし、堆積温度を４２０
℃とするＣＶＤ法によってＳｉＯ2を堆積し、厚さ１５
０ｎｍのオフセット酸化膜２５を形成する。すなわち、
このような工程によって前記第１実施形態例と同様にオ
フセット酸化膜付きのＷポリサイド配線層を得る。
【００３２】次いで、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2か
らなるオフセット酸化膜２５をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2／
Ｏ2による異方性エッチングにより、ＷＳｉX膜２４、Po
ly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０をエッチングして
これをゲート電極パターンにし、これによって図３
（ｃ）に示すようにＮ+ゲート領域２２を形成した側に
Ｎ+型のゲート電極２６ａを、またＰ+ゲート領域２３を
形成した側にＰ+型のゲート電極２６ｂを得る。なお、
このようにして得られたゲート電極２６ａ、２６ｂは、
Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０からなるゲート
電極パターンを有したものであることから、本発明にお
けるシリコン系ゲート電極構造となる。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2か
らなるオフセット酸化膜２５をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2／
Ｏ2による異方性エッチングにより、ＷＳｉX膜２４、Po
ly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０をエッチングして
これをゲート電極パターンにし、これによって図３
（ｃ）に示すようにＮ+ゲート領域２２を形成した側に
Ｎ+型のゲート電極２６ａを、またＰ+ゲート領域２３を
形成した側にＰ+型のゲート電極２６ｂを得る。なお、
このようにして得られたゲート電極２６ａ、２６ｂは、
Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０からなるゲート
電極パターンを有したものであることから、本発明にお
けるシリコン系ゲート電極構造となる。
【００３３】次いで、前記ゲート電極２６ａ、２６ｂお
よびフィールド酸化膜２をマスクにしてＮＭＯＳチャネ
ル領域３に、例えばＡｓ+を２０ｋｅＶ、５×１０13／
ｃｍ2の条件でイオン注入し、ＮＬＤＤ領域２７を形成
する。また、同様にＰＭＯＳチャネル領域４に、例えば
ＢＦ2 +を２０ｋｅＶ、２×１０13／ｃｍ2の条件でイオ
ン注入し、ＰＬＤＤ領域２８を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2膜を異方性
エッチングすることにより、図４（ａ）に示すようにゲ
ート電極２６ａ、２６ｂの両側にサイドウォール２９を
形成する。
よびフィールド酸化膜２をマスクにしてＮＭＯＳチャネ
ル領域３に、例えばＡｓ+を２０ｋｅＶ、５×１０13／
ｃｍ2の条件でイオン注入し、ＮＬＤＤ領域２７を形成
する。また、同様にＰＭＯＳチャネル領域４に、例えば
ＢＦ2 +を２０ｋｅＶ、２×１０13／ｃｍ2の条件でイオ
ン注入し、ＰＬＤＤ領域２８を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2膜を異方性
エッチングすることにより、図４（ａ）に示すようにゲ
ート電極２６ａ、２６ｂの両側にサイドウォール２９を
形成する。
【００３４】次いで、ＮＭＯＳチャネル領域３に例えば
Ａｓ+を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｎ+型のソース／ドレイン領域３０（Ｎ+層）を
形成する。同様に、ＰＭＯＳチャネル領域４に例えばＢ
Ｆ2 +を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｐ+型のソース／ドレイン領域３１（Ｐ+層）を
形成する。続いて、ソース／ドレイン領域３０、３１の
不純物を活性化するため、１０００℃、１０秒間の条件
の高温短時間アニール（ＲＴＡ）を行い、ソース／ドレ
イン領域３０、３１の不純物を拡散・活性化してＣＭＯ
Ｓ構造を形成する。なお、このＲＴＡは、本発明におい
て不純物の活性状態に影響を及ぼす熱処理工程となるも
のであり、第１の熱処理工程に相当する。
Ａｓ+を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｎ+型のソース／ドレイン領域３０（Ｎ+層）を
形成する。同様に、ＰＭＯＳチャネル領域４に例えばＢ
Ｆ2 +を２０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン
注入し、Ｐ+型のソース／ドレイン領域３１（Ｐ+層）を
形成する。続いて、ソース／ドレイン領域３０、３１の
不純物を活性化するため、１０００℃、１０秒間の条件
の高温短時間アニール（ＲＴＡ）を行い、ソース／ドレ
イン領域３０、３１の不純物を拡散・活性化してＣＭＯ
Ｓ構造を形成する。なお、このＲＴＡは、本発明におい
て不純物の活性状態に影響を及ぼす熱処理工程となるも
のであり、第１の熱処理工程に相当する。
【００３５】次いで、例えばＳｉＨ4／Ｏ2を原料ガスと
し、堆積温度を４２０℃とするＣＶＤ法によってＳｉＯ
2あるいはＰＳＧなどを堆積し、図４（ｂ）に示すよう
に厚さ５００ｎｍの層間絶縁膜３２を形成する。続い
て、この層間絶縁膜３２を緻密化するため、高温長時間
アニールとして８００℃、３０分間の熱処理を行う。す
ると、層間絶縁膜３２はこの高温長時間アニールによっ
て緻密化するものの、先に活性化したＮ+型のゲート電
極（Ｎ+層）２６ａ、Ｐ+型のゲート電極（Ｐ+層）２６
ｂ、Ｎ+型のソース／ドレイン領域（Ｎ+層）３０、Ｐ+
型のソース／ドレイン領域（Ｐ+層）３１の不純物が再
度不活性状態になり、ゲート電極２６ａ、２６ｂにおい
ては空乏化が起こり、またソース／ドレイン領域３０、
３１では抵抗が増大する。なお、この高温長時間アニー
ルが、本発明において第１の熱処理工程の後に行う第２
の熱処理工程である。
し、堆積温度を４２０℃とするＣＶＤ法によってＳｉＯ
2あるいはＰＳＧなどを堆積し、図４（ｂ）に示すよう
に厚さ５００ｎｍの層間絶縁膜３２を形成する。続い
て、この層間絶縁膜３２を緻密化するため、高温長時間
アニールとして８００℃、３０分間の熱処理を行う。す
ると、層間絶縁膜３２はこの高温長時間アニールによっ
て緻密化するものの、先に活性化したＮ+型のゲート電
極（Ｎ+層）２６ａ、Ｐ+型のゲート電極（Ｐ+層）２６
ｂ、Ｎ+型のソース／ドレイン領域（Ｎ+層）３０、Ｐ+
型のソース／ドレイン領域（Ｐ+層）３１の不純物が再
度不活性状態になり、ゲート電極２６ａ、２６ｂにおい
ては空乏化が起こり、またソース／ドレイン領域３０、
３１では抵抗が増大する。なお、この高温長時間アニー
ルが、本発明において第１の熱処理工程の後に行う第２
の熱処理工程である。
【００３６】そして、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、前記ソース
／ドレイン領域３０、３１に通じるコンタクトホール３
３を形成する。次いで、コンタクトホール３３を通し
て、Ｎ+型のソース／ドレイン領域３０に例えばＰ+（リ
ン）を５×１０15／ｃｍ2程度イオン注入し、同様にＰ+
型のソース／ドレイン領域１４にＢＦ2 +を５×１０15／
ｃｍ2程度イオン注入する。なお、このイオン注入も、
第１実施形態例の場合と同様に、接合リーク等が起こる
のを抑制するためのものである。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、前記ソース
／ドレイン領域３０、３１に通じるコンタクトホール３
３を形成する。次いで、コンタクトホール３３を通し
て、Ｎ+型のソース／ドレイン領域３０に例えばＰ+（リ
ン）を５×１０15／ｃｍ2程度イオン注入し、同様にＰ+
型のソース／ドレイン領域１４にＢＦ2 +を５×１０15／
ｃｍ2程度イオン注入する。なお、このイオン注入も、
第１実施形態例の場合と同様に、接合リーク等が起こる
のを抑制するためのものである。
【００３７】続いて、先にイオン注入した不純物の活性
状態に影響を及ぼす熱処理工程として、９５０℃、１０
秒間の条件の高温短時間アニール（ＲＴＡ）を行い、不
純物を活性化してＣＭＯＳ構造を形成する。ここでのＲ
ＴＡは、本発明における、不純物の活性状態に影響を及
ぼす熱工程のうち最終に行う熱工程、すなわち最終高温
短時間アニールとなるものであり、このような最終ＲＴ
Ａにより、先に述べたように高温長時間アニールによっ
て不活性状態となった不純物は再度活性化されて活性状
態となり、またコンタクトホール３３通ってイオン注入
された不純物も拡散され活性化される。なお、このよう
にして不純物が再活性化されてなるＮ+型のソース／ド
レイン領域３０、Ｐ+型のソース／ドレイン領域１４
は、いずれもその不純物濃度が１×１０20／ｃｍ3以上
となっている。
状態に影響を及ぼす熱処理工程として、９５０℃、１０
秒間の条件の高温短時間アニール（ＲＴＡ）を行い、不
純物を活性化してＣＭＯＳ構造を形成する。ここでのＲ
ＴＡは、本発明における、不純物の活性状態に影響を及
ぼす熱工程のうち最終に行う熱工程、すなわち最終高温
短時間アニールとなるものであり、このような最終ＲＴ
Ａにより、先に述べたように高温長時間アニールによっ
て不活性状態となった不純物は再度活性化されて活性状
態となり、またコンタクトホール３３通ってイオン注入
された不純物も拡散され活性化される。なお、このよう
にして不純物が再活性化されてなるＮ+型のソース／ド
レイン領域３０、Ｐ+型のソース／ドレイン領域１４
は、いずれもその不純物濃度が１×１０20／ｃｍ3以上
となっている。
【００３８】その後、Ａｌ等の配線材料を堆積しさらに
これをパターニングすることにより、図４（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン３４
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン３４の形成にあたっては、第１実施形態例と同様に不
純物の活性状態に影響を及ぼす熱処理工程、具体的には
７００℃以上の熱処理を行う工程を有しておらず、ま
た、配線パターン３４形成後においては該パターン３４
が溶融することなどを防止するためもちろん７００℃以
上の熱処理を行う工程を有していない。
これをパターニングすることにより、図４（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン３４
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン３４の形成にあたっては、第１実施形態例と同様に不
純物の活性状態に影響を及ぼす熱処理工程、具体的には
７００℃以上の熱処理を行う工程を有しておらず、ま
た、配線パターン３４形成後においては該パターン３４
が溶融することなどを防止するためもちろん７００℃以
上の熱処理を行う工程を有していない。
【００３９】したがって、この製造方法にあっては、不
純物の活性状態に影響を及ぼす熱処理工程として数回の
高温短時間アニールと高温長時間アニールとを行ってい
るものの、その最終に行う熱処理工程を高温短時間アニ
ールとしていることから、この最終ＲＴＡによって活性
化した不純物が再度不活性化することがなく、よってＮ
+型のソース／ドレイン層（Ｎ+層）３０、Ｐ+型のソー
ス／ドレイン層（Ｐ+層）３１の抵抗増加を抑制し、か
つＮ+型のゲート電極（Ｎ+層）２６ａ、Ｐ+型のゲート
電極（Ｐ+層）２６ｂの空乏化を改善することができ、
これにより高性能なＣＭＯＳ回路を形成することができ
る。
純物の活性状態に影響を及ぼす熱処理工程として数回の
高温短時間アニールと高温長時間アニールとを行ってい
るものの、その最終に行う熱処理工程を高温短時間アニ
ールとしていることから、この最終ＲＴＡによって活性
化した不純物が再度不活性化することがなく、よってＮ
+型のソース／ドレイン層（Ｎ+層）３０、Ｐ+型のソー
ス／ドレイン層（Ｐ+層）３１の抵抗増加を抑制し、か
つＮ+型のゲート電極（Ｎ+層）２６ａ、Ｐ+型のゲート
電極（Ｐ+層）２６ｂの空乏化を改善することができ、
これにより高性能なＣＭＯＳ回路を形成することができ
る。
【００４０】（実験例）シリコン基板上のポリシリコン
にＰ+（リン）を３×１０15／ｃｍ2の条件でイオン注入
し、Ｎ+ゲート電極を形成してＭＯＳ構造を得た。そし
て、このＭＯＳ構造に１０００℃、１０秒間の条件の第
１のＲＴＡ（第１の熱処理工程）を行い、さらに８００
℃、３０分間の高温長時間アニール（第２の熱処理工
程）を行い、その後９５０℃、１０秒間の最終ＲＴＡ
（第３の熱処理工程）を行った。このとき、各アニール
処理後に、このＭＯＳ構造のＣ−Ｖ特性を調べた。得ら
れた結果を図５に示す。図５より、第１のＲＴＡ（１０
００℃、１０秒間）を行った後高温長時間アニール（８
００℃、３０分間）を行うと、第１のＲＴＡ後に比べゲ
ート電極に空乏化が生じて容量が低下する。しかし、そ
の後最終ＲＴＡ（９５０℃、１０秒間）を行うことによ
り、ゲート電極の空乏化が改善され、容量が回復するこ
とが分かる。
にＰ+（リン）を３×１０15／ｃｍ2の条件でイオン注入
し、Ｎ+ゲート電極を形成してＭＯＳ構造を得た。そし
て、このＭＯＳ構造に１０００℃、１０秒間の条件の第
１のＲＴＡ（第１の熱処理工程）を行い、さらに８００
℃、３０分間の高温長時間アニール（第２の熱処理工
程）を行い、その後９５０℃、１０秒間の最終ＲＴＡ
（第３の熱処理工程）を行った。このとき、各アニール
処理後に、このＭＯＳ構造のＣ−Ｖ特性を調べた。得ら
れた結果を図５に示す。図５より、第１のＲＴＡ（１０
００℃、１０秒間）を行った後高温長時間アニール（８
００℃、３０分間）を行うと、第１のＲＴＡ後に比べゲ
ート電極に空乏化が生じて容量が低下する。しかし、そ
の後最終ＲＴＡ（９５０℃、１０秒間）を行うことによ
り、ゲート電極の空乏化が改善され、容量が回復するこ
とが分かる。
【００４１】シリコン基板の表層部に、Ａｓ+を２０ｋ
ｅＶ、３×１０15／ｃｍ2の条件でイオン注入してＮ+型
拡散層を形成した。同様に、ＢＦ2 +を２０ｋｅＶ、３×
１０15／ｃｍ2の条件でイオン注入してＰ+型拡散層を形
成した。そして、このシリコン基板に１０００℃、１０
秒間の条件の第１のＲＴＡ（第１の熱処理工程）を行
い、さらに８００℃、３０分間の高温長時間アニール
（第２の熱処理工程）を行い、その後９５０℃、１０秒
間の最終ＲＴＡ（第３の熱処理工程）を行った。このと
き、各アニール処理後に、この各拡散層のシート抵抗を
調べた。得られた結果を図６に示す。図６より、第１の
ＲＴＡ（１０００℃、１０秒間）を行った後高温長時間
アニール（８００℃、３０分間）を行うと、不純物が不
活性化して第１のＲＴＡ後に比べシート抵抗が増大す
る。しかし、その後最終ＲＴＡ（９５０℃、１０秒間）
を行うことにより、不純物が再活性化してシート抵抗が
元の値の近くにまで低下することが分かる。（図６中の
ＦＡは高温長時間アニールの略である。）
ｅＶ、３×１０15／ｃｍ2の条件でイオン注入してＮ+型
拡散層を形成した。同様に、ＢＦ2 +を２０ｋｅＶ、３×
１０15／ｃｍ2の条件でイオン注入してＰ+型拡散層を形
成した。そして、このシリコン基板に１０００℃、１０
秒間の条件の第１のＲＴＡ（第１の熱処理工程）を行
い、さらに８００℃、３０分間の高温長時間アニール
（第２の熱処理工程）を行い、その後９５０℃、１０秒
間の最終ＲＴＡ（第３の熱処理工程）を行った。このと
き、各アニール処理後に、この各拡散層のシート抵抗を
調べた。得られた結果を図６に示す。図６より、第１の
ＲＴＡ（１０００℃、１０秒間）を行った後高温長時間
アニール（８００℃、３０分間）を行うと、不純物が不
活性化して第１のＲＴＡ後に比べシート抵抗が増大す
る。しかし、その後最終ＲＴＡ（９５０℃、１０秒間）
を行うことにより、不純物が再活性化してシート抵抗が
元の値の近くにまで低下することが分かる。（図６中の
ＦＡは高温長時間アニールの略である。）
【００４２】図７に示すように、シリコン基板上にＰＭ
ＯＳ構造を形成した。図７において符号４０はＰ+ゲー
ト、４１はＰ+拡散層、４２はＮ+拡散源（ゲート）であ
る。なお、このＰＭＯＳのＷ／Ｌは１μｍ／１μｍであ
る。また、Ｐ+拡散層４１とＮ+拡散源４２との間の距離
をｄとし、このｄを変化させて複数種のＰＭＯＳ構造を
得た。このような構造のＰＭＯＳに対して、以下の４通
りの条件でアニール処理を行った。 （１）１０００℃、１０秒間のＲＴＡのみを行う。 （２）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （３）１０００℃、１０秒間のＲＴＡを行い、その後、
８５０℃、３０分間の高温長時間アニールを行う。 （４）１０００℃、１０秒間のＲＴＡを行い、その後、
９００℃、３０分間の高温長時間アニールを行う。そし
て、このようなアニール処理を行った後、Ｐ+拡散層４
１とＮ+拡散源４２との相互拡散に起因するしきい電圧
（Ｖｔｈ）の変動を調べた。得られた結果を図８に示
す。なお、図８においてＸ軸はＰ+拡散層４１とＮ+拡散
源４２との間の距離ｄである。
ＯＳ構造を形成した。図７において符号４０はＰ+ゲー
ト、４１はＰ+拡散層、４２はＮ+拡散源（ゲート）であ
る。なお、このＰＭＯＳのＷ／Ｌは１μｍ／１μｍであ
る。また、Ｐ+拡散層４１とＮ+拡散源４２との間の距離
をｄとし、このｄを変化させて複数種のＰＭＯＳ構造を
得た。このような構造のＰＭＯＳに対して、以下の４通
りの条件でアニール処理を行った。 （１）１０００℃、１０秒間のＲＴＡのみを行う。 （２）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （３）１０００℃、１０秒間のＲＴＡを行い、その後、
８５０℃、３０分間の高温長時間アニールを行う。 （４）１０００℃、１０秒間のＲＴＡを行い、その後、
９００℃、３０分間の高温長時間アニールを行う。そし
て、このようなアニール処理を行った後、Ｐ+拡散層４
１とＮ+拡散源４２との相互拡散に起因するしきい電圧
（Ｖｔｈ）の変動を調べた。得られた結果を図８に示
す。なお、図８においてＸ軸はＰ+拡散層４１とＮ+拡散
源４２との間の距離ｄである。
【００４３】図８より、ＲＴＡを行った後に８５０℃以
上のポストアニール（高温長時間アニール）を行った場
合、Ｖｔｈ変動が大きくなることが確認された。すなわ
ち、Ｎ+拡散源４２がＰ+拡散層４１から十分に遠く位置
するか、あるいはＮ+拡散源４２が無い場合には、図９
に示すようにＰＭＯＳ本来のＶｔｈが得られるが、Ｎ+
拡散源４２がＰ+拡散層４１に影響を及ぼす位置にある
場合には一般に図９中Ａで示すようにＶｔｈが変動（Ｖ
ｔｈの絶対値が増加）してしまう。したがって、図８に
示したように前記（３）、（４）の条件でアニール処理
を行った場合には、Ｎ+拡散源４２からの不純物拡散に
よってＶｔｈが変動（絶対値が増加）してしまっている
ことが分かる。
上のポストアニール（高温長時間アニール）を行った場
合、Ｖｔｈ変動が大きくなることが確認された。すなわ
ち、Ｎ+拡散源４２がＰ+拡散層４１から十分に遠く位置
するか、あるいはＮ+拡散源４２が無い場合には、図９
に示すようにＰＭＯＳ本来のＶｔｈが得られるが、Ｎ+
拡散源４２がＰ+拡散層４１に影響を及ぼす位置にある
場合には一般に図９中Ａで示すようにＶｔｈが変動（Ｖ
ｔｈの絶対値が増加）してしまう。したがって、図８に
示したように前記（３）、（４）の条件でアニール処理
を行った場合には、Ｎ+拡散源４２からの不純物拡散に
よってＶｔｈが変動（絶対値が増加）してしまっている
ことが分かる。
【００４４】また、図７に示したＰＭＯＳ構造と同様の
ものを作製し、これに対して以下の条件でアニール処理
を行った。なお、Ｎ+拡散源４２についてはＰ+（リン）
を１０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、また、Ｐ+拡散層４１についてはＢ+を５ｋｅＶ、４
×１０15／ｃｍ2の条件でイオン注入して形成した。 （５）１０００℃、１０秒間のＲＴＡのみを行う。 （６）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （７）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行い、さら
にその後、９５０℃、１０秒間のＲＴＡを行う。そし
て、このようなアニール処理を行った後、Ｐ+拡散層４
１とＮ+拡散源４２との間の相互拡散に起因するしきい
電圧（Ｖｔｈ）の変動を調べた。得られた結果を図１０
に示す。
ものを作製し、これに対して以下の条件でアニール処理
を行った。なお、Ｎ+拡散源４２についてはＰ+（リン）
を１０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、また、Ｐ+拡散層４１についてはＢ+を５ｋｅＶ、４
×１０15／ｃｍ2の条件でイオン注入して形成した。 （５）１０００℃、１０秒間のＲＴＡのみを行う。 （６）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （７）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行い、さら
にその後、９５０℃、１０秒間のＲＴＡを行う。そし
て、このようなアニール処理を行った後、Ｐ+拡散層４
１とＮ+拡散源４２との間の相互拡散に起因するしきい
電圧（Ｖｔｈ）の変動を調べた。得られた結果を図１０
に示す。
【００４５】図１０より、（５）の条件のごとくＲＴＡ
のみを行った場合はもちろん、（７）のごとく高温長時
間アニールを行った後、最終ＲＴＡを行った場合には、
Ｖｔｈの変動（絶対値の増加）がほとんどないことが分
かる。したがって、本発明の製造方法によれば、従来の
ごとく最終の熱工程が８００〜８５０℃程度の高温長時
間アニールであった場合に抵抗増加、ゲート空乏化が生
じ、また８５０℃以上では不純物相互拡散によるＶｔｈ
変動が生じたのに対し、不純物相互拡散によるＶｔｈ変
動を招くことなく、前述したように抵抗増加を抑制し、
ゲート空乏化を改善することができる。
のみを行った場合はもちろん、（７）のごとく高温長時
間アニールを行った後、最終ＲＴＡを行った場合には、
Ｖｔｈの変動（絶対値の増加）がほとんどないことが分
かる。したがって、本発明の製造方法によれば、従来の
ごとく最終の熱工程が８００〜８５０℃程度の高温長時
間アニールであった場合に抵抗増加、ゲート空乏化が生
じ、また８５０℃以上では不純物相互拡散によるＶｔｈ
変動が生じたのに対し、不純物相互拡散によるＶｔｈ変
動を招くことなく、前述したように抵抗増加を抑制し、
ゲート空乏化を改善することができる。
【００４６】なお、抵抗増加や空乏化が８００〜８５０
℃の長時間アニールで最大となるのは、１０００℃、１
０秒間のＲＴＡで活性化された不純物が８００℃程度の
熱処理によって過飽和状態になり（つまり格子点からは
ずれる不純物原子が増加する）、これによって不活性に
なると考えられる。すなわち、この温度より低いと不純
物が移動（拡散）せず、またこの温度より高いと不純物
が過飽和状態にならないことにより、不活性状態が生じ
ないと考えられる。
℃の長時間アニールで最大となるのは、１０００℃、１
０秒間のＲＴＡで活性化された不純物が８００℃程度の
熱処理によって過飽和状態になり（つまり格子点からは
ずれる不純物原子が増加する）、これによって不活性に
なると考えられる。すなわち、この温度より低いと不純
物が移動（拡散）せず、またこの温度より高いと不純物
が過飽和状態にならないことにより、不活性状態が生じ
ないと考えられる。
【００４７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、最終に行う熱処理工程を、不純物を活性
化するための熱処理工程としたことによって不純物を確
実に活性状態にすることができるようにしたものである
から、例えばＮ+ゲートとＰ+ゲートとを有する場合にも
これらの間の不純物相互拡散に起因するしきい電圧の変
動や拡散層の深さ（Ｘｊ）の増大等を招くことなく、Ｎ
+層やＰ+層の抵抗増大を抑制し、低抵抗化を達成するこ
とができる。また、ゲート電極がシリコン系ゲート電極
である場合には、該ゲート電極の空乏化を改善すること
ができる。さらに、第２の熱処理工程によって一旦抵抗
増加・ゲート電極空乏化が生じた場合にも、最終に行う
第３の熱処理工程によって抵抗低減・ゲート容量回復を
達成することができる。このように本発明にあっては、
拡散層の深さ（Ｘｊ）の増大やＮ+ゲートとＰ+ゲートと
の間の不純物相互拡散によるＶｔｈ変動など、ＭＯＳＦ
ＥＴの劣化、ＣＭＯＳ回路性能の低下などを招くことな
く、前記効果を奏することができる。
の製造方法は、最終に行う熱処理工程を、不純物を活性
化するための熱処理工程としたことによって不純物を確
実に活性状態にすることができるようにしたものである
から、例えばＮ+ゲートとＰ+ゲートとを有する場合にも
これらの間の不純物相互拡散に起因するしきい電圧の変
動や拡散層の深さ（Ｘｊ）の増大等を招くことなく、Ｎ
+層やＰ+層の抵抗増大を抑制し、低抵抗化を達成するこ
とができる。また、ゲート電極がシリコン系ゲート電極
である場合には、該ゲート電極の空乏化を改善すること
ができる。さらに、第２の熱処理工程によって一旦抵抗
増加・ゲート電極空乏化が生じた場合にも、最終に行う
第３の熱処理工程によって抵抗低減・ゲート容量回復を
達成することができる。このように本発明にあっては、
拡散層の深さ（Ｘｊ）の増大やＮ+ゲートとＰ+ゲートと
の間の不純物相互拡散によるＶｔｈ変動など、ＭＯＳＦ
ＥＴの劣化、ＣＭＯＳ回路性能の低下などを招くことな
く、前記効果を奏することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１実施形態例を
工程順に説明するための要部側断面図である。
工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１実施形態例に
おける、図１に続く工程を工程順に説明するための要部
側断面図である。
おける、図１に続く工程を工程順に説明するための要部
側断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２実施形態例を
工程順に説明するための要部側断面図である。
工程順に説明するための要部側断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第２実施形態例に
おける、図３に続く工程を工程順に説明するための要部
側断面図である。
おける、図３に続く工程を工程順に説明するための要部
側断面図である。
【図５】アニール処理後のＭＯＳ構造の、Ｃ−Ｖ特性を
示すグラフ図である。
示すグラフ図である。
【図６】アニール処理後の拡散層の、アニール条件とシ
ート抵抗との関係を示す図である。
ート抵抗との関係を示す図である。
【図７】実験に用いたＰＭＯＳ構造の概略構成を示す平
面図である。
面図である。
【図８】図７に示したＰＭＯＳ構造をアニール処理した
後の、しきい電圧（Ｖｔｈ）の変動を示すグラフ図であ
る。
後の、しきい電圧（Ｖｔｈ）の変動を示すグラフ図であ
る。
【図９】相互拡散に起因するしきい電圧の変動を説明す
るためのグラフ図である。
るためのグラフ図である。
【図１０】アニール処理後の、Ｐ+拡散層とＮ+拡散源と
の間の相互拡散に起因するしきい電圧（Ｖｔｈ）の変動
を示すグラフ図である。
の間の相互拡散に起因するしきい電圧（Ｖｔｈ）の変動
を示すグラフ図である。
【図１１】ＲＴＡ後、ポストアニールを行った場合のＮ
+拡散層とＰ+拡散層とのシート抵抗の変動を示すグラフ
図である。
+拡散層とＰ+拡散層とのシート抵抗の変動を示すグラフ
図である。
１ Ｓｉ基板
３ ＮＭＯＳチャネル領域
４ ＰＭＯＳチャネル領域
６ ａ−Ｓｉ膜
９ ゲート電極パターン
１０、２７ ＮＬＤＤ領域
１１、２８ ＰＬＤＤ領域
１３、３０ Ｎ型のソース／ドレイン領域
１４、３１ Ｐ型のソース／ドレイン領域
１５、３２ 層間絶縁膜
１６、３３ コンタクトホール
１７、１８ 不純物拡散層
２０ Poly−Ｓｉ膜
２１ ａ−Ｓｉ膜
２２ Ｎ+ゲート領域
２３ Ｐ+ゲート領域
２６ａ Ｎ+型のゲート電極
２６ｂ Ｐ+型のゲート電極
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/265
H01L 21/28
H01L 21/8238
H01L 27/092
H01L 29/78
Claims (5)
- 【請求項１】 Ｓｉ基板表面にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上に減圧ＣＶＤ法によってリンをドー
プしたアモルファスシリコン膜を形成する工程と、 前記アモルファスシリコン膜上にＷＳｉ x 膜を形成する
工程と、 ＷＳｉ x 膜及び前記アモルファスシリコン膜をパターニ
ングしてゲート電極を形成する工程と、 前記Ｓｉ基板に不純物をイオン注入してソース、ドレイ
ン領域を形成する工程と、 不純物を活性化するための熱処理工程とを有し、 前記不純物を活性化するための熱処理工程を、前記不純
物の活性状態の影響を及ぼす熱処理工程のうち、最終に
行う熱処理工程とし、 前記不純物を活性化するための 熱処理工程が８００℃〜
１１００℃の温度にて６０秒以内の時間行うことを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記半導体装置が、Ｎ+型のゲート電極
を有するＮＭＯＳ電界効果型トランジスタと、Ｎ +型の
ゲート電極を有するＰＭＯＳ電界効果型トランジスタと
を備えたものである請求項１記載の半導体装置の製造方
法。 - 【請求項３】 Ｓｉ基板表面にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上にゲート電極となるポリシリコン膜
及びアモルファスシリコン膜を形成する工程と、 前記ポリシリコン膜及び前記アモルファスシリコン膜に
不純物をイオン注入してＮ + 層およびＰ + 層を形成する工
程と、 前記アモルファスシリコンを結晶化する熱処理工程とを
有し、 前記アモルファスシリコンを結晶化する熱処理工程の後
に、前記不純物の活性状態に影響を及ぼす熱処理工程と
して、Ｎ+層もしくはＰ+層の形成後に行う第１の熱処理
工程と、 前記第１の熱処理工程の後に、当該第１の熱処理工程よ
りも長時間で行う第２の熱処理工程と、 前記不純物の活性状態に影響を及ぼす熱処理工程のうち
最終に行う第３の熱処理工程とを有しており、 前記第３の熱処理工程は、前記第２の熱処理工程よりも
短時間で行う前記不純物を活性化するための熱処理工程
であり、 前記第３の熱処理工程が８００℃〜１１００℃の温度に
て６０秒以内の時間行うことを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記第２の熱処理工程が６００℃〜９５
０℃の温度にて１０分以上の時間行うものである請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記半導体装置が、Ｎ+型のゲート電極
を有するＮＭＯＳ電界効果型トランジスタと、Ｐ+型の
ゲート電極を有するＰＭＯＳ電界効果型トランジスタと
を備えたものである請求項３記載の半導体装置の製造方
法。
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