JP3495544B2

JP3495544B2 - ＧａＮ系半導体装置とその製造方法

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Publication number: JP3495544B2
Application number: JP03235597A
Authority: JP
Inventors: 清輝吉田
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 2004-02-09
Anticipated expiration: 2017-02-17
Also published as: JPH10229051A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＧａＮ系半導体装置
とその製造方法に関し、更に詳しくは、ｎ型（またはｐ
型）電極とそれぞれが装荷されているｎ型（またはｐ
型）ＧａＮ系半導体層との間で良好なオーミック接触を
実現していて、そのためＧａＮ系半導体を用いた各種デ
バイスの確実な製造を可能にするＧａＮ系半導体装置と
その製造方法に関する。

【０００２】

【従来の技術】例えばＧａＡｓ系のIII−Ｖ族化合物半
導体を用いてヘテロバイポーラトランジスタ（ＨＢＴ）
を製造することが試みられている。その場合には、ま
ず、例えばＭＯＣＶＤ法を適用することにより、半絶縁
性のＧａＡｓ基板の上に所定組成のＧａＡｓ系半導体を
エピタキシャル成長させて所望層構造のデバイス前駆体
を製造する。そして、得られたデバイス前駆体における
ｎ型ＧａＡｓ系半導体層の所定個所にはｎ型電極である
エミッタ電極とコレクタ電極がそれぞれ装荷され、また
ｐ型ＧａＡｓ系半導体層の所定個所にはｐ型電極である
ベース電極が装荷される。

【０００３】例えば、ｎ型電極を装荷する場合には、前
記したデバイス前駆体の全面にプラズマＣＶＤ装置など
を用いてＳｉＯ₂膜のようなマスクを形成したのちホト
リソグラフィーや化学エッチング法などによりｎ型Ｇａ
Ａｓ系半導体層における電極装荷予定個所の部分を被覆
するマスクを除去し、ついで露出した電極装荷予定個所
にｎ型電極の材料を例えば真空蒸着する。

【０００４】このときの主要な問題は、ｎ型電極とｎ型
ＧａＡｓ系半導体層との間ではオーミック接触が実現し
ていることであり、そのためには、ｎ型電極の材料とし
て、その仕事関数（φｓ）がｎ型ＧａＡｓ系半導体の仕
事関数（φｍ）よりも大きくなる材料を選択することが
必要である。通常、ｎ型電極の材料としては、ＡｕＧｅ
／Ａｕが使用され、またエミッタ電極にはＡｌ、コレク
タ電極にはＡｕ／Ｃｒを使用することもある。

【０００５】ｐ型電極をｐ型ＧａＡｓ系半導体層に装荷
するときも、上記したと同様の方法が適用される。そし
て、ｐ型電極とｐ型ＧａＡｓ系半導体層との間でオーミ
ック接触を実現するためには、上記したと逆に、それぞ
れの間ではφｍ＞φｓであることが必要となる。通常、
ｐ型電極の材料としては、例えば、Ａｕ／Ｚｎ／Ａｕ／
やＡｌ／Ｃｒなどが使用されている。

【０００６】しかしながら、上記した各電極の材料には
次のような問題がある。例えばＡｌの場合には、デバイ
スを６００℃以上の温度で作動させると、Ａｌは溶融し
てしまい、結局、電極としての機能を喪失する。またＡ
ｕの場合にも、デバイスを５００℃以上の温度で高温作
動させると、当該Ａｕの半導体層への拡散が進んで同じ
く電極としての機能を喪失する。

【０００７】ところで、上記したＧａＡｓ系半導体と同
じようにIII−Ｖ族化合物半導体に所属し、一般式：Ｉ
ｎxＡｌyＧａ1-x-yＮ（０≦Ｘ＜１，０≦Ｙ＜１）で示
されるＧａＮ系半導体は、その禁止帯幅が大きく、かつ
直接遷移型であるため、発光ダイオードやレーザダイオ
ードなどの発光素子、ホトダイオードやホトトランジス
タなどの受光素子、更には電界効果トランジスタや前記
したＨＢＴなどの電子デバイスの材料として注目されて
いる。

【０００８】このＧａＮ系半導体を用いて上記した各種
の電子デバイスを製造する場合にも、ＧａＮ系半導体層
の所定個所に電極を装荷することが必要になる。とく
に、ＨＢＴを製造する場合には、それが同一基板上に集
積されたｐｎ接合型のデバイスであるため、ｎ型ＧａＮ
系半導体層とｐ型ＧａＮ系半導体層のそれぞれの表層部
に、ｎ型電極（エミッタ電極とコレクタ電極）およびｐ
型電極（ベース電極）をオーミック接触状態で装荷しな
ければならないことになる。

【０００９】しかしながら、ＧａＮ系半導体の量子化学
的な物性はいまだ完全に解明されているわけではないの
で、オーミック接触状態を実現するための必要条件であ
るφｍ＜φｓ（ｎ型電極の場合）、またはφｍ＞φｓ
（ｐ型電極の場合）を満足する電極材料については、試
行錯誤で探索されているという現状にある。現在までの
ところ、ＧａＮ系半導体層に装荷される電極材料の先行
技術に関しては、次のようなものを代表例としてあげる
ことができる。

【００１０】例えば、特開平７−４５８６７号公報に
は、ｎ型ＧａＮ半導体層のｎ型電極として、ＴｉとＡｌ
の合金から成る合金膜またはＴｉ単独層とＡｌ単独層を
積層した構造の多層膜が開示されている。また、特開平
６−２７５８６８号公報には、ｐ型ＧａＮ系半導体層の
ｐ型電極として、Ｃｒおよび／またはＮｉを含む合金を
ｐ型ＧａＮ系半導体層に付着せしめたのち全体をアニー
リングして形成したものが開示されている。

【００１１】

【発明が解決しようとする課題】本発明は、ｎ型および
ｐ型のＧａＮ系半導体層にそれとの間でオーミック接触
を確保した状態で装荷されており、そしてデバイスの高
温作動時においても電極としての機能を喪失することの
ない電極が装荷されているＧａＮ系半導体装置とその製
造方法の提供を目的とする。

【００１２】

【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群
から選ばれる少なくとも１種を含むｎ型電極が、ｎ型Ｇ
ａＮ系半導体層の表層部に形成されたＳｎとＩｎとの共
存領域またはＳｉとＩｎとの共存領域を介して前記ｎ型
ＧａＮ系半導体層に装荷されていることを特徴とするＧ
ａＮ系半導体装置（以下、ｎ型装置という）、とくに、
前記ＳｎとＩｎとの共存領域におけるＳｎ濃度とＩｎ濃
度が、それぞれ、１×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3
以上であり、また、前記ＳｉとＩｎとの共存領域におけ
るＳｉ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以
上、１×１０¹⁸cm^-3以上であるＧａＮ系半導体装置が提
供される。

【００１３】また、本発明においては、ｎ型ＧａＮ系半
導体層の電極装荷予定個所に、Ｓｎ層とＩｎ層とから成
る積層体もしくはＳｎ−Ｉｎ合金層、または、Ｓｉ層と
Ｉｎ層とから成る積層体もしくはＳｉ−Ｉｎ合金層を成
膜する工程；前記層の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群
から選ばれる少なくとも１種を含む薄膜体を成膜する工
程；および、全体を加熱して前記層の構成材料を前記ｎ
型ＧａＮ系半導体層に熱拡散させる工程；を備えている
ことを特徴とするＧａＮ系半導体装置の製造方法（以
下、ｎ型装置の第１製造方法という）と、ｎ型ＧａＮ系
半導体をエピタキシャル成長させてｎ型ＧａＮ系半導体
層を成膜する際に、少なくとも表面層における電極装荷
予定個所を形成するときには、ＳｎとＩｎ、またはＳｉ
とＩｎをドーピングしてＳｎとＩｎとの共存領域または
ＳｉとＩｎとの共存領域を形成する工程；および、前記
共存領域の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれ
る少なくとも１種を含むｎ型電極を形成する工程；を備
えていることを特徴とするＧａＮ系半導体装置の製造方
法（以下、ｎ型装置の第２製造方法という）が提供され
る。

【００１４】更に、本発明においては、Ｗ，Ｔｉの群か
ら選ばれる少なくとも１種を含むｐ型電極が、ｐ型Ｇａ
Ｎ系半導体層の表層部に形成されたＺｎとＩｎとの共存
領域またはＭｇとＩｎとの共存領域を介して前記ｐ型Ｇ
ａＮ系半導体層に装荷されていることを特徴とするＧａ
Ｎ系半導体装置（以下、ｐ型装置という）、とくに、前
記ＺｎとＩｎとの共存領域におけるＺｎ濃度とＩｎ濃度
が、それぞれ、１×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以
上であり、また、前記ＭｇとＩｎとの共存領域における
Ｍｇ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以
上、１×１０¹⁸cm ^-3以上であるＧａＮ系半導体装置が提
供される。

【００１５】また、本発明においては、ｐ型ＧａＮ系半
導体層の電極装荷予定個所に、Ｚｎ層とＩｎ層とから成
る積層体もしくはＺｎ−Ｉｎ合金層、または、Ｍｇ層と
Ｉｎ層とから成る積層体もしくはＭｇ−Ｉｎ合金層を成
膜する工程；前記層の上に、Ｗ，Ｔｉの群から選ばれ
る少なくとも１種を含むｐ型電極を形成する工程；およ
び、全体を加熱して前記層の構成材料を前記ｐ型ＧａＮ
系半導体層に熱拡散させる工程；を備えていることを特
徴とするＧａＮ系半導体装置の製造方法（以下、ｐ型装
置の第１製造方法という）と、ｐ型ＧａＮ系半導体をエ
ピタキシャル成長させてｐ型ＧａＮ系半導体層を成膜す
る際に、少なくとも表面層における電極装荷予定個所を
形成するときには、ＺｎとＩｎ、またはＭｇとＩｎをド
ーピングしてＺｎとＩｎとの共存領域またはＭｇとＩｎ
との共存領域を形成する工程；および、前記共存領域の
上に、Ｗ，Ｔｉの群から選ばれる少なくとも１種を含む
ｐ型電極を形成する工程；を備えていることを特徴とす
るＧａＮ系半導体層装置の製造方法（以下、ｐ型装置の
第２製造方法という）が提供される。

【００１６】

【発明の実施の形態】まず、本発明のｎ型装置につき、
その１例を示す図１に基づいて説明する。図１におい
て、ｎ型電極１は、エピタキシャル成長法で成膜された
ｎ型ＧａＮ系半導体層２の所定個所に装荷されている。
ｎ型電極１は、それを構成する材料が、Ｗ（融点：３３
８２℃），Ｃｒ（融点：１９０５℃），Ｔｉ（融点：１
８００℃），Ｍｏ（融点：２６２２℃）の１種または２
種以上を含んでおり、通常、厚みが２００〜３００nm程
度の薄膜体の形状をしている。

【００１７】具体的には、Ｗ，Ｃｒ，Ｔｉ，Ｍｏのいず
れか１種から成る単独層であってもよく、また、これら
金属の２種以上から成る合金の単独層であってもよく、
更には、図２で示したように、例えばＷとＣｒのように
異なる材料の薄層１ａ，１ｂを交互に積層して成る積層
構造であってもよい。一般にＧａＮ系半導体デバイスを
高温作動させる場合であっても、その作動温度は１００
０℃以下に制御される。それより高い温度で作動させる
と、ＧａＮ系半導体それ自体の熱分解が始まりデバイス
機能を喪失するからである。したがって、このｎ型電極
１の場合、その融点はデバイスの作動限界温度より超か
に高く、高温下でのデバイスの作動時に溶融したり拡散
したりする挙動を示さないので電極としての機能を喪失
することはない。

【００１８】このｎ型電極１は、ｎ型ＧａＮ系半導体層
２の表層部２Ａに後述するような方法で形成されたＳｎ
とＩｎとの共存領域またはＳｉとＩｎとの共存領域（こ
れらを共存領域Ｂ１として図１に示す）を介して装荷さ
れている。この共存領域Ｂ１が介在することにより、ｎ
型電極１とｎ型ＧａＮ系半導体層２の間では両者の密着
性は良好であり、かつ、良好なオーミック接触状態が実
現されている。

【００１９】この共存領域Ｂ１は、図１と図２で示した
ように、ｎ型ＧａＮ系半導体層２の表層部２Ａにおい
て、ｎ型電極１の直下にある厚み（ｔ）で部分的に形成
されていてもよく、また図３で示したように、ある厚み
（ｔ）をもって表層部２Ａの全体に形成されていてもよ
い。更には、ｎ型ＧａＮ系半導体層２の全体が共存領域
Ｂ１になっていてもよい。

【００２０】この共存領域Ｂ１は、組成的には、Ｓｎと
Ｉｎとが共存する領域（以下、第１の共存領域という）
であるか、またはＳｉとＩｎとが共存する領域（以下、
第２の共存領域という）であるかの２種類をもって構成
されている。そして、第１の共存領域の場合、Ｓｎ濃度
は平均して１×１０¹⁹cm^-3以上で、かつＩｎ濃度は平均
して１×１０¹⁸cm^-3以上になっており、また、第２の共
存領域の場合には、Ｓｉ濃度が平均して１×１０¹⁹cm^-3
以上で、かつＩｎ濃度は平均して１×１０¹⁸cm^-3以上に
なっている。

【００２１】この条件を満足していない場合には、第１
の共存領域および第２の共存領域に前記したｎ型電極１
を装荷しても両者の間では良好なオーミック接触状態が
得られない。しかしながら、ＳｎとＩｎまたはＳｉとＩ
ｎの濃度が過度に高くなると、その状態は、ＧａＮ系半
導体層２にとっては不純物の混在という事態と等値にな
るので第１の共存領域におけるＳｎとＩｎの濃度の上限
はそれぞれ５×１０²⁰cm^-3、１×１０²⁰cm^-3に、また第
２の共存領域におけるＳｉとＩｎの濃度の上限はそれぞ
れ５×１０²⁰cm^-3、１×１０²⁰cm^-3に制御することが好
ましい。

【００２２】このｎ型電極は次のようにして形成するこ
とができる。それを、共存領域Ｂ１が第１の共存領域で
ある場合を例にして説明する。最初にｎ型電極の第１形
成方法について説明する。この方法の場合は、まず、Ｍ
ＯＣＶＤ法やＭＢＥ法などの公知の成膜法で必要とする
他のエピタキシャル成長層を形成したのち、その最上層
にｎ型ＧａＮ系半導体をエピタキシャル成長させること
により電極を装荷すべきｎ型ＧａＮ系半導体層を成膜す
る。

【００２３】ついで、図５で示したように、ｎ型半導体
ＧａＮ系半導体層２における電極装荷予定個所に、例え
ば真空蒸着法を適用してＳｎ層３ａとＩｎ層３ｂを積層
して積層体３を形成する。また、積層体３を形成するか
わりに、所定組成のＳｎ−Ｉｎ合金層を形成してもよ
い。なお、この工程では、上記した電極装荷個所以外の
ｎ型ＧａＮ系半導体層の表面をマスキングすることはい
うまでもない。

【００２４】ついで、形成された積層体３の上に、例え
ば真空蒸着法を適用することにより、Ｗ，Ｃｒ，Ｔｉ，
Ｍｏの１種または２種以上を含む電極１を成膜してデバ
イス前駆体にする（図５参照）。その後、得られたデバ
イス前駆体に対し加熱処理を施す。具体的には、５００
〜６００℃の温度域で２０〜６０分の加熱処理を行う。

【００２５】この加熱処理によって、積層体３を構成し
ているＳｎとＩｎは、その融点がそれぞれ２３1.９℃，
１５6.４℃と低い温度であるため、ｎ型ＧａＮ系半導体
層２の表面から内部に向かって２００〜３００Å程度の
深さまで熱拡散し、その結果、図１と図２で示したよう
に、ｎ型ＧａＮ系半導体層２の表層部２Ａは２００〜３
００Å程度の厚み（ｔ）を有する前記した第１の共存領
域Ｂ１に転化する。

【００２６】なお、積層体３を形成するときに、Ｓｎ層
３ａの厚みとＩｎ層３ｂの厚みをそれぞれ変化させるこ
とにより、上記した加熱処理後に形成される第１の共存
領域Ｂ１におけるＳｎ濃度とＩｎ濃度を変えることがで
きる。また、Ｓｎ−Ｉｎ合金を用いる場合には、組成が
異なる合金を用いることによっても、第１の共存領域Ｂ
１におけるＳｎ濃度とＩｎ濃度を変化させることができ
る。

【００２７】例えば、第１の共存領域Ｂ１におけるＳｎ
濃度とＩｎ濃度を、それぞれ、１×１０¹⁹cm^-3以上、１
×１０¹⁸cm^-3以上にする場合には、Ｓｎ層３ａの厚みを
９０〜１１０Å、Ｉｎ層３ｂの厚みを１５〜３０Åに
し、全体として１００〜１４０Åの厚みにすることが好
ましい。なお、加熱処理時における加熱温度と加熱時間
との組み合わせによっても変化するが、前記した積層体
３の各成分の全てが加熱処理の過程でｎ型ＧａＮ系半導
体層２に熱拡散するわけではなく、一般に、ｎ型ＧａＮ
系半導体層２と隣接する位置の成分から選好的に熱拡散
していき、ｎ型電極１に隣接する成分は金属または合金
の状態で残置することもあるが、そのような場合であっ
ても、本発明では第１の共存領域が形成されたものとす
る。そして、その状態にある第１の共存領域であって
も、そこにおけるＳｎ濃度とＩｎ濃度の平均値をもって
本発明ではＳｎ濃度、Ｉｎ濃度という。

【００２８】次に、ｎ型装置の第２製造方法について説
明する。この方法の場合は、まず、ｎ型電極を装荷すべ
きｎ型ＧａＮ系半導体層をエピタキシャル成長法で形成
するときに、少なくとも電極装荷予定個所にＳｎとＩｎ
をドーピングする。そのとき、最初はｎ型ＧａＮ系半導
体のみをエピタキシャル成長させ、ついで図１〜図３で
示したような厚みｔの表層部２Ａを形成する時点からＳ
ｎとＩｎをドーピングして第１の共存領域にしてもよ
く、また、ＳｎとＩｎがドーピングされたｎ型ＧａＮ系
半導体層２がデバイス機能を阻害しないならば、ｎ型Ｇ
ａＮ系半導体のエピタキシャル成長時に最初からＳｎと
Ｉｎをドーピングして、図４で示したように、ｎ型Ｇａ
Ｎ系半導体層２の全体を第１の共存領域にしてもよい。

【００２９】このようにして形成された第１の共存領域
に、例えば真空蒸着法を適用することにより、前記した
電極材料を成膜してデバイスにする。この場合には、ｎ
型装置の第１製造方法の場合とは異なり、加熱処理は必
ずしも必要ではないが、４００〜７００℃の温度域で５
〜３０分程度の加熱処理を行うと、ｎ型電極とｎ型Ｇａ
Ｎ系半導体層の表層部とのなじみがよくなって好適であ
る。

【００３０】なお、ＳｉとＩｎとが共存する第２の共存
領域の場合についても、上記したと同様の方法でｎ型電
極をｎ型ＧａＮ系半導体層の電極装荷予定個所に形成す
ることができる。次にｐ型装置について説明する。本発
明のｐ型装置は、そのｐ型電極の材料がＷまたは／およ
びＣｒから成り、エピタキシャル成長法で形成されたｐ
型ＧａＮ系半導体層の表層部に装荷されているというこ
とを除いては、ｎ型装置の場合と同じである。

【００３１】しかしながら、ｐ型電極が装荷されるｐ型
ＧａＮ系半導体層の表層部が、前記したｎ型ＧａＮ系半
導体層の場合と異なる。すなわち、ｐ型電極が装荷され
るべき表層部は、ＺｎとＩｎとが共存する領域（以下、
第３の共存領域という）、または、ＭｇとＩｎとが共存
する領域（以下、第４の共存領域という）のいずれかに
なっていることである。このような共存領域が介在して
ることにより、ｐ型電極とｐ型ＧａＮ系半導体層の間で
はオーミック接触状態が実現する。

【００３２】このとき、第３の共存領域においては、Ｚ
ｎ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１０
¹⁸cm^-3以上になっていること、また第４の共存領域にお
いては、Ｍｇ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度
が１×１０¹⁸cm^-3以上になっていることが重要である。
そして、ｎ型装置の場合で説明したと同じ理由で、第３
の共存領域では、Ｚｎ濃度の上限が５×１０²⁰cm^-3、Ｉ
ｎ濃度の上限が１×１０²⁰cm^-3、また第４の共存領域で
は、Ｍｇ濃度の上限が５×１０²⁰cm^-3、Ｉｎ濃度の上限
が１×１０²⁰cm^-3に制限されることが好ましい。

【００３３】このｐ型装置は、ｎ型装置の場合について
説明したｎ型装置の第１製造方法および第２製造方法を
適用して形成することができる。すなわち、ｐ型装置の
第１製造方法においては、共存領域の形成材料として、
ＺｎとＩｎ、またはＭｇとＩｎを用いてデバイス前駆体
を製造したのち加熱処理を行えばよい。第３の共存領域
を形成する場合、Ｚｎの融点は４１９℃であるので、加
熱処理は、４５０〜７５０℃の温度域で５〜３０分行う
ことが好ましい。また第４の共存領域を形成する場合、
Ｍｇの融点は６５０℃であるので、加熱処理は、６５０
〜７５０℃の温度域で５〜３０分行うことが好適であ
る。

【００３４】ｐ型装置の第２製造方法においては、エピ
タキシャル成長法でｐ型ＧａＮ系半導体層を形成する際
に、共存領域の形成時点でＺｎとＩｎ（第３の共存領域
の場合）またはＭｇとＩｎ（第４の共存領域の場合）を
ドーピングすればよい。そして、共存領域の形成後、そ
の上にｐ型電極を例えば真空蒸着して装荷すればよい。

【００３５】

【実施例】

実施例１，２、比較例１〜３ＭＯＭＢＥ法でエピタキシャル成長させたｎ型ＧａＮ層
（ｎ型ドーパントはＳｉ）の表面に、真空蒸着法でＳｎ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表１で示すように変化させた。

【００３６】ついで、積層体の上に、真空蒸着法で、Ｔ
ｉの薄層とＭｏの薄層を交互に積層して２個のｎ型電極
を装荷した。Ｔｉ薄層の全体の厚みは１５０nm、Ｍｏ薄
層の全体の厚みは５０nmとした。その後、得られたデバ
イス前駆体に、温度６００℃で１０分間の加熱処理を行
った。

【００３７】得られた各デバイスにつき、下記の仕様で
２個の電極間のオーミック特性を測定した。オーミック特性の測定：Van der Pauw法により両極間の
電流−電圧特性を調べた。定電圧源を用い、電圧は０〜
１００Vの範囲内において試験中に流れる電流値を調べ
た。

【００３８】オーミック特性の測定後、下記の仕様で電
極とｎ型ＧａＮ層との界面に形成された拡散層における
Ｓｎ濃度とＩｎ濃度を測定した。拡散層の厚みの測定：２次イオン質量分析装置（ＳＩＭ
Ｓ）を用い、試料表面にＡｒをスパッタリングしなが
ら、試料表面から内部方向へのＳｎ，Ｉｎの濃度分布、
すなわち深さ方向のＳｎ，Ｉｎの濃度分布を調べ、Ｓ
ｎ，Ｉｎの拡散層の厚みを測定した。

【００３９】以上の結果を一括して表１に示した。

【００４０】

【表１】

【００４１】表１から明らかなように、ｎ型電極とｎ型
ＧａＮ層との界面において、Ｓｎ濃度が１×１０¹⁹cm^-3
以上、Ｉｎ濃度が１×１０¹⁸cm^-3以上の条件を同時に満
足するときにのみ、オーミック接触状態が実現してい
る。実施例３〜５、比較例５〜８ＭＯＭＢＥ法でエピタキシャル成長させたｎ型ＧａＮ層
（ｎ型ドーパントはＳｉ）の表面に、真空蒸着法でＳｉ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表２で示すように変化させた。

【００４２】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＣｒの薄層を交互に積層して２個のｎ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｃｒ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度６００℃で２０分間の加熱処理を行っ
た。

【００４３】得られたデバイスにつき、実施例１と同様
にして、諸特性を測定した。その結果を表２に示した。

【００４４】

【表２】

【００４５】表２からも明らかなように、Ｓｉ濃度が１
×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１０¹⁸cm^-3以上
である場合に、ｎ型ＧａＮ層との間でオーミック接触状
態が実現している。実施例６〜８、比較例８〜１０ＭＯＭＢＥ法でエピタキシャル成長させたｐ型ＧａＮ層
（ｐ型ドーパントはＭｇ）の表面に、真空蒸着法でＺｎ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表３で示すように変化させた。

【００４６】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＴｉの薄層を交互に積層して２個のｐ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｔｉ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度７００℃で１０分間の加熱処理を行っ
た。

【００４７】得られたデバイスにつき、実施例１と同様
にして諸特性を測定した。その結果を表３に示した。

【００４８】

【表３】

【００４９】表３から明らかなように、装荷したｐ型電
極の下に位置するｐ型ＧａＮ層に、Ｚｎ濃度１×１０¹⁹
cm^-3以上でかつＩｎ濃度が１×１０¹⁸cm^-3以上の領域を
形成すると、オーミック接触状態が実現する。実施例９〜１１、比較例１１〜１５ＭＯＭＢＥ法でエピタキシャル成長させたｐ型ＧａＮ層
（ｐ型ドーパントはＭｇ）の表面に、真空蒸着法でＭｇ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表４で示すように変化させた。

【００５０】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＴｉの薄層を交互に積層して２個のｐ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｔｉ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度７００℃で１０分間の加熱処理を行っ
た。

【００５１】得られたデバイスにつき、実施例１と同様
にして諸特性を測定した。その結果を表４に示した。

【００５２】

【表４】

【００５３】表４から明らかなように、ｐ型ＧａＮ層に
Ｍｇ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１
０¹⁸cm^-3以上の領域を形成しそこにｐ型電極を装荷して
はじめて、両者の間でオーミック接触状態を実現するこ
とができる。実施例１２常用の結晶成長室とパターニング室を有する超高真空装
置を用い、前記した本発明方法を適用することにより、
以下の手順でＨＢＴを製造した。それを図面を参照して
説明する。

【００５４】(1)まず、結晶成長室内にサファイヤ基板
４をセットし、ジメチルヒドラジン（３×１０^-6Torr）
と金属Ｇａ（５×１０^-7Torr）を用いるＭＢＥ法で前記
サファイヤ基板４の表面にＧａＮをエピタキシャル成長
させてＧａＮバッファ層５を形成した。成長温度は６５
０℃である。ついで、金属Ｇａ（１×１０^-6torr）と金
属Ａｌ（５×１０^-7Torr）とＮＨ₃（５×１０^-5Torr）
を用い、かつ、ｎ型ドーパントとしてＳｉ（５×１０^-8
Torr）を用いることにより、前記ＧａＮバッファ層５の
上に、低濃度ｎ型ＡｌＧａＮ層６と高濃度ｎ型ＡｌＧａ
Ｎ層７を順次形成して、図６で示した積層構造にした。
ここで、高濃度ＡｌＧａＮ層７は、後ほど、コレクタ層
として機能する。

【００５５】(2)ついで、高濃度ｎ型ＡｌＧａＮ層７の
全面に金属Ｇａのモノレーヤーを１５層形成したのち、
そこに１０torrの酸素を導入し、光照射下においてＧａ
酸化膜８を形成した（図７参照）。ついで、Ｇａ酸化膜
８に、ベース電極のパターンに相当するパターン開口を
有するメタルマスクを配置し、そのパターン開口から露
出している前記Ｇａ酸化膜８の表面に金属Ｇａを照射し
た。

【００５６】そして、メタルマスクを取り外し、全体を
温度５５０℃に加熱することにより、金属Ｇａが付着し
ているＧａ酸化膜８のみを熱的に除去し、図８で示した
ように、Ｇａ酸化膜８にベース層形成用の開口部８ａを
形成した。 (3)ついで、トリメチルガリウム（３×１０^-7Torr）と
ジメチルアルミニウムハイドライド（１×１０^-7Torr）
とジメチルヒドラジン（５×１０^-5Torr）とジシラン
（ｎ型ドーパント，１×１０^-9Torr）とを用い、成長温
度６１０℃で、前記した開口部８ａから露出する高濃度
ｎ型ＡｌＧａＮ層８の表面に低濃度ｎ型ＡｌＧａＮを選
択成長させて低濃度ｎ型ＡｌＧａＮ層９を形成したの
ち、更にその上に、トリメチルガリウム（３×１０^-7To
rr）とジメチルアルミニウムハイドライド（１×１０^-7
Torr）と金属Ｍｇ（ｐ型ドーパント；３×１０^-9Torr）
およびジメチルヒドラジン（５×１０^-5Torr）を用い、
温度６１０℃で高濃度ｐ型ＡｌＧａＮを選択成長させて
高濃度ｐ型ＡｌＧａＮ層１０を形成した（図９参照）。

【００５７】ここで、高濃度ｐ型ＡｌＧａＮ層１０はベ
ース層として機能する。 (4)ついで、表面全体に金属Ｇａのモノレーヤーを１５
層形成したのち、そこに１０Torrの酸素を導入し、光照
射下においてＧａ酸化膜１１を形成した。ついで、Ｇａ
酸化膜１１にエミッタ電極のパターンに相当するパター
ン開口を有するメタルマスクを配置し、そのパターン開
口から露出しているＧａ酸化膜１１の表面に金属Ｇａを
照射したのちメタルマスクを取り外し、全体を再び温度
５５０℃に加熱することにより、金属Ｇａが付着してい
るＧａ酸化膜１１およびその直下に位置するＧａ酸化膜
８のみを熱的に除去し、Ｇａ酸化膜１１とＧａ酸化膜８
にエミッタ層用の開口部１１ａを形成した（図１０を参
照）。

【００５８】(5)ついで、トリメチルガリウム（３×１
０^-7Torr）とジメチルヒドラジン（５×１０^-5Torr）と
ジシラン（ｎ型ドーパント：１×１０^-9Torr）とを用
い、成長温度６１０℃で、前記した開口部１１ａから露
出する高濃度ｎ型ＡｌＧａＮ層７の表面にｎ型ＧａＮを
選択成長させてｎ型ＧａＮ層１２を形成したのち、更に
その上に、トリメチルガリウム（３×１０^-7Torr）とジ
メチルヒドラジン（５×１０^-5Torr）とジメチルアルミ
ニウムハイドライド（１×１０^-7Torr）とジシラン（ｎ
型ドーパント：１×１０^-9Torr）とを用い、成長温度６
１０℃で高濃度ｎ型ＡｌＧａＮを選択成長させて高濃度
ｎ型ＡｌＧａＮ層１３を形成した（図１１を参照）。

【００５９】この高濃度ｎ型ＡｌＧａＮ層１３は、その
後、エミッタ層として機能する。そしてその後、全体を
真空雰囲気下で６３０℃の温度で加熱し、Ｇａ酸化膜１
１およびＧａ酸化膜８を全て熱的に除去した（図１２参
照）。 (6)ついで、全体の表面にエミッタ電極のパターンとコ
レクタ電極のパターンに相当するパターン開口を有する
メタルマスクを配置した。そして、それらのパターン開
口から露出している高濃度ｎ型ＡｌＧａＮ層１３と高濃
度ｎ型ＡｌＧａＮ層７の表面に、真空蒸着法により、Ｓ
ｎ：９５重量％、Ｉｎ：５重量％から成るＳｎ−Ｉｎ合
金の層３を厚み１３nm形成し、更にその上に、Ｔｉ薄層
とＭｏ薄層の全体の厚みが５０nmである薄膜体（ｎ型電
極）１４を形成した（図１３を参照）。

【００６０】(7)ついで、全体の表面にベース電極のパ
ターンに相当するパターン開口を有するメタルマスクを
配置した。そして、そのパターン開口から露出している
高濃度ｐ型ＡｌＧａＮ層１０の表面に、Ｚｎ：９５重量
％、Ｉｎ：５重量％から成るＺｎ−Ｉｎ合金の層３'を
厚み１５nm形成し、更にその上に、Ｗ薄層とＴｉ薄層を
交互に積層してＷ薄層の全体の厚みが１５０nm、Ｔｉ薄
層の全体の厚みが５０nmである薄膜体（ｐ型電極）１５
を形成した（図１４を参照）。

【００６１】(8)そして、最後に、全体を温度６５０℃
で２０分間加熱した。その結果、図１５で示したよう
に、ｎ型電極（エミッタ電極）１４の下に位置する高濃
度ｎ型ＡｌＧａＮ層１３、別のｎ型電極（コレクタ電
極）１５の下に位置する高濃度ｎ型ＡｌＧａＮ層７に
は、それぞれ、厚みが３０Å程度の拡散層Ｂ１が認めら
れ、またｐ型電極（ベース電極）１５の下に位置する高
濃度ｐ型ＡｌＧａＮ層１０には厚みが５０Å程度の拡散
層Ｂ１'が認められた。

【００６２】

【発明の効果】以上の説明で明らかなように、本発明方
法で製造した装置は、装荷されているｎ型（またはｐ
型）電極とｎ型（またはｐ型）のＧａＮ系半導体層との
間でオーミック接触状態を実現するので、本発明方法に
よれば、ＧａＮ系半導体を用いた各種デバイスを確実に
製造することができるようになる。そして、これら電極
はＷ，Ｃｒ，Ｔｉ，Ｍｏなどの高融点金属から成るの
で、デバイスの高温作動下においても溶融することな
く、電極としての機能を喪失することはない。

【図面の簡単な説明】

【図１】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した状態を示す断面図である。

【図２】ｎ型電極の別の例を示す断面図である。

【図３】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した別の状態を示す断面図である。

【図４】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した更に別の状態を示す断面図である。

【図５】ｎ型ＧａＮ系半導体層の電極装荷予定位置にＳ
ｎ単層とＩｎ単層の積層体を介してｎ型電極を装荷した
状態を示す断面図である。

【図６】サファイヤ基板の上に、ＧａＮ系バッファ層、
低濃度ｎ型ＡｌＧａＮ層、高濃度ＡｌＧａＮ層を積層し
た状態を示す断面図である。

【図７】高濃度ＡｌＧａＮ層にＧａ酸化膜を形成した状
態を示す断面図である。

【図８】Ｇａ酸化膜に開口部を形成した状態を示す断面
図である。

【図９】ベース層を形成した状態を示す断面図である。

【図１０】更に形成したＧａ酸化膜にエミッタ層形成用
の開口部を形成した状態を示す断面図である。

【図１１】エミッタ層を形成した状態を示す断面図であ
る

【図１２】Ｇａ酸化膜を除去した状態を示す断面図であ
る。

【図１３】エミッタ電極とコレクタ電極を装荷した状態
を示す断面図である。

【図１４】ベース電極を装荷した状態を示す断面図であ
る。

【図１５】本発明方法を適用して製造されたＨＢＴを示
す断面図である。

【符号の説明】

１ｎ型電極１ａ，１ｂ電極材料の薄層２ｎ型ＧａＮ系半導体層２Ａｎ型ＧａＮ系半導体層２の表層部３，３' 積層体３ａ，３ｂ積層体材料の層Ｂ１共存領域（拡散層）４サファイヤ基板５ＧａＮバッファ層６低濃度ｎ型ＡｌＧａＮ層７高濃度ｎ型ＡｌＧａＮ層８Ｇａ酸化膜８ａＧａ酸化膜８の開口部９低濃度ｎ型ＡｌＧａＮ層１０高濃度ｐ型ＡｌＧａＮ層１１Ｇａ酸化膜１１ａＧａ酸化膜１１の開口部１２ｎ型ＡｌＧａＮ層１３高濃度ｎ型ＡｌＧａＮ層１４ｎ型電極１５ｐ型電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平８−31767（ＪＰ，Ａ) 特開平５−315647（ＪＰ，Ａ) 特開平７−302770（ＪＰ，Ａ) 特開平７−288321（ＪＰ，Ａ) 特開平４−29377（ＪＰ，Ａ) 特開昭56−152264（ＪＰ，Ａ) 特開昭55−113369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 301 H01L 33/00

Claims

(57)【特許請求の範囲】

【請求項１】Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれる
少なくとも１種を含むｎ型電極が、Ｉｎ _x Ａｌ _y Ｇａ
_1-x-y Ｎ（０≦ｘ＜１，０≦ｙ＜１）で示されるｎ型Ｇ
ａＮ系半導体層の表層部に形成されたＳｎとＩｎとの共
存領域またはＳｉとＩｎとの共存領域を介して前記ｎ型
ＧａＮ系半導体層に装荷されていることを特徴とするＧ
ａＮ系半導体装置。
【請求項２】前記ＳｎとＩｎとの共存領域におけるＳ
ｎ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以上、
１×１０¹⁸cm^-3以上であり、また、前記ＳｉとＩｎとの
共存領域におけるＳｉ濃度とＩｎ濃度が、それぞれ、１
×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以上である請求項１
のＧａＮ系半導体装置。
【請求項３】Ｉｎ _x Ａｌ _y Ｇａ _1-x-y Ｎ（０≦ｘ＜１，
０≦ｙ＜１）で示されるｎ型ＧａＮ系半導体層の電極装
荷予定個所に、Ｓｎ層とＩｎ層とから成る積層体もしく
はＳｎ−Ｉｎ合金層、または、Ｓｉ層とＩｎ層とから成
る積層体もしくはＳｉ−Ｉｎ合金層を成膜する工程；前記層の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれる
少なくとも１種を含む薄膜体を成膜する工程；および、全体を加熱して前記層の構成材料を前記ｎ型ＧａＮ系半
導体層に熱拡散させる工程；を備えていることを特徴と
するＧａＮ系半導体装置の製造方法。
【請求項４】Ｉｎ _x Ａｌ _y Ｇａ _1-x-y Ｎ（０≦ｘ＜１，
０≦ｙ＜１）で示されるｎ型ＧａＮ系半導体をエピタキ
シャル成長させてｎ型ＧａＮ系半導体層を成膜する際
に、少なくとも表面層における電極装荷予定個所を形成
するときには、ＳｎとＩｎ、またはＳｉとＩｎをドーピ
ングしてＳｎとＩｎとの共存領域またはＳｉとＩｎとの
共存領域を形成する工程；および、前記共存領域の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選
ばれる少なくとも１種を含むｎ型電極を形成する工程；
を備えていることを特徴とするＧａＮ系半導体装置の製
造方法。
【請求項５】Ｗ，Ｔｉの群から選ばれる少なくとも１
種を含むｐ型電極が、Ｉｎ _x Ａｌ _y Ｇａ _1-x-y Ｎ（０≦ｘ
＜１，０≦ｙ＜１）で示されるｐ型ＧａＮ系半導体層の
表層部に形成されたＺｎとＩｎとの共存領域またはＭｇ
とＩｎとの共存領域を介して前記ｐ型ＧａＮ系半導体層
に装荷されていることを特徴とするＧａＮ系半導体装
置。
【請求項６】前記ＺｎとＩｎとの共存領域におけるＺ
ｎ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以上、
１×１０¹⁸cm^-3以上であり、また、前記ＭｇとＩｎとの
共存領域におけるＭｇ濃度とＩｎ濃度が、それぞれ、１
×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以上である請求項５
のＧａＮ系半導体装置。
【請求項７】Ｉｎ _x Ａｌ _y Ｇａ _1-x-y Ｎ（０≦ｘ＜１，
０≦ｙ＜１）で示されるｐ型ＧａＮ系半導体層の電極装
荷予定個所に、Ｚｎ層とＩｎ層とから成る積層体もしく
はＺｎ−Ｉｎ合金層、または、Ｍｇ層とＩｎ層とから成
る積層体もしくはＭｇ−Ｉｎ合金層を成膜する工程；前記層の上に、Ｗ，Ｔｉの群から選ばれる少なくとも１
種を含むｐ型電極を形成する工程；および、全体を加熱して前記層の構成材料を前記ｐ型ＧａＮ系半
導体層に熱拡散させる工程；を備えていることを特徴と
するＧａＮ系半導体装置の製造方法。
【請求項８】Ｉｎ _x Ａｌ _y Ｇａ _1-x-y Ｎ（０≦ｘ＜１，
０≦ｙ＜１）で示されるｐ型ＧａＮ系半導体をエピタキ
シャル成長させてｐ型ＧａＮ系半導体層を成膜する際
に、少なくとも表面層における電極装荷予定個所を形成
するときには、ＺｎとＩｎ、またはＭｇとＩｎをドーピ
ングしてＺｎとＩｎとの共存領域またはＭｇとＩｎとの
共存領域を形成する工程；および、前記共存領域の上に、Ｗ，Ｔｉの群から選ばれる少なく
とも１種を含むｐ型電極を形成する工程；を備えていることを特徴とするＧａＮ系半導体装置の製
造方法。