JP3493273B2 - 三相整流器の力率改善回路 - Google Patents
三相整流器の力率改善回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、三相整流器の力率
改善回路に於けるスイッチング損失やサージ電圧及びノ
イズ低減に関するものである。
改善回路に於けるスイッチング損失やサージ電圧及びノ
イズ低減に関するものである。
【０００２】
【従来の技術】図１は従来の三相整流器の力率改善回
路、図２はこの回路の各部動作波形示す。 図１に於い
て、Ｑ1〜Ｑ6は主スイッチ素子、例えばＦＥＴ、Ｄ1〜
Ｄ6は主スイッチ素子Ｑ1〜Ｑ6の寄生ダイオード、Ｃ1〜
Ｃ6は主スイッチ素子Ｑ1〜Ｑ6の寄生容量又は外付け容
量、Ｌ1〜Ｌ3は昇圧及び力率改善用のインダクタンス、
Ｃ0は 出力平滑用のコンデンサ及びＲ0は負荷である。
又、ＶU，ＶV，ＶWは三相交流電源の各相電圧、Ｖ0は出
力電圧を示す。
路、図２はこの回路の各部動作波形示す。 図１に於い
て、Ｑ1〜Ｑ6は主スイッチ素子、例えばＦＥＴ、Ｄ1〜
Ｄ6は主スイッチ素子Ｑ1〜Ｑ6の寄生ダイオード、Ｃ1〜
Ｃ6は主スイッチ素子Ｑ1〜Ｑ6の寄生容量又は外付け容
量、Ｌ1〜Ｌ3は昇圧及び力率改善用のインダクタンス、
Ｃ0は 出力平滑用のコンデンサ及びＲ0は負荷である。
又、ＶU，ＶV，ＶWは三相交流電源の各相電圧、Ｖ0は出
力電圧を示す。
【０００３】図２の各部動作波形において、(1)は主ス
イッチ素子Ｑ1〜Ｑ6の駆動信号ＶGS、（２）、（３）
は、それぞれ主スイッチ素子Ｑ1〜Ｑ6のドレイン電流Ｉ
DSとドレイン・ソース間電圧ＶDS、（４）は主スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の損失電力ＰLである。
又、ＴON，ＴOFFは主スイッチ素子Ｑ1〜Ｑ6のオン時間
及びオフ時間、Ｔは一周期を示す。 （３）
イッチ素子Ｑ1〜Ｑ6の駆動信号ＶGS、（２）、（３）
は、それぞれ主スイッチ素子Ｑ1〜Ｑ6のドレイン電流Ｉ
DSとドレイン・ソース間電圧ＶDS、（４）は主スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の損失電力ＰLである。
又、ＴON，ＴOFFは主スイッチ素子Ｑ1〜Ｑ6のオン時間
及びオフ時間、Ｔは一周期を示す。 （３）
【０００４】ドレイン電流ＩDSとドレイン・ソース間電
圧ＶDSが重なる時間においては、（４）で示す様なスイ
ッチング時の損失電力ＰLが発生し、スイッチング動作
が高周波になる程、この損失電力は大きくなり効率が低
下する。
圧ＶDSが重なる時間においては、（４）で示す様なスイ
ッチング時の損失電力ＰLが発生し、スイッチング動作
が高周波になる程、この損失電力は大きくなり効率が低
下する。
【０００５】又、図２の（２）、（３）に示す主スイッ
チ素子Ｑ1〜Ｑ6の電流ＩDS、電圧ＶDSが、スイッチング
時に配線等の寄生インダクタンスにより、サージ電圧や
ノイズを発生させる等の問題を起こす。尚、各スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の動作波形は、いずれも
図２と同じである。
チ素子Ｑ1〜Ｑ6の電流ＩDS、電圧ＶDSが、スイッチング
時に配線等の寄生インダクタンスにより、サージ電圧や
ノイズを発生させる等の問題を起こす。尚、各スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の動作波形は、いずれも
図２と同じである。
【０００６】
【発明が解決しようとする課題】本発明は、この様な従
来技術の問題を解決し、三相整流器の力率改善回路を高
効率化、サージ電圧の低減及び低ノイズ化する事を目的
とするものである。又、従来の準共振型コンバータにみ
られる主スイッチ素子の電圧、電流ストレスを軽減出
来、更に制御上の難かしさも解決出来、コストアップ等
の要因も少なくなる。
来技術の問題を解決し、三相整流器の力率改善回路を高
効率化、サージ電圧の低減及び低ノイズ化する事を目的
とするものである。又、従来の準共振型コンバータにみ
られる主スイッチ素子の電圧、電流ストレスを軽減出
来、更に制御上の難かしさも解決出来、コストアップ等
の要因も少なくなる。
【０００７】本発明は、三相整流器の制御用スイッチ素
子（以下、主スイッチ素子と言う）がスイッチングする
時に、電圧と電流が重ならない様にして、スイッチング
ロスを低減する様に構成されている。更に、主スイッチ
素子の寄生容量を含む並列容量の電荷を負荷に帰還して
効率アップを図る様に構成されている。
子（以下、主スイッチ素子と言う）がスイッチングする
時に、電圧と電流が重ならない様にして、スイッチング
ロスを低減する様に構成されている。更に、主スイッチ
素子の寄生容量を含む並列容量の電荷を負荷に帰還して
効率アップを図る様に構成されている。
【０００８】本発明はこれを実現するために、三相交流
入力の各相に昇圧及び力率改善用のインダクタンスを接
続し、定電圧制御された整流電圧を出力する様に構成さ
れた三相整流器の力率改善回路に於いて、三相整流器の
出力端子間に、負荷側の電位 （４） の影響を受けない様にブロッキング素子を介在して、例
えば負荷に順方向のダイオードを介在して、共振チョー
ク、トランスの１次巻線及び補助スイッチ素子がオンし
た時のエネルギー及びトランスの励磁エネルギーを、負
荷に供給するように接続した事を特徴とする。又、共振
チョークはトランスのリーケージインダクタンスであっ
ても構わない。
入力の各相に昇圧及び力率改善用のインダクタンスを接
続し、定電圧制御された整流電圧を出力する様に構成さ
れた三相整流器の力率改善回路に於いて、三相整流器の
出力端子間に、負荷側の電位 （４） の影響を受けない様にブロッキング素子を介在して、例
えば負荷に順方向のダイオードを介在して、共振チョー
ク、トランスの１次巻線及び補助スイッチ素子がオンし
た時のエネルギー及びトランスの励磁エネルギーを、負
荷に供給するように接続した事を特徴とする。又、共振
チョークはトランスのリーケージインダクタンスであっ
ても構わない。
【０００９】そして、補助スイッチ素子がオンする時の
タイミングは、三相整流器の出力電圧制御用の主スイッ
チ素子がオンする前であり、かつ、主スイッチ素子のオ
フ時の並列容量の電荷が、主スイッチ素子がオンする時
にはゼロになるに充分な時間間隔がある必要がある。
又、補助スイッチ素子のオフ時のタイミングは、共振チ
ョークに蓄えられたエネルギーがゼロになった後である
必要がある。
タイミングは、三相整流器の出力電圧制御用の主スイッ
チ素子がオンする前であり、かつ、主スイッチ素子のオ
フ時の並列容量の電荷が、主スイッチ素子がオンする時
にはゼロになるに充分な時間間隔がある必要がある。
又、補助スイッチ素子のオフ時のタイミングは、共振チ
ョークに蓄えられたエネルギーがゼロになった後である
必要がある。
【００１０】尚、三相整流器の主スイッチ素子は、三相
全波電圧を制御する様に構成した６個の制御素子でもよ
いし、三相ワンサイドスイッチを制御する様に構成した
３個の制御素子でもよい。また、主スイッチ素子は、三
相整流器を無制御素子で構成し、出力電圧を制御する様
に構成した１個の制御素子でもよい。そして、これらの
制御素子はＦＥＴ、ＩＧＢＴ、サイリスタ、トランジス
タ等の制御機能を有する素子なら何でも構わない。又、
各主スイッチ素子には、並列にコンデンサ及び逆並列に
ダイオードが接続されており、これらの並列素子は主ス
イッチ素子の寄生容量や寄生ダイオードであっても構わ
ない。
全波電圧を制御する様に構成した６個の制御素子でもよ
いし、三相ワンサイドスイッチを制御する様に構成した
３個の制御素子でもよい。また、主スイッチ素子は、三
相整流器を無制御素子で構成し、出力電圧を制御する様
に構成した１個の制御素子でもよい。そして、これらの
制御素子はＦＥＴ、ＩＧＢＴ、サイリスタ、トランジス
タ等の制御機能を有する素子なら何でも構わない。又、
各主スイッチ素子には、並列にコンデンサ及び逆並列に
ダイオードが接続されており、これらの並列素子は主ス
イッチ素子の寄生容量や寄生ダイオードであっても構わ
ない。
【００１１】
【実施の形態】図３は、本発明の三相整流器の力率改善
回路に於ける第一の実施例である。又、図４は、図３の
回路各部動作波形を示す。本発明の回路に於いて、図１
の従来技術と同じ部分は同じ記号を付し、説明の （５） 重複はさける。
回路に於ける第一の実施例である。又、図４は、図３の
回路各部動作波形を示す。本発明の回路に於いて、図１
の従来技術と同じ部分は同じ記号を付し、説明の （５） 重複はさける。
【００１２】本発明は、三相整流器の出力端子間に、共
振チョークＬ4とトランスＴ1の１次巻線及び補助スイッ
チ素子Ｑ7の直列回路を接続する。そしてこの直列回路
は、負荷Ｒ0及び平滑用のコンデンサＣ0の電圧の影響を
受けない様に、負荷側に対してブロッキングする様に回
路を構成する。すなわち、整流器の正側出力端子より順
方向のダイオードＤ7を介して平滑コンデンサＣ0及び負
荷Ｒ0の正極に接続し、このダイオードＤ7のアノードに
共振チョークＬ4の一端を接続し、直列回路の補助スイ
ッチ素子Ｑ7の一端を負極に接続する。
振チョークＬ4とトランスＴ1の１次巻線及び補助スイッ
チ素子Ｑ7の直列回路を接続する。そしてこの直列回路
は、負荷Ｒ0及び平滑用のコンデンサＣ0の電圧の影響を
受けない様に、負荷側に対してブロッキングする様に回
路を構成する。すなわち、整流器の正側出力端子より順
方向のダイオードＤ7を介して平滑コンデンサＣ0及び負
荷Ｒ0の正極に接続し、このダイオードＤ7のアノードに
共振チョークＬ4の一端を接続し、直列回路の補助スイ
ッチ素子Ｑ7の一端を負極に接続する。
【００１３】又、トランスＴ1の２次巻線の両端は、補
助スイッチ素子Ｑ7がＯＮ時のトランスＴ1の電流及びト
ランスＴ1の励磁エネルギーを負荷に帰還する様に、ダ
イオードを介して負荷Ｒ0側の端子に接続する。図に示
すダイオードはＤ8の構成は、トランスＴ1の電流のみを
帰還する様になっているが、トランスＴ1の２次巻線を
センタータップにして、ダイオードを２ヶ用いて全波整
流構成にすれば、励磁エネルギーも負荷に帰還する事が
出来る。あるいはトランスＴ1の２次側をブリッジ構成
にして帰還してもよい。
助スイッチ素子Ｑ7がＯＮ時のトランスＴ1の電流及びト
ランスＴ1の励磁エネルギーを負荷に帰還する様に、ダ
イオードを介して負荷Ｒ0側の端子に接続する。図に示
すダイオードはＤ8の構成は、トランスＴ1の電流のみを
帰還する様になっているが、トランスＴ1の２次巻線を
センタータップにして、ダイオードを２ヶ用いて全波整
流構成にすれば、励磁エネルギーも負荷に帰還する事が
出来る。あるいはトランスＴ1の２次側をブリッジ構成
にして帰還してもよい。
【００１４】又、トランスＴ1の１次巻線ＮPと２次巻線
ＮSの巻数比ｎは、ＮS／ＮPとなる様に選ぶ。
ＮSの巻数比ｎは、ＮS／ＮPとなる様に選ぶ。
【００１５】図４は図３の回路の各部動作波形を示し
て、（１）は主スイッチ素子のゲート入力電圧ＶGS1、
（２）は補助スイッチ素子Ｑ7のゲート入力電圧ＶGS2、
（３）はダイオードＤ7のアノード側の電圧Ｖr、（４）
は補助スイッチ素子Ｑ7に流れるドレイン電流ＩＱ7、
（５）はダイオードＤ7に流れる電流ＩＤ7を表す。又、
Ｖ0は出力電圧、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5ド
レイン電流の和である。 （６）
て、（１）は主スイッチ素子のゲート入力電圧ＶGS1、
（２）は補助スイッチ素子Ｑ7のゲート入力電圧ＶGS2、
（３）はダイオードＤ7のアノード側の電圧Ｖr、（４）
は補助スイッチ素子Ｑ7に流れるドレイン電流ＩＱ7、
（５）はダイオードＤ7に流れる電流ＩＤ7を表す。又、
Ｖ0は出力電圧、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5ド
レイン電流の和である。 （６）
【００１６】以下、本発明の三相整流器の力率改善回路
について、詳細動作を図３、図４を用いて説明する。説
明を簡単にするため、交流入力のインダクタンスＬ1〜
Ｌ3に流れる電流は、スイッチングの一周期においては
定電流源として扱い、又、主スイッチ素子Ｑ1〜Ｑ6、補
助スイッチ素子Ｑ7、ダイオードＤ1〜Ｄ8、Ｄ11の電圧
降下及び配線による電圧降下は無いものとする。
について、詳細動作を図３、図４を用いて説明する。説
明を簡単にするため、交流入力のインダクタンスＬ1〜
Ｌ3に流れる電流は、スイッチングの一周期においては
定電流源として扱い、又、主スイッチ素子Ｑ1〜Ｑ6、補
助スイッチ素子Ｑ7、ダイオードＤ1〜Ｄ8、Ｄ11の電圧
降下及び配線による電圧降下は無いものとする。
【００１７】
【ｔ1〜ｔ2期間】時刻ｔ1で補助スイッチ素子Ｑ7がター
ンオンする。ダイオードのＤ7に流れていた電流ＩＤ7
は、補助スイッチ素子Ｑ7の方へ分流し、時刻ｔ2でゼロ
に達する。又、この時補助スイッチ素子Ｑ7に流れる電
流ＩＱ7の立上がり時間は、共振チョークＬ4とトランス
Ｔ1の１次巻線に発生する電圧、および出力電圧によっ
て決まる。
ンオンする。ダイオードのＤ7に流れていた電流ＩＤ7
は、補助スイッチ素子Ｑ7の方へ分流し、時刻ｔ2でゼロ
に達する。又、この時補助スイッチ素子Ｑ7に流れる電
流ＩＱ7の立上がり時間は、共振チョークＬ4とトランス
Ｔ1の１次巻線に発生する電圧、および出力電圧によっ
て決まる。
【００１８】補助スイッチＱ7の電流ＩＱ7の立上がり時
間は（１）式で表される。 △ｔ1＝ｔ2−ｔ1＝Ｌ4・ＩＤ／（Ｖ0−Ｖ0/ｎ） 但し、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレイン
より流れ出る電流の和
間は（１）式で表される。 △ｔ1＝ｔ2−ｔ1＝Ｌ4・ＩＤ／（Ｖ0−Ｖ0/ｎ） 但し、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレイン
より流れ出る電流の和
【００１９】したがって、補助スイッチ素子Ｑ7はゼロ
電流スイッチング（ＺＣＳ）動作 を行なうため、補助
スイッチング素子Ｑ7のスイッチング損失は極めて少な
いも のとなる。
電流スイッチング（ＺＣＳ）動作 を行なうため、補助
スイッチング素子Ｑ7のスイッチング損失は極めて少な
いも のとなる。
【００２０】又、トランスＴ1の２次巻線には、ダイオ
ードＤ8を通して補助スイッチ素子Ｑ7の電流ＩＱ7のト
ランスの巻数比分の一の電流、すなわちＩＱ7／ｎが流
れる。
ードＤ8を通して補助スイッチ素子Ｑ7の電流ＩＱ7のト
ランスの巻数比分の一の電流、すなわちＩＱ7／ｎが流
れる。
【００２１】又、交流入力のインダクタンスＬ1〜Ｌ3に
は、定電流が流れ続け、ダイオード （７） Ｄ7によりＶrは出力電流Ｖ0にクランプされているた
め、各相の主スイッチ素子Ｑ1〜Ｑ6と並列のいずれかの
コンデンサＣ1〜Ｃ6はＶ0に充電されている。
は、定電流が流れ続け、ダイオード （７） Ｄ7によりＶrは出力電流Ｖ0にクランプされているた
め、各相の主スイッチ素子Ｑ1〜Ｑ6と並列のいずれかの
コンデンサＣ1〜Ｃ6はＶ0に充電されている。
【００２２】
【ｔ2〜ｔ3期間】時刻ｔ2で補助スイッチ素子Ｑ7の電流
ＩＱ7が電流ＩＤに達すると、出力電圧Ｖ0に充電されて
いる主スイッチ素子Ｑ1〜Ｑ6と並列に接続されたコンデ
ンサＣ1〜Ｃ6の電圧が放電を開始する。
ＩＱ7が電流ＩＤに達すると、出力電圧Ｖ0に充電されて
いる主スイッチ素子Ｑ1〜Ｑ6と並列に接続されたコンデ
ンサＣ1〜Ｃ6の電圧が放電を開始する。
【００２３】時刻ｔ3でそのコンデンサ電圧がゼロにな
る。すなわち、ダイオードＤ7のアノードと出力平滑用
のコンデンサＣ0のマイナス間の電圧Ｖrがゼロになる。
る。すなわち、ダイオードＤ7のアノードと出力平滑用
のコンデンサＣ0のマイナス間の電圧Ｖrがゼロになる。
【００２４】そして、Ｖrがゼロボルトになるまでの時
間は次の式で表すことができる。 △ｔ2＝ｔ3−ｔ2＝１／Ｗ・ａｒｃ ｃｏｓ〔１／（１−ｎ） （２） Ｗ＝（Ｌ4・Ｃ）-1/2 Ｃ：出力電圧Ｖ0に充電されている各相のコンデンサの
値の和
間は次の式で表すことができる。 △ｔ2＝ｔ3−ｔ2＝１／Ｗ・ａｒｃ ｃｏｓ〔１／（１−ｎ） （２） Ｗ＝（Ｌ4・Ｃ）-1/2 Ｃ：出力電圧Ｖ0に充電されている各相のコンデンサの
値の和
【００２５】又、電圧Ｖrがゼロボルトになるための条
件は、ｎ≧２でなければならない。更にダイオードＤ7
の電圧は、ダイオードＤ7に流れていた電流ＩＤ7が、時
刻ｔ2で、ゼロになってからゆるやかに印加されるた
め、リカバリー発生が少ないものとなり、それによりサ
ージ電圧やノイズの発生は極めて少なくなる。
件は、ｎ≧２でなければならない。更にダイオードＤ7
の電圧は、ダイオードＤ7に流れていた電流ＩＤ7が、時
刻ｔ2で、ゼロになってからゆるやかに印加されるた
め、リカバリー発生が少ないものとなり、それによりサ
ージ電圧やノイズの発生は極めて少なくなる。
【００２６】
【ｔ3〜ｔ4期間】時刻ｔ3で電圧Ｖrがゼロボルトになる
と、補助スイッチ素子Ｑ7の電流ＩＱ7は、共振チョーク
Ｌ4にエネルギーが残っているため、ダイオードＤ1〜Ｄ
6や、オンしている主スイッチ素子を通して流れ続け
る。この期間△ｔ3は次の式より求めることができる。
と、補助スイッチ素子Ｑ7の電流ＩＱ7は、共振チョーク
Ｌ4にエネルギーが残っているため、ダイオードＤ1〜Ｄ
6や、オンしている主スイッチ素子を通して流れ続け
る。この期間△ｔ3は次の式より求めることができる。
【００２７】
（８）
△ｔ3＝（ｔ4−ｔ3）＝Ｌ4〔ＩＱ7（ｔ3）−ＩD〕／（Ｖ0／ｎ） （３）
但しＩＱ7（ｔ3）は、時刻ｔ3時での補助スイッチ素子
Ｑ7に流れている電流値
Ｑ7に流れている電流値
【００２８】又、この期間で主スイッチ素子がターンオ
ンすることにより、ゼロ電圧スイッチング（ＺＶＳ）動
作が可能となる。
ンすることにより、ゼロ電圧スイッチング（ＺＶＳ）動
作が可能となる。
【００２９】
【ｔ4〜ｔ5期間】時刻ｔ4で補助スイッチ素子Ｑ7に流れ
ていた電流ＩＱ7が主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレ
インより流れ出る電流の和ＩDに達するため、主スイッ
チ素子へ分流し始める。そして時刻ｔ5でゼロに達す
る。
ていた電流ＩＱ7が主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレ
インより流れ出る電流の和ＩDに達するため、主スイッ
チ素子へ分流し始める。そして時刻ｔ5でゼロに達す
る。
【００３０】この期間ｔ4は、次式により求めることが
できる。 △ｔ4＝ｔ5−ｔ4＝Ｌ4・ＩD（Ｖ0／ｎ） （４）
できる。 △ｔ4＝ｔ5−ｔ4＝Ｌ4・ＩD（Ｖ0／ｎ） （４）
【００３１】したがって、補助スイッチ素子Ｑ7のター
ンオフは、ゼロ電流スイッチング（ＺＣＳ）動作させる
ため、ｔ5以降に設定する必要がある。つまり、補助ス
イッチ素子Ｑ7のターンオフ時間△ｔは△ｔ1＋△ｔ2＋
△ｔ3＋△4以上にする必要がある。
ンオフは、ゼロ電流スイッチング（ＺＣＳ）動作させる
ため、ｔ5以降に設定する必要がある。つまり、補助ス
イッチ素子Ｑ7のターンオフ時間△ｔは△ｔ1＋△ｔ2＋
△ｔ3＋△4以上にする必要がある。
【００３２】図５は、本発明の第２の実施例で、三相整
流器のワンサイドスイッチを制御する制御素子、すなわ
ちＱ2、Ｑ4、Ｑ6の３個のスイッチ素子で構成したもの
である。又、図６は、本発明の第３の実施例で、三相整
流器は無制御素子として、出力に１個の制御素子Ｑ8を
用いたものである。いずれの方式の場合も、本発明に係
わる部分の回路構成は変わらない。
流器のワンサイドスイッチを制御する制御素子、すなわ
ちＱ2、Ｑ4、Ｑ6の３個のスイッチ素子で構成したもの
である。又、図６は、本発明の第３の実施例で、三相整
流器は無制御素子として、出力に１個の制御素子Ｑ8を
用いたものである。いずれの方式の場合も、本発明に係
わる部分の回路構成は変わらない。
【００３３】
【発明の効果】
（９）
本発明により、三相整流器の力率改善回路において、ス
イッチング時の共振作用により主スイッチ素子のスイッ
チング損失を低減すると共に、サージ電圧やノイズの低
減に効果があり、補助スイッチ素子自体もスイッチング
損失が極めて少なく、コンバータの高効率化、低ノイズ
化及び小型化が実現出来、産業上の効果大である。
イッチング時の共振作用により主スイッチ素子のスイッ
チング損失を低減すると共に、サージ電圧やノイズの低
減に効果があり、補助スイッチ素子自体もスイッチング
損失が極めて少なく、コンバータの高効率化、低ノイズ
化及び小型化が実現出来、産業上の効果大である。
【図１】従来の三相整流器力率改善回路。
【図２】従来の三相整流器力率改善回路の各部動作波
形。
形。
【図３】本発明の三相整流器力率改善回路の第一の実施
例。
例。
【図４】本発明の第一実施例の各部動作波形。
【図５】本発明の三相整流器力率改善回路の第二の実施
例。
例。
【図６】本発明の三相整流器力率改善回路の第三の実施
例。
例。
Ｌ1〜Ｌ3 インダクタンス
Ｌ4 共振チョーク
Ｑ1〜Ｑ6，Ｑ11 主スイッチ素子
Ｑ7 補助スイッチ素子
Ｄ1〜Ｄ8，Ｄ01〜Ｄ06，Ｄ11 ダイオード
Ｃ1〜Ｃ6，Ｃ11 コンデンサ
Ｔ1 トランス
Ｃ0 平滑コンデンサ
Ｒ0 負荷
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 7/217
H02M 7/219
H03K 17/16
Claims (8)
- 【請求項１】 三相交流入力の各相にインダクタンスを
接続し、制御整流電圧を出力する三相整流器の力率改善
回路に於いて、 前記三相整流器の出力端子間に、負荷側の電位の影響を
受けない様に、ブロッキング素子を介して、共振チョー
ク、トランスの１次巻線及び補助スイッチ素子の直列回
路を接続し、かつ前記トランスの２次巻線より、前記補
助スイッチ素子がオン時のエネルギー及び前記トランス
の励磁エネルギーを、負荷に供給するように接続した事
を特徴とする三相整流器の力率改善回路。 - 【請求項２】 請求項１記載の三相整流器の力率改善回
路に於いて、 前記共振チョークは、トランスのリーケージインダクタ
ンスである事を特徴とする三相整流器の力率改善回路。 - 【請求項３】 請求項１記載の三相整流器の力率改善回
路に於いて、 前記ブロッキング素子は、負荷に順方向のダイオードで
ある事を特徴とする三相整流器の力率改善回路。 - 【請求項４】 請求項１記載の三相整流器の力率改善回
路に於いて、 前記補助スイッチ素子のオン時のタイミングは、前記三
相整流器の出力電圧制御用の主スイッチ素子がオンする
前であり、かつ前記主スイッチ素子オフ時の並列容量の
電荷がオン時にはゼロになっている時間間隔を有し、
又、前記補助スイッチ素子のオフ時のタイミングは、前
記共振チョークのエネルギーがゼロになった後である事
を特徴とする三相整流器の力率改善回路。 - 【請求項５】 請求項４記載の三相整流器の力率改善回
路に於いて、 前記主スイッチ素子は、三相全波電圧を制御する制御素
子である事を特徴とする三相整流器の力率改善回路。 - 【請求項６】 請求項４記載の三相整流器の力率改善回
路に於いて、 前記主スイッチ素子は、三相ワンサイドスイッチを制御
する制御素子である事を特徴とする三相整流器の力率改
善回路。 （２） - 【請求項７】 請求項４記載の三相整流器の力率改善回
路に於いて、 前記主スイッチ素子は、三相全波出力の無制御電圧を制
御する制御素子である事を特徴とする三相整流器の力率
改善回路。 - 【請求項８】 請求項５〜７のいずれか１項記載の三相
整流器の力率改善回路に於いて、 前記制御素子は、ＦＥＴ，ＩＧＢＴ、サイリスタ又はト
ランジスタのいずれかである事を特徴とする三相整流器
の力率改善回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35345296A JP3493273B2 (ja) | 1996-12-17 | 1996-12-17 | 三相整流器の力率改善回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35345296A JP3493273B2 (ja) | 1996-12-17 | 1996-12-17 | 三相整流器の力率改善回路 |
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| Publication Number | Publication Date |
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| JPH10178781A JPH10178781A (ja) | 1998-06-30 |
| JP3493273B2 true JP3493273B2 (ja) | 2004-02-03 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3493273B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5271691B2 (ja) * | 2008-12-23 | 2013-08-21 | 株式会社日立製作所 | Ａｃ−ｄｃコンバータ |
| FR2945900B1 (fr) | 2009-05-19 | 2012-10-26 | Schneider Toshiba Inverter Europe Sas | Convertisseur de puissance utilisant un redresseur a transistors normalement fermes. |
| WO2014089314A1 (en) * | 2012-12-05 | 2014-06-12 | Remy Technologies, Llc | System, method, and circuitry to rectify an alternating current signal with mosfet half-bridge circuitry |
| JP7291523B2 (ja) | 2019-04-10 | 2023-06-15 | キヤノンメディカルシステムズ株式会社 | Ｘ線高電圧装置および力率改善回路 |
-
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|---|---|
| JPH10178781A (ja) | 1998-06-30 |
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