JP3489265B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インテグレイテッド・
インジェクション・ロジック（IntegreatedInjection L
ogic；ＩＩＬ）セル構造を有する半導体装置の製法に係
わる。

【０００２】

【従来の技術】インテグレイテッド・インジェクション
・ロジック（Integreated InjectionLogic ；ＩＩＬ）
セル構造は、共通の半導体基板上に、定電流源トランジ
スタと、スイッチトランジスタとを有してなる構造で、
通常のバイポーラ素子と同一のプロセスにて簡便でしか
も高密度にロジック回路を組み込むことができる特徴を
有し、ＣＭＯＳ（相補型ＭＯＳ絶縁ゲート電界効果トラ
ンジスタ集積回路）が普及する以前には広く用いられて
いた。

【０００３】現在では、ＣＭＯＳによる回路素子の微細
化による大規模化、高速化、低消費電力化、低価格化が
進みロジック回路の形成の主役にはＣＭＯＳが用いられ
ることが多くなった。

【０００４】その一方で、ＩＩＬセル構造もリニア回路
のオンチップ化が容易で、中小規模の製造においては安
価であることから、民生部門での利用がなされている。

【０００５】ＩＩＬセル構造によるロジック回路におい
ても、上述のＣＭＯＳの場合と同様に、回路素子の微細
化による大規模化、高速化、低消費電力化、低価格化は
可能である。

【０００６】ＩＩＬセル構造において上述の回路素子の
微細化を実現する手段として、例えば、上下２層の多結
晶シリコンによるエミッタ／ベース自己整合構造バイポ
ーラー型トランジスタの構造と製法をＩＩＬセル構造に
応用することが考えられている（T.H.Ning,Symp.ofVLSI
Tech.Invited Paper,p34(1981)参照）。

【０００７】

【発明が解決しようとする課題】ＩＩＬセル構造による
ロジック回路は、単位セル内に複数のコレクタ領域・コ
レクタ電極が設けられてマルチコレクタ構造を成してい
る。ところがこのＩＩＬセルでは、マルチコレクタ構造
を成す各コレクタ毎にスイッチングスピードが異なるた
めに、回路の設計が難しくなり、大規模化がいまだ実現
されていない。

【０００８】上述のマルチコレクタ構造における各コレ
クタ毎のスイッチングスピードの差が発生する原因とし
ては、コレクタの位置がベースから遠くなるに従って、
ベース直列抵抗Ｒ_B が大きくなり、その部分の電位降下
の発生により、ＩＩＬセル構造内のスイッチングトラン
ジスタ（逆方向のバイポーラトランジスタ）部における
電流増幅率および遮断周波数が低下し、スイッチングス
ピードが低下することがあげられる。

【０００９】図１０Ａおよび図１０Ｂにそれぞれ従来の
ＩＩＬセル構造の単位セルの平面図および断面図を示
す。この例では、ｎ型の高不純物濃度のエミッタ電極取
り出し領域６０ａに囲まれたｎ型のエミッタ領域６０上
に、ｐ型の真性ベース領域６１ｓとｐ型の高不純物濃度
の外部ベース領域６１ｇとによるベース領域６１と、ｐ
型の高不純物濃度のインジェクタ領域６２とが形成さ
れ、真性ベース領域６１ｓ上に複数のｎ型の高不純物濃
度のコレクタ領域６３が形成されている。エミッタ電極
取り出し領域６０ａ、外部ベース領域６１ｇ、インジェ
クタ領域６２、コレクタ領域６３の各領域上にはそれぞ
れ、エミッタ電極Ｅ、ベース電極Ｂ、インジェクタ電極
Ｉ、コレクタ電極Ｃ（Ｃ１〜Ｃ５）がオーミックにコン
タクトされている。

【００１０】このうち、真性ベース領域６１ｓ，外部ベ
ース領域６１ｇは、それぞれマスクを用いた低不純物濃
度，高不純物濃度のイオン注入により形成される。

【００１１】また、図１０に示す構造のＩＩＬセル構造
に対して、外部ベース領域６１ｇのイオン注入ドーズ量
をパラメータとしたＩＩＬリング発振器のインジェクシ
ョン電流と遅延時間の関係を図１１に示す。このＩＩＬ
リング発振器は、奇数個の単位セルを選びその各単位セ
ルにおいて、ベース電極とコレクタ電極とを隣接する単
位セルのベース電極またはコレクタ電極と直列に結線
し、最終ゲート（ベース電極またはコレクタ電極）の出
力を最初のゲートの入力として発振させ、発振周波数お
よびスイッチングの遅延時間を測定するものである。こ
のとき結線はＡｌ線等を用いて、隣接するセルのベース
電極と、複数あるコレクタ電極のうちの１つのコレクタ
電極を順次つないでいく。すなわち１，２，３，‥‥ｎ
番目（ｎは奇数）の単位セルのベース電極をそれぞれＢ
₁ ，Ｂ₂ ，Ｂ₃ ，‥‥Ｂ_n 、コレクタ電極をＣ₁ ，
Ｃ₂ ，Ｃ₃ ，‥‥Ｃ_nとすれば、例えばＢ₁ −Ｂ₂ ，Ｃ
₂ −Ｃ₃ ，Ｂ₃ −Ｂ₄ ，‥‥Ｃ_n-1 −Ｃ_n のように同種
の電極同士を、あるいはＢ₁ −Ｃ₂ ，Ｂ₂ −Ｃ₃ ，Ｂ₃
−Ｃ₄ ，Ｂ₄ −Ｃ₅ ，‥‥Ｂ_n-1 −Ｃ_n のように異種の
電極同士を結び、最後にＢ_n −Ｃ₁ を結んでループ状に
してリング発振器を形成する。図１１において、縦軸は
遅延時間（ｎｓ）、横軸はインジェクション電流（μ
Ａ）を示し、いずれも対数目盛としている。図１１中、
×印は外部ベース領域６１ｇのイオン注入のドーズ量が
１×１０¹⁴ｃｍ^-2で、層抵抗が５００Ω／□である場
合、○印は同じく２×１０¹⁴ｃｍ^-2で３１５Ω／□の場
合、△印は同じく３×１０¹⁴ｃｍ^-2で２３０Ω／□の場
合、□印は同じく５×１０¹⁴ｃｍ^-2で１５０Ω／□の場
合を示す。

【００１２】リング発振器を互いに最も近い位置にある
ベースとコレクタとにより形成した場合、すなわち単位
セル内においてベース電極とこのベース電極に隣接する
位置にあるコレクタ電極とをリング発振器に用い、これ
らがインジェクタから見て反対側の端にある場合（図１
１中曲線群Ａ）においては、図１１から遅延時間のドー
ズ量依存性がないことがわかる。一方、リング発振器を
互いに最も遠い位置にあるベースとコレクタとにより形
成した場合、すなわち単位セル内においてベース電極が
インジェクタと隣接し、かつコレクタ電極はインジェク
タおよびベース電極とこれとは反対側の端にあるコレク
タ電極とをリング発振器に用いた場合（図１１中曲線群
Ｂ）においては、図１１からインジェクタの電流が１０
μＡ以上の大電流側において、ドーズ量が大きいほど遅
延時間がより短くなる、すなわち動作が速くなっている
ことがわかる。

【００１３】また、一般にはＩＩＬセルは、これと同一
の半導体基板上に形成される他の素子としてのバイポー
ラトランジスタの形成と同時に形成するものである。す
なわち、この場合それぞれ多結晶シリコンによる第１お
よび第２の２層の半導体層によって、エミッタ／ベース
自己整合構造バイポーラトランジスタと、コレクタ／ベ
ース自己整合構造のスイッチトランジスタによるＩＩＬ
セルとを同時に形成する。この場合のＩＩＬセル構造の
平面図および断面図を図１２Ａおよび図１２Ｂに示す。

【００１４】図１２Ａの平面図に示すＩＩＬセル構造の
単位セルにおいて、図示の例では、図１２Ａの右からイ
ンジェクタＩ、ベースＢ、コレクタＣ（Ｃ１〜Ｃ３）、
エミッタＥ、がそれぞれ形成されている。

【００１５】図１２Ｂの断面図において、ｐ型の半導体
基板３１にｎ型の共通の高不純物濃度のエミッタ埋め込
み領域３２および低不純物濃度のエミッタ領域３３が形
成され、エミッタ領域３３の上に、それぞれｐ型の高不
純物濃度のインジェクタ領域３６、ベース電極取出し領
域３４ｂおよび複数の外部ベース領域３４ｇが形成さ
れ、各外部ベース領域３４ｇの間にｐ型の低不純物濃度
の真性ベース領域３４ｓ、真性ベース領域３４ｓの上に
それぞれｎ型の高不純物濃度の複数のコレクタ領域３５
が形成されている。これら各領域によって、ＩＩＬセル
が構成されている。またセル周囲にはエミッタ電極取出
し領域３８、さらにその外側に素子分離絶縁層３７が形
成されている。

【００１６】そして、この構成によるＩＩＬセルは、実
際には共通の半導体基板３１に同時に複数形成されるも
のであり、その配置は図１２Ａ中の鎖線において隣接す
るセルが重ね合わせられて配置される。

【００１７】この構成のＩＩＬセルにおける、外部ベー
ス領域３４ｇとこれによって囲まれている真性ベース領
域３４ｓとからなるベース領域３４は、図１３にその断
面図を示すように、次のような工程を経て形成される。

【００１８】まず、半導体基板表面に酸化絶縁膜４２を
形成し、この絶縁膜４２のベース領域３４、ベース電極
取出し領域３４ｂおよびインジェクタ領域３６の各形成
部上にそれぞれ開口を形成し、これら開口を通じてエミ
ッタ領域３３上に接してｐ型の不純物がドープされた多
結晶シリコンによる第１の半導体層４１を形成する。さ
らに、層間絶縁層４３を第１の半導体層４１を覆って全
面的に形成し、この層間絶縁層４３とこれの下の第１の
半導体層４１に対して各コレクタ領域の形成部に開口を
形成し、これら開口を通じて、真性ベース領域のｐ型の
不純物のイオン注入を行う。

【００１９】次に、ＣＶＤ法により絶縁膜５０を表面を
覆って全面的に形成する。その後、アニールを行って、
第１の半導体層４１からｐ型の高濃度の不純物をエミッ
タ領域３３に拡散させて、外部ベース領域３４ｇ、ベー
ス電極取出し領域３４ｂおよびインジェクタ領域３６を
形成し、また先のｐ型のイオン注入を行って形成した領
域により真性ベース領域３４ｓを形成する。

【００２０】このようにして、図１３に断面図を示すよ
うに、真性ベース領域３４ｓと外部ベース領域３４ｇか
らなるベース領域３４を形成する。

【００２１】この後は、ＲＩＥ（反応性イオンエッチン
グ）法等により、絶縁膜５０をエッチングして、上述の
コレクタ領域形成部の開口内に、図１２に示すようにサ
イドウォールを形成する。次に、これら開口を通じて各
真性ベース領域３４ｓ上に接して全コレクタ領域形成部
上に跨って、ｎ型の不純物がドープされた多結晶シリコ
ンによる第２の半導体層４４を形成する。次に、アニー
ルをすることにより、この第２の半導体層４４からｎ型
の不純物の拡散を行って、コレクタ領域３５を形成す
る。

【００２２】そして、エミッタ電極取出し領域３８上の
絶縁膜４２と層間絶縁層４３に電極コンタクト開口を形
成し、ベース電極取出し領域３４ｂとインジェクタ領域
３６上の層間絶縁層４３に第１の半導体層４１を露出す
る電極コンタクト開口を形成して、これらコンタクト開
口内を含んで全面的にＡｌ等の金属層を蒸着し、フォト
リソグラフィーによるパターン化を行って、エミッタ電
極取り出し領域３８上と、ベース電極取り出し領域３４
ｂ上の第１の半導体層４１上と、インジェクタ領域３６
上の第１の半導体層４１と、各コレクタ領域３５上の第
２の半導体層４４上とにそれぞれエミッタ電極４５ｅ、
ベース電極４５ｂ、インジェクタ電極４５ｉ、コレクタ
電極４５ｃを形成する。また第２の半導体層４４に対し
て例えばコレクタ電極４５ｃのパターン化に続いてこの
コレクタ電極の形成部以外をエッチング除去する。

【００２３】このようにして、第１の半導体層４１によ
ってベース領域３４とベース電極取出し領域３４ｂの形
成とこれらの位置の整合、更にベース電極取出し領域３
４ｂ上にオーミックに形成されたベース電極４５ｂと、
各ベース領域３４に対する電気的連結を行うものであ
り、第２の半導体層４４によって各コレクタ領域３５と
各ベース領域３４との整合、各コレクタ領域３５に対す
るコレクタ電極取出しの整合とを行うことができるもの
である。

【００２４】ところで、この構成においてはベース電極
４５ｂと各ベース領域３４との電気的連結は、絶縁層４
２上に形成された第１の半導体層４１によってなされる
ものであり、この不純物ドープによる多結晶シリコン層
はその比抵抗が比較的大であることから、特にベース電
極４５ｂから遠ざかる位置にあるベース領域に関するベ
ース直列抵抗が大となる。

【００２５】本発明はこのような点を考慮してなされた
もので、マルチコレクタ構造におけるコレクタ毎のスイ
ッチングスピードの差が少ないＩＩＬセル構造によるロ
ジック回路を提案しようとするものである。

【００２６】

【課題を解決するための手段】本発明は、共通の半導体
基板上に、定電流源トランジスタと、スイッチトランジ
スタとを有してなるインテグレイテッド・インジェクシ
ョン・ロジックセルが形成された半導体装置の製造方法
において、半導体基板に素子分離絶縁層を形成する工程
と、スイッチトランジスタのエミッタ埋め込み領域を形
成する工程と、半導体基板上に絶縁層を形成する工程
と、この絶縁層に、スイッチトランジスタの複数のコレ
クタ領域の形成部を包含する領域上と、インジェクショ
ン電極の取り出し部とにそれぞれ開口を形成する工程
と、これら開口を通じて半導体基板に連接して第１導電
型の第１の半導体層を形成する工程と、第１の半導体層
をパターン化する工程と、パターン化された第１の半導
体層上を覆って層間絶縁層を形成する工程と、層間絶縁
層に複数の各コレクタ領域形成部とインジェクション電
極の取出し部とスイッチトランジスタのエミッタ電極取
出し部とにそれぞれ開口を形成する工程と、第１の半導
体層及びその上の層間絶縁層をマスクとして開口を通じ
たイオン注入により、半導体基板にベース領域となるイ
オン注入領域を形成する工程と、アニールにより、第１
の半導体層から第１導電型の不純物を拡散させて外部ベ
ース領域を形成すると共に、イオン注入領域から真性ベ
ース領域を拡散形成する工程と、層間絶縁層のコレクタ
領域形成部の開口内を含んで第２導電型の第２の半導体
層を形成する工程と、この第２の半導体層にコレクタ領
域およびコレクタ電極形成部を残すパターン化工程とを
採る。そして、上述の第１の半導体層に対するパターン
化は、インジェクション電極と、ベース電極およびベー
ス領域形成部と、複数のコレクタ領域間に位置する部分
を残すパターン化とする。

【００２７】

【作用】上述の本発明の構成によれば、定電流源トラン
ジスタと、スイッチトランジスタとを有してなるインテ
グレイテッド・インジェクション・ロジック（ＩＩＬ）
セル構造において、半導体基板上に形成された、第１導
電型の不純物がドープされた第１の半導体層について、
ベース電極およびベース領域形成部と、複数のコレクタ
領域間に位置する部分において半導体基板に直接的に接
触する直接接触部が形成され、この直接接触部からの第
１導電型の不純物の拡散によりベース領域が形成される
ことにより、ベース電極から複数のコレクタ領域の下を
カバーして、第１導電型の不純物拡散によりなり低抵抗
のベース領域が、連続して形成される。

【００２８】このように、低抵抗の外部ベース領域がベ
ース電極取出し部と複数のコレクタ領域の下に連続して
形成されることによりベース／コレクタ間の抵抗が低減
される。

【００２９】また、第１の半導体層の形成の際に、イン
ジェクション電極と、ベース電極およびベース領域形成
部と、複数のコレクタ領域間に位置する部分を残すよう
にパターン化することにより、ベース領域形成部と複数
のコレクタ領域間に位置する部分に前述の直接接触部が
形成されることとなり、上述のように直接接触部より不
純物を拡散させて低抵抗の外部ベース領域を複数のコレ
クタ領域間にも連続して形成することができる。

【００３０】

【実施例】以下に、図面を参照して本発明による半導体
装置とその製法の一例について説明する。

【００３１】図１ＡＢに示すように、例えば（１１１）
結晶面を主面とする第１導電型例えばｐ型の単結晶シリ
コンウエハーによる半導体サブストレイト７１を用意す
る。この半導体サブストレイト７１の表面に、これを熱
酸化して厚さ３００ｎｍの酸化膜による不純物拡散のマ
スク層（図示せず）を形成し、ＩＩＬセルの形成部に拡
散窓を穿設する。この拡散窓を通じてサブストレイト７
１の一主面に、これとは異なる導電型のｎ型の不純物を
拡散して高不純物濃度の埋め込み領域３を形成する。こ
の埋め込み領域３を形成する不純物拡散は、例えば基板
温度約１２００℃で、Ｓｂ₂ Ｏ₃ を用いたＳｂの気相拡
散によって行い、面抵抗ρ_s が例えば２０〜５０Ω／
□、深さＸ_j が１〜２μｍ程度の埋め込み領域３を形成
する。その後、上述の拡散マスクの酸化膜をエッチング
除去し、半導体サブストレイト７１上に、埋め込み領域
３と同導電型のｎ型のシリコン半導体層をエピタキシャ
ル成長して、抵抗率が１〜５Ωｃｍ、厚さ０．７〜２μ
ｍのエピタキシャル層４を形成して、半導体基板１を形
成する。

【００３２】図２Ａに示すように、エピタキシャル層４
の最終的にＩＩＬセルの形成部を囲んでその外周部に局
部的熱酸化いわゆるＬＯＣＯＳ（LOCAL Oxidation of S
ilicon）によって素子分離絶縁層７を形成する。このた
めにまず図１Ｂに示すように、例えばエピタキシャル層
４上の表面を熱酸化して厚さ２０〜５０ｎｍのバッファ
層となる酸化膜５を形成し、これの上に全面的に耐酸化
膜６を、例えばＳｉ₃Ｎ₄ を５０〜１００ｎｍ程度の厚
さに減圧ＣＶＤ（化学的気相成長）法によって成膜して
形成する。そして、この耐酸化膜６およびバッファ層を
フォトリソグラフィーによるパターンエッチングして素
子分離絶縁層７の形成部に開口を形成する。この開口を
通じて、エピタキシャル層４を所要の深さにエッチング
して溝７３を形成する。そして同様の開口を通して外部
に露呈した溝７３内に１０００〜１０５０℃にて２〜６
時間スチーム酸化によって０．８〜１．５μｍ程度の厚
さの素子分離絶縁層７を形成する。この場合、溝７３の
深さは、この溝７３内に形成した素子分離絶縁層の表面
が、半導体基板１の表面とほぼ同一平面を形成できる程
度の深さの例えば素子分離絶縁層７の厚さの約１／２の
厚さに選定する。

【００３３】図２Ａに示すように、耐酸化膜６のＳｉ₃
Ｎ₄ を熱リン酸を用いてエッチオフして、次にフォトリ
ソグラフィーによりＩＩＬセル形成部におけるエミッタ
電極取出し領域の形成部に開口を形成する。

【００３４】この開口部にｎ型不純物イオンの例えばＰ
⁺ （リン）を４０〜１００ｋｅＶで１０¹⁵〜１０¹⁶ｃｍ
^-2のドーズ量でイオン注入をして、図２Ａに示すように
エミッタ電極取出し領域８を形成する。

【００３５】図２Ｂに示すように、表面平坦化処理をす
る。この平坦化処理は図示しないが、全面的に、例えば
ＳｉＯ₂ 膜による平坦化膜をＣＶＤ法により１００〜６
００ｎｍの厚さに形成する。次に９００〜１０００℃に
て３０分間程度のアニールを行い、エミッタ電極取出し
領域８の拡散を行う。

【００３６】ＬＯＣＯＳによる素子分離層７上部の平坦
化のためレジストを塗布し、エッチバックを行って図２
Ｂに示すように、素子分離層７を含んで、半導体基板１
の全表面の平坦化を行う。

【００３７】９００℃の熱酸化により、エピタキシャル
層４の表面に全面的に１０〜３０ｎｍの酸化膜（図示せ
ず）を形成する。レジストをイオン注入マスクとして、
第１導電型のｐ型不純物イオン例えばＢ ⁺ （ボロン）を
２００〜５００ｋｅＶで１０¹³〜１０¹⁴ｃｍ^-2のドーズ
量でイオン注入して高不純物濃度のｐ型の素子分離領域
１１を形成する。

【００３８】次に図３Ａに示すように表面を覆って全面
的に例えばＳｉＯ₂ による酸化物絶縁層１２を、ＣＶＤ
法により５０〜２００ｎｍの厚さに形成し、続いて、Ｏ
₂ ／ＣＨＦ₃ ガス等を用いたＲＩＥ法により上述の酸化
物絶縁層１２にエッチングを施すことにより、エピタキ
シャル層４上のインジェクション電極の取出し部および
複数のコレクタ領域の形成部を包含する領域上に開口を
行う。

【００３９】第１の半導体層１３として第２導電型の不
純物の例えばＢ（ボロン）で高濃度にドープされた多結
晶シリコン層をＣＶＤ法により、１００〜３００ｎｍの
厚さに上記開口内を含んで全面的に形成し、さらに図３
Ｂに示すように、Ｃ₂ Ｃｌ₃Ｆ₃ ／ＳＦ₆ ガス等を用い
たＲＩＥ（反応性イオンエッチング）法にて第１の半導
体層１３をエッチングして、インジェクション電極とベ
ース電極形成部およびベース領域形成部と、コレクタ領
域間に位置する部分を残してパターン化する。

【００４０】続いて図４Ａに示すように、全面的に例え
ばＳｉＯ₂ 酸化物層からなる層間絶縁層１４を、ＣＶＤ
法によって３００〜５００ｎｍの厚さに形成する。

【００４１】図４Ｂに示すように、層間絶縁層１４とこ
れの下の第１の半導体層１３をそれぞれＯ₂ ／ＣＨＦ₃
ガス、Ｃ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₆ ガス等を用いたＲＩＥ法
によりエッチングして、コレクタ形成領域の開口１４ｈ
を行う。

【００４２】半導体基板１表面に熱酸化にて酸化膜を
（図示せず）５〜３０ｎｍの厚さに形成し、上述のコレ
クタ形成領域の開口１４ｈから第１導電型のｐ型の不純
物Ｂ⁺を２０〜１００ｋｅＶで１０¹³〜１０¹⁴ｃｍ^-2の
ドーズ量のイオン注入することにより、ベース領域のイ
オン注入領域１５を形成する。さらに高速性能を改善し
たい場合は、続けて第２導電型不純物例えばＰ⁺ を３０
０〜５００ｋｅＶで１０¹²ｃｍ^-2程度のドーズ量でイオ
ン注入し、図示しないが、エミッタ抵抗の低減化を図る
ための第２導電型のｎ型の高不純物濃度ペデスタル領域
を形成する。

【００４３】図示しないが、サイドウォールを形成する
ＳｉＯ₂ 等の絶縁層をＣＶＤ法にて３００〜６００ｎｍ
の厚さに全面的に形成し、８００〜９５０℃にて１０〜
６０分のアニールを行う。この際に、開口１４ｈを通じ
て第１の半導体層１３から高濃度のＢ（ボロン）がエピ
タキシャル層４に拡散し、ＩＩＬセル構造の外部ベース
領域１７ｇおよびインジェクタ領域１８が形成される。
また、ベース領域のイオン注入領域１５から真性ベース
領域１７ｓも拡散形成される。尚、これらの領域１７
ｇ、１７ｓおよび１８は、この後のアニールにおいても
拡散される。Ｏ₂ ／ＣＨＦ₃ ガスを用いたＲＩＥ法によ
り、上述の全面的に形成したＳｉＯ ₂ 等のＣＶＤによる
絶縁層をエッチングして、図５Ａに示すように、サイド
ウォール絶縁膜１６を形成する。

【００４４】次に開口１４ｈ内を含んで第２の半導体層
１９としての、コレクタ電極用の第２導電型の不純物例
えばＡｓ（ヒ素）が高濃度にドープされた多結晶シリコ
ン層をＣＶＤ法により５０〜２００ｎｍの厚さに、全面
的に形成する。または、ＣＶＤ法により多結晶シリコン
層を形成した後に、Ａｓ⁺ を３０〜１００ｋｅＶで１０
¹⁵〜１０¹⁶ｃｍ^-2のドーズ量にてイオン注入を行って第
２の半導体層１９を形成してもよい。

【００４５】図示しないが、アニール時の保護用のＳｉ
Ｏ₂ 等の酸化物層を、ＣＶＤ法により３００ｎｍの厚さ
に全面的に形成する。８００℃以上で数十分程度、さら
に９００〜１１００℃で数秒から数十秒アニールする。
これにより、先に開口１４ｈを通じてイオン注入した箇
所にコレクタ領域２０が形成される。アニール後、ウエ
ットエッチングにより、上述の保護用の酸化膜をエッチ
オフする。

【００４６】そして図５Ｂに示すように、コレクタ領域
２０とコレクタ電極形成部のみに第２の半導体層１９が
残るように、例えばＣ₂ Ｃｌ₃ Ｆ₃ ／ＳＦ₆ ガス等を用
い、第２の半導体層１９をエッチングする。

【００４７】図６Ａに示すように、ＲＩＥ法等により層
間絶縁層１４や絶縁層１２にパターンエッチングを行っ
て、ＩＩＬセル構造のベース電極、エミッタ電極および
インジェクタ電極取出しのための開口をする。

【００４８】図６Ｂに示すように、例えばチタンとチタ
ンナイトライドの積層によるバリアメタル（図示せず）
を介して、表面を覆って全面的にＡｌ層２２をスパッタ
リングによって形成する。ＡＬ層２２をＲＩＥ法にてエ
ッチングして、Ａｌ層２２に開口を行う。

【００４９】その後は通常の多層配線の工程を採って、
例えばＡｌ金属層によるエミッタ電極２２ｅ、ベース電
極２２ｂ、インジェクタ電極２２ｉ、各コレクタ電極２
２ｃが形成される。コレクタ電極２２ｃの形成部では余
分な第２の半導体層１９がエッチオフされる。

【００５０】上述のようにして、図７Ａに平面図、図７
Ｂに断面図を示すような、ＩＩＬセル構造を形成するこ
とができる。このＩＩＬセル構造は共通の半導体基板１
上に定電流源トランジスタと、スイッチトランジスタと
を有し、半導体基板１上に第１導電型の不純物がドープ
された第１の半導体層１３と、第２導電型の不純物がド
ープされた第２の半導体層１９とが互いに電気的に絶縁
されて形成され、第２の半導体層によりスイッチトラン
ジスタの複数のコレクタ電極２２ｃおよび不純物拡散に
よる複数のコレクタ領域２０が形成されている。さらに
第１の半導体層１３は、ベース電極取出し部と複数のコ
レクタ領域２０間において、半導体基板１に直接的に接
触する直接接触部が形成され、この直接接触部からの第
１導電型の不純物拡散により外部ベース領域１７ｇが形
成されている。このようにして得た本発明によるＩＩＬ
セルは、低抵抗の外部ベース領域１７ｇが図１２で示し
た従来構造に比し格段により大きく取られている点に特
徴がある。そして、この構成によるＩＩＬセルは、実際
には共通の半導体基板１に同時に複数形成されるもので
あり、その配置は図７Ａ中の鎖線において隣接するセル
が重ね合わせられて配置される。

【００５１】上述の本発明によるＩＩＬは、各コレクタ
電極とベース電極間に第１の半導体層１３とこれからの
不純物導入による拡散層が並列して形成されていること
から、ベース領域１７におけるベース直列抵抗Ｒ_B は、
従来構造の図１２で示された第１の半導体層単独層から
とした場合に比して、約１／２〜１／３となる。そし
て、図１２に示した、ベース抵抗の低減を行わない従来
例と比較すると、ＩＩＬセル構造の大きさは、実際には
例えば各電極を形成するに当たってのＡｌのパターンの
大きさの制約によって決定されるものであって両者は同
じ大きさとなり、本発明の適用によりセル構造の大きさ
の変更は必要としない。

【００５２】図１０Ａおよび図１０Ｂに示した従来のＩ
ＩＬセルにおいては、真性ベース領域６１ｓと外部ベー
ス領域６１ｇとをそれぞれイオン注入して、その拡散に
よって形成しており、ベース領域６１全体が深くなる。
またイオン注入をレジストの窓開けで行うため、マスク
合わせの余裕分が必要となり横に拡がってしまう。その
ため、ベース領域６１が広くなり、セルサイズを小さく
することができない。またイオン注入により形成するこ
とから、外部ベース領域の抵抗が比較的高くなる。

【００５３】本発明製法を適用すれば、第１の半導体層
からの拡散により外部ベース領域を形成するのと、２層
の半導体層を用いた自己整合技術により、ベース・コレ
クタ層が形成できることから、低抵抗で層厚の薄い外部
ベース領域とすることができ、ベース抵抗の低減と、Ｉ
ＩＬセルの微細化とを共に実現できる。

【００５４】上述の実施例では、ＩＩＬセル構造の周囲
をエミッタ電極取出し領域８によりリング状にとり囲
み、外部からの電気的ノイズを遮断し論理回路を安定に
動作することができる。しかしながら、このリング状の
エミッタ電極取出し領域８の代わりにＬＯＣＯＳ酸化に
よる素子分離層絶縁層７と埋め込み層３とによって囲む
こともできる。次にこの場合の例を説明する。

【００５５】この例では、実施例１における半導体装置
の製法において、図２Ａで示したｎ型不純物の注入によ
るエミッタ電極取出し領域８を、単位ＩＩＬセル構造の
一方の側にのみ形成するものである。また、ＬＯＣＯＳ
酸化による素子分離絶縁層７は、後にエミッタ電極取り
出し領域８を形成しない側においては、ｎ型の埋め込み
層３の上に張り出して形成するものである。

【００５６】実際の形成方法を、上述の実施例で用いた
図１〜図７、図８に示す一工程の断面図を用いて説明す
る。図８において図１〜図７の各部と対応する部分には
同一符号を付して示す。前述の実施例において図２Ａに
示したエミッタ電極取出し領域８を、この例では図８に
断面図を示すように、単位セルの片方の側にだけ、例え
ば図８における断面図の左側に形成する。また、エミッ
タ電極取出し領域８を形成しない右側においては、あら
かじめＬＯＣＯＳ技術による酸化によって形成する素子
分離絶縁層７を、埋め込み層３の上の部分にも形成され
るようにする。このエミッタ電極取出し領域８を形成す
るまでの工程と、更に各電極の形成を行う工程は、上述
の実施例において説明したと同様の工程を採ることがで
きる。

【００５７】そして、この例では図９Ａおよび図９Ｂに
それぞれ平面図と断面図を示すように、単位ＩＩＬセル
を複数平行配列するものであるが、この場合隣り合う２
つのセルが素子分離絶縁層７を共有しこれを介して接す
る構造とする。すなわち図９Ａにおける鎖線が単位セル
の境界となる。この図９Ａを図７Ａと比較すると、単位
ＩＩＬセルのセル幅やセル長が小さくなっていることが
わかる。

【００５８】従って、セル構造の外側周囲をエミッタ電
極取出し領域８の代わりに素子分離層７によって囲むこ
とにより、隣接するセル構造との距離を素子分離層の最
小形成幅にまで近づけることが可能となる。これにより
セル構造のより微細化が可能となる。

【００５９】尚、上述の各実施例では第１導電型がｐ型
で第２導電型がｎ型とした場合、すなわちサブストレイ
ト７１をｐ型とした例であるが、サブストレイトがｎ型
として、第１導電型がｎ型で第２導電型がｐ型とするＩ
ＩＬセル構造を形成することもできる。

【００６０】また、上述の各実施例ではエミッタ／ベー
スを形成する半導体層をいずれも多結晶シリコン層とし
て形成した例であるが、その少なくとも一方を他の材料
例えば多結晶シリコンとシリサイド（ＷＳｉ_x 等）の高
融点金属層とによる積層膜としても、同様にして本発明
によるＩＩＬセル構造を形成することができる。

【００６１】尚、上述の実施例は本発明の一部の例であ
り、本発明の要旨を逸脱しない範囲でその他様々な構成
を採り得る。

【００６２】このようにして本発明を適用することによ
りコレクタのスイッチングスピードの向上が達成され
る。

【００６３】

【発明の効果】本発明によりＩＩＬセル構造において、
コレクタ電極の下の絶縁膜を省略し、低抵抗のベース領
域を大きく取ることにより、ＩＩＬセル構造の微細化
と、ベース抵抗の低減とをともに実現することができ
る。

【００６４】セル構造の微細化により、ＩＩＬセル構造
を用いた半導体装置の設計の自由度が増し、半導体装置
の小型化をはかることができる。

【００６５】またベース抵抗の低減により、各コレクタ
毎のスイッチング速度の差が縮小し、スイッチング速度
の向上が図られることによって、ＩＩＬによる論理回路
の性能が向上する。またスイッチング速度の差が縮小し
速度が向上することにより、論理回路の設計が従来に比
して容易になり、さらなる大規模化をはかることができ
るようになる。

【図面の簡単な説明】

【図１】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図２】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図３】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図４】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図５】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図６】Ａ、Ｂ 本発明によるＩＩＬセル構造およびそ
の製法の一実施例の一工程を示す構成図（断面図）であ
る。

【図７】Ａ、Ｂ 本発明によるＩＩＬセル構造の一実施
例を示す平面図および断面図である。

【図８】本発明によるＩＩＬセル構造およびその製法の
他の例の一工程を示す構成図（断面図）である。

【図９】Ａ、Ｂ 本発明によるＩＩＬセル構造の他の一
例を示す平面図および断面図である。

【図１０】Ａ、Ｂ 従来のＩＩＬセル構造の平面図およ
び断面図である。

【図１１】ゲート領域の不純物濃度とＩＩＬ回路による
リング発振器の遅延時間との関係を示すグラフである。

【図１２】２層の多結晶シリコンによるエミッタ／ベー
ス自己整合構造のバイポーラトランジスタを応用したＩ
ＩＬセル構造の従来の例である。 Ａ ＩＩＬセル構造の平面図である。 Ｂ ＩＩＬセル構造の断面図である。

【図１３】図１２に示したＩＩＬセル構造の製造におけ
る一工程の断面図である。

【符号の説明】

１、３１ 半導体基板 ３、３２ 埋め込み領域 ４ エピタキシャル層 ７、３７ 素子分離絶縁層 ８、３８、６０ａ エミッタ電極取出し領域 １１ 素子分離領域 １２ 絶縁層 １３、４１ 第１の半導体層 １４、４３ 層間絶縁層 １４ｈ コレクタ形成領域の開口 １５ ベース領域イオン注入領域 １６ サイドウォール絶縁膜 １７、３４、６１ ベース領域 １７ｓ、３４ｓ、６１ｓ 真性ベース領域 １７ｇ、３４ｇ、６１ｇ 外部ベース領域 １８、３６ インジェクタ領域 １９、４４ 第２の半導体層 ２０、３５ コレクタ領域 ２２、４５ Ａｌ層 ２２ｅ、４５ｅ エミッタ電極 ２２ｃ、４５ｃ コレクタ電極 ２２ｂ、４５ｂ ベース電極 ２２ｉ、４５ｉ インジェクタ電極 ３３ エミッタ領域 ３４ｂ ベース電極取出し領域 ４２ 絶縁膜 ６０ エミッタ領域 ６２ インジェクタ領域 ６３ コレクタ領域 ７１ サブストレイト ７３ 溝

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 共通の半導体基板上に、定電流源トラン
   ジスタと、スイッチトランジスタとを有してなるインテ
   グレイテッド・インジェクション・ロジックセルが形成
   された半導体装置の製法において、 上記半導体基板に素子分離絶縁層を形成する工程と、 上記スイッチトランジスタのエミッタ埋め込み領域を形
   成する工程と、 上記半導体基板上に絶縁層を形成する工程と、 該絶縁層に、上記スイッチトランジスタの複数のコレク
   タ領域の形成部を包含する領域上と、インジェクション
   電極の取り出し部とにそれぞれ開口を形成する工程と、 上記絶縁層の各開口を通じて上記半導体基板に連接して
   第１導電型の第１の半導体層を形成する工程と、 該第１の半導体層をパターン化する工程と、 該パターン化された第１の半導体層上を覆って層間絶縁
   層を形成する工程と、 該層間絶縁層に、上記複数の各コレクタ領域形成部と、
   上記インジェクション電極の取出し部と、上記スイッチ
   トランジスタのエミッタ電極取出し部とにそれぞれ開口
   を形成する工程と、上記第１の半導体層及びその上の上記層間絶縁層をマス
   クとして、上記開口を通じたイオン注入により、上記半
   導体基板にベース領域となるイオン注入領域を形成する
   工程と、 アニールにより、上記第１の半導体層から第１導電型の
   不純物を拡散させて外部ベース領域を形成すると共に、
   上記イオン注入領域から真性ベース領域を拡散形成する
   工程と、 上記層間絶縁層の上記各コレクタ領域形成部の開口内を
   含んで第２導電型の第２の半導体層を形成する工程と、 該第２の半導体層に上記コレクタ領域およびコレクタ電
   極形成部を残すパターン化工程とを採り、 上記第１の半導体層に対するパターン化は、上記インジ
   ェクション電極と、ベース電極およびベース領域形成部
   と、上記複数のコレクタ領域間に位置する部分を残すパ
   ターン化とすることを特徴とする半導体装置の製法。
2. 【請求項２】 上記ベース領域を、上記ベース電極取出
   し部からこれに隣り合うコレクタ領域に連なって形成す
   ることを特徴とする請求項１に記載の半導体装置の製
   法。