JP3457626B2 - ジッタ検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、特にディジタル発
振回路のクロックのジッタを検出するジッタ検出回路に
属する。
振回路のクロックのジッタを検出するジッタ検出回路に
属する。
【０００２】
【従来の技術】近年、ディジタル回路用のクロック供給
用の発振回路として、フェーズロックドループ（ＰＬ
Ｌ）回路が頻繁に用いられるようになってきている。同
回路において、安定性を測る尺度であるジッタの特性を
いかにして保証するかが重要となっており、これをＰＬ
Ｌ内部で測定できる回路が必要となっている。
用の発振回路として、フェーズロックドループ（ＰＬ
Ｌ）回路が頻繁に用いられるようになってきている。同
回路において、安定性を測る尺度であるジッタの特性を
いかにして保証するかが重要となっており、これをＰＬ
Ｌ内部で測定できる回路が必要となっている。
【０００３】従来、ジッタ検出回路としては、図１１に
示す位相差検出回路１０ａがある。例えば、このような
位相差検出回路１０ａを単独で用いる場合には、測定対
象信号をディレイ３１ａを介して遅延させ、この信号と
クロック信号の位相差の程度をＦＦ（フリップフロッ
プ）３２ａにより検出し、ＦＦ３２ａの検出出力をジッ
タ検出信号とする。また、位相差検出回路１０ａを２つ
用意し、測定対象信号とクロック信号をそれぞれ交互に
接続する方法や、ディレイ３１ａのディレイ値が異なる
位相差検出回路１０ａを複数用意し、それぞれの検出結
果をジッタの判定に使用する方法もある。
示す位相差検出回路１０ａがある。例えば、このような
位相差検出回路１０ａを単独で用いる場合には、測定対
象信号をディレイ３１ａを介して遅延させ、この信号と
クロック信号の位相差の程度をＦＦ（フリップフロッ
プ）３２ａにより検出し、ＦＦ３２ａの検出出力をジッ
タ検出信号とする。また、位相差検出回路１０ａを２つ
用意し、測定対象信号とクロック信号をそれぞれ交互に
接続する方法や、ディレイ３１ａのディレイ値が異なる
位相差検出回路１０ａを複数用意し、それぞれの検出結
果をジッタの判定に使用する方法もある。
【０００４】また、特公平７−５０９２６号公報には、
記憶媒体から再生された映像信号のジッタ検出回路が開
示されている。これは、ジッタを含む映像信号から水平
同期信号を分離する水平同期信号分離回路のｎ倍の周波
数で発振する電圧制御発振器と、その出力発信周波数を
１／ｎ倍に分周する分周回路とを備え、可変傾斜波発生
回路によって前期分周回路の出力パルスの位相に応じた
タイミングで傾斜波を発生させ、その出力傾斜波の傾斜
部分をサンプルホールド手段によって前記水平同期信号
分離回路の出力である水平同期信号に基づいて生成した
水平走査周期のサンプルパルスでサンプリング後ホール
ドし、そのサンプルホールド電圧を前記電圧制御発振器
に制御電圧として供給すると共に、前記可変傾斜波発生
回路に前記制御信号として供給することにより、電圧制
御発振器からジッタ検出信号を取り出すものである。
記憶媒体から再生された映像信号のジッタ検出回路が開
示されている。これは、ジッタを含む映像信号から水平
同期信号を分離する水平同期信号分離回路のｎ倍の周波
数で発振する電圧制御発振器と、その出力発信周波数を
１／ｎ倍に分周する分周回路とを備え、可変傾斜波発生
回路によって前期分周回路の出力パルスの位相に応じた
タイミングで傾斜波を発生させ、その出力傾斜波の傾斜
部分をサンプルホールド手段によって前記水平同期信号
分離回路の出力である水平同期信号に基づいて生成した
水平走査周期のサンプルパルスでサンプリング後ホール
ドし、そのサンプルホールド電圧を前記電圧制御発振器
に制御電圧として供給すると共に、前記可変傾斜波発生
回路に前記制御信号として供給することにより、電圧制
御発振器からジッタ検出信号を取り出すものである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。近年、ディジタル
回路に使用するクロックのジッタ特性として、図１３に
示す、サイクルトゥサイクルジッタと呼ばれる、連続す
るクロックサイクルのタイミングの偏差の程度を定義す
るようになってきた。これは、ディジタル回路の動作速
度の増加に伴い、クロック周期の安定度を、周期の絶対
値のばらつきの程度で定義する周期ジッタ（図１２）の
みでなく、連続するクロックサイクルの相対値的な変動
が小さいことが求められるようになってきているためで
ある。
術には以下に掲げる問題点があった。近年、ディジタル
回路に使用するクロックのジッタ特性として、図１３に
示す、サイクルトゥサイクルジッタと呼ばれる、連続す
るクロックサイクルのタイミングの偏差の程度を定義す
るようになってきた。これは、ディジタル回路の動作速
度の増加に伴い、クロック周期の安定度を、周期の絶対
値のばらつきの程度で定義する周期ジッタ（図１２）の
みでなく、連続するクロックサイクルの相対値的な変動
が小さいことが求められるようになってきているためで
ある。
【０００６】しかし、図１１に示した位相差検出回路１
０ａで測定しているのは、測定した瞬間の位相差の程度
のみであり、図１２に示す周期ジッタの判定しか行なう
ことができない。つまり、図１１の位相差検出回路１０
ａ単独の方法では、ある瞬間の、２つのクロック信号の
位相差の絶対値のみを検出できる回路であり、位相差の
変動は記録していないため、サイクルトゥサイクルジッ
タの程度は検出できない。同様に、特公平７−５０９２
６号公報に開示されている方法においても、サンプルホ
ールド手段が、分周回路の出力パルスの位相に応じたタ
イミングで発生させた傾斜波を前記水平同期信号分離回
路の出力である水平同期信号に基づいて生成した略１水
平走査周期のサンプルパルスでサンプリング後ホールド
し、そのサンプルホールド電圧を前記電圧制御発振器に
制御電圧として供給する方法であるので、サイクルトゥ
サイクルジッタの程度は検出できない。
０ａで測定しているのは、測定した瞬間の位相差の程度
のみであり、図１２に示す周期ジッタの判定しか行なう
ことができない。つまり、図１１の位相差検出回路１０
ａ単独の方法では、ある瞬間の、２つのクロック信号の
位相差の絶対値のみを検出できる回路であり、位相差の
変動は記録していないため、サイクルトゥサイクルジッ
タの程度は検出できない。同様に、特公平７−５０９２
６号公報に開示されている方法においても、サンプルホ
ールド手段が、分周回路の出力パルスの位相に応じたタ
イミングで発生させた傾斜波を前記水平同期信号分離回
路の出力である水平同期信号に基づいて生成した略１水
平走査周期のサンプルパルスでサンプリング後ホールド
し、そのサンプルホールド電圧を前記電圧制御発振器に
制御電圧として供給する方法であるので、サイクルトゥ
サイクルジッタの程度は検出できない。
【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、サイクルトゥサイ
クルジッタの程度を検出するジッタ検出回路を提供する
点にある。
のであり、その目的とするところは、サイクルトゥサイ
クルジッタの程度を検出するジッタ検出回路を提供する
点にある。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、測定対象信号の同一の基準クロックに対する
連続する所定の位相差を検出して位相差検出信号として
出力する、複数の位相差検出手段と、前記位相差検出手
段各々の後段にそれぞれ接続され、各々の前段に接続さ
れた前記位相差検出手段が出力する前記位相差検出信号
の連続する位相差のサイクル毎の変化を検出し、位相差
状態変化検出信号として出力する、複数の位相差状態変
化検出手段と、前記複数の位相差状態変化検出手段の少
なくとも一つが、前記位相差状態変化検出信号を出力す
るのに応じてジッタ検出信号を出力する第１の判定手段
とを備え、前記位相差検出手段は、 前記測定対象信号を
遅延させて遅延信号として出力する遅延手段と、 前記遅
延信号をデータとし、前記基準クロックをクロックとす
る、フリップフロップによる第１の記憶手段とを有し、
前記複数の位相差検出手段の各々が検出する所定の位相
差は、互いに異なることを特徴とするジッタ検出回路に
存する。請求項２記載の発明の要旨は、前記位相差検出
手段は、それぞれが備える遅延手段の遅延時間が、互い
に異なることを特徴とする請求項１に記載のジッタ検出
回路に存する。請求項３記載の発明の要旨は、前記遅延
手段は遅延回路であり、前記第１の記憶手段はフリップ
フロップ回路であり、前記フリップフロップ回路のセッ
トアップ時間と前記遅延回路の遅延時間とを加えた時間
は、前記位相差検出手段同士で互いに異なることを特徴
とする請求項１又は２に記載のジッタ検出回路に存す
る。請求項４記載の発明の要旨は、前記位相差状態変化
検出手段は、現在から１サイクル前の前記位相差検出信
号を記憶して出力する第２の記憶手段と、前記第２の記
憶手段の出力と現在の前記位相差検出信号との間に変化
があるとこれを位相差状態変化検出信号として出力する
第２の判定手段とを備えることを特徴とする請求項１〜
３のいずれかに記載のジッタ検出回路に存する。請求項
５記載の発明の要旨は、前記第２の記憶手段は、前記位
相差検出信号をデータとし、前記基準クロックをクロッ
クとするフリップフロップであり、前記第２の判定手段
は、前記位相差検出信号と前記第２の記憶手段の出力の
排他和をとるＥＸ−ＯＲゲートであることを特徴とする
請求項４に記載のジッタ検出回路に存する。請求項６記
載の発明の要旨は、前記第１の判定手段はＯＲゲートで
あり、前記第１の判定手段には、前記位相差検出手段の
うち測定可能な位相差が最も大きい位相差検出手段が出
力する前記位相差検出信号及び、他の位相差検出手段の
後段にそれぞれ接続された前記複数の位相差状態変化検
出手段が出力する前記位相差状態変化検出信号が入力さ
れることを特徴とする請求項１〜５のいずれかに記載の
ジッタ検出回路に存する。請求項７記載の発明の要旨
は、前記第１の判定手段は、前記複数の位相差状態変化
検出回路のうち、選択された任意の２つが出力する前記
位相差状態変化検出信号を組み合わせて入力とするＡＮ
Ｄゲートを、前記位相差状態変化検出回路の数に応じて
全ての組み合わせに対して備え、前記ＡＮＤゲートの出
力全てを入力するＯＲゲートの出力を、前記ジッタ検出
信号として出力することを特徴とする請求項１〜５のい
ずれかに記載のジッタ検出回路に存する。請求項８記載
の発明の要旨は、前記ジッタ検出信号をデータとし、前
記基準クロックをクロックとするフリップフロップ回路
と、該フリップフロップ回路の出力と前記ジッタ検出信
号との論理積をとるＡＮＤゲートと、該ＡＮＤゲートの
出力をデータとし、前記基準クロックの反転をクロック
とするフリップフロップとを備えることを特徴とする請
求項１〜７のいずれかに記載のジッタ検出回路に存す
る。請求項９記載の発明の要旨は、請求項１〜８に記載
のジッタ検出回路を並列接続して備えることを特徴とす
る発振回路に存する。請求項１０記載の発明の要旨は、
請求項１〜８に記載のジッタ検出回路を並列接続して備
えることを特徴とするＰＬＬ回路に存する。請求項１１
記載の発明の要旨は、前記基準クロックと測定対象信号
とを入れ替えた請求項１〜８に記載のジッタ検出回路を
並列接続して備えることを特徴とするＰＬＬ回路に存す
る。
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、測定対象信号の同一の基準クロックに対する
連続する所定の位相差を検出して位相差検出信号として
出力する、複数の位相差検出手段と、前記位相差検出手
段各々の後段にそれぞれ接続され、各々の前段に接続さ
れた前記位相差検出手段が出力する前記位相差検出信号
の連続する位相差のサイクル毎の変化を検出し、位相差
状態変化検出信号として出力する、複数の位相差状態変
化検出手段と、前記複数の位相差状態変化検出手段の少
なくとも一つが、前記位相差状態変化検出信号を出力す
るのに応じてジッタ検出信号を出力する第１の判定手段
とを備え、前記位相差検出手段は、 前記測定対象信号を
遅延させて遅延信号として出力する遅延手段と、 前記遅
延信号をデータとし、前記基準クロックをクロックとす
る、フリップフロップによる第１の記憶手段とを有し、
前記複数の位相差検出手段の各々が検出する所定の位相
差は、互いに異なることを特徴とするジッタ検出回路に
存する。請求項２記載の発明の要旨は、前記位相差検出
手段は、それぞれが備える遅延手段の遅延時間が、互い
に異なることを特徴とする請求項１に記載のジッタ検出
回路に存する。請求項３記載の発明の要旨は、前記遅延
手段は遅延回路であり、前記第１の記憶手段はフリップ
フロップ回路であり、前記フリップフロップ回路のセッ
トアップ時間と前記遅延回路の遅延時間とを加えた時間
は、前記位相差検出手段同士で互いに異なることを特徴
とする請求項１又は２に記載のジッタ検出回路に存す
る。請求項４記載の発明の要旨は、前記位相差状態変化
検出手段は、現在から１サイクル前の前記位相差検出信
号を記憶して出力する第２の記憶手段と、前記第２の記
憶手段の出力と現在の前記位相差検出信号との間に変化
があるとこれを位相差状態変化検出信号として出力する
第２の判定手段とを備えることを特徴とする請求項１〜
３のいずれかに記載のジッタ検出回路に存する。請求項
５記載の発明の要旨は、前記第２の記憶手段は、前記位
相差検出信号をデータとし、前記基準クロックをクロッ
クとするフリップフロップであり、前記第２の判定手段
は、前記位相差検出信号と前記第２の記憶手段の出力の
排他和をとるＥＸ−ＯＲゲートであることを特徴とする
請求項４に記載のジッタ検出回路に存する。請求項６記
載の発明の要旨は、前記第１の判定手段はＯＲゲートで
あり、前記第１の判定手段には、前記位相差検出手段の
うち測定可能な位相差が最も大きい位相差検出手段が出
力する前記位相差検出信号及び、他の位相差検出手段の
後段にそれぞれ接続された前記複数の位相差状態変化検
出手段が出力する前記位相差状態変化検出信号が入力さ
れることを特徴とする請求項１〜５のいずれかに記載の
ジッタ検出回路に存する。請求項７記載の発明の要旨
は、前記第１の判定手段は、前記複数の位相差状態変化
検出回路のうち、選択された任意の２つが出力する前記
位相差状態変化検出信号を組み合わせて入力とするＡＮ
Ｄゲートを、前記位相差状態変化検出回路の数に応じて
全ての組み合わせに対して備え、前記ＡＮＤゲートの出
力全てを入力するＯＲゲートの出力を、前記ジッタ検出
信号として出力することを特徴とする請求項１〜５のい
ずれかに記載のジッタ検出回路に存する。請求項８記載
の発明の要旨は、前記ジッタ検出信号をデータとし、前
記基準クロックをクロックとするフリップフロップ回路
と、該フリップフロップ回路の出力と前記ジッタ検出信
号との論理積をとるＡＮＤゲートと、該ＡＮＤゲートの
出力をデータとし、前記基準クロックの反転をクロック
とするフリップフロップとを備えることを特徴とする請
求項１〜７のいずれかに記載のジッタ検出回路に存す
る。請求項９記載の発明の要旨は、請求項１〜８に記載
のジッタ検出回路を並列接続して備えることを特徴とす
る発振回路に存する。請求項１０記載の発明の要旨は、
請求項１〜８に記載のジッタ検出回路を並列接続して備
えることを特徴とするＰＬＬ回路に存する。請求項１１
記載の発明の要旨は、前記基準クロックと測定対象信号
とを入れ替えた請求項１〜８に記載のジッタ検出回路を
並列接続して備えることを特徴とするＰＬＬ回路に存す
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本実施
の形態に係るジッタ検出回路は、同一構成のジッタ検出
回路１，５からなり、それぞれにＡクロック信号ＣＡと
Ｂクロック信号ＣＢが互いに入れ替わった状態で並列に
接続されているものである。以下ジッタ検出回路１につ
いて説明する。
に基づいて詳細に説明する。図１に示すように、本実施
の形態に係るジッタ検出回路は、同一構成のジッタ検出
回路１，５からなり、それぞれにＡクロック信号ＣＡと
Ｂクロック信号ＣＢが互いに入れ替わった状態で並列に
接続されているものである。以下ジッタ検出回路１につ
いて説明する。
【００１０】ジッタ検出回路１は位相差検出回路群２、
位相差状態変化検出回路群３、ＯＲゲート４より構成さ
れる。
位相差状態変化検出回路群３、ＯＲゲート４より構成さ
れる。
【００１１】位相差検出回路群２は、第１〜第４の位相
差検出回路１０〜１３より構成され、各々の入力（デー
タとクロック）にＡクロック信号ＣＡとＢクロック信号
ＣＢが並列に接続される。本実施の形態に於いては、図
１に示すように４つの位相差検出回路を用いているが、
位相差検出回路の数に制限はなく、位相差検出値の異な
る位相差検出回路を任意数で構成できる。
差検出回路１０〜１３より構成され、各々の入力（デー
タとクロック）にＡクロック信号ＣＡとＢクロック信号
ＣＢが並列に接続される。本実施の形態に於いては、図
１に示すように４つの位相差検出回路を用いているが、
位相差検出回路の数に制限はなく、位相差検出値の異な
る位相差検出回路を任意数で構成できる。
【００１２】第１〜第４の位相差検出回路１０〜１３で
それぞれ検出できる位相差検出時間Ｔｎ（本実施の形態
においては、ｎ＝１〜４）は、第１の位相差検出回路１
０がもっとも小さく、第２の位相差検出回路１１、第３
の位相差検出回路１２の順に大きくなり、第４の位相差
検出回路１３がもっとも大きい。第１の位相差検出回路
１０の位相差検出時間をＴ１，第２の位相差検出回路１
１の位相差検出時間をＴ２，第３の位相差検出回路１２
の位相差検出時間をＴ３、第４の位相差検出回路１３の
位相差検出時間をＴ４とすると、Ｔ１＜Ｔ２＜Ｔ３＜Ｔ
４である。ここで、位相差検出時間Ｔｎ（ｎ＝１〜４）
とは、所定の位相差の検出値即ち、第１〜第４の位相差
検出回路１０〜１３それぞれが検出可能な位相差を時間
で表すものであり、後述する内部回路のディレイ３１の
遅延時間により決定されるものである。
それぞれ検出できる位相差検出時間Ｔｎ（本実施の形態
においては、ｎ＝１〜４）は、第１の位相差検出回路１
０がもっとも小さく、第２の位相差検出回路１１、第３
の位相差検出回路１２の順に大きくなり、第４の位相差
検出回路１３がもっとも大きい。第１の位相差検出回路
１０の位相差検出時間をＴ１，第２の位相差検出回路１
１の位相差検出時間をＴ２，第３の位相差検出回路１２
の位相差検出時間をＴ３、第４の位相差検出回路１３の
位相差検出時間をＴ４とすると、Ｔ１＜Ｔ２＜Ｔ３＜Ｔ
４である。ここで、位相差検出時間Ｔｎ（ｎ＝１〜４）
とは、所定の位相差の検出値即ち、第１〜第４の位相差
検出回路１０〜１３それぞれが検出可能な位相差を時間
で表すものであり、後述する内部回路のディレイ３１の
遅延時間により決定されるものである。
【００１３】Ａクロック信号ＣＡとＢクロック信号ＣＢ
の位相差は、位相差の大きさに応じて、位相差検出時間
Ｔｎの異なる第１〜第４の位相差検出回路１０〜１３に
より第１〜第４の位相差検出信号として検出される。
の位相差は、位相差の大きさに応じて、位相差検出時間
Ｔｎの異なる第１〜第４の位相差検出回路１０〜１３に
より第１〜第４の位相差検出信号として検出される。
【００１４】第１〜第４の位相差検出信号のうち第１〜
第３の位相差検出信号は、位相差状態変化検出回路群３
の第１〜第３の位相差状態変化検出回路２０〜２２にそ
れぞれ入力される。しかし、位相差検出時間Ｔ４即ち位
相差の検出値がもっとも大きい第４の位相差検出回路１
３が出力する第４の位相差検出信号は、ＯＲゲート４に
直接入力される。
第３の位相差検出信号は、位相差状態変化検出回路群３
の第１〜第３の位相差状態変化検出回路２０〜２２にそ
れぞれ入力される。しかし、位相差検出時間Ｔ４即ち位
相差の検出値がもっとも大きい第４の位相差検出回路１
３が出力する第４の位相差検出信号は、ＯＲゲート４に
直接入力される。
【００１５】第１の位相差状態変化検出回路２０は、第
１の位相差検出回路１０のサイクルごとの出力（第１の
位相差検出信号）の変化を検出し、第１の位相差状態変
化検出信号を出力する。同様に、第２の位相差状態変化
検出回路２１は、第２の位相差検出回路１１のサイクル
ごとの出力（第２の位相差検出信号）の変化を検出して
第２の位相差状態変化検出信号を出力し、第３の位相差
状態変化検出回路２２は、第３の位相差検出回路１２の
サイクルごとの出力（第３の位相差検出信号）の変化を
検出して第３の位相差状態変化検出信号を出力する。第
１〜３の位相差状態変化検出信号はＯＲゲート４に入力
される。
１の位相差検出回路１０のサイクルごとの出力（第１の
位相差検出信号）の変化を検出し、第１の位相差状態変
化検出信号を出力する。同様に、第２の位相差状態変化
検出回路２１は、第２の位相差検出回路１１のサイクル
ごとの出力（第２の位相差検出信号）の変化を検出して
第２の位相差状態変化検出信号を出力し、第３の位相差
状態変化検出回路２２は、第３の位相差検出回路１２の
サイクルごとの出力（第３の位相差検出信号）の変化を
検出して第３の位相差状態変化検出信号を出力する。第
１〜３の位相差状態変化検出信号はＯＲゲート４に入力
される。
【００１６】第１〜３の位相差状態変化検出回路２０〜
２２および第４の位相差検出回路１３の出力（第１〜３
の位相差状態変化検出信号，第４の位相差検出信号）の
いずれか１つ以上が機能（変化）した場合、ＯＲゲート
４がアクティブとなり、ジッタありとしてジッタ検出信
号Ａが出力される。
２２および第４の位相差検出回路１３の出力（第１〜３
の位相差状態変化検出信号，第４の位相差検出信号）の
いずれか１つ以上が機能（変化）した場合、ＯＲゲート
４がアクティブとなり、ジッタありとしてジッタ検出信
号Ａが出力される。
【００１７】ジッタ検出回路５はジッタ検出回路１と同
一構成であり、Ａクロック信号ＣＡとＢクロック信号Ｃ
Ｂを入れ替えただけである。従って、ジッタ検出回路１
と全く同様の動作をするものであるので詳しい説明を省
略する。ジッタ検出回路５は、ジッタありと判定した場
合はジッタ検出信号Ｂを出力する。
一構成であり、Ａクロック信号ＣＡとＢクロック信号Ｃ
Ｂを入れ替えただけである。従って、ジッタ検出回路１
と全く同様の動作をするものであるので詳しい説明を省
略する。ジッタ検出回路５は、ジッタありと判定した場
合はジッタ検出信号Ｂを出力する。
【００１８】図２は本発明の実施例における、第１の位
相差検出回路１０の回路図である。第１〜第４の位相差
検出回路１０〜１７の回路構成は、すべて同一であるた
め、第１の位相差検出回路１０を例にとり説明する。
相差検出回路１０の回路図である。第１〜第４の位相差
検出回路１０〜１７の回路構成は、すべて同一であるた
め、第１の位相差検出回路１０を例にとり説明する。
【００１９】図２において、第１の位相差検出回路１０
は、ディレイ３１とＦＦ（フリップフロップ）３２から
構成される。第１の位相差検出回路１０には、測定対象
信号（第１の位相差検出回路１０においてはＡクロック
信号ＣＡ）と基準クロック信号（第１の位相差検出回路
１０においてはＢクロック信号ＣＢ）が入力され、測定
対象信号はデータとしてディレイ３１を介してＦＦ３２
のデータ端子に入力され、基準クロック信号はクロック
としてＦＦ３２のクロック端子に入力される。これによ
りＦＦ３２のセットアップ時間とディレイ３１のディレ
イ時間を加えた時間が、第１の位相差検出回路１０のセ
ットアップ時間となり、このセットアップ時間が第１の
位相差検出回路１０の位相差検出時間Ｔ１に相当する。
は、ディレイ３１とＦＦ（フリップフロップ）３２から
構成される。第１の位相差検出回路１０には、測定対象
信号（第１の位相差検出回路１０においてはＡクロック
信号ＣＡ）と基準クロック信号（第１の位相差検出回路
１０においてはＢクロック信号ＣＢ）が入力され、測定
対象信号はデータとしてディレイ３１を介してＦＦ３２
のデータ端子に入力され、基準クロック信号はクロック
としてＦＦ３２のクロック端子に入力される。これによ
りＦＦ３２のセットアップ時間とディレイ３１のディレ
イ時間を加えた時間が、第１の位相差検出回路１０のセ
ットアップ時間となり、このセットアップ時間が第１の
位相差検出回路１０の位相差検出時間Ｔ１に相当する。
【００２０】測定対象信号の立上がりタイミングと、基
準クロック信号の立上がりタイミングとの差分の時間が
第１の位相差検出回路１０の位相差検出時間Ｔ１より大
きいときに、第１の位相差検出回路１０から第１の位相
差検出信号が出力される。第２〜４の位相差検出回路１
１〜１３からも同様にして第２〜４の位相差検出信号が
出力される。
準クロック信号の立上がりタイミングとの差分の時間が
第１の位相差検出回路１０の位相差検出時間Ｔ１より大
きいときに、第１の位相差検出回路１０から第１の位相
差検出信号が出力される。第２〜４の位相差検出回路１
１〜１３からも同様にして第２〜４の位相差検出信号が
出力される。
【００２１】これを具体的に説明したのが、図３であ
る。図３を参照すると、各位相差検出信号（例えば第１
の位相差検出信号）が出力される際の、測定対象信号と
基準クロック信号の位相差検出時間Ｔｎ（例えばＴ１）
は、ディレイ（例えばディレイ３１）の遅延時間をＴ
ｄ，ＦＦ（例えばＦＦ３２）のセットアップ時間をＴｓ
とすると、Ｔｎ（Ｔ１）＝Ｔｄ＋Ｔｓである。各ディレ
イの遅延時間の値を任意に設定することで、所要の値の
位相差を検出する位相差検出回路を作るとこができる。
図１に示した実施の形態に於いては、これを利用し、Ｔ
１，Ｔ２，Ｔ３，Ｔ４の順番で検出能の異なる第１〜４
の位相差検出回路１０〜１３を用意している。
る。図３を参照すると、各位相差検出信号（例えば第１
の位相差検出信号）が出力される際の、測定対象信号と
基準クロック信号の位相差検出時間Ｔｎ（例えばＴ１）
は、ディレイ（例えばディレイ３１）の遅延時間をＴ
ｄ，ＦＦ（例えばＦＦ３２）のセットアップ時間をＴｓ
とすると、Ｔｎ（Ｔ１）＝Ｔｄ＋Ｔｓである。各ディレ
イの遅延時間の値を任意に設定することで、所要の値の
位相差を検出する位相差検出回路を作るとこができる。
図１に示した実施の形態に於いては、これを利用し、Ｔ
１，Ｔ２，Ｔ３，Ｔ４の順番で検出能の異なる第１〜４
の位相差検出回路１０〜１３を用意している。
【００２２】図４は本発明の実施例における、第１の位
相差状態変化検出回路２０の回路図である。各第１〜第
３の位相差状態変化検出回路２０〜２５の回路は同一構
成であるため、第１の位相差状態変化検出回路２０を例
にとり説明する。
相差状態変化検出回路２０の回路図である。各第１〜第
３の位相差状態変化検出回路２０〜２５の回路は同一構
成であるため、第１の位相差状態変化検出回路２０を例
にとり説明する。
【００２３】図４を参照すると、第１の位相差状態変化
検出回路２０は、ＦＦ（フリップフロップ）４１とＥＸ
−ＯＲ（排他論理ＯＲゲート）４２で構成される。ＦＦ
４１のデータ端子にはデータとして第１の位相差検出信
号（第１の位相差状態変化検出回路２０においては、第
１の位相差検出回路１０出力）が入力され、クロック端
子にはクロックとして基準クロック信号（第１の位相差
状態変化検出回路２０においては、Ｂクロック信号Ｃ
Ｂ）が入力される。これにより、ＦＦ４１には基準クロ
ック信号の１サイクル前の第１の位相差検出信号の状態
が保持される。ＥＸ−ＯＲ４２には、第１の位相差検出
信号と、ＦＦ４１により保持された、１サイクル前の第
１の位相差検出信号の状態が入力される。ＥＸ−ＯＲ４
２は、入力された２信号の排他和をとるため、第１の位
相差検出信号の状態が、前のサイクルから変化したとき
に、第１の位相差状態変化検出信号が出力される。同様
に、第２の位相差状態変化検出回路２１からは第２の位
相差状態変化検出信号が出力され、第３の位相差状態変
化検出回路２２からは第３の位相差状態変化検出信号が
出力される。
検出回路２０は、ＦＦ（フリップフロップ）４１とＥＸ
−ＯＲ（排他論理ＯＲゲート）４２で構成される。ＦＦ
４１のデータ端子にはデータとして第１の位相差検出信
号（第１の位相差状態変化検出回路２０においては、第
１の位相差検出回路１０出力）が入力され、クロック端
子にはクロックとして基準クロック信号（第１の位相差
状態変化検出回路２０においては、Ｂクロック信号Ｃ
Ｂ）が入力される。これにより、ＦＦ４１には基準クロ
ック信号の１サイクル前の第１の位相差検出信号の状態
が保持される。ＥＸ−ＯＲ４２には、第１の位相差検出
信号と、ＦＦ４１により保持された、１サイクル前の第
１の位相差検出信号の状態が入力される。ＥＸ−ＯＲ４
２は、入力された２信号の排他和をとるため、第１の位
相差検出信号の状態が、前のサイクルから変化したとき
に、第１の位相差状態変化検出信号が出力される。同様
に、第２の位相差状態変化検出回路２１からは第２の位
相差状態変化検出信号が出力され、第３の位相差状態変
化検出回路２２からは第３の位相差状態変化検出信号が
出力される。
【００２４】次に、図１の回路の動作について、図１を
参照して説明する。本ジッタ検出回路１，５は、２つの
同じ周波数のクロック信号の位相差を測定するものであ
る。片方に測定対象となるクロック信号（測定対象信
号）を、もう一方に測定の基準となるクロック信号（基
準クロック信号）を入力することで、基準クロック信号
に対する測定対象信号の位相のずれを測定でき、これを
ジッタとみなすことができる。同時に、ある時点におけ
る位相差と、その１周期前の位相差とを比較してその差
を検出するので、サイクルトゥサイクルジッタの程度を
検出することが出来る。
参照して説明する。本ジッタ検出回路１，５は、２つの
同じ周波数のクロック信号の位相差を測定するものであ
る。片方に測定対象となるクロック信号（測定対象信
号）を、もう一方に測定の基準となるクロック信号（基
準クロック信号）を入力することで、基準クロック信号
に対する測定対象信号の位相のずれを測定でき、これを
ジッタとみなすことができる。同時に、ある時点におけ
る位相差と、その１周期前の位相差とを比較してその差
を検出するので、サイクルトゥサイクルジッタの程度を
検出することが出来る。
【００２５】位相差の符号として、基準クロック信号に
対し、測定対象クロック信号の位相が進んでいる場合と
遅れている場合の２つがあり、この２つの場合それぞれ
に対する測定は、基準クロック信号と測定対象クロック
信号を互いに入れ替えた２つの回路（本実施の形態に於
いてはジッタ検出回路１とジッタ検出回路５）で可能と
なる。
対し、測定対象クロック信号の位相が進んでいる場合と
遅れている場合の２つがあり、この２つの場合それぞれ
に対する測定は、基準クロック信号と測定対象クロック
信号を互いに入れ替えた２つの回路（本実施の形態に於
いてはジッタ検出回路１とジッタ検出回路５）で可能と
なる。
【００２６】以下の動作の説明は、図１に示したジッタ
検出回路１において、測定対象となるクロック信号の位
相が、基準クロック信号の位相より進んでいる場合につ
いて行なう。Ａクロック信号ＣＡが測定対象信号、Ｂク
ロック信号ＣＢが基準クロック信号となる。
検出回路１において、測定対象となるクロック信号の位
相が、基準クロック信号の位相より進んでいる場合につ
いて行なう。Ａクロック信号ＣＡが測定対象信号、Ｂク
ロック信号ＣＢが基準クロック信号となる。
【００２７】図５を参照すると、（ア）の状態におい
て、Ａクロック信号ＣＡとＢクロック信号ＣＢの位相差
がＴ１以下の状態が続いている場合には、第１〜第４の
位相差検出信号は出力されない。このため、ジッタ検出
信号Ａも出力されない。
て、Ａクロック信号ＣＡとＢクロック信号ＣＢの位相差
がＴ１以下の状態が続いている場合には、第１〜第４の
位相差検出信号は出力されない。このため、ジッタ検出
信号Ａも出力されない。
【００２８】次に、（イ）の状態において、Ａクロック
信号ＣＡとＢクロック信号ＣＢの位相差がＴ１からＴ４
の間で変化する場合には、第１の位相差検出信号の値が
変化した時に、第１の位相差状態変化検出信号が出力さ
れ、ジッタ検出信号Ａが出力される。同様に、第２，第
３の位相差検出信号の値が変化した時には、それぞれ第
２，第３の位相差状態変化検出信号が出力され、ジッタ
検出信号Ａが出力される。
信号ＣＡとＢクロック信号ＣＢの位相差がＴ１からＴ４
の間で変化する場合には、第１の位相差検出信号の値が
変化した時に、第１の位相差状態変化検出信号が出力さ
れ、ジッタ検出信号Ａが出力される。同様に、第２，第
３の位相差検出信号の値が変化した時には、それぞれ第
２，第３の位相差状態変化検出信号が出力され、ジッタ
検出信号Ａが出力される。
【００２９】図５の（イ）では、一例を示すが、位相差
が例えばＴ２＜Ｔ＜Ｔ３の間の値に収まっている間は第
１〜第３の位相差検出信号の値は変化せず、従ってジッ
タ有りと検出されない。この状態から図のように位相差
がＴ３＜Ｔ＜Ｔ４の間に変化すると、第３の位相差検出
信号の値が変化する。この変化を第３の位相差状態変化
検出回路２２が検出し、第３の位相差状態変化検出信号
が出力され、ジッタ検出信号Ａが出力される。
が例えばＴ２＜Ｔ＜Ｔ３の間の値に収まっている間は第
１〜第３の位相差検出信号の値は変化せず、従ってジッ
タ有りと検出されない。この状態から図のように位相差
がＴ３＜Ｔ＜Ｔ４の間に変化すると、第３の位相差検出
信号の値が変化する。この変化を第３の位相差状態変化
検出回路２２が検出し、第３の位相差状態変化検出信号
が出力され、ジッタ検出信号Ａが出力される。
【００３０】最後に、（ウ）の状態において、Ａクロッ
ク信号ＣＡとＢクロック信号ＣＢの位相差がＴ＞Ｔ４と
なった場合には、前サイクルの状態に関わらず、ジッタ
検出信号Ａが出力される。
ク信号ＣＡとＢクロック信号ＣＢの位相差がＴ＞Ｔ４と
なった場合には、前サイクルの状態に関わらず、ジッタ
検出信号Ａが出力される。
【００３１】以上より、
・位相差がＴ１以下：ジッタ検出信号Ａは出力されな
い。 ・位相差がＴ１〜Ｔ４の範囲にある：位相差がＴ１，Ｔ
２，Ｔ３の値をまたいで変化したときにジッタ検出信号
Ａが出力される。 ・位相差がＴ４以上：無条件にジッタ検出信号Ａが出力
される。 といった動作が実現する。
い。 ・位相差がＴ１〜Ｔ４の範囲にある：位相差がＴ１，Ｔ
２，Ｔ３の値をまたいで変化したときにジッタ検出信号
Ａが出力される。 ・位相差がＴ４以上：無条件にジッタ検出信号Ａが出力
される。 といった動作が実現する。
【００３２】前述の説明に於いては、基準クロック信号
の位相より測定対象信号の位相が進んでいる場合のジッ
タ検出回路１について説明したが、逆の場合についても
まったく同様であり、Ａクロック信号ＣＡに基準クロッ
ク信号、Ｂクロック信号ＣＢに測定対象クロック信号を
接続することで、基準クロック信号の位相より測定対象
信号の位相が遅れている場合のジッタ検出が可能であ
る。この回路は、図１のジッタ検出回路５に相当する。
の位相より測定対象信号の位相が進んでいる場合のジッ
タ検出回路１について説明したが、逆の場合についても
まったく同様であり、Ａクロック信号ＣＡに基準クロッ
ク信号、Ｂクロック信号ＣＢに測定対象クロック信号を
接続することで、基準クロック信号の位相より測定対象
信号の位相が遅れている場合のジッタ検出が可能であ
る。この回路は、図１のジッタ検出回路５に相当する。
【００３３】実施の形態に係るジッタ検出回路は上記の
如く構成されているので、以下に掲げる効果を奏する。
如く構成されているので、以下に掲げる効果を奏する。
【００３４】第１の効果として、測定対象信号となるク
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、位相差がある範囲にある場合
には、記録された１サイクル前の位相差状態からの変化
のあるなしを検出できる。これによりサイクルごとのジ
ッタ変化を規定したサイクルトゥサイクルジッタを検出
できる。
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、位相差がある範囲にある場合
には、記録された１サイクル前の位相差状態からの変化
のあるなしを検出できる。これによりサイクルごとのジ
ッタ変化を規定したサイクルトゥサイクルジッタを検出
できる。
【００３５】第２の効果として、測定対象信号となるク
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、大きな位相差がある値（Ｔ４
で定められる値）を越えた場合は、これを無条件にジッ
タありと検出できる。
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、大きな位相差がある値（Ｔ４
で定められる値）を越えた場合は、これを無条件にジッ
タありと検出できる。
【００３６】第３の効果として、測定対象信号となるク
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、位相差がある範囲内にある場
合、この値のサイクルごとの変化が小さい場合は、これ
をジッタとは認識しないことができる。すなわち、定常
的位相誤差を安定値として持つ場合、定常的位相誤差を
ジッタとは見なさず無視することができる。
ロックのジッタを基準クロック信号に対する位相差とし
て検出する回路において、位相差がある範囲内にある場
合、この値のサイクルごとの変化が小さい場合は、これ
をジッタとは認識しないことができる。すなわち、定常
的位相誤差を安定値として持つ場合、定常的位相誤差を
ジッタとは見なさず無視することができる。
【００３７】−発明の他の実施例−
発明の他の実施例として、前サイクルでの位相差が第ｎ
の位相差検出回路の検出値Ｔｎに近い場合、過敏に反応
してしまうのを防止するジッタ検出回路９を図６に示
す。図１のジッタ検出回路１，５では、第１〜３の位相
差状態変化検出回路２０〜２５の出力状態が変化した場
合に、ＯＲゲート４，８により直ちに変化検出信号を出
力するようになっている。これを、図６のように２つ以
上の位相差状態変化検出回路が動作したときに、これを
位相差ありと判定するように、加算判定回路５０を挿入
する。図７に加算判定回路５０の内部回路例を示す。
の位相差検出回路の検出値Ｔｎに近い場合、過敏に反応
してしまうのを防止するジッタ検出回路９を図６に示
す。図１のジッタ検出回路１，５では、第１〜３の位相
差状態変化検出回路２０〜２５の出力状態が変化した場
合に、ＯＲゲート４，８により直ちに変化検出信号を出
力するようになっている。これを、図６のように２つ以
上の位相差状態変化検出回路が動作したときに、これを
位相差ありと判定するように、加算判定回路５０を挿入
する。図７に加算判定回路５０の内部回路例を示す。
【００３８】図７に示される加算判定回路５０は、２つ
以上の位相差状態変化検出回路が動作したときに、判定
出力が出力される回路であり、ＡＮＤゲート５１〜５６
と、ＯＲゲート５７より構成される。加算判定回路５０
は、入力される位相差検出信号（第４の位相差検出信
号）と、全ての位相差状態変化検出信号（第１〜３の位
相差状態変化検出信号）に対し、全ての対となる組み合
わせで論理積を取り、これら全ＡＮＤゲート５１〜５６
の出力を全てＯＲゲート５７に入力して論理和をとる。
以上の位相差状態変化検出回路が動作したときに、判定
出力が出力される回路であり、ＡＮＤゲート５１〜５６
と、ＯＲゲート５７より構成される。加算判定回路５０
は、入力される位相差検出信号（第４の位相差検出信
号）と、全ての位相差状態変化検出信号（第１〜３の位
相差状態変化検出信号）に対し、全ての対となる組み合
わせで論理積を取り、これら全ＡＮＤゲート５１〜５６
の出力を全てＯＲゲート５７に入力して論理和をとる。
【００３９】これにより、入力信号の任意の２本以上が
位相差状態変化を検出している場合に、ジッタ有りと検
出することが出来る。尚、図７に示した加算判定回路５
０に於いては、入力信号を第４の位相差検出信号及び第
１〜３の位相差状態変化検出信号の４本とし、それに伴
いＡＮＤゲート５１〜５６の数も６個としているが、こ
れらは、前段の位相差状態変化検出回路の数によって任
意に増減できる。
位相差状態変化を検出している場合に、ジッタ有りと検
出することが出来る。尚、図７に示した加算判定回路５
０に於いては、入力信号を第４の位相差検出信号及び第
１〜３の位相差状態変化検出信号の４本とし、それに伴
いＡＮＤゲート５１〜５６の数も６個としているが、こ
れらは、前段の位相差状態変化検出回路の数によって任
意に増減できる。
【００４０】図８には２回以上連続で位相差検出回路が
動作した場合を位相差ありと検出する、２回連続位相は
ずれ検出回路６０を挿入したジッタ検出回路９Ａを示
す。また、図９には２回連続位相はずれ検出回路６０内
部回路を示し、図１０には２回連続位相はずれ検出回路
６０の動作を表す。
動作した場合を位相差ありと検出する、２回連続位相は
ずれ検出回路６０を挿入したジッタ検出回路９Ａを示
す。また、図９には２回連続位相はずれ検出回路６０内
部回路を示し、図１０には２回連続位相はずれ検出回路
６０の動作を表す。
【００４１】２回連続位相はずれ検出回路６０は、ＦＦ
６１、ＡＮＤゲート６２、インバータ６３、ＦＦ６４で
構成される。図８のＯＲゲート４より出力されるジッタ
検出信号Ａは、基準クロック信号（Ｂクロック信号Ｃ
Ｂ）の立ち上がりに同期して（ア）、（イ）のように出
力される。（ア）は位相はずれが一回のみの場合で、ジ
ッタ検出信号Ａのパルス幅が１クロック分有り、（イ）
は２回連続位相はずれが生じた場合で、ジッタ検出信号
Ａのパルス幅が２クロック分有る。２回連続位相はずれ
検出回路６０では、ジッタ検出信号Ａと基準クロック信
号（Ｂクロック信号ＣＢ）をそれぞれ、データとクロッ
クとしてＦＦ６１に入力することで、１クロック遅れた
信号がＦＦ６１の出力より得られる。ジッタ検出信号Ａ
とＦＦ６１の出力をＡＮＤゲート６２に入力すると、
（ア）の位相はずれ１回のみの場合は、ＡＮＤ６２の出
力は変化せず、（イ）のように２回連続位相はずれが生
じた場合は、ＡＮＤ６２より２回連続検出信号が出力さ
れる。これらの動作により、位相はずれが１回のみのと
きはこれを無視し、２回連続位相はずれが生じた場合を
持ってジッタ有りとしてこれを検出する動作が実現でき
る。
６１、ＡＮＤゲート６２、インバータ６３、ＦＦ６４で
構成される。図８のＯＲゲート４より出力されるジッタ
検出信号Ａは、基準クロック信号（Ｂクロック信号Ｃ
Ｂ）の立ち上がりに同期して（ア）、（イ）のように出
力される。（ア）は位相はずれが一回のみの場合で、ジ
ッタ検出信号Ａのパルス幅が１クロック分有り、（イ）
は２回連続位相はずれが生じた場合で、ジッタ検出信号
Ａのパルス幅が２クロック分有る。２回連続位相はずれ
検出回路６０では、ジッタ検出信号Ａと基準クロック信
号（Ｂクロック信号ＣＢ）をそれぞれ、データとクロッ
クとしてＦＦ６１に入力することで、１クロック遅れた
信号がＦＦ６１の出力より得られる。ジッタ検出信号Ａ
とＦＦ６１の出力をＡＮＤゲート６２に入力すると、
（ア）の位相はずれ１回のみの場合は、ＡＮＤ６２の出
力は変化せず、（イ）のように２回連続位相はずれが生
じた場合は、ＡＮＤ６２より２回連続検出信号が出力さ
れる。これらの動作により、位相はずれが１回のみのと
きはこれを無視し、２回連続位相はずれが生じた場合を
持ってジッタ有りとしてこれを検出する動作が実現でき
る。
【００４２】なお、ジッタ検出出力、ＦＦ６１の出力と
も基準クロック信号の立ち上がりで変化するため、ＡＮ
Ｄ６２の出力に意図しないハザード等のノイズが発生す
る場合がある。このため、図９の回路では、ＡＮＤ６２
の出力を基準クロック信号の立ち下がりで保持するた
め、ＡＮＤ６２の出力をデータとし、インバータ６３を
介した基準クロック信号をクロックとするＦＦ６４を用
意している。ノイズは基準クロック信号の立ち上がりで
発生するため、ＦＦ６４の追加により２回連続検出信号
からノイズを除去できる。
も基準クロック信号の立ち上がりで変化するため、ＡＮ
Ｄ６２の出力に意図しないハザード等のノイズが発生す
る場合がある。このため、図９の回路では、ＡＮＤ６２
の出力を基準クロック信号の立ち下がりで保持するた
め、ＡＮＤ６２の出力をデータとし、インバータ６３を
介した基準クロック信号をクロックとするＦＦ６４を用
意している。ノイズは基準クロック信号の立ち上がりで
発生するため、ＦＦ６４の追加により２回連続検出信号
からノイズを除去できる。
【００４３】また、図１の回路では、立上がりエッジの
位相比較のみを行なっているが、入力の論理を基準クロ
ック信号、測定対象信号とも反転することで、立ちさが
りエッジの位相比較を行なうことができる。
位相比較のみを行なっているが、入力の論理を基準クロ
ック信号、測定対象信号とも反転することで、立ちさが
りエッジの位相比較を行なうことができる。
【００４４】なお、本実施の形態においては、本発明は
上記に限定されず、本発明を適用する上で好適な形態に
適用することができる。
上記に限定されず、本発明を適用する上で好適な形態に
適用することができる。
【００４５】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００４６】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００４７】
【発明の効果】本発明は以上のように構成されているの
で、特に、クロックのジッタを基準クロック信号に対す
る位相差として検出する回路において、位相差がある範
囲にある場合には、記録された１サイクル前の位相差状
態からの変化のあるなしを検出できる。これによりサイ
クルごとのジッタ変化を規定したサイクルトゥサイクル
ジッタを検出できるという効果を奏する。
で、特に、クロックのジッタを基準クロック信号に対す
る位相差として検出する回路において、位相差がある範
囲にある場合には、記録された１サイクル前の位相差状
態からの変化のあるなしを検出できる。これによりサイ
クルごとのジッタ変化を規定したサイクルトゥサイクル
ジッタを検出できるという効果を奏する。
【図１】本発明における第１の実施の形態を表す電気回
路のブロック図である。
路のブロック図である。
【図２】図１に示した第１の位相差検出回路の１０の内
部構成を表す電気回路のブロック図である。
部構成を表す電気回路のブロック図である。
【図３】図１に示した第１の位相差検出回路の１０の動
作を表すタイミングチャートである。
作を表すタイミングチャートである。
【図４】図１に示した第１の位相差状態変化検出回路２
０の内部構成を表す電気回路のブロック図である。
０の内部構成を表す電気回路のブロック図である。
【図５】図１に示したジッタ検出回路１の動作を表すタ
イミングチャートである。
イミングチャートである。
【図６】本発明における第２の実施の形態を表す電気回
路のブロック図である。
路のブロック図である。
【図７】図６に示した加算判定回路５０の内部構成を表
す電気回路図である。
す電気回路図である。
【図８】本発明における第３の実施の形態を表す電気回
路のブロック図である。
路のブロック図である。
【図９】図８に示した２回連続位相はずれ検出回路６０
の内部構成を表す電気回路図である。
の内部構成を表す電気回路図である。
【図１０】図８に示した２回連続位相はずれ検出回路６
０の動作を表すタイミングチャートである。
０の動作を表すタイミングチャートである。
【図１１】従来のジッタ検出回路を表す電気回路図であ
る。
る。
【図１２】周期ジッタを表すタイミングチャートであ
る。
る。
【図１３】サイクルトゥサイクルジッタを表すタイミン
グチャートである。
グチャートである。
１ ジッタ検出回路
２，６ 位相差検出回路群
３，７ 位相差状態変化検出回路群
４，８ ＯＲゲート
５ ジッタ検出回路
９ ジッタ検出回路
９Ａ ジッタ検出回路
１０，１４ 第１の位相差検出回路
１０ａ 位相差検出回路
１１，１５ 第２の位相差検出回路
１２，１６ 第３の位相差検出回路
１３，１７ 第４の位相差検出回路
２０，２３ 第１の位相差状態変化検出回路
２１，２４ 第２の位相差状態変化検出回路
２２，２５ 第３の位相差状態変化検出回路
３１ ディレイ
３１ａ ディレイ
３２ ＦＦ
３２ａ ＦＦ
４１ ＦＦ
４２ ＥＸ−ＯＲ
５０ 加算判定回路
５１〜５６ ＡＮＤゲート
５７ ＯＲゲート
６０ ２回連続位相はずれ検出回路
６１ ＦＦ
６２ ＡＮＤゲート
６３ インバータ
６４ ＦＦ
Ａ ジッタ検出信号
Ｂ ジッタ検出信号
ＣＡ Ａクロック信号
ＣＢ Ｂクロック信号
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/91 - 5/956
H03L 7/08
Claims (11)
- 【請求項１】 測定対象信号の同一の基準クロックに対
する連続する所定の位相差を検出して位相差検出信号と
して出力する、複数の位相差検出手段と、 前記位相差検出手段各々の後段にそれぞれ接続され、各
々の前段に接続された前記位相差検出手段が出力する前
記位相差検出信号の連続する位相差のサイクル毎の変化
を検出し、位相差状態変化検出信号として出力する、複
数の位相差状態変化検出手段と、 前記複数の位相差状態変化検出手段の少なくとも一つ
が、前記位相差状態変化検出信号を出力するのに応じて
ジッタ検出信号を出力する第１の判定手段とを備え、前記位相差検出手段は、 前記測定対象信号を遅延させて遅延信号として出力する
遅延手段と、 前記遅延信号をデータとし、前記基準クロックをクロッ
クとする、フリップフロップによる第１の記憶手段とを
有し、 前記複数の位相差検出手段の各々が検出する所定の位相
差は、互いに異なることを特徴とするジッタ検出回路。 - 【請求項２】 前記位相差検出手段は、それぞれが備え
る遅延手段の遅延時間が、互いに異なることを特徴とす
る請求項１に記載のジッタ検出回路。 - 【請求項３】 前記遅延手段は遅延回路であり、前記第
１の記憶手段はフリップフロップ回路であり、前記フリ
ップフロップ回路のセットアップ時間と前記遅延回路の
遅延時間とを加えた時間は、前記位相差検出手段同士で
互いに異なることを特徴とする請求項１又は２に記載の
ジッタ検出回路。 - 【請求項４】 前記位相差状態変化検出手段は、現在か
ら１サイクル前の前記位相差検出信号を記憶して出力す
る第２の記憶手段と、前記第２の記憶手段の出力と現在
の前記位相差検出信号との間に変化があるとこれを位相
差状態変化検出信号として出力する第２の判定手段とを
備えることを特徴とする請求項１〜３のいずれかに記載
のジッタ検出回路。 - 【請求項５】 前記第２の記憶手段は、前記位相差検出
信号をデータとし、前記基準クロックをクロックとする
フリップフロップであり、 前記第２の判定手段は、前記位相差検出信号と前記第２
の記憶手段の出力の排他和をとるＥＸ−ＯＲゲートであ
ることを特徴とする請求項４に記載のジッタ検出回路。 - 【請求項６】 前記第１の判定手段はＯＲゲートであ
り、前記第１の判定手段には、前記位相差検出手段のう
ち測定可能な位相差が最も大きい位相差検出手段が出力
する前記位相差検出信号及び、他の位相差検出手段の後
段にそれぞれ接続された前記複数の位相差状態変化検出
手段が出力する前記位相差状態変化検出信号が入力され
ることを特徴とする請求項１〜５のいずれかに記載のジ
ッタ検出回路。 - 【請求項７】 前記第１の判定手段は、 前記複数の位相差状態変化検出回路のうち、選択された
任意の２つが出力する前記位相差状態変化検出信号を組
み合わせて入力とするＡＮＤゲートを、前記位相差状態
変化検出回路の数に応じて全ての組み合わせに対して備
え、 前記ＡＮＤゲートの出力全てを入力するＯＲゲートの出
力を、前記ジッタ検出信号として出力することを特徴と
する請求項１〜５のいずれかに記載のジッタ検出回路。 - 【請求項８】 前記ジッタ検出信号をデータとし、前記
基準クロックをクロックとするフリップフロップ回路
と、該フリップフロップ回路の出力と前記ジッタ検出信
号との論理積をとるＡＮＤゲートと、該ＡＮＤゲートの
出力をデータとし、前記基準クロックの反転をクロック
とするフリップフロップとを備えることを特徴とする請
求項１〜７のいずれかに記載のジッタ検出回路。 - 【請求項９】 請求項１〜８に記載のジッタ検出回路を
並列接続して備えることを特徴とする発振回路。 - 【請求項１０】 請求項１〜８に記載のジッタ検出回路
を並列接続して備えることを特徴とするＰＬＬ回路。 - 【請求項１１】 前記基準クロックと測定対象信号とを
入れ替えた請求項１〜８に記載のジッタ検出回路を並列
接続して備えることを特徴とするＰＬＬ回路。
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