JP3456107B2 - 入出力モジュール - Google Patents
入出力モジュールInfo
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- JP3456107B2 JP3456107B2 JP07497297A JP7497297A JP3456107B2 JP 3456107 B2 JP3456107 B2 JP 3456107B2 JP 07497297 A JP07497297 A JP 07497297A JP 7497297 A JP7497297 A JP 7497297A JP 3456107 B2 JP3456107 B2 JP 3456107B2
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Description
【０００１】
【０００２】分散型制御システムに用いられるパルス幅
変調型Ａ／Ｄ変換器を内蔵した入出力モジュール（以
下、Ｉ／Ｏモジュールと呼ぶ。）に関し、特にＡ／Ｄ変
換のタイミングを制御側に同期させたＩ／Ｏモジュール
に関する。
変調型Ａ／Ｄ変換器を内蔵した入出力モジュール（以
下、Ｉ／Ｏモジュールと呼ぶ。）に関し、特にＡ／Ｄ変
換のタイミングを制御側に同期させたＩ／Ｏモジュール
に関する。
【従来の技術】分散型制御システムに用いられるＩ／Ｏ
モジュールでは、Ｉ／Ｏモジュールに入力された被測定
信号を内蔵のＡ／Ｄ変換器でディジタル信号に変換し、
そのディジタル信号をシステム側に送信する。
モジュールでは、Ｉ／Ｏモジュールに入力された被測定
信号を内蔵のＡ／Ｄ変換器でディジタル信号に変換し、
そのディジタル信号をシステム側に送信する。
【０００３】システム側では前記ディジタル信号である
測定信号に基づき必要な制御を行い、必要に応じて前記
Ｉ／Ｏモジュールに制御信号を出力して前記Ｉ／Ｏモジ
ュールから適宜アナログ出力等をさせる。
測定信号に基づき必要な制御を行い、必要に応じて前記
Ｉ／Ｏモジュールに制御信号を出力して前記Ｉ／Ｏモジ
ュールから適宜アナログ出力等をさせる。
【０００４】図５はこのような従来のＩ／Ｏモジュール
の一例を示すブロック図である。図５において１はパル
ス幅変調型Ａ／Ｄ変換器（以下、単にＡ／Ｄ変換器と呼
ぶ。）、２は三角波発生回路、３はホトカプラ等の絶縁
回路、４は制御回路、１００は入力信号、１０１は三角
波信号である。
の一例を示すブロック図である。図５において１はパル
ス幅変調型Ａ／Ｄ変換器（以下、単にＡ／Ｄ変換器と呼
ぶ。）、２は三角波発生回路、３はホトカプラ等の絶縁
回路、４は制御回路、１００は入力信号、１０１は三角
波信号である。
【０００５】また、１及び２はパルス幅変調手段５０
を、３及び４は制御手段５１をそれぞれ構成している。
を、３及び４は制御手段５１をそれぞれ構成している。
【０００６】入力信号１００はＡ／Ｄ変換器１に入力さ
れ、三角波発生回路２の出力信号である三角波信号１０
１もＡ／Ｄ変換器１に接続される。Ａ／Ｄ変換器１の出
力は絶縁回路３の入力端子に接続され、絶縁回路３の出
力は制御回路４に接続される。
れ、三角波発生回路２の出力信号である三角波信号１０
１もＡ／Ｄ変換器１に接続される。Ａ／Ｄ変換器１の出
力は絶縁回路３の入力端子に接続され、絶縁回路３の出
力は制御回路４に接続される。
【０００７】ここで、図５に示す従来例の動作を説明す
る。但し、Ａ／Ｄ変換器１は一般的なパルス変調型Ａ／
Ｄ変換器であるので詳細な説明は省略する。
る。但し、Ａ／Ｄ変換器１は一般的なパルス変調型Ａ／
Ｄ変換器であるので詳細な説明は省略する。
【０００８】Ａ／Ｄ変換器１は入力信号１００を三角波
発生回路２の出力信号である三角波信号１０１に基づき
パルス幅変調して出力する。このパルス幅変調出力は絶
縁回路３で絶縁された後に制御回路４に入力され必要な
処理がなされ、処理結果等がシステム側（図示せず。）
に送信される。
発生回路２の出力信号である三角波信号１０１に基づき
パルス幅変調して出力する。このパルス幅変調出力は絶
縁回路３で絶縁された後に制御回路４に入力され必要な
処理がなされ、処理結果等がシステム側（図示せず。）
に送信される。
【０００９】この結果、Ｉ／Ｏモジュール毎にＡ／Ｄ変
換器を有することによりシステム側自体に複数のＡ／Ｄ
変換器を設ける必要がなくなる。
換器を有することによりシステム側自体に複数のＡ／Ｄ
変換器を設ける必要がなくなる。
【００１０】
【発明が解決しようとする課題】しかし、図５に示す従
来例ではパルス幅変調型Ａ／Ｄ変換器１自身では商用周
波数ノイズを除去できないので、Ａ／Ｄ変換器１の入力
段に時定数の大きなフィルタを備えており、このために
Ｉ／Ｏモジュールの応答時間が遅いと言う問題点があっ
た。従って本発明が解決しようとする課題は、応答時間
を早くすることが可能なＩ／Ｏモジュールを実現するこ
とにある。
来例ではパルス幅変調型Ａ／Ｄ変換器１自身では商用周
波数ノイズを除去できないので、Ａ／Ｄ変換器１の入力
段に時定数の大きなフィルタを備えており、このために
Ｉ／Ｏモジュールの応答時間が遅いと言う問題点があっ
た。従って本発明が解決しようとする課題は、応答時間
を早くすることが可能なＩ／Ｏモジュールを実現するこ
とにある。
【００１１】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、分散型制御システムに用
いられるパルス幅変調型Ａ／Ｄ変換器を内蔵した入出力
モジュールにおいて、全体の制御をすると共に複数の前
記パルス変調信号をカウントして繰り返し周期がそれぞ
れ商用周波数の逆数となるように動作する２つのカウン
タ回路と、これらカウント回路の出力のうち前回のＡ／
Ｄ変換値との差分の小さい方を選択する比較回路と、こ
の比較回路の出力を今回のＡ／Ｄ変換値として格納する
記憶回路とから構成され正確に発生周波数が制御された
タイミング信号を発生させる制御手段と、前記タイミン
グ信号に基づき三角波信号を発生させ、この三角波信号
に基づき入力信号をパルス幅変調して前記制御手段に出
力するパルス幅変調手段とを備え、前記タイミング信号
の周波数が商用周波数の倍数であることを特徴とするも
のである。
るために、本発明の第１では、分散型制御システムに用
いられるパルス幅変調型Ａ／Ｄ変換器を内蔵した入出力
モジュールにおいて、全体の制御をすると共に複数の前
記パルス変調信号をカウントして繰り返し周期がそれぞ
れ商用周波数の逆数となるように動作する２つのカウン
タ回路と、これらカウント回路の出力のうち前回のＡ／
Ｄ変換値との差分の小さい方を選択する比較回路と、こ
の比較回路の出力を今回のＡ／Ｄ変換値として格納する
記憶回路とから構成され正確に発生周波数が制御された
タイミング信号を発生させる制御手段と、前記タイミン
グ信号に基づき三角波信号を発生させ、この三角波信号
に基づき入力信号をパルス幅変調して前記制御手段に出
力するパルス幅変調手段とを備え、前記タイミング信号
の周波数が商用周波数の倍数であることを特徴とするも
のである。
【００１２】このような課題を達成するために、本発明
の第２では、本発明の第１において、必要に応じて前記
パルス変調信号のカウント動作を適宜停止することを特
徴とするものである。
の第２では、本発明の第１において、必要に応じて前記
パルス変調信号のカウント動作を適宜停止することを特
徴とするものである。
【００１３】
【００１４】
【００１５】
【００１６】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＩ／Ｏモジュールの一実
施例を示す構成図である。
説明する。図１は本発明に係るＩ／Ｏモジュールの一実
施例を示す構成図である。
【００１７】図１において１，３及び４は図５と同一符
号を付してあり、２ａは三角波発生回路、５は絶縁回
路、１００ａは入力信号、１０１ａは三角波信号、１０
２はタイミング信号、１０３はＡ／Ｄ変換器１の出力で
あるパルス幅変調信号である。
号を付してあり、２ａは三角波発生回路、５は絶縁回
路、１００ａは入力信号、１０１ａは三角波信号、１０
２はタイミング信号、１０３はＡ／Ｄ変換器１の出力で
あるパルス幅変調信号である。
【００１８】また、１及び２ａはパルス幅変調手段５０
ａを、３〜５は制御手段５１ａをそれぞれ構成してい
る。
ａを、３〜５は制御手段５１ａをそれぞれ構成してい
る。
【００１９】入力信号１００ａはＡ／Ｄ変換器１に入力
され、三角波発生回路２ａの出力信号である三角波信号
１０１ａもＡ／Ｄ変換器１に接続される。Ａ／Ｄ変換器
１の出力信号であるパルス幅変調信号１０３は絶縁回路
３の入力端子に接続され、絶縁回路３の出力信号は制御
回路４に接続される。
され、三角波発生回路２ａの出力信号である三角波信号
１０１ａもＡ／Ｄ変換器１に接続される。Ａ／Ｄ変換器
１の出力信号であるパルス幅変調信号１０３は絶縁回路
３の入力端子に接続され、絶縁回路３の出力信号は制御
回路４に接続される。
【００２０】また、制御回路４からのタイミング信号１
０２は絶縁回路５の入力端子に接続され、絶縁回路５の
出力は三角波発生回路２ａの制御端子に接続される。
０２は絶縁回路５の入力端子に接続され、絶縁回路５の
出力は三角波発生回路２ａの制御端子に接続される。
【００２１】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は図１に示す実施例の各信号波形
を示すタイミング図であり、（ａ）はタイミング信号１
０２、（ｂ）は三角波信号１０１ａ、（ｃ）はパルス幅
変調信号１０３をそれぞれ示している。
用いて説明する。図２は図１に示す実施例の各信号波形
を示すタイミング図であり、（ａ）はタイミング信号１
０２、（ｂ）は三角波信号１０１ａ、（ｃ）はパルス幅
変調信号１０３をそれぞれ示している。
【００２２】制御回路４は図２（ａ）に示すタイミング
信号１０２を絶縁回路５を介して三角波発生回路２ａに
供給する。三角波発生回路２ａはこのタイミング信号１
０２に同期した三角波信号１０１ａを発生させ、Ａ／Ｄ
変換器１に供給する。
信号１０２を絶縁回路５を介して三角波発生回路２ａに
供給する。三角波発生回路２ａはこのタイミング信号１
０２に同期した三角波信号１０１ａを発生させ、Ａ／Ｄ
変換器１に供給する。
【００２３】Ａ／Ｄ変換器１はこの三角波信号１０１ａ
に基づき入力信号１００ａをパルス幅変調してパルス幅
変調信号１０３として絶縁回路３を介して制御回路４に
入力する。また、制御回路４では必要な処理がなされ、
処理結果等がシステム側（図示せず。）に送信される。
に基づき入力信号１００ａをパルス幅変調してパルス幅
変調信号１０３として絶縁回路３を介して制御回路４に
入力する。また、制御回路４では必要な処理がなされ、
処理結果等がシステム側（図示せず。）に送信される。
【００２４】このため、制御回路４は制御回路４自身が
供給したタイミング信号１０２に同期したパルス幅変調
信号１０３を得ることができる。
供給したタイミング信号１０２に同期したパルス幅変調
信号１０３を得ることができる。
【００２５】一般に、除去すべき商用周波数が「５０Ｈ
ｚ」若しくは「６０Ｈｚ」の場合にはその逆数である
「２０ｍＳ」若しくは「１６．７ｍＳ」の繰り返し周期
でＡ／Ｄ変換をすることにより前記商用周波数成分を除
去することができる。
ｚ」若しくは「６０Ｈｚ」の場合にはその逆数である
「２０ｍＳ」若しくは「１６．７ｍＳ」の繰り返し周期
でＡ／Ｄ変換をすることにより前記商用周波数成分を除
去することができる。
【００２６】例えば、制御回路４が「６００Ｈｚ」のタ
イミング信号１０２を出力した場合にはこのタイミング
信号１０２の１２パルス分で「２０ｍＳ」になる。
イミング信号１０２を出力した場合にはこのタイミング
信号１０２の１２パルス分で「２０ｍＳ」になる。
【００２７】この時、最初の４パルス分のパルス幅変調
信号１０３を制御回路４で取り込み、次の２パルス分の
パルス幅変調信号１０３の取り込みを停止し、さらに、
次の４パルス分のパルス幅変調信号１０３を制御回路４
で取り込み、次の２パルス分のパルス幅変調信号１０３
の取り込みを停止する。
信号１０３を制御回路４で取り込み、次の２パルス分の
パルス幅変調信号１０３の取り込みを停止し、さらに、
次の４パルス分のパルス幅変調信号１０３を制御回路４
で取り込み、次の２パルス分のパルス幅変調信号１０３
の取り込みを停止する。
【００２８】このような周期で制御回路４では取り込ん
だパルス幅変調信号１０３に基づき演算を行うことによ
り、入力信号１００ａのディジタル値を得ることができ
る。
だパルス幅変調信号１０３に基づき演算を行うことによ
り、入力信号１００ａのディジタル値を得ることができ
る。
【００２９】また、同時に上述の説明では「２０ｍＳ」
の繰り返し周期でＡ／Ｄ変換をすることになるので「５
０Ｈｚ」の商用周波数成分を除去されることになる。こ
のため、Ａ／Ｄ変換器１の入力段に時定数の大きなフィ
ルタを備える必要がなくなり、パルス幅変調手段５０ａ
の応答時間が早くなる。
の繰り返し周期でＡ／Ｄ変換をすることになるので「５
０Ｈｚ」の商用周波数成分を除去されることになる。こ
のため、Ａ／Ｄ変換器１の入力段に時定数の大きなフィ
ルタを備える必要がなくなり、パルス幅変調手段５０ａ
の応答時間が早くなる。
【００３０】この結果、制御手段５１ａの正確に発生周
波数が制御されたタイミング信号１０２に基づき、三角
波信号を発生させて入力信号１００ａのパルス幅変調を
行うことにより、Ａ／Ｄ変換器１の入力段のフィルタの
時定数を小さくできるのでパルス幅変調手段５０ａの応
答時間が早くなり、Ｉ／Ｏモジュール自体の応答時間が
早くなる。
波数が制御されたタイミング信号１０２に基づき、三角
波信号を発生させて入力信号１００ａのパルス幅変調を
行うことにより、Ａ／Ｄ変換器１の入力段のフィルタの
時定数を小さくできるのでパルス幅変調手段５０ａの応
答時間が早くなり、Ｉ／Ｏモジュール自体の応答時間が
早くなる。
【００３１】図３は上述の商用周波数成分の除去方法の
具体例を説明する説明図であり、制御回路４の詳細を示
すブロック図である。
具体例を説明する説明図であり、制御回路４の詳細を示
すブロック図である。
【００３２】図３において１０３は図１と同一符号を付
してあり、６及び７はカウンタ回路、８は比較回路、９
は記憶回路である。また、６〜９は制御回路４ａを構成
している。但し、簡単のため６〜９の回路を制御する手
段の表示は省略してある。
してあり、６及び７はカウンタ回路、８は比較回路、９
は記憶回路である。また、６〜９は制御回路４ａを構成
している。但し、簡単のため６〜９の回路を制御する手
段の表示は省略してある。
【００３３】パルス幅変調信号１０３はカウンタ回路６
及び７に接続され、カウンタ回路６及び７の出力は比較
回路８に接続され、比較回路８の出力は記憶回路９に接
続される。また、記憶回路９の出力は比較回路８に接続
される。
及び７に接続され、カウンタ回路６及び７の出力は比較
回路８に接続され、比較回路８の出力は記憶回路９に接
続される。また、記憶回路９の出力は比較回路８に接続
される。
【００３４】ここで、図３に示すような制御回路の動作
を図４を用いて説明する。図４はカウンタ回路６及び７
のカウント動作を説明するタイミング図である。カウン
ト回路６及び７はそれぞれ５０Ｈｚ用及び６０Ｈｚ用の
カウント回路である。
を図４を用いて説明する。図４はカウンタ回路６及び７
のカウント動作を説明するタイミング図である。カウン
ト回路６及び７はそれぞれ５０Ｈｚ用及び６０Ｈｚ用の
カウント回路である。
【００３５】図４においてタイミング信号１０２の周期
は”１．６６７ｍｓ”であり、（ａ）及び（ｂ）は”
１.６６７ｍｓ”毎のカウンタ回路６及び７の動作状
態、（ｃ）及び（ｄ）はカウンタ回路６及び７のカウン
ト値、（ｅ）は取り込まれるＡ／Ｄ変換値である。
は”１．６６７ｍｓ”であり、（ａ）及び（ｂ）は”
１.６６７ｍｓ”毎のカウンタ回路６及び７の動作状
態、（ｃ）及び（ｄ）はカウンタ回路６及び７のカウン
ト値、（ｅ）は取り込まれるＡ／Ｄ変換値である。
【００３６】カウンタ回路６は図４中”イ”及び”ロ”
に示すペアの”１ａ”及び”１ｂ”のカウント動作を第
１フェーズとして、図４中”ハ”及び”ニ”に示す”５
ａ”及び”５ｂ”の第５フェーズまで５つのカウント・
フェーズを構成し、同様にカウンタ回路７も５つのカウ
ント・フェーズを構成する。
に示すペアの”１ａ”及び”１ｂ”のカウント動作を第
１フェーズとして、図４中”ハ”及び”ニ”に示す”５
ａ”及び”５ｂ”の第５フェーズまで５つのカウント・
フェーズを構成し、同様にカウンタ回路７も５つのカウ
ント・フェーズを構成する。
【００３７】そして、このカウント・フェーズ毎にカウ
ント動作若しくは動作停止が選択される。また、図４
中”ホ”等に示す「休止」部分ではカウント動作は一切
行わない。
ント動作若しくは動作停止が選択される。また、図４
中”ホ”等に示す「休止」部分ではカウント動作は一切
行わない。
【００３８】また、カウンタ回路６の動作周期は図４
中”ヘ”に示すように「休止」部分を含めてタイミング
信号１０２の周期の１２倍の”２０．００４ｍｓ”であ
り、また、カウンタ回路７の動作周期は図４中”ト”に
示すようにタイミング信号１０２の周期の１０倍の”１
６．６７０ｍｓ”である。
中”ヘ”に示すように「休止」部分を含めてタイミング
信号１０２の周期の１２倍の”２０．００４ｍｓ”であ
り、また、カウンタ回路７の動作周期は図４中”ト”に
示すようにタイミング信号１０２の周期の１０倍の”１
６．６７０ｍｓ”である。
【００３９】図４中”チ”に示すカウンタ回路６のカウ
ント値は図４中（ａ）の５つのカウント・フェーズのカ
ウント動作でカウントした累積値であり、同様に図４
中”リ”に示すカウンタ回路７のカウント値は図４中
（ｂ）の５つのカウント・フェーズのカウント動作でカ
ウントされた累積値である。
ント値は図４中（ａ）の５つのカウント・フェーズのカ
ウント動作でカウントした累積値であり、同様に図４
中”リ”に示すカウンタ回路７のカウント値は図４中
（ｂ）の５つのカウント・フェーズのカウント動作でカ
ウントされた累積値である。
【００４０】比較回路８はこれらカウント値を図４中”
ヌ”に示す記憶回路９に格納されている前回に得られた
カウント値であるＡ／Ｄ変換値と比較して、差分の小さ
い方のカウント値を図４中”ル”に示す今回のＡ／Ｄ変
換値として記憶回路９に格納する。
ヌ”に示す記憶回路９に格納されている前回に得られた
カウント値であるＡ／Ｄ変換値と比較して、差分の小さ
い方のカウント値を図４中”ル”に示す今回のＡ／Ｄ変
換値として記憶回路９に格納する。
【００４１】但し、前記差分が同じ場合はどちらか一方
のカウント値を今回のＡ／Ｄ変換値として記憶回路９に
格納する。
のカウント値を今回のＡ／Ｄ変換値として記憶回路９に
格納する。
【００４２】また、図４の説明では５つのカウント・フ
ェーズを全てカウント動作させているが適宜カウント動
作を停止させても良い。
ェーズを全てカウント動作させているが適宜カウント動
作を停止させても良い。
【００４３】例えば、単純に図４中”イ”及び”ロ”に
示す１つのカウント・フェーズだけでもＡ／Ｄ変換値を
得ることが可能であり、また、複数のカウント・フェー
ズでカウントしてその平均を取ることによりノイズ成分
除去の効果が得られる。
示す１つのカウント・フェーズだけでもＡ／Ｄ変換値を
得ることが可能であり、また、複数のカウント・フェー
ズでカウントしてその平均を取ることによりノイズ成分
除去の効果が得られる。
【００４４】従って、状況に応じてカウント・フェーズ
のカウント動作若しくは動作停止を組み合わせることが
可能である。
のカウント動作若しくは動作停止を組み合わせることが
可能である。
【００４５】この結果、「２０．００４ｍＳ」若しくは
「１６．６７０ｍＳ」の繰り返し周期で取り込まれたカ
ウント値を用いることにより、５０Ｈｚ及び６０Ｈｚの
商用周波数成分を除去することができる。
「１６．６７０ｍＳ」の繰り返し周期で取り込まれたカ
ウント値を用いることにより、５０Ｈｚ及び６０Ｈｚの
商用周波数成分を除去することができる。
【００４６】なお、上述の説明においては４パルス分の
パルス幅変調信号１０３を取り込み、２パルス分その取
り込みを停止する方法を取っているが、「２０ｍＳ」に
相当する１２パルスのパルス幅変調信号１０３を全て取
り込んでも同様の効果が得られる。
パルス幅変調信号１０３を取り込み、２パルス分その取
り込みを停止する方法を取っているが、「２０ｍＳ」に
相当する１２パルスのパルス幅変調信号１０３を全て取
り込んでも同様の効果が得られる。
【００４７】また、制御回路４が出力するタイミング信
号１０２の周波数は商用周波数「５０Ｈｚ」若しくは
「６０Ｈｚ」の倍数であれば、任意の周波数で良く、ま
た、パルス幅変調信号１０３の取り込みを必要に応じて
停止させることも可能である。
号１０２の周波数は商用周波数「５０Ｈｚ」若しくは
「６０Ｈｚ」の倍数であれば、任意の周波数で良く、ま
た、パルス幅変調信号１０３の取り込みを必要に応じて
停止させることも可能である。
【００４８】また、Ａ／Ｄ変換器１の入力段のフィルタ
の時定数が小さくて済み、タイミング信号１０２が供給
されるため三角波発生回路２ａの構成も簡単になるので
従来のＩ／Ｏモジュールと比較してコストダウンも可能
になる。
の時定数が小さくて済み、タイミング信号１０２が供給
されるため三角波発生回路２ａの構成も簡単になるので
従来のＩ／Ｏモジュールと比較してコストダウンも可能
になる。
【００４９】また、パルス幅変調手段５０ａ側と制御手
段５１ａ側とで絶縁の必要が無い場合は、勿論、絶縁回
路３及び５は不要である。
段５１ａ側とで絶縁の必要が無い場合は、勿論、絶縁回
路３及び５は不要である。
【００５０】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。システム側の制
御装置の正確に発生周波数が制御されたタイミング信号
に基づき、三角波信号を発生させて入力信号のパルス幅
変調を行うことにより、応答時間を早くすることが可能
なＩ／Ｏモジュールが実現できる。
本発明によれば次のような効果がある。システム側の制
御装置の正確に発生周波数が制御されたタイミング信号
に基づき、三角波信号を発生させて入力信号のパルス幅
変調を行うことにより、応答時間を早くすることが可能
なＩ／Ｏモジュールが実現できる。
【図１】本発明に係るＩ／Ｏモジュールの一実施例を示
す構成図である。
す構成図である。
【図２】図１に示す実施例の各信号波形を示すタイミン
グ図である。
グ図である。
【図３】商用周波数成分の除去方法の具体例を説明する
説明図である。
説明図である。
【図４】カウンタ回路のカウント動作を説明するタイミ
ング図である。
ング図である。
【図５】従来のＩ／Ｏモジュールの一例を示すブロック
図である。
図である。
１ パルス幅変調型Ａ／Ｄ変換器
２，２ａ 三角波発生回路
３，５ 絶縁回路
４，４ａ 制御回路
６，７ カウンタ回路
８ 比較回路
９ 記憶回路
５０，５０ａ パルス幅変調手段
５１，５１ａ 制御手段
１００，１００ａ 入力信号
１０１，１０１ａ 三角波信号
１０２ タイミング信号
１０３ パルス幅変調信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭53−114652（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (2)
- 【請求項１】分散型制御システムに用いられるパルス幅
変調型Ａ／Ｄ変換器を内蔵した入出力モジュールにおい
て、全体の制御をすると共に複数の前記パルス変調信号をカ
ウントして繰り返し周期がそれぞれ商用周波数の逆数と
なるように動作する２つのカウンタ回路と、これらカウ
ント回路の出力のうち前回のＡ／Ｄ変換値との差分の小
さい方を選択する比較回路と、この比較回路の出力を今
回のＡ／Ｄ変換値として格納する記憶回路とから構成さ
れ正確に発生周波数が制御されたタイミング信号を発生
させる制御手段と、 前記タイミング信号に基づき三角波信号を発生させ、こ
の三角波信号に基づき入力信号をパルス幅変調して前記
制御手段に出力するパルス幅変調手段とを備え、 前記タイミング信号の周波数が商用周波数の倍数である
ことを特徴とする入出力モジュール。 - 【請求項２】必要に応じて前記パルス変調信号のカウン
ト動作を適宜停止することを特徴とする請求項１記載の
入出力モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07497297A JP3456107B2 (ja) | 1996-12-24 | 1997-03-27 | 入出力モジュール |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34309596 | 1996-12-24 | ||
| JP8-343095 | 1996-12-24 | ||
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