JP3436315B2 - Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 - Google Patents
Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 119
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 title claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 164
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 157
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 123
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 118
- 239000000758 substrate Substances 0.000 claims description 59
- 230000015572 biosynthetic process Effects 0.000 claims description 46
- 238000007254 oxidation reaction Methods 0.000 claims description 45
- 230000003647 oxidation Effects 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 26
- 230000001590 oxidative effect Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 230000026731 phosphorylation Effects 0.000 claims description 4
- 238000006366 phosphorylation reaction Methods 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 239000012476 oxidizable substance Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体装置の製造方法に関する。
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、半導体記憶装置のプログラム
電圧の低電圧化を実現することが可能な半導体装置（半
導体不揮発性記憶装置）として、半導体基板のチャネル
領域上に、当該半導体基板側から順に、第１のシリコン
酸化膜（トンネル酸化膜）、シリコン窒化膜（難酸化性
物質からなる膜）及び第２のシリコン酸化膜（トップ酸
化膜）からなる三層構造を備えたゲート絶縁膜上に、ゲ
ート電極を有するＭＯＮＯＳ型の半導体不揮発性記憶装
置が使用されている。
電圧の低電圧化を実現することが可能な半導体装置（半
導体不揮発性記憶装置）として、半導体基板のチャネル
領域上に、当該半導体基板側から順に、第１のシリコン
酸化膜（トンネル酸化膜）、シリコン窒化膜（難酸化性
物質からなる膜）及び第２のシリコン酸化膜（トップ酸
化膜）からなる三層構造を備えたゲート絶縁膜上に、ゲ
ート電極を有するＭＯＮＯＳ型の半導体不揮発性記憶装
置が使用されている。
【０００３】このＭＯＮＯＳ型の半導体不揮発性記憶装
置は、通常、図９〜図１２に示す製造工程を経て製造さ
れている。先ず、図９に示す工程では、選択酸化膜２に
より素子間分離が行われた半導体基板（シリコン基板）
１の表面を熱酸化し、膜厚が２０Å程度と非常に薄い第
１のシリコン酸化膜３を形成する。
置は、通常、図９〜図１２に示す製造工程を経て製造さ
れている。先ず、図９に示す工程では、選択酸化膜２に
より素子間分離が行われた半導体基板（シリコン基板）
１の表面を熱酸化し、膜厚が２０Å程度と非常に薄い第
１のシリコン酸化膜３を形成する。
【０００４】次に、前記第１のシリコン酸化膜３上に、
ＣＶＤ（Chemical Vapor Deposition ）法により、膜厚
が２０〜１５０Å程度のシリコン窒化膜４を形成する。
次いで、前記シリコン窒化膜４を熱酸化するか、あるい
は、ＣＶＤ法により、当該シリコン窒化膜４上に、膜厚
が４０Å程度の第２のシリコン酸化膜５を形成する。こ
のようにして、第１のシリコン酸化膜３、シリコン窒化
膜４及び第２のシリコン酸化膜５からなる三層構造を備
えたゲート絶縁膜７を形成する。
ＣＶＤ（Chemical Vapor Deposition ）法により、膜厚
が２０〜１５０Å程度のシリコン窒化膜４を形成する。
次いで、前記シリコン窒化膜４を熱酸化するか、あるい
は、ＣＶＤ法により、当該シリコン窒化膜４上に、膜厚
が４０Å程度の第２のシリコン酸化膜５を形成する。こ
のようにして、第１のシリコン酸化膜３、シリコン窒化
膜４及び第２のシリコン酸化膜５からなる三層構造を備
えたゲート絶縁膜７を形成する。
【０００５】なお、前記シリコン窒化膜４を熱酸化し
て、第２のシリコン酸化膜５を形成する場合は、該シリ
コン窒化膜４に、９００〜９５０℃程度の温度にて水蒸
気酸化を行うが、この時、成長した酸化膜の膜厚の５／
８程度に相当するシリコン窒化膜４が消費される。この
ため、前記シリコン窒化膜４は、この膜厚低下を予め考
慮して形成される。
て、第２のシリコン酸化膜５を形成する場合は、該シリ
コン窒化膜４に、９００〜９５０℃程度の温度にて水蒸
気酸化を行うが、この時、成長した酸化膜の膜厚の５／
８程度に相当するシリコン窒化膜４が消費される。この
ため、前記シリコン窒化膜４は、この膜厚低下を予め考
慮して形成される。
【０００６】次いで、ＣＶＤ法により、前記ゲート絶縁
膜７（第２のシリコン酸化膜５）上に、ゲート電極形成
材料として多結晶シリコン膜６を形成する。次に、図１
０に示す工程では、図９に示す工程で得た多結晶シリコ
ン膜６上にレジストを塗布した後、これをパターニング
してゲート電極形成用マスク８を形成する。
膜７（第２のシリコン酸化膜５）上に、ゲート電極形成
材料として多結晶シリコン膜６を形成する。次に、図１
０に示す工程では、図９に示す工程で得た多結晶シリコ
ン膜６上にレジストを塗布した後、これをパターニング
してゲート電極形成用マスク８を形成する。
【０００７】次に、このゲート電極形成用マスク８をマ
スクとして、多結晶シリコン膜６を選択的に除去し、ゲ
ート電極１９を形成する。次いで、図１１に示す工程で
は、図９に示す工程で得たゲート電極形成用マスク８及
びゲート電極１９をマスクとして、前記ゲート絶縁膜７
を選択的に除去し、ゲート電極１９形成領域以外の領域
の半導体基板１表面を露出する。
スクとして、多結晶シリコン膜６を選択的に除去し、ゲ
ート電極１９を形成する。次いで、図１１に示す工程で
は、図９に示す工程で得たゲート電極形成用マスク８及
びゲート電極１９をマスクとして、前記ゲート絶縁膜７
を選択的に除去し、ゲート電極１９形成領域以外の領域
の半導体基板１表面を露出する。
【０００８】次に、図１２に示す工程では、前記ゲート
電極形成用マスク８を除去した後、全面酸化を行い、ゲ
ート電極１９、ゲート絶縁膜７及び露出した半導体基板
１の表面に、シリコン酸化膜２０を形成する。このシリ
コン酸化膜２０が、ゲート電極１９及びゲート絶縁膜７
を取り囲む層間絶縁膜及び半導体基板１のアドレスゲー
トまたは周辺回路のゲート絶縁膜となる。
電極形成用マスク８を除去した後、全面酸化を行い、ゲ
ート電極１９、ゲート絶縁膜７及び露出した半導体基板
１の表面に、シリコン酸化膜２０を形成する。このシリ
コン酸化膜２０が、ゲート電極１９及びゲート絶縁膜７
を取り囲む層間絶縁膜及び半導体基板１のアドレスゲー
トまたは周辺回路のゲート絶縁膜となる。
【０００９】その後、さらにアドレスゲート電極を形成
する等、所望の工程を行い、ＭＯＮＯＳ型の半導体不揮
発性記憶装置を完成していた。
する等、所望の工程を行い、ＭＯＮＯＳ型の半導体不揮
発性記憶装置を完成していた。
【００１０】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＯＮＯＳ型の半導体不揮発性記憶装置の製造方法
では、図１１に示す工程において、ゲート電極形成用マ
スク８及びゲート電極１９をマスクとして、前記ゲート
絶縁膜７を選択的に除去し、ゲート電極１９形成領域以
外の領域の半導体基板１表面を露出する方法を行ってい
るが、この時、ゲート絶縁膜７のエッチングの終点を制
御することが極めて困難であるという問題があった。こ
のため、前記ゲート電極１９形成領域以外の領域の半導
体基板１の表面を常にオーバーエッチングする方法が取
られていた。従って、露出した半導体基板１の表面が荒
れ、ダメージ誘起を引き起こすという問題があった。
来のＭＯＮＯＳ型の半導体不揮発性記憶装置の製造方法
では、図１１に示す工程において、ゲート電極形成用マ
スク８及びゲート電極１９をマスクとして、前記ゲート
絶縁膜７を選択的に除去し、ゲート電極１９形成領域以
外の領域の半導体基板１表面を露出する方法を行ってい
るが、この時、ゲート絶縁膜７のエッチングの終点を制
御することが極めて困難であるという問題があった。こ
のため、前記ゲート電極１９形成領域以外の領域の半導
体基板１の表面を常にオーバーエッチングする方法が取
られていた。従って、露出した半導体基板１の表面が荒
れ、ダメージ誘起を引き起こすという問題があった。
【００１１】また、前記ゲート絶縁膜７のエッチングの
際に、エッチングすべきでないゲート絶縁膜７の側壁に
も、図１３に示すように、エッチングが進行（一般的
に、『オーバーバング』と呼ばれている）するという問
題があった。そして、これらの問題の発生は、ゲート耐
圧の劣化、メモリ初期特性のバラツキ等、メモリ特性に
悪影響を及ぼし、さらに、書き込み／消去回数の劣化、
データ保持特性の劣化、界面準位の発生等を引き起こ
し、半導体記憶装置の信頼性を著しく低下させていた。
際に、エッチングすべきでないゲート絶縁膜７の側壁に
も、図１３に示すように、エッチングが進行（一般的
に、『オーバーバング』と呼ばれている）するという問
題があった。そして、これらの問題の発生は、ゲート耐
圧の劣化、メモリ初期特性のバラツキ等、メモリ特性に
悪影響を及ぼし、さらに、書き込み／消去回数の劣化、
データ保持特性の劣化、界面準位の発生等を引き起こ
し、半導体記憶装置の信頼性を著しく低下させていた。
【００１２】本発明は、このような従来の問題点を解決
することを課題とするものであり、半導体基板のオーバ
ーエッチングや、ゲート絶縁膜のオーバーハングを無く
すことで、優れたメモリ特性及び信頼性を有する半導体
装置を得ることが可能な、半導体装置の製造方法を提供
することを目的とする。
することを課題とするものであり、半導体基板のオーバ
ーエッチングや、ゲート絶縁膜のオーバーハングを無く
すことで、優れたメモリ特性及び信頼性を有する半導体
装置を得ることが可能な、半導体装置の製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されたＭＯ
ＮＯＳ型半導体不揮発性記憶装置を製造する方法におい
て、前記第１のシリコン酸化膜上に、前記シリコン窒化
膜を、後の第３工程で行う酸化処理において、前記第１
のゲート電極形成領域以外の領域に形成されたシリコン
窒化膜の全てが酸化される膜厚で形成する第１工程と、
当該シリコン窒化膜上に第２のシリコン酸化膜を形成し
た後、該第２のシリコン酸化膜上に、第１のゲート電極
を形成する第２工程と、当該第１のゲート電極形成領域
以外の領域に形成されている第２のシリコン酸化膜を通
してシリコン窒化膜を酸化し、前記第１のシリコン酸化
膜、前記シリコン窒化膜が酸化したシリコン酸化膜、お
よび前記第２のシリコン酸化膜からなる第２のゲート絶
縁膜を形成する第３工程と、当該第２のゲート絶縁膜上
に第２のゲート電極を形成する第４工程と、を含むこと
を特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製
造方法を提供するものである。
に、本発明は、半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されたＭＯ
ＮＯＳ型半導体不揮発性記憶装置を製造する方法におい
て、前記第１のシリコン酸化膜上に、前記シリコン窒化
膜を、後の第３工程で行う酸化処理において、前記第１
のゲート電極形成領域以外の領域に形成されたシリコン
窒化膜の全てが酸化される膜厚で形成する第１工程と、
当該シリコン窒化膜上に第２のシリコン酸化膜を形成し
た後、該第２のシリコン酸化膜上に、第１のゲート電極
を形成する第２工程と、当該第１のゲート電極形成領域
以外の領域に形成されている第２のシリコン酸化膜を通
してシリコン窒化膜を酸化し、前記第１のシリコン酸化
膜、前記シリコン窒化膜が酸化したシリコン酸化膜、お
よび前記第２のシリコン酸化膜からなる第２のゲート絶
縁膜を形成する第３工程と、当該第２のゲート絶縁膜上
に第２のゲート電極を形成する第４工程と、を含むこと
を特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製
造方法を提供するものである。
【００１４】そして、半導体基板上に、該半導体基板側
から順に、第１のシリコン酸化膜、シリコン窒化膜及び
第２のシリコン酸化膜が形成された三層構造を備えた第
１のゲート絶縁膜を介して第１のゲート電極が形成され
たＭＯＮＯＳ型半導体不揮発性記憶装置を製造する方法
において、前記第１のシリコン酸化膜上に、前記シリコ
ン窒化膜を、該シリコン窒化膜の上層部を酸化して第２
のシリコン酸化膜を形成した際に酸化されずに残存する
下層部の前記第１のゲート電極形成領域以外の領域の全
てが、後の第３工程で行う酸化処理において酸化される
膜厚で形成する第１工程と、前記シリコン窒化膜の上層
部を酸化して第２のシリコン酸化膜を形成する第２工程
と、当該第２のシリコン酸化膜上に第１のゲート電極を
形成した後、当該第１のゲート電極形成領域以外の領域
に形成されている第２のシリコン酸化膜を通してシリコ
ン窒化膜を酸化し、前記第１のシリコン酸化膜、前記シ
リコン窒化膜の下層部が酸化したシリコン酸化膜、およ
び前記第２のシリコン酸化膜からなる第２のゲート絶縁
膜を形成する第３工程と、当該第２のゲート絶縁膜上に
第２のゲート電極を形成する第４工程と、を含むことを
特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製造
方法を提供するものである。
から順に、第１のシリコン酸化膜、シリコン窒化膜及び
第２のシリコン酸化膜が形成された三層構造を備えた第
１のゲート絶縁膜を介して第１のゲート電極が形成され
たＭＯＮＯＳ型半導体不揮発性記憶装置を製造する方法
において、前記第１のシリコン酸化膜上に、前記シリコ
ン窒化膜を、該シリコン窒化膜の上層部を酸化して第２
のシリコン酸化膜を形成した際に酸化されずに残存する
下層部の前記第１のゲート電極形成領域以外の領域の全
てが、後の第３工程で行う酸化処理において酸化される
膜厚で形成する第１工程と、前記シリコン窒化膜の上層
部を酸化して第２のシリコン酸化膜を形成する第２工程
と、当該第２のシリコン酸化膜上に第１のゲート電極を
形成した後、当該第１のゲート電極形成領域以外の領域
に形成されている第２のシリコン酸化膜を通してシリコ
ン窒化膜を酸化し、前記第１のシリコン酸化膜、前記シ
リコン窒化膜の下層部が酸化したシリコン酸化膜、およ
び前記第２のシリコン酸化膜からなる第２のゲート絶縁
膜を形成する第３工程と、当該第２のゲート絶縁膜上に
第２のゲート電極を形成する第４工程と、を含むことを
特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製造
方法を提供するものである。
【００１５】そしてまた、半導体基板上に、該半導体基
板側から順に、第１のシリコン酸化膜、シリコン窒化膜
及び第２のシリコン酸化膜が形成された三層構造を備え
た第１のゲート絶縁膜を介して第１のゲート電極が形成
されたＭＯＮＯＳ型半導体不揮発性記憶装置を製造する
方法において、前記第２のシリコン酸化膜上に、前記第
１のゲート電極を形成した後、該第１のゲート電極をマ
スクとして当該第２のシリコン酸化膜を除去し、この領
域に形成されている前記シリコン窒化膜を露出する第１
工程と、当該露出したシリコン窒化膜の全てが、後の第
３工程で行う酸化処理において酸化される膜厚となるま
で、当該シリコン窒化膜をエッチバックする第２工程
と、当該エッチバック終了後、前記第１のゲート電極形
成領域以外の領域に形成されているシリコン窒化膜を酸
化し、前記第1のシリコン酸化膜および前記シリコン窒
化膜が酸化したシリコン酸化膜からなる第２のゲート絶
縁膜を形成する第３工程と、当該第２のゲート絶縁膜上
に第２のゲート電極を形成する第４工程と、を含むこと
を特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製
造方法を提供するものである。さらに、半導体基板上
に、該半導体基板側から順に、第１のシリコン酸化膜、
シリコン窒化膜及び第２のシリコン酸化膜が形成された
三層構造を備えた第１のゲート絶縁膜を介して第１のゲ
ート電極が形成されるとともに、該半導体基板上に酸化
膜からなる第２のゲート絶縁膜を介して第２のゲート電
極が形成された半導体装置を製造する方法において、前
記第１のゲート電極を形成した後に、前記第１のゲート
電極形成領域以外の領域に形成されたシリコン窒化膜の
全てを酸化するか、もしくは、一部をエッチバックする
とともに残部の全てを酸化して、前記第２のゲート絶縁
膜を構成するシリコン酸化膜の一部を形成する工程を含
むことを特徴とする半導体装置の製造方法を提供するも
のである。
板側から順に、第１のシリコン酸化膜、シリコン窒化膜
及び第２のシリコン酸化膜が形成された三層構造を備え
た第１のゲート絶縁膜を介して第１のゲート電極が形成
されたＭＯＮＯＳ型半導体不揮発性記憶装置を製造する
方法において、前記第２のシリコン酸化膜上に、前記第
１のゲート電極を形成した後、該第１のゲート電極をマ
スクとして当該第２のシリコン酸化膜を除去し、この領
域に形成されている前記シリコン窒化膜を露出する第１
工程と、当該露出したシリコン窒化膜の全てが、後の第
３工程で行う酸化処理において酸化される膜厚となるま
で、当該シリコン窒化膜をエッチバックする第２工程
と、当該エッチバック終了後、前記第１のゲート電極形
成領域以外の領域に形成されているシリコン窒化膜を酸
化し、前記第1のシリコン酸化膜および前記シリコン窒
化膜が酸化したシリコン酸化膜からなる第２のゲート絶
縁膜を形成する第３工程と、当該第２のゲート絶縁膜上
に第２のゲート電極を形成する第４工程と、を含むこと
を特徴とするＭＯＮＯＳ型半導体不揮発性記憶装置の製
造方法を提供するものである。さらに、半導体基板上
に、該半導体基板側から順に、第１のシリコン酸化膜、
シリコン窒化膜及び第２のシリコン酸化膜が形成された
三層構造を備えた第１のゲート絶縁膜を介して第１のゲ
ート電極が形成されるとともに、該半導体基板上に酸化
膜からなる第２のゲート絶縁膜を介して第２のゲート電
極が形成された半導体装置を製造する方法において、前
記第１のゲート電極を形成した後に、前記第１のゲート
電極形成領域以外の領域に形成されたシリコン窒化膜の
全てを酸化するか、もしくは、一部をエッチバックする
とともに残部の全てを酸化して、前記第２のゲート絶縁
膜を構成するシリコン酸化膜の一部を形成する工程を含
むことを特徴とする半導体装置の製造方法を提供するも
のである。
【００１６】
【作用】請求項１記載の発明に係るＭＯＮＯＳ型半導体
不揮発性記憶装置の製造方法は、第１の酸化膜上に、シ
リコン窒化膜を、後の第３工程で行う酸化処理におい
て、前記第１のゲート電極形成領域以外の領域に形成さ
れたシリコン窒化膜の全てが酸化される膜厚で形成する
ため、後の第３工程において、酸化処理を行った際に、
当該第１のゲート電極形成領域以外の領域に形成された
シリコン窒化膜（Ｓｉ3 Ｎ4 膜）の全てを、Ｓｉ3 Ｎ4
＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2または、Ｓｉ3Ｎ4 ＋６Ｈ
2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3のように、酸化することが
できる。
不揮発性記憶装置の製造方法は、第１の酸化膜上に、シ
リコン窒化膜を、後の第３工程で行う酸化処理におい
て、前記第１のゲート電極形成領域以外の領域に形成さ
れたシリコン窒化膜の全てが酸化される膜厚で形成する
ため、後の第３工程において、酸化処理を行った際に、
当該第１のゲート電極形成領域以外の領域に形成された
シリコン窒化膜（Ｓｉ3 Ｎ4 膜）の全てを、Ｓｉ3 Ｎ4
＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2または、Ｓｉ3Ｎ4 ＋６Ｈ
2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3のように、酸化することが
できる。
【００１７】従って、前記シリコン窒化膜を前記第２の
シリコン酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）に
することができる。さらに、前記第３工程における酸化
処理により、ゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成することができる。これらの絶縁膜は、第１のゲート
電極及び第１のゲート絶縁膜を取り囲む層間絶縁膜及び
半導体基板のアドレスゲートまたは周辺回路のゲート絶
縁膜（第２のゲート絶縁膜）等として使用することがで
きる。
シリコン酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）に
することができる。さらに、前記第３工程における酸化
処理により、ゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成することができる。これらの絶縁膜は、第１のゲート
電極及び第１のゲート絶縁膜を取り囲む層間絶縁膜及び
半導体基板のアドレスゲートまたは周辺回路のゲート絶
縁膜（第２のゲート絶縁膜）等として使用することがで
きる。
【００１８】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができると共に、第１の
ゲート電極形成領域以外の領域の半導体基板表面に第２
のゲート絶縁膜を形成することができる。このため、半
導体基板がオーバーエッチングされたり、第１のゲート
絶縁膜にオーバーハングが発生することがない。そして
さらに、製造工程も簡略化することができる。
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができると共に、第１の
ゲート電極形成領域以外の領域の半導体基板表面に第２
のゲート絶縁膜を形成することができる。このため、半
導体基板がオーバーエッチングされたり、第１のゲート
絶縁膜にオーバーハングが発生することがない。そして
さらに、製造工程も簡略化することができる。
【００１９】そして、請求項２に係るＭＯＮＯＳ型半導
体不揮発性記憶装置の製造方法は、第１のシリコン酸化
膜上に、シリコン窒化膜を、該シリコン窒化膜の上層部
を酸化して第２のシリコン酸化膜を形成した際に酸化さ
れずに残存する下層部の前記第１のゲート電極形成領域
以外の領域の全てが、後の第３工程で行う酸化処理にお
いて酸化される膜厚で形成するため、後の第２工程にお
いて、前記シリコン窒化膜の上層部を酸化して第２のシ
リコン酸化膜を形成した後、後の第３工程において酸化
処理を行った際に、当該第１のゲート電極形成領域以外
の領域に形成されたシリコン窒化膜の全てを、前記第２
のシリコン酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）
にすることができる。
体不揮発性記憶装置の製造方法は、第１のシリコン酸化
膜上に、シリコン窒化膜を、該シリコン窒化膜の上層部
を酸化して第２のシリコン酸化膜を形成した際に酸化さ
れずに残存する下層部の前記第１のゲート電極形成領域
以外の領域の全てが、後の第３工程で行う酸化処理にお
いて酸化される膜厚で形成するため、後の第２工程にお
いて、前記シリコン窒化膜の上層部を酸化して第２のシ
リコン酸化膜を形成した後、後の第３工程において酸化
処理を行った際に、当該第１のゲート電極形成領域以外
の領域に形成されたシリコン窒化膜の全てを、前記第２
のシリコン酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）
にすることができる。
【００２０】さらに、前記第３工程における酸化処理に
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜からなる第２のゲート絶縁膜
を形成することができる。
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜からなる第２のゲート絶縁膜
を形成することができる。
【００２１】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができる。また、第１の
ゲート電極表面に酸化膜（絶縁膜）を形成することがで
きると共に、第１のゲート電極形成領域以外の領域の半
導体基板表面に第２のゲート絶縁膜を形成することがで
きる。このため、半導体基板がオーバーエッチングされ
たり、第１のゲート絶縁膜にオーバーハングが発生する
ことがない。そしてさらに、製造工程も簡略化すること
ができる。
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができる。また、第１の
ゲート電極表面に酸化膜（絶縁膜）を形成することがで
きると共に、第１のゲート電極形成領域以外の領域の半
導体基板表面に第２のゲート絶縁膜を形成することがで
きる。このため、半導体基板がオーバーエッチングされ
たり、第１のゲート絶縁膜にオーバーハングが発生する
ことがない。そしてさらに、製造工程も簡略化すること
ができる。
【００２２】そしてまた、請求項３に係るＭＯＮＯＳ型
半導体不揮発性記憶装置の製造方法は、第２のシリコン
酸化膜上に第１のゲート電極を形成した後、該第１のゲ
ート電極をマスクとして当該第２のシリコン酸化膜を除
去し、この領域に形成されている前記シリコン窒化膜を
露出した後、露出したシリコン窒化膜の全てが、後の第
３工程で行う酸化処理において酸化される膜厚となるま
で、当該シリコン窒化膜をエッチバックするため、後の
第３工程において酸化処理を行った際に、当該第１のゲ
ート電極形成領域以外の領域に形成されたシリコン窒化
膜の全てを、前記第２のシリコン酸化膜の膜質と同質な
酸化膜（ＳｉＯ2 膜）にすることができる。
半導体不揮発性記憶装置の製造方法は、第２のシリコン
酸化膜上に第１のゲート電極を形成した後、該第１のゲ
ート電極をマスクとして当該第２のシリコン酸化膜を除
去し、この領域に形成されている前記シリコン窒化膜を
露出した後、露出したシリコン窒化膜の全てが、後の第
３工程で行う酸化処理において酸化される膜厚となるま
で、当該シリコン窒化膜をエッチバックするため、後の
第３工程において酸化処理を行った際に、当該第１のゲ
ート電極形成領域以外の領域に形成されたシリコン窒化
膜の全てを、前記第２のシリコン酸化膜の膜質と同質な
酸化膜（ＳｉＯ2 膜）にすることができる。
【００２３】さらに、前記第３工程における酸化処理に
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、前記第２のシ
リコン酸化膜と膜質が同質な酸化膜となったシリコン窒
化膜、及び、前記第３工程における酸化処理により形成
された酸化膜からなる絶縁膜を形成することができる。
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、前記第２のシ
リコン酸化膜と膜質が同質な酸化膜となったシリコン窒
化膜、及び、前記第３工程における酸化処理により形成
された酸化膜からなる絶縁膜を形成することができる。
【００２４】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができると共に、第１の
ゲート電極表面及び第１のゲート電極形成領域以外の領
域の半導体基板表面に絶縁膜を形成することができる。
このため、半導体基板がオーバーエッチングされたり、
第１のゲート絶縁膜にオーバーハングが発生することが
ない。そしてさらに、製造工程も簡略化することができ
る。さらに、請求項４に係る半導体装置の製造方法は、
第１のゲート電極形成領域以外の領域に形成されている
シリコン窒化膜の全てを酸化するか、もしくは、一部を
エッチバックするとともに残部の全てを酸化するため、
そのシリコン窒化膜を第２のゲート酸化膜として利用で
きる酸化膜と同質な酸化膜（ＳｉＯ2 膜）にすることが
できる。そして、その酸化されたシリコン窒化膜によっ
て、第２のゲート絶縁膜を構成する酸化膜の一部を形成
するから、製造工程を簡略化することができる。
が露出するまでエッチングすることなく、第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる三層構造を備えた第１のゲート絶縁膜を介して第
１のゲート電極を形成することができると共に、第１の
ゲート電極表面及び第１のゲート電極形成領域以外の領
域の半導体基板表面に絶縁膜を形成することができる。
このため、半導体基板がオーバーエッチングされたり、
第１のゲート絶縁膜にオーバーハングが発生することが
ない。そしてさらに、製造工程も簡略化することができ
る。さらに、請求項４に係る半導体装置の製造方法は、
第１のゲート電極形成領域以外の領域に形成されている
シリコン窒化膜の全てを酸化するか、もしくは、一部を
エッチバックするとともに残部の全てを酸化するため、
そのシリコン窒化膜を第２のゲート酸化膜として利用で
きる酸化膜と同質な酸化膜（ＳｉＯ2 膜）にすることが
できる。そして、その酸化されたシリコン窒化膜によっ
て、第２のゲート絶縁膜を構成する酸化膜の一部を形成
するから、製造工程を簡略化することができる。
【００２５】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。 （実施例１）図１ないし図４は、本発明の実施例１に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。
参照して説明する。 （実施例１）図１ないし図４は、本発明の実施例１に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。
【００２６】図１に示す工程では、半導体基板（シリコ
ン基板）１に選択酸化を行い、該半導体基板１の素子分
離領域に選択酸化膜２を形成した後、当該半導体基板１
の表面に熱酸化を行い、膜厚が２０Å程度の第１のシリ
コン酸化膜３を形成する。次に、前記第１のシリコン酸
化膜３上に、ＣＶＤ法により、難酸化性物質からなる膜
として、シリコン窒化膜４を４０Å程度の膜厚で形成す
る。ここで、前記シリコン窒化膜４は、後の工程におい
て、ゲート電極形成領域以外の領域に形成された当該シ
リコン窒化膜４を酸化処理する際に、該シリコン窒化膜
４の全てが酸化される膜厚で形成する。
ン基板）１に選択酸化を行い、該半導体基板１の素子分
離領域に選択酸化膜２を形成した後、当該半導体基板１
の表面に熱酸化を行い、膜厚が２０Å程度の第１のシリ
コン酸化膜３を形成する。次に、前記第１のシリコン酸
化膜３上に、ＣＶＤ法により、難酸化性物質からなる膜
として、シリコン窒化膜４を４０Å程度の膜厚で形成す
る。ここで、前記シリコン窒化膜４は、後の工程におい
て、ゲート電極形成領域以外の領域に形成された当該シ
リコン窒化膜４を酸化処理する際に、該シリコン窒化膜
４の全てが酸化される膜厚で形成する。
【００２７】次いで、前記シリコン窒化膜４上に、ＣＶ
Ｄ法により、膜厚が２０Å程度の第２のシリコン酸化膜
５を形成する。このようにして、第１のシリコン酸化膜
３、シリコン窒化膜４及び第２のシリコン酸化膜５から
なる三層構造を備えたゲート絶縁膜７（第１のゲート絶
縁膜）を形成した。次に、前記第２のシリコン酸化膜５
上に、ゲート電極形成材料として、ＣＶＤ法により、膜
厚が３０００Å程度の多結晶シリコン膜６を形成する。
Ｄ法により、膜厚が２０Å程度の第２のシリコン酸化膜
５を形成する。このようにして、第１のシリコン酸化膜
３、シリコン窒化膜４及び第２のシリコン酸化膜５から
なる三層構造を備えたゲート絶縁膜７（第１のゲート絶
縁膜）を形成した。次に、前記第２のシリコン酸化膜５
上に、ゲート電極形成材料として、ＣＶＤ法により、膜
厚が３０００Å程度の多結晶シリコン膜６を形成する。
【００２８】次いで、前記多結晶シリコン膜６上に、レ
ジスト膜を塗布した後、これをパターニングしてゲート
電極形成用マスク８を形成する。次に、図２に示す工程
では、図１に示す工程で得たゲート電極形成用マスク８
をマスクとして、前記多結晶シリコン膜６を選択的にエ
ッチングし、第１のゲート電極９（本実施例では、メモ
リゲート電極となる）を形成した後、前記ゲート電極形
成用マスク８を除去する。
ジスト膜を塗布した後、これをパターニングしてゲート
電極形成用マスク８を形成する。次に、図２に示す工程
では、図１に示す工程で得たゲート電極形成用マスク８
をマスクとして、前記多結晶シリコン膜６を選択的にエ
ッチングし、第１のゲート電極９（本実施例では、メモ
リゲート電極となる）を形成した後、前記ゲート電極形
成用マスク８を除去する。
【００２９】なお、この多結晶シリコン膜６の選択的な
エッチングに際して、該多結晶シリコン膜６と第２のシ
リコン酸化膜５とのエッチング選択比が、１００以上と
なるエッチング方法（例えば、Ｃｌ2 、ＨＣｌ、ＨＢｒ
を用いたＲＩＥ（Reactive Ion Etching））を行うこと
が好適である。このような選択比がとれるエッチング方
法により、多結晶シリコン膜６をエッチング除去するこ
とで、該多結晶シリコン膜６を完全に除去した後でも、
第２のシリコン酸化膜５を１０Å程度以上の膜厚で残存
させることができる。
エッチングに際して、該多結晶シリコン膜６と第２のシ
リコン酸化膜５とのエッチング選択比が、１００以上と
なるエッチング方法（例えば、Ｃｌ2 、ＨＣｌ、ＨＢｒ
を用いたＲＩＥ（Reactive Ion Etching））を行うこと
が好適である。このような選択比がとれるエッチング方
法により、多結晶シリコン膜６をエッチング除去するこ
とで、該多結晶シリコン膜６を完全に除去した後でも、
第２のシリコン酸化膜５を１０Å程度以上の膜厚で残存
させることができる。
【００３０】次いで、図３に示す工程では、図２に示す
工程で得た第１のゲート電極９表面及びゲート絶縁膜７
表面に、９００℃の水蒸気酸化を行う。この時、前記ゲ
ート絶縁膜７のうち、ゲート電極形成領域以外の領域に
形成されているゲート絶縁膜７を構成しているシリコン
窒化膜４は、図１に示す工程で、この水蒸気酸化により
該シリコン窒化膜４の全てが酸化される膜厚で形成され
ているため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、第２
のシリコン酸化膜５と同質の膜質を備えたシリコン酸化
膜となる。この結果、前記ゲート電極形成領域以外の領
域上には、第１のシリコン酸化膜３、シリコン窒化膜４
が酸化したシリコン酸化膜、及び第２のシリコン酸化膜
５（この水蒸気酸化により形成されたシリコン酸化膜も
含む）からなるシリコン酸化膜が形成される。このシリ
コン酸化膜は、本実施例では、アドレスゲートや周辺回
路のＭＯＳトランジスタゲートのゲート絶縁膜として用
いられるため、以下、『ゲート絶縁膜１２』という。
工程で得た第１のゲート電極９表面及びゲート絶縁膜７
表面に、９００℃の水蒸気酸化を行う。この時、前記ゲ
ート絶縁膜７のうち、ゲート電極形成領域以外の領域に
形成されているゲート絶縁膜７を構成しているシリコン
窒化膜４は、図１に示す工程で、この水蒸気酸化により
該シリコン窒化膜４の全てが酸化される膜厚で形成され
ているため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、第２
のシリコン酸化膜５と同質の膜質を備えたシリコン酸化
膜となる。この結果、前記ゲート電極形成領域以外の領
域上には、第１のシリコン酸化膜３、シリコン窒化膜４
が酸化したシリコン酸化膜、及び第２のシリコン酸化膜
５（この水蒸気酸化により形成されたシリコン酸化膜も
含む）からなるシリコン酸化膜が形成される。このシリ
コン酸化膜は、本実施例では、アドレスゲートや周辺回
路のＭＯＳトランジスタゲートのゲート絶縁膜として用
いられるため、以下、『ゲート絶縁膜１２』という。
【００３１】また、前記水蒸気酸化により、第１のゲー
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２（第２のゲート絶縁膜）を
形成することができた。このため、ゲート電極形成領域
以外の領域の半導体基板１がオーバーエッチングされた
り、ゲート絶縁膜７にオーバーハングが発生することが
なく、且つ、製造工程も簡略化することができた。
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２（第２のゲート絶縁膜）を
形成することができた。このため、ゲート電極形成領域
以外の領域の半導体基板１がオーバーエッチングされた
り、ゲート絶縁膜７にオーバーハングが発生することが
なく、且つ、製造工程も簡略化することができた。
【００３２】なお、前記水蒸気酸化の際に、前記第２の
シリコン酸化膜５の膜厚は、１０Å程度となり、前記シ
リコン窒化膜４は、酸化されて膜厚が７０Å程度のシリ
コン酸化膜となり、第１のシリコン酸化膜３の膜厚が、
２０Åであるため、合計１００Å程度の膜厚で形成され
る。本実施例では、１５０Å程度の膜厚のゲート絶縁膜
１２が必要であるため、さらに５０Åのシリコン酸化膜
が形成されるまで酸化を行い、ゲート絶縁膜１２の合計
膜厚が１５０Å程度となるように調整した。
シリコン酸化膜５の膜厚は、１０Å程度となり、前記シ
リコン窒化膜４は、酸化されて膜厚が７０Å程度のシリ
コン酸化膜となり、第１のシリコン酸化膜３の膜厚が、
２０Åであるため、合計１００Å程度の膜厚で形成され
る。本実施例では、１５０Å程度の膜厚のゲート絶縁膜
１２が必要であるため、さらに５０Åのシリコン酸化膜
が形成されるまで酸化を行い、ゲート絶縁膜１２の合計
膜厚が１５０Å程度となるように調整した。
【００３３】次に、図４に示す工程では、図３に示す工
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
【００３４】その後、所望の工程を行い、半導体装置を
完成する。なお、実施例１では、図１に示す工程で、Ｃ
ＶＤ法でシリコン窒化膜４を成膜する際に、所定膜厚と
なるように膜厚を調整したが、これに限らず、第２のシ
リコン酸化膜５を形成する前であれば、シリコン窒化膜
４を、ある程度厚く堆積した後、エッチバック等を行
い、該シリコン窒化膜４の膜厚を調整する等、他の方法
によりシリコン窒化膜４の膜厚を調整してもよい。
完成する。なお、実施例１では、図１に示す工程で、Ｃ
ＶＤ法でシリコン窒化膜４を成膜する際に、所定膜厚と
なるように膜厚を調整したが、これに限らず、第２のシ
リコン酸化膜５を形成する前であれば、シリコン窒化膜
４を、ある程度厚く堆積した後、エッチバック等を行
い、該シリコン窒化膜４の膜厚を調整する等、他の方法
によりシリコン窒化膜４の膜厚を調整してもよい。
【００３５】また、実施例１では、ＣＶＤ法により第２
のシリコン酸化膜５を形成したが、これに限らず、第２
のシリコン酸化膜５は、シリコン窒化膜４の上層部を酸
化して形成してもよい。そして、この場合は、前記シリ
コン窒化膜４は、その上層部を酸化して第２のシリコン
酸化膜５を形成した際に、酸化されずに残存する下層部
のゲート電極形成領域以外の領域の全てが、図３に示す
工程で行う酸化処理において酸化される膜厚で形成すれ
ばよい。
のシリコン酸化膜５を形成したが、これに限らず、第２
のシリコン酸化膜５は、シリコン窒化膜４の上層部を酸
化して形成してもよい。そして、この場合は、前記シリ
コン窒化膜４は、その上層部を酸化して第２のシリコン
酸化膜５を形成した際に、酸化されずに残存する下層部
のゲート電極形成領域以外の領域の全てが、図３に示す
工程で行う酸化処理において酸化される膜厚で形成すれ
ばよい。
【００３６】そして、シリコン窒化膜４の膜厚は、図３
に示す工程で行う酸化処理の際に、ゲート電極形成領域
以外の領域に形成されているシリコン窒化膜４の全てが
酸化される膜厚であれば、該膜厚は所望により決定して
よい。また、第２のシリコン酸化膜５は、シリコン窒化
膜４の酸化に支障を来さない範囲であれば、その膜厚を
所望により決定してよい。
に示す工程で行う酸化処理の際に、ゲート電極形成領域
以外の領域に形成されているシリコン窒化膜４の全てが
酸化される膜厚であれば、該膜厚は所望により決定して
よい。また、第２のシリコン酸化膜５は、シリコン窒化
膜４の酸化に支障を来さない範囲であれば、その膜厚を
所望により決定してよい。
【００３７】また、実施例１では、酸化反応（水蒸気酸
化）により、シリコン窒化膜４をシリコン酸化膜に変化
させたが、これに限らず、シリコン窒化膜４に、酸素イ
オンをイオン注入した後、これをアニールすることによ
り、シリコン窒化膜４をシリコン酸化膜に変化させても
よい。また、実施例１では、難酸化性物質からなる膜と
して、シリコン窒化膜４を形成したが、これに限らず、
難酸化性物質からなる膜であれば、他の種類の膜を形成
してもよい。
化）により、シリコン窒化膜４をシリコン酸化膜に変化
させたが、これに限らず、シリコン窒化膜４に、酸素イ
オンをイオン注入した後、これをアニールすることによ
り、シリコン窒化膜４をシリコン酸化膜に変化させても
よい。また、実施例１では、難酸化性物質からなる膜と
して、シリコン窒化膜４を形成したが、これに限らず、
難酸化性物質からなる膜であれば、他の種類の膜を形成
してもよい。
【００３８】そして、本実施例では、メモリゲート電極
及びアドレスゲート電極を備えた半導体装置を製造する
方法について説明したが、これに限らず、半導体基板側
から順に、第１のシリコン酸化膜、難酸化性物質からな
る膜及び第２のシリコン酸化膜からなる三層構造を備え
たゲート絶縁膜を介してゲート電極が形成された構造を
有する半導体装置であれば、同様の効果を得ることがで
きる。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
及びアドレスゲート電極を備えた半導体装置を製造する
方法について説明したが、これに限らず、半導体基板側
から順に、第１のシリコン酸化膜、難酸化性物質からな
る膜及び第２のシリコン酸化膜からなる三層構造を備え
たゲート絶縁膜を介してゲート電極が形成された構造を
有する半導体装置であれば、同様の効果を得ることがで
きる。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
【００３９】図５ないし図８は、本発明の実施例２に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。図５に示す工程では、半導体基板１に選択酸化を行
い、該半導体基板１の素子分離領域に選択酸化膜２を形
成した後、当該半導体基板１の表面に熱酸化を行い、膜
厚が２０Å程度の第１のシリコン酸化膜３を形成する。
る半導体装置の製造工程の一部を示す部分断面図であ
る。図５に示す工程では、半導体基板１に選択酸化を行
い、該半導体基板１の素子分離領域に選択酸化膜２を形
成した後、当該半導体基板１の表面に熱酸化を行い、膜
厚が２０Å程度の第１のシリコン酸化膜３を形成する。
【００４０】次に、前記第１のシリコン酸化膜３上に、
ＣＶＤ法により、難酸化性物質からなる膜として、シリ
コン窒化膜４を７０〜８０Å程度の膜厚で形成する。次
いで、前記シリコン窒化膜４上に、ＣＶＤ法により、膜
厚が２０Å程度の第２のシリコン酸化膜５を形成する。
このようにして、第１のシリコン酸化膜３、シリコン窒
化膜４及び第２のシリコン酸化膜５からなる三層構造を
備えたゲート絶縁膜７（第１のゲート絶縁膜）を形成し
た。
ＣＶＤ法により、難酸化性物質からなる膜として、シリ
コン窒化膜４を７０〜８０Å程度の膜厚で形成する。次
いで、前記シリコン窒化膜４上に、ＣＶＤ法により、膜
厚が２０Å程度の第２のシリコン酸化膜５を形成する。
このようにして、第１のシリコン酸化膜３、シリコン窒
化膜４及び第２のシリコン酸化膜５からなる三層構造を
備えたゲート絶縁膜７（第１のゲート絶縁膜）を形成し
た。
【００４１】次に、前記第２のシリコン酸化膜５上に、
ゲート電極形成材料として、ＣＶＤ法により、膜厚が３
０００Å程度の多結晶シリコン膜６を形成する。次い
で、前記多結晶シリコン膜６上に、レジスト膜を塗布し
た後、これをパターニングしてゲート電極形成用マスク
８を形成する。次に、図６に示す工程では、図５に示す
工程で得たゲート電極形成用マスク８をマスクとして、
前記多結晶シリコン膜６を選択的にエッチングし、第１
のゲート電極９（本実施例では、メモリゲート電極とな
る）を形成する。そしてさらに連続して第２のシリコン
酸化膜５エッチング除去した後、さらに連続して、シリ
コン窒化膜４の膜厚が４０Å程度になるまで、該シリコ
ン窒化膜４をエッチングする。その後、前記ゲート電極
形成用マスク８を除去する。
ゲート電極形成材料として、ＣＶＤ法により、膜厚が３
０００Å程度の多結晶シリコン膜６を形成する。次い
で、前記多結晶シリコン膜６上に、レジスト膜を塗布し
た後、これをパターニングしてゲート電極形成用マスク
８を形成する。次に、図６に示す工程では、図５に示す
工程で得たゲート電極形成用マスク８をマスクとして、
前記多結晶シリコン膜６を選択的にエッチングし、第１
のゲート電極９（本実施例では、メモリゲート電極とな
る）を形成する。そしてさらに連続して第２のシリコン
酸化膜５エッチング除去した後、さらに連続して、シリ
コン窒化膜４の膜厚が４０Å程度になるまで、該シリコ
ン窒化膜４をエッチングする。その後、前記ゲート電極
形成用マスク８を除去する。
【００４２】この時、前記シリコン窒化膜４は、後の工
程において、ゲート電極形成領域以外の領域に形成され
た当該シリコン窒化膜４を酸化処理する際に、該シリコ
ン窒化膜４の全てが酸化される膜厚となるまで、前記エ
ッチングする。次いで、図７に示す工程では、図６に示
す工程で得た第１のゲート電極９表面及びゲート絶縁膜
７表面に、９００℃の水蒸気酸化を行う。この時、前記
ゲート絶縁膜７のうち、ゲート電極形成領域以外の領域
に形成されているゲート絶縁膜７を構成しているシリコ
ン窒化膜４は、図６に示す工程で、この水蒸気酸化によ
り該シリコン窒化膜４の全てが酸化される膜厚までエッ
チングされたため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、シリ
コン酸化膜となる。この結果、前記ゲート電極形成領域
以外の領域上には、第１のシリコン酸化膜３及びシリコ
ン窒化膜４が酸化したシリコン酸化膜（この水蒸気酸化
により形成されたシリコン酸化膜も含む）からなるシリ
コン酸化膜が形成される。このシリコン酸化膜は、本実
施例では、アドレスゲートや周辺回路のＭＯＳトランジ
スタゲートのゲート絶縁膜として用いられるため、以
下、『ゲート絶縁膜１２』という。
程において、ゲート電極形成領域以外の領域に形成され
た当該シリコン窒化膜４を酸化処理する際に、該シリコ
ン窒化膜４の全てが酸化される膜厚となるまで、前記エ
ッチングする。次いで、図７に示す工程では、図６に示
す工程で得た第１のゲート電極９表面及びゲート絶縁膜
７表面に、９００℃の水蒸気酸化を行う。この時、前記
ゲート絶縁膜７のうち、ゲート電極形成領域以外の領域
に形成されているゲート絶縁膜７を構成しているシリコ
ン窒化膜４は、図６に示す工程で、この水蒸気酸化によ
り該シリコン窒化膜４の全てが酸化される膜厚までエッ
チングされたため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、シリ
コン酸化膜となる。この結果、前記ゲート電極形成領域
以外の領域上には、第１のシリコン酸化膜３及びシリコ
ン窒化膜４が酸化したシリコン酸化膜（この水蒸気酸化
により形成されたシリコン酸化膜も含む）からなるシリ
コン酸化膜が形成される。このシリコン酸化膜は、本実
施例では、アドレスゲートや周辺回路のＭＯＳトランジ
スタゲートのゲート絶縁膜として用いられるため、以
下、『ゲート絶縁膜１２』という。
【００４３】また、前記水蒸気酸化により、第１のゲー
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２（第２のゲート絶縁膜）を
形成することができた。このため、ゲート電極形成領域
以外の領域の半導体基板１がオーバーエッチングされた
り、ゲート絶縁膜７にオーバーハングが発生することが
なく、且つ、製造工程も簡略化することができた。
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２（第２のゲート絶縁膜）を
形成することができた。このため、ゲート電極形成領域
以外の領域の半導体基板１がオーバーエッチングされた
り、ゲート絶縁膜７にオーバーハングが発生することが
なく、且つ、製造工程も簡略化することができた。
【００４４】次に、図８に示す工程では、図７に示す工
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
【００４５】その後、所望の工程を行い、半導体装置を
完成する。なお、実施例２では、ＣＶＤ法により第２の
シリコン酸化膜５を形成したが、これに限らず、第２の
シリコン酸化膜５は、シリコン窒化膜４の上層部を酸化
して形成してもよい。また、実施例２では、酸化反応
（水蒸気酸化）により、シリコン窒化膜４をシリコン酸
化膜に変化させたが、これに限らず、シリコン窒化膜４
に、酸素イオンをイオン注入した後、これをアニールす
ることにより、シリコン窒化膜４をシリコン酸化膜に変
化させてもよい。
完成する。なお、実施例２では、ＣＶＤ法により第２の
シリコン酸化膜５を形成したが、これに限らず、第２の
シリコン酸化膜５は、シリコン窒化膜４の上層部を酸化
して形成してもよい。また、実施例２では、酸化反応
（水蒸気酸化）により、シリコン窒化膜４をシリコン酸
化膜に変化させたが、これに限らず、シリコン窒化膜４
に、酸素イオンをイオン注入した後、これをアニールす
ることにより、シリコン窒化膜４をシリコン酸化膜に変
化させてもよい。
【００４６】そして、実施例２では、難酸化性物質から
なる膜として、シリコン窒化膜４を形成したが、これに
限らず、難酸化性物質からなる膜であれば、他の種類の
膜を形成してもよい。また、本実施例では、メモリゲー
ト電極及びアドレスゲート電極を備えた半導体装置を製
造する方法について説明したが、これに限らず、半導体
基板側から順に、第１のシリコン酸化膜、難酸化性物質
からなる膜及び第２のシリコン酸化膜からなる三層構造
を備えたゲート絶縁膜を介してゲート電極が形成された
構造を有する半導体装置であれば、同様の効果を得るこ
とができる。
なる膜として、シリコン窒化膜４を形成したが、これに
限らず、難酸化性物質からなる膜であれば、他の種類の
膜を形成してもよい。また、本実施例では、メモリゲー
ト電極及びアドレスゲート電極を備えた半導体装置を製
造する方法について説明したが、これに限らず、半導体
基板側から順に、第１のシリコン酸化膜、難酸化性物質
からなる膜及び第２のシリコン酸化膜からなる三層構造
を備えたゲート絶縁膜を介してゲート電極が形成された
構造を有する半導体装置であれば、同様の効果を得るこ
とができる。
【００４７】
【発明の効果】以上説明したように、請求項１記載の発
明に係る半導体装置の製造方法は、第１のシリコン酸化
膜上に、シリコン窒化膜を、後の第３工程で行う酸化処
理において、前記第１のゲート電極形成領域以外の領域
に形成されたシリコン窒化膜の全てが酸化される膜厚で
形成するため、後の第３工程において、酸化処理を行っ
た際に、当該第１のゲート電極形成領域以外の領域に形
成されたシリコン窒化膜の全てを、酸化することができ
る。従って、前記シリコン窒化膜を前記第２のシリコン
酸化膜の膜質と同質な酸化膜にすることができる。
明に係る半導体装置の製造方法は、第１のシリコン酸化
膜上に、シリコン窒化膜を、後の第３工程で行う酸化処
理において、前記第１のゲート電極形成領域以外の領域
に形成されたシリコン窒化膜の全てが酸化される膜厚で
形成するため、後の第３工程において、酸化処理を行っ
た際に、当該第１のゲート電極形成領域以外の領域に形
成されたシリコン窒化膜の全てを、酸化することができ
る。従って、前記シリコン窒化膜を前記第２のシリコン
酸化膜の膜質と同質な酸化膜にすることができる。
【００４８】さらに、前記第３工程における酸化処理に
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成し、アドレスゲートや周辺回路のＭＯＳトランジスタ
ゲートのゲート絶縁膜として用いることができる。
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成し、アドレスゲートや周辺回路のＭＯＳトランジスタ
ゲートのゲート絶縁膜として用いることができる。
【００４９】この結果、半導体基板がオーバーエッチン
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。そして、請求項２に係
る半導体装置の製造方法は、第１のシリコン酸化膜上
に、シリコン窒化膜を、該シリコン窒化膜の上層部を酸
化して第２のシリコン酸化膜を形成した際に酸化されず
に残存する下層部の前記第１のゲート電極形成領域以外
の領域の全てが、後の第３工程で行う酸化処理において
酸化される膜厚で形成するため、後の第２工程におい
て、前記シリコン窒化膜の上層部を酸化して第２のシリ
コン酸化膜を形成した後、後の第３工程において酸化処
理を行った際に、当該第１のゲート電極形成領域以外の
領域に形成されたシリコン窒化膜の全てを、前記第２の
シリコン酸化膜の膜質と同質な酸化膜にすることができ
る。
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。そして、請求項２に係
る半導体装置の製造方法は、第１のシリコン酸化膜上
に、シリコン窒化膜を、該シリコン窒化膜の上層部を酸
化して第２のシリコン酸化膜を形成した際に酸化されず
に残存する下層部の前記第１のゲート電極形成領域以外
の領域の全てが、後の第３工程で行う酸化処理において
酸化される膜厚で形成するため、後の第２工程におい
て、前記シリコン窒化膜の上層部を酸化して第２のシリ
コン酸化膜を形成した後、後の第３工程において酸化処
理を行った際に、当該第１のゲート電極形成領域以外の
領域に形成されたシリコン窒化膜の全てを、前記第２の
シリコン酸化膜の膜質と同質な酸化膜にすることができ
る。
【００５０】さらに、前記第３工程における酸化処理に
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成し、アドレスゲートや周辺回路のＭＯＳトランジスタ
ゲートのゲート絶縁膜として用いることができる。
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、第２のシリコ
ン酸化膜と膜質が同質な酸化膜となったシリコン窒化
膜、第２のシリコン酸化膜、及び、前記第３工程におけ
る酸化処理により形成された酸化膜からなる絶縁膜を形
成し、アドレスゲートや周辺回路のＭＯＳトランジスタ
ゲートのゲート絶縁膜として用いることができる。
【００５１】この結果、半導体基板がオーバーエッチン
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。そしてまた、請求項３
に係る半導体装置の製造方法は、第２のシリコン酸化膜
上に第１のゲート電極を形成した後、該第１のゲート電
極をマスクとして当該第２のシリコン酸化膜を除去し、
この領域に形成されている前記シリコン窒化膜を露出し
た後、露出したシリコン窒化膜の全てが、後の第３工程
で行う酸化処理において酸化される膜厚となるまで、当
該シリコン窒化膜をエッチバックするため、後の第３工
程において酸化処理を行った際に、当該第１のゲート電
極形成領域以外の領域に形成されたシリコン窒化膜の全
てを、前記第２のシリコン酸化膜の膜質と同質な酸化膜
にすることができる。
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。そしてまた、請求項３
に係る半導体装置の製造方法は、第２のシリコン酸化膜
上に第１のゲート電極を形成した後、該第１のゲート電
極をマスクとして当該第２のシリコン酸化膜を除去し、
この領域に形成されている前記シリコン窒化膜を露出し
た後、露出したシリコン窒化膜の全てが、後の第３工程
で行う酸化処理において酸化される膜厚となるまで、当
該シリコン窒化膜をエッチバックするため、後の第３工
程において酸化処理を行った際に、当該第１のゲート電
極形成領域以外の領域に形成されたシリコン窒化膜の全
てを、前記第２のシリコン酸化膜の膜質と同質な酸化膜
にすることができる。
【００５２】さらに、前記第３工程における酸化処理に
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、前記第２のシ
リコン酸化膜と膜質が同質な酸化膜となったシリコン窒
化膜、及び、前記第３工程における酸化処理により形成
された酸化膜からなる絶縁膜を形成し、アドレスゲート
や周辺回路のＭＯＳトランジスタゲートのゲート絶縁膜
として用いることができる。
より、第１のゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、第１のゲート電極形成領域以
外の領域に、前記第１のシリコン酸化膜、前記第２のシ
リコン酸化膜と膜質が同質な酸化膜となったシリコン窒
化膜、及び、前記第３工程における酸化処理により形成
された酸化膜からなる絶縁膜を形成し、アドレスゲート
や周辺回路のＭＯＳトランジスタゲートのゲート絶縁膜
として用いることができる。
【００５３】この結果、半導体基板がオーバーエッチン
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。さらに、請求項４に係
る半導体装置の製造方法は、第１のゲート電極形成領域
以外の領域に形成されているシリコン窒化膜の全てを酸
化するか、もしくは、一部をエッチバックするとともに
残部の全てを酸化することにより、第２のゲート絶縁膜
を構成する酸化膜の一部を形成するから、製造工程を簡
略化することができる。
グされたり、第１のゲート絶縁膜にオーバーハングが発
生することがなく、高性能で信頼性の高い半導体装置を
効率良く製造することができる。さらに、請求項４に係
る半導体装置の製造方法は、第１のゲート電極形成領域
以外の領域に形成されているシリコン窒化膜の全てを酸
化するか、もしくは、一部をエッチバックするとともに
残部の全てを酸化することにより、第２のゲート絶縁膜
を構成する酸化膜の一部を形成するから、製造工程を簡
略化することができる。
【図面の簡単な説明】
【図１】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図８】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図９】従来の半導体装置の製造工程の一部を示す部分
断面図である。
断面図である。
【図１０】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１１】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１２】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１３】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
１ 半導体基板
２ 選択酸化膜
３ 第１のシリコン酸化膜
４ シリコン窒化膜
５ 第２のシリコン酸化膜
６ 多結晶シリコン膜
７ ゲート絶縁膜（第１のゲート絶縁膜）
８ ゲート電極形成用マスク
９ 第１のゲート電極
１２ ゲート絶縁膜（第２のゲート絶縁膜）
１３ シリコン酸化膜
１４ 第２のゲート電極
１５ シリコン酸化膜
１６ ソース
１７ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−30470（ＪＰ，Ａ)
特開 平３−283468（ＪＰ，Ａ)
特開 平３−211774（ＪＰ，Ａ)
特開 平５−167079（ＪＰ，Ａ)
特開 平５−82082（ＪＰ，Ａ)
特開 昭60−160669（ＪＰ，Ａ)
特開 昭59−10873（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 29/788
H01L 29/792
Claims (4)
- 【請求項１】 半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されたＭＯ
ＮＯＳ型半導体不揮発性記憶装置を製造する方法におい
て、 前記第１のシリコン酸化膜上に、前記シリコン窒化膜
を、後の第３工程で行う酸化処理において、前記第１の
ゲート電極形成領域以外の領域に形成されたシリコン窒
化膜の全てが酸化される膜厚で形成する第１工程と、 当該シリコン窒化膜上に第２のシリコン酸化膜を形成し
た後、該第２のシリコン酸化膜上に、第１のゲート電極
を形成する第２工程と、 当該第１のゲート電極形成領域以外の領域に形成されて
いる第２のシリコン酸化膜を通してシリコン窒化膜を酸
化し、前記第１のシリコン酸化膜、前記シリコン窒化膜
が酸化したシリコン酸化膜、および前記第２のシリコン
酸化膜からなる第２のゲート絶縁膜を形成する第３工程
と、当該第２のゲート絶縁膜上に第２のゲート電極を形成す
る第４工程と、 を含むことを特徴とするＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法。 - 【請求項２】 半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されたＭＯ
ＮＯＳ型半導体不揮発性記憶装置を製造する方法におい
て、 前記第１のシリコン酸化膜上に、前記シリコン窒化膜
を、該シリコン窒化膜の上層部を酸化して第２のシリコ
ン酸化膜を形成した際に酸化されずに残存する下層部の
前記第１のゲート電極形成領域以外の領域の全てが、後
の第３工程で行う酸化処理において酸化される膜厚で形
成する第１工程と、 前記シリコン窒化膜の上層部を酸化して第２のシリコン
酸化膜を形成する第２工程と、 当該第２のシリコン酸化膜上に第１のゲート電極を形成
した後、当該第１のゲート電極形成領域以外の領域に形
成されている第２のシリコン酸化膜を通してシリコン窒
化膜を酸化し、前記第１のシリコン酸化膜、前記シリコ
ン窒化膜の下層 部が酸化したシリコン酸化膜、および前
記第２のシリコン酸化膜からなる第２のゲート絶縁膜を
形成する第３工程と、当該第２のゲート絶縁膜上に第２のゲート電極を形成す
る第４工程と、 を含むことを特徴とするＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法。 - 【請求項３】 半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されたＭＯ
ＮＯＳ型半導体不揮発性記憶装置を製造する方法におい
て、 前記第２のシリコン酸化膜上に、前記第１のゲート電極
を形成した後、該第１のゲート電極をマスクとして当該
第２のシリコン酸化膜を除去し、この領域に形成されて
いる前記シリコン窒化膜を露出する第１工程と、 当該露出したシリコン窒化膜の全てが、後の第３工程で
行う酸化処理において酸化される膜厚となるまで、当該
シリコン窒化膜をエッチバックする第２工程と、 当該エッチバック終了後、第１のゲート電極形成領域以
外の領域に形成されているシリコン窒化膜を酸化し、前
記第１のシリコン酸化膜および前記シリコン窒化膜が酸
化したシリコン酸化膜からなる第２のゲート絶縁膜を形
成する第３工程と、当該第２のゲート絶縁膜上に第２のゲート電極を形成す
る第４工程と、 を含むことを特徴とするＭＯＮＯＳ型半
導体不揮発性記憶装置の製造方法。 - 【請求項４】 半導体基板上に、該半導体基板側から順
に、第１のシリコン酸化膜、シリコン窒化膜及び第２の
シリコン酸化膜が形成された三層構造を備えた第１のゲ
ート絶縁膜を介して第１のゲート電極が形成されるとと
もに、該半導体基板上に酸化膜からなる第２のゲート絶
縁膜を介して第２のゲート電極が形成された半導体装置
を製造する方法において、前記第１のゲート電極を形成した後に、 前記第１のゲー
ト電極形成領域以外の領域に形成されたシリコン窒化膜
の全てを酸化するか、もしくは、一部をエッチバックす
るとともに残部の全てを酸化して、前記第２のゲート絶
縁膜を構成するシリコン酸化膜の一部を形成する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192893A JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-77673 | 1992-03-31 | ||
| JP7767392 | 1992-03-31 | ||
| JP07192893A JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629554A JPH0629554A (ja) | 1994-02-04 |
| JP3436315B2 true JP3436315B2 (ja) | 2003-08-11 |
Family
ID=26413049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07192893A Expired - Fee Related JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436315B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415094B1 (ko) * | 1996-11-27 | 2004-03-30 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2010087167A (ja) * | 2008-09-30 | 2010-04-15 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| EP2450945B1 (en) * | 2010-11-08 | 2013-05-29 | Imec | Method for producing a floating gate memory structure |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910873A (ja) * | 1982-07-09 | 1984-01-20 | Citizen Watch Co Ltd | ダイバ−ウオツチに於けるレジスタ−リングのクリツク構造 |
| JPS60160669A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 半導体装置 |
| JPH0330470A (ja) * | 1989-06-28 | 1991-02-08 | Toshiba Corp | 半導体装置 |
| JPH03211774A (ja) * | 1990-01-12 | 1991-09-17 | Sony Corp | 半導体不揮発性メモリの製造方法 |
| JPH03283468A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性メモリ装置の製造方法 |
| JP3435695B2 (ja) * | 1991-09-20 | 2003-08-11 | 株式会社日立製作所 | 質量分析装置 |
| JPH05167079A (ja) * | 1991-12-19 | 1993-07-02 | Rohm Co Ltd | 不揮発性メモリ |
-
1993
- 1993-03-30 JP JP07192893A patent/JP3436315B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629554A (ja) | 1994-02-04 |
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