JP3421715B2 - 伝送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は伝送装置に関し、特
に冗長構成の伝送路においてＳＤＨ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）方式で
伝送を行う伝送装置に関する。

【０００２】

【従来の技術】大容量長距離伝送システムの多重中継装
置では、高信頼性を確保するために、データの伝送経路
が複数系用意されているのが通常である。そして、運用
系の伝送路に故障等が発生した場合は、待機系の伝送路
に自動的に切替えることによって動作を継続できるよう
になっている。

【０００３】このように、伝送路に冗長構成を有する伝
送装置では、現用系に故障が発生した場合、待機系への
切替えを行うが、この切替えは無瞬断で行うのが通常で
ある。

【０００４】ところで、送信側では同じ位相の信号を送
出するが、冗長構成をとるために別々の伝送路を経由す
るので、受信側では伝送路の経路差によって位相の異な
った状態で信号を受信することになる。したがって、こ
のような１＋１冗長系（両系現用）を採用している伝送
装置において無瞬断切替えを行う場合は、各パスの位相
を各系毎に確認し経路長の短い方に遅延を挿入して位相
を合わせるのが一般的である。この場合、一度位相合わ
せが完了した後は最後の位相合わせによって決定された
位相を保持する。その後、故障などにより予備の系を取
出し、新たに取付けた際にも再度の位相合わせは行わ
ず、運用されている系に保持されている位相により動作
させる。

【０００５】こうすることにより定常動作では両系の伝
送遅延の大小関係が自然に大幅に逆転することはないた
め、ある程度の範囲であれば位相組合せを随時行う必要
はなくなる。

【０００６】ここで、かかる従来の伝送装置についてブ
ロック図を参照して説明する。

【０００７】図６において、従来の伝送装置は、０系の
装置１０−１と、１系の装置とから構成されており、こ
れら両装置の位相を一致させるように動作する。

【０００８】０系の装置１０−１は、フレームの先頭位
置を検出することによってマルチフレーム同期の検出を
行うマルチフレーム同期検出部６１と、マルチフレーム
同期検出部６１の出力を書込み信号として伝送路中のフ
レームデータを保持するメモリ６３と、マルチフレーム
同期検出部６１の出力と、相手側の系のマルチフレーム
同期検出部６２の出力との位相を比較しその比較結果を
出力する位相比較部６７と、マルチフレーム同期検出部
６１の出力を遅延させるディレイ回路６５とを含んで構
成されている。

【０００９】また０系の装置１０−１は、位相比較部６
７の位相比較結果を制御入力としディレイ回路６５によ
って遅延されたマルチフレーム同期検出部６１の出力と
相手側の系のリードカウンタ７０の出力とを択一的に出
力するセレクタ７１と、このセレクタ７１の出力に応じ
てカウント動作を行ってメモリ６３へ読出し信号を与え
るリードカウンタ６９と、このセレクタ７１の出力によ
ってセットされるレジスタ７３とを含んで構成されてい
る。

【００１０】１系の装置１０−２は、フレームの先頭位
置を検出することによってマルチフレーム同期の検出を
行うマルチフレーム同期検出部６２と、マルチフレーム
同期検出部６２の出力を書込み信号として伝送路中のフ
レームデータを保持するメモリ６４と、マルチフレーム
同期検出部６２の出力と、相手側の系のマルチフレーム
同期検出部６１の出力との位相を比較しその比較結果を
出力する位相比較部６８と、マルチフレーム同期検出部
６２の出力を遅延させるディレイ回路６６とを含んで構
成されている。

【００１１】また１系の装置１０−２は、位相比較部６
８の位相比較結果を制御入力としディレイ回路６６によ
って遅延されたマルチフレーム同期検出部６２の出力と
相手側の系のリードカウンタ６９の出力とを択一的に出
力するセレクタ７２と、このセレクタ７２の出力に応じ
てカウント動作を行ってメモリ６４へ読出し信号を与え
るリードカウンタ７０と、このセレクタ７２の出力によ
ってセットされるレジスタ７４とを含んで構成されてい
る。

【００１２】なお、セレクタ７１は相手側系のレジスタ
７４の出力によってイネーブル状態になり、セレクタ７
２は相手側系のレジスタ７３の出力によってイネーブル
状態になるものとする。つまり、図７に示されているよ
うに、セレクタ７１，７２は、自系のフレームパルス及
び他系のフレームパルスを入力とする。そして、他系の
レジスタが「位相が確定している」状態のときにイネー
ブル状態になり、他系のフレームパルスを無条件で出力
する。また、イネーブル状態でないとき、自系の位相比
較部の出力に応じて自系のフレームパルス及び他系のフ
レームパルスを択一的に出力する。

【００１３】かかる構成において、受信した信号をポイ
ンタ終端し、マルチフレーム同期検出部６１，６２によ
り書込みデータの先頭位置を検出してメモリ６３，６４
へデータを書込む。また、位相比較部６７，６８におい
て、両系の書込み位相を比較する。この比較結果は、読
出しパルス選択制御信号としてセレクタ（ＳＥＬ）７
１，７２に入力され、読出し位相パルスを選択する。こ
の選択されたパルスでメモリ６３，６４からデータを読
出すことにより、遅延挿入の自動調整を実現するのであ
る。

【００１４】初期の状態では、位相を判定した際に伝送
路遅延が大きく自分の位相を取込む系をメイン（Ｍａｉ
ｎ）と呼ぶ。一方、伝送路遅延が小さく、もう一方の位
相を取込む系をローカル（Ｌｏｃａｌ）と呼ぶ。そし
て、初期状態では位相比較部６７，６８において位相を
比較し、伝送路遅延の大きい方の系に位相を合わせるよ
うに夫々のセレクタ７１，７２を制御するのである。

【００１５】遅延の大きい方の系のセレクタ７１（又は
７２）は自身の系による位相を選択しリードカウンタ６
９（又は７０）を動かす。また、その時点で、読出し位
相が確定している状態であることをレジスタ７３（又は
７４）にセットする。

【００１６】一方、遅延の少ない方の系のセレクタ７２
（又は７１）は遅延の大きい系で決まったリードカウン
タ６９（又は７０）からの読出し位相を選択し、自身の
リードカウンタ７０（又は６９）を動かす。そして、伝
送路遅延の大きい時と同様に、読出し位相が確定してい
る状態であることをレジスタ７４（又は７３）にセット
する。

【００１７】この動作により両系共に同一の位相で読出
し位相が決定し、両系のレジスタで読出し位相が確定し
ていることが記憶される。この時点で両系共にローカル
となる。つまり、両系のセレクタが共に相手側の位相を
選択し、両リードカウンタがフリーランの状態になる。

【００１８】一度位相が確定した後はリードカウンタ６
９，７０はフリーランし、読出し位相を変更しない。こ
こで例えば１系装置１０−２が故障などにより、一旦取
外され再度取付けられた場合（交換等をした場合）を想
定する。このとき、０系装置１０−１は読出し位相が確
定しており、フリーランし続けている。そして、レジス
タ７１には「読出し位相が確定している」というデータ
がセットされている。

【００１９】そこで、０系装置１０−１のレジスタ７１
にセットされている「読出し位相が確定している」とい
うデータにより、１系装置１０−２のセレクタを、０系
装置１０−１のリードカウンタ６９からの読出し位相を
選択するように制御する。こうすることで、読出し位相
を決定し、再度の位相合せは行わない。ここでまた、両
系が共にローカルの状態になり、リードカウンタ６９，
７０がフリーランし、読出し位相を変えることなく運用
し続けられる。

【００２０】

【発明が解決しようとする課題】上述したように、冗長
構成をもった伝送装置では現用系に故障が発生した場
合、待機系への切替えを行っている。この切替えを無瞬
断で行うために両系の位相を合わせる必要がある。その
際、位相合せが一度完了した後、位相合せが完了したと
いうことをレジスタに保持することにより再度の位相合
せを行わない方式を取っている。しかし、電源変動や環
境変化等による誤動作等により不用意にレジスタがリセ
ットされてしまった場合に復旧することができないとい
う欠点がある。

【００２１】なお、特開平６−６１９８４号公報、特開
平７−４６２２９号公報においてはレジスタがセットさ
れることはなく、本発明の課題を解決することはできな
い。

【００２２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は位相合せが完
了した状態であることを保持しているレジスタが誤動作
によってリセットされてしまった場合でも、レジスタを
再度リセットして安定した動作を確保することのできる
伝送装置を提供することである。

【００２３】

【課題を解決するための手段】本発明による伝送装置
は、第１のメモリ及び第１のレジスタを含む第１系の装
置と第２のメモリ及び第２のレジスタを含む第２系の装
置との前記第１及び第２のメモリに対する読出しタイミ
ングの位相合せが完了したときに前記第１及び第２のレ
ジスタを共にセット状態にする伝送装置であって、前記
第１のレジスタがリセットされている場合において、前
記第２のレジスタがセット状態であり、かつ、前記第１
及び第２のメモリ夫々に対する読出しタイミングが一致
しており、さらに前記第１のメモリへの書込みタイミン
グと読出しタイミングとの位相差が所定範囲内にあると
き、前記第１のレジスタを再度セット状態にするレジス
タセット手段を含むことを特徴とする。

【００２４】請求項２に係る発明によれば、前記レジス
タセット手段は、前記第１及び第２のメモリ夫々に対す
る読出しタイミングの一致を検出する読出しタイミング
検出手段と、前記第１のメモリへの書込みタイミングと
読出しタイミングとの位相差を判定する位相差判定手段
と、前記第２のレジスタの出力及び前記読出しタイミン
グ検出手段の出力並びに前記位相差判定手段の出力を入
力とする論理積回路とを、前記論理積回路の出力で前記
第１のレジスタを再度セット状態にすることを特徴とす
る請求項１記載の伝送装置を得ることができる。

【００２５】請求項３記載の発明によれば、前記第２の
レジスタの出力及び前記読出しタイミング検出手段の出
力並びに前記位相差判定手段の出力を入力とする論理積
否定回路と、前記論理積否定回路の出力を計数するカウ
ンタと、前記カウンタの計数値が所定の値を超えたとき
に前記第１のレジスタを再度セットすることに失敗した
ことを示すアラームを出力する手段とを備えることを特
徴とする請求項２記載の伝送装置を得ることができる。

【００２６】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００２７】図１は本発明による伝送装置の実施の一形
態を示すブロック図である。同図において、図６と同等
部分は同一符号により示されており、その部分の詳細な
説明は省略する。

【００２８】図１において、本実施の形態による伝送装
置が、従来の装置と異なる点は、リードカウンタ６９
（７０）の出力６９０（７００）とフレーム同期検出部
６１（６２）の出力との位相差が所定範囲内の値である
かどうかを判定する位相差範囲判定部７７（７８）と、
自系のディレイ回路６５（６６）の出力と他系のリード
カウンタ７０（６９）の出力７００（６９０）との位相
を比較して両者が一致しているかどうかを判定する比較
部７９（８０）と、位相差範囲判定部７７（７８）の出
力及び比較部７９（８０）の出力並びに他系のレジスタ
７６（７５）の出力の論理積を演算して出力するアンド
ゲート８１（８２）とが追加されている点である。

【００２９】位相比較部６７（６８）について図２を参
照して説明する。同図（ａ）に示されているように位相
比較部６７（６８）は、自系の書込みアドレスと、他系
の書込みフレームパルスとを入力とし、メイン及びロー
カルのいずれである可を示す出力を送出するものであ
る。同図（ｂ）に示されているように、「００」から
「６３」までの６４フレームに対応して自系の書込みア
ドレスの値が順次変化し、その値が「００」のタイミン
グを自系の書込みフレームパルスとする。そして、この
自系の書込みフレームパルスと他系の書込みフレームパ
ルスとの位相を比較するのである。比較の結果、他系の
書込みフレームパルスが自系の書込みアドレスの「３
２」〜「６３」の間にある場合は、自系のデータが遅れ
ていると判断し、出力はローレベルで「メイン」である
ことを示す。「００」〜「３１」の間にある場合は、他
系のデータが遅れていると判断し、出力はハイレベルで
「ローカル」であることを示す。この「メイン」又は
「ローカル」を示す出力は、再位相合せ実行時の基準を
決定する情報として用いられる。

【００３０】次に、レジスタ７６（７５）について図３
を参照して説明する。同図に示されているようにレジス
タ７６（７５）は、セレクタ７１（７２）の出力をセッ
ト入力とし、かつ、アンドゲート８１（８２）の出力を
再ＳＥＴ入力とし、これら両入力信号の論理和をレジス
タ７６（７５）内のオアゲート７５０で演算し、その演
算結果を内部のレジスタ部７６０に入力しているのであ
る。したがって、セレクタ７１（７２）の出力及びアン
ドゲート８１（８２）の出力のいずれが入力されてもレ
ジスタ部７６０はセットされることになる。

【００３１】位相差範囲判定部７７（７８）について図
４を参照して説明する。位相差範囲判定部７７（７８）
は、読出し位相に対する書込み位相の差が規定範囲内で
あるか範囲外であるかを判定するものである。例えば同
図（ａ）に示されているように、読出し位相に対して書
込み位相が０〜３０フレーム進んでいる場合に異常範囲
とする。この場合には、位相差が規定範囲外にある（Ｎ
Ｇ）ことを示す信号が出力される。一方、それ以外の３
４フレームについては正常範囲とし、位相差が規定範囲
内にある（ＯＫ）ことを示す信号が出力される。なお、
これらのフレーム数に限定されることはなく、自由に定
めることができることはいうまでもない。

【００３２】この位相差範囲判定部７７（７８）は、同
図（ｂ）に示されているように、自系の書込みアドレス
４０１をＤ入力とし自系の読出しフレームパルス４０２
をクロック入力（Ｃ）とするＤ型フリップフロップ群４
０と、このフリップフロップ群４０のＱ出力４０３の内
容に応じて「ＯＫ」か「ＮＧ」かを示す信号４０４を出
力する判定回路４１とを含んで構成されている。

【００３３】かかる構成において、書込みアドレス４０
１は、同図（ｃ）に示されているように「００」〜「６
３」の値を順次繰返す。このとき、読出しフレームパル
ス４０２が有効になる（ローレベル）タイミングにおけ
る書込みアドレス４０１の値が、「３４」よりも小さけ
れば判定結果は「ＯＫ」となる。例えば、同図に示され
ているように、読出しフレームパルス４０２が有効にな
るタイミングにおける書込みアドレス４０１の値が「０
２」であれば、この「０２」がＱ出力４０３として判定
回路４１に送られる。「０２」は、「３４」よりも小さ
いので、判定回路４１から出力される信号４０４は「Ｏ
Ｋ」を示すことになる。

【００３４】一方、読出しフレームパルス４０２´が有
効になる（ローレベル）タイミングにおける書込みアド
レス４０１の値が、「３４」よりも大きければ判定結果
は「ＮＧ」となる。例えば、同図に示されているよう
に、読出しフレームパルス４０２´が有効になるタイミ
ングにおける書込みアドレス４０１の値が「６２」であ
れば、この「６２」がＱ出力４０３´として判定回路４
１に送られる。「６２」は、「３４」よりも大きいの
で、判定回路４１から出力される信号４０４は「ＮＧ」
を示すことになる。

【００３５】このように位相差範囲判定部は、位相差が
規定範囲内の値であるかどうかを判定するのである。

【００３６】図１に戻り、かかる構成において、０系及
び１系の伝送路から受信した信号を、マルチフレーム同
期検出によりデータの先頭位置を検出して、メモリ６
３，６４に書込む。

【００３７】また、位相比較部６７，６８において、両
系の書込み位相を比較する。この比較結果により、セレ
クタ７１，７２においてリードカウンタ６９，７０の位
相を制御する読出し位相パルスを選択する。そして、そ
の位相で制御されたリードカウンタ６９，７０から生成
される読出しパルスによりメモリ６３，６４からデータ
を読出す。こうすることにより、遅延挿入の自動調整を
実現する。

【００３８】初期の状態では、位相を判定した際に伝送
路遅延が大きく自分の位相を取込む系をメイン（Ｍａｉ
ｎ）と呼ぶ。一方、伝送路遅延が小さく、もう一方の位
相を取込む系をローカル（Ｌｏｃａｌ）と呼ぶ。初期状
態では位相比較部６７（又は６８）において、位相を比
較し伝送路遅延の大きい系を判定する。その判定結果６
７０（又は６８０）により自身の系の伝送路遅延が大き
かった場合は、自身の系のフレーム位相パルスを選択
し、それ以外は他方の系のリードカウンタから出力され
るパルスを選択するようセレクタを制御する。

【００３９】ここで、遅延の大きい系のセレクタ７１
（又は７２）は自身の系のフレーム位相パルス６５０
（又は６６０）を選択し、リードカウンタ６９（又は７
０）を動かす。

【００４０】その時点で、読出し位相が確定している状
態であることをレジスタ７５（又は７６）にセットす
る。すなわち、セレクタ７１の出力７１０でレジスタ７
５をセットする。

【００４１】一方、遅延の少ない系のセレクタ７２（又
は７１）は遅延の大きい系で決まったリードカウンタ６
９（又は７０）の読出し位相パルスを選択し、自身のリ
ードカウンタ７０（又は６９）を動かすことにより、伝
送路遅延の大きい系のリードカウンタ６９（又は７０）
と同じ位相で動作する。すなわち、リードカウンタ６９
（又は７０）の出力６９０（又は７００）が相手の系に
入力される。また、伝送路遅延の大きい時と同様に読出
し位相が確定している状態であることをレジスタ７６
（又は７５）にセットする。すなわち、レジスタ７５
（又は７６）の出力で相手系のセレクタ７２（又は７
１）を制御する。

【００４２】この動作により両系とも同一の位相による
読出し位相が決定し、両系のレジスタで読出し位相が確
定していることが記憶される。この時点で両系共にロー
カルとなる。つまり、両系のセレクタが共に相手の系の
位相を選択し、リードカウンタはフリーランの状態とな
る。一度位相が確定した後は、リードカウンタはフリー
ランし、読出し位相を変更することはない。

【００４３】ここで、片系のレジスタが不用意にリセッ
トされてしまった場合を想定する。かかる場合、 相手側のレジスタがセット状態（ａ）で、かつ、 読出し位相の比較結果出力（ｂ）が一致であり、さら
に メモリへの書込みパルスと読出しパルスとの位相差
（ｃ）が所定範囲内にある場合に、アンドゲート８１，
８２の出力が有効になる。したがって、上記〜の条
件を全て満たした場合、リセットされてしまったレジス
タ７５，７６を再度セットする。

【００４４】一方、上記〜の条件のうち、一つでも
満たしていない場合は数回リトライし、それでも満たし
ていない場合はアラームを発出する。

【００４５】この場合、図５に示されているように他系
のレジスタの出力ａと、自部の比較部の出力ｂと、自系
の位相差範囲判定部の出力ｃとを入力とするナンドゲー
ト５１を設け、このナンドゲート５１の出力がローレベ
ルになっている間、カウンタ５２でカウント動作を行え
ば良い。カウンタ５１は、カウント値が３〜６程度に達
した時にアラームを出力する構成とし、アラームによっ
てランプ等を点灯させて装置１０−１（又は１０−２）
の交換を促すようにすれば良い。カウンタ５１のクロッ
ク入力には自系の読出しフレームパルス、書込みフレー
ムパルス等を用いれば良い。

【００４６】以上のように、本伝送装置によれば、誤動
作により、レジスタが不用意にリセットされてしまった
場合にも自動的に誤動作から復旧でき、一度位相合せが
完了した後は不用意な誤動作が生じても安定した動作が
行えるのである。

【００４７】

【発明の効果】以上説明したように本発明は、相手系の
レジスタがセット状態であり、かつ、両系のメモリ夫々
に対する読出しタイミングが一致しており、さらに自系
のメモリへの書込みタイミングと読出しタイミングとの
位相差が所定範囲内にあるときに、自系のレジスタを再
度セット状態にすることにより、位相合せが完了した状
態であることを保持しているレジスタが誤動作によって
リセットされてしまった場合でも、再度セット状態にす
ることができ、安定した動作を実現できるという効果が
ある。また、所定回数リトライしても再度セットできな
い場合には、アラームを送出することにより、装置自体
の交換を促すことができるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による伝送装置の構成を
示すブロック図である。

【図２】図（ａ）は図１中の位相比較部の構成を示すブ
ロック図、図（ｂ）は図（ａ）の各部の動作を示すタイ
ムチャートである。

【図３】図１中のレジスタの構成を示すブロック図であ
る。

【図４】図（ａ）は図１中の位相差範囲判定部の判定規
定範囲を示す図、図（ｂ）は位相差範囲判定部の構成を
示すブロック図、図（ｃ）は図（ｂ）の各部の動作を示
すタイムチャートである。

【図５】リトライ回数をカウントするための構成を示す
ブロック図である。

【図６】従来の伝送装置の構成を示すブロック図であ
る。

【図７】セレクタの構成を示す図である。

【符号の説明】

６１，６２ マルチフレーム同期検出部 ６３，６４ メモリ ６５，６６ ディレイ回路 ６７，６８ 位相比較部 ６９，７０ リードカウンタ ７１，７２ セレクタ ７５，７６ レジスタ ７７，７８ 位相差範囲判定部 ７９，８０ 比較部 ８１，８２ アンドゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/22 H04L 12/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１のメモリ及び第１のレジスタを含む
   第１系の装置と第２のメモリ及び第２のレジスタを含む
   第２系の装置との前記第１及び第２のメモリに対する読
   み出しタイミングの位相合わせが完了したときに前記第
   １及び第２のレジスタを共にセット状態にする伝送装置
   であって、前記第１のレジスタがリセットされている場
   合において、前記第２のレジスタがセット状態であり、
   かつ、前記第１及び第２のメモリ夫々に対する読出しタ
   イミングが一致しており、さらに前記第１のメモリへの
   書込みタイミングと読出しタイミングとの位相差が所定
   範囲内にあるとき、前記第１のレジスタを再度セット状
   態にするレジスタセット手段を含むことを特徴とする伝
   送装置。
2. 【請求項２】 前記レジスタセット手段は、前記第１及
   び第２のメモリ夫々に対する読出しタイミングの一致を
   検出する読出しタイミング検出手段と、前記第１のメモ
   リへの書込みタイミングと読出しタイミングとの位相差
   を判定する位相差判定手段と、前記第２のレジスタの出
   力及び前記読出しタイミング検出手段の出力並びに前記
   位相差判定手段の出力を入力とする論理積回路とを、前
   記論理積回路の出力で前記第１のレジスタを再度セット
   状態にすることを特徴とする請求項１記載の伝送装置。
3. 【請求項３】 前記第２のレジスタの出力及び前記読出
   しタイミング検出手段の出力並びに前記位相差判定手段
   の出力を入力とする論理積否定回路と、前記論理積否定
   回路の出力を計数するカウンタと、前記カウンタの計数
   値が所定の値を超えたときに前記第１のレジスタを再度
   セットすることに失敗したことを示すアラームを出力す
   る手段とを備えることを特徴とする請求項２記載の伝送
   装置。