JP3410063B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3410063B2 JP3410063B2 JP2000141933A JP2000141933A JP3410063B2 JP 3410063 B2 JP3410063 B2 JP 3410063B2 JP 2000141933 A JP2000141933 A JP 2000141933A JP 2000141933 A JP2000141933 A JP 2000141933A JP 3410063 B2 JP3410063 B2 JP 3410063B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- side wall
- semiconductor device
- gate electrode
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 106
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 116
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 116
- 239000010410 layer Substances 0.000 claims description 106
- 239000000758 substrate Substances 0.000 claims description 63
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 58
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 53
- 239000011229 interlayer Substances 0.000 claims description 35
- 239000002243 precursor Substances 0.000 claims description 28
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000012447 hatching Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の高集積化を実現する
ために、セルフアラインコンタクト（ＳＡＣ：Ｓｅｌｆ
Ａｌｉｎｅｄ Ｃｏｎｔａｃｔ）法が利用されてい
る。
ために、セルフアラインコンタクト（ＳＡＣ：Ｓｅｌｆ
Ａｌｉｎｅｄ Ｃｏｎｔａｃｔ）法が利用されてい
る。
【０００３】ＳＡＣ法は、サイドウォール及びオフセッ
ト窒化膜（オフセット用のシリコン窒化膜）を有するゲ
ート電極を基板上に形成したのち、これらを覆うように
層間絶縁膜を形成し、しかる後、サイドウォール及びオ
フセット窒化膜と、層間絶縁膜とのエッチング選択性を
利用することにより、自己整合的な部位にコンタクトホ
ールを形成する方法である。
ト窒化膜（オフセット用のシリコン窒化膜）を有するゲ
ート電極を基板上に形成したのち、これらを覆うように
層間絶縁膜を形成し、しかる後、サイドウォール及びオ
フセット窒化膜と、層間絶縁膜とのエッチング選択性を
利用することにより、自己整合的な部位にコンタクトホ
ールを形成する方法である。
【０００４】現在、デザインルールの微細化に伴って、
ホトリソグラフィにおける露光マスク合わせマージン
は、装置のアライメントやマスク精度等で決定されてし
まうことから、０．０７μｍ〜０．０８μｍ以下にする
ことは困難であると言われている。しかしながら、ＳＡ
Ｃ法は、マスク合わせマージンを大きくできる点で、半
導体装置の高集積化に適している。
ホトリソグラフィにおける露光マスク合わせマージン
は、装置のアライメントやマスク精度等で決定されてし
まうことから、０．０７μｍ〜０．０８μｍ以下にする
ことは困難であると言われている。しかしながら、ＳＡ
Ｃ法は、マスク合わせマージンを大きくできる点で、半
導体装置の高集積化に適している。
【０００５】従来のＳＡＣ法としては、例えば、文献Ｉ
（特開平１０−４１９０）に開示されている方法があ
る。
（特開平１０−４１９０）に開示されている方法があ
る。
【０００６】図８は、従来のＳＡＣプロセスの説明に供
する図である。以下、図８（Ａ）〜（Ｄ）を参照して、
文献ＩのＳＡＣプロセスにつき概略的に説明する。
する図である。以下、図８（Ａ）〜（Ｄ）を参照して、
文献ＩのＳＡＣプロセスにつき概略的に説明する。
【０００７】図８（Ａ）に示すように、先ず、ゲート絶
縁膜１０１及びオフセット窒化膜１０３を有する複数の
ゲート電極１０５を基板１０７上に形成する。文献Ｉの
技術では、次に、図８（Ｂ）に示すように、ゲート電極
１０５の側壁１０５ａ部分にシリコン窒化膜からなるサ
イドウォール１０９を形成し、続いて、図８（Ｃ）に示
すように例えばシリコン酸化膜からなる層間絶縁膜１１
１を形成する。
縁膜１０１及びオフセット窒化膜１０３を有する複数の
ゲート電極１０５を基板１０７上に形成する。文献Ｉの
技術では、次に、図８（Ｂ）に示すように、ゲート電極
１０５の側壁１０５ａ部分にシリコン窒化膜からなるサ
イドウォール１０９を形成し、続いて、図８（Ｃ）に示
すように例えばシリコン酸化膜からなる層間絶縁膜１１
１を形成する。
【０００８】図８（Ｄ）に示すように、その後、コンタ
クトホールに対応する開口部を有するエッチングマスク
１１３を形成し、このエッチングマスク１１３を介して
層間絶縁膜１１１をエッチングする。これにより、シリ
コン窒化膜（オフセット窒化膜１０３及びサイドウォー
ル１０９）に対して層間絶縁膜１１１のみが選択的にエ
ッチングされ、これにより、両側のサイドウォール１０
９及びオフセット窒化膜１０３に保護された部分が残存
して、層間絶縁膜１１１中の自己整合的な位置にコンタ
クトホール１１５を形成することができる。
クトホールに対応する開口部を有するエッチングマスク
１１３を形成し、このエッチングマスク１１３を介して
層間絶縁膜１１１をエッチングする。これにより、シリ
コン窒化膜（オフセット窒化膜１０３及びサイドウォー
ル１０９）に対して層間絶縁膜１１１のみが選択的にエ
ッチングされ、これにより、両側のサイドウォール１０
９及びオフセット窒化膜１０３に保護された部分が残存
して、層間絶縁膜１１１中の自己整合的な位置にコンタ
クトホール１１５を形成することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、文献Ｉ
のＳＡＣ法では、図８（Ｄ）に示すように、オフセット
窒化膜１０３及びサイドウォール１０９がシリコン窒化
膜で形成されており、このため、文献ＩＩ（T.Mizuno e
t al.“Hot-Carrier Injection Suppression Dueto the
Nitride-Oxide LDD Spacer Structure”,IEEE TRANSAC
TIONS ON ELECTRON DEVICES,VOL.38,NO.3,P.584,1991）
或いは文献ＩＩＩ（F.C.Hsu and H.R.Grinolds,“Struc
ture-Enhanced MOSFET Degradation Due to Hot-Electr
on Injection”,IEEE Electron Device Letters,vol.ED
L-5,P.71,1984）に開示されているように、半導体装置
中の半導体素子が駆動する際にはホットキャリア現象が
生じやすい。
のＳＡＣ法では、図８（Ｄ）に示すように、オフセット
窒化膜１０３及びサイドウォール１０９がシリコン窒化
膜で形成されており、このため、文献ＩＩ（T.Mizuno e
t al.“Hot-Carrier Injection Suppression Dueto the
Nitride-Oxide LDD Spacer Structure”,IEEE TRANSAC
TIONS ON ELECTRON DEVICES,VOL.38,NO.3,P.584,1991）
或いは文献ＩＩＩ（F.C.Hsu and H.R.Grinolds,“Struc
ture-Enhanced MOSFET Degradation Due to Hot-Electr
on Injection”,IEEE Electron Device Letters,vol.ED
L-5,P.71,1984）に開示されているように、半導体装置
中の半導体素子が駆動する際にはホットキャリア現象が
生じやすい。
【００１０】文献ＩＩ又は文献ＩＩＩによれば、ホット
キャリア現象は、シリコン酸化膜及びシリコン窒化膜界
面近傍（図８（Ｄ）中の破線で囲んだ部分）において発
生し易く、特にシリコン酸化膜／シリコン窒化膜界面が
基板に接していると、ホットキャリア現象は更に生じ易
くなる。従って、文献Ｉの半導体装置は、ホットキャリ
ア耐性が低いという欠点があった。
キャリア現象は、シリコン酸化膜及びシリコン窒化膜界
面近傍（図８（Ｄ）中の破線で囲んだ部分）において発
生し易く、特にシリコン酸化膜／シリコン窒化膜界面が
基板に接していると、ホットキャリア現象は更に生じ易
くなる。従って、文献Ｉの半導体装置は、ホットキャリ
ア耐性が低いという欠点があった。
【００１１】図９は、改良された従来技術の説明に供す
る図である。文献Ｉの技術におけるホットキャリア耐性
の劣化を抑制するために、例えば、図９（Ａ）及び図９
（Ｂ）に示すように、シリコン窒化膜からなるサイドウ
ォール１０９を形成する前に、予めゲート側壁部分全体
に薄く酸化膜１１７を形成する技術が提案されている。
なお、図９（Ａ）ではゲート電極（ポリシリコンゲート
電極）１０５にゲート電極側壁酸化膜１１７ａを形成
し、図９（Ｂ）ではゲート電極１０５に薄くシリコン酸
化膜１１７ｂを堆積させている。
る図である。文献Ｉの技術におけるホットキャリア耐性
の劣化を抑制するために、例えば、図９（Ａ）及び図９
（Ｂ）に示すように、シリコン窒化膜からなるサイドウ
ォール１０９を形成する前に、予めゲート側壁部分全体
に薄く酸化膜１１７を形成する技術が提案されている。
なお、図９（Ａ）ではゲート電極（ポリシリコンゲート
電極）１０５にゲート電極側壁酸化膜１１７ａを形成
し、図９（Ｂ）ではゲート電極１０５に薄くシリコン酸
化膜１１７ｂを堆積させている。
【００１２】しかしながら、高集積化による微細化が進
んだ現在においては、例えば隣接するゲート電極１０１
の間隔は既に０．２０μｍ程度に達しており、しかも、
隣接するゲート電極には個々にサイドウォールを設ける
必要がある。よって、互いに向き合うサイドウォールが
形成するスリット間隔は、例えば０．１０μｍ程度かそ
れ以下になってしまう。この場合、図９に示すように、
上述したごとく自己整合的にコンタクトホール１１５を
形成しようとしても、スリット間隔ｗが狭くなることに
起因して、この微細なスリット間隔ｗの層間絶縁膜１１
１に対するエッチングが停止してしまう現象（一般にエ
ッチストップ現象と言われる。）が生じ易い。よって、
図９に示す従来の技術では、エッチストップ現象を発生
させない程度にスリット間隔ｗを確保しつつサイドウォ
ール１０９を形成するのは困難になってしまい、従っ
て、コンタクト不良が発生しやすくなる。
んだ現在においては、例えば隣接するゲート電極１０１
の間隔は既に０．２０μｍ程度に達しており、しかも、
隣接するゲート電極には個々にサイドウォールを設ける
必要がある。よって、互いに向き合うサイドウォールが
形成するスリット間隔は、例えば０．１０μｍ程度かそ
れ以下になってしまう。この場合、図９に示すように、
上述したごとく自己整合的にコンタクトホール１１５を
形成しようとしても、スリット間隔ｗが狭くなることに
起因して、この微細なスリット間隔ｗの層間絶縁膜１１
１に対するエッチングが停止してしまう現象（一般にエ
ッチストップ現象と言われる。）が生じ易い。よって、
図９に示す従来の技術では、エッチストップ現象を発生
させない程度にスリット間隔ｗを確保しつつサイドウォ
ール１０９を形成するのは困難になってしまい、従っ
て、コンタクト不良が発生しやすくなる。
【００１３】以上のように、ＳＡＣ構造の半導体装置或
いはＳＡＣ法を用いる半導体装置製造方法において、ホ
ットキャリア現象及びコンタクト不良の発生を抑制でき
る半導体装置の構造や半導体装置製造方法の出現が望ま
れていた。また、少なくともホットキャリア現象の発生
を抑制できる半導体装置の構造が望まれていた。
いはＳＡＣ法を用いる半導体装置製造方法において、ホ
ットキャリア現象及びコンタクト不良の発生を抑制でき
る半導体装置の構造や半導体装置製造方法の出現が望ま
れていた。また、少なくともホットキャリア現象の発生
を抑制できる半導体装置の構造が望まれていた。
【００１４】
【課題を解決するための手段】そこで、この出願に係る
半導体装置の発明では、基板と、自己整合的にコンタク
トホールを形成するためのサイドウォール及びオフセッ
ト窒化膜を有し、かつ、ゲート絶縁膜を介してこの基板
上に設けられた複数のゲート電極と、このゲート電極を
覆う層間絶縁膜と、複数のゲート電極間の層間絶縁膜を
貫通してなるコンタクトホールとを具え、複数のゲート
電極は、基板上でゲート電極が密集する密領域と、基板
上でゲート電極が疎散する疎領域とを構成しており、サ
イドウォールを、シリコン酸化膜を含みかつゲート電極
側壁の下側に設けられた下部サイドウォールと、シリコ
ン窒化膜を含みかつこのゲート電極側壁の上側に設けら
れた上部サイドウォールとで構成し、下部サイドウォー
ルが、下部サイドウォールを形成するシリコン酸化膜
と、上部サイドウォールを形成するシリコン窒化膜との
界面にてホットキャリア現象が生じない程度に界面及び
基板間の距離を離間させ得る膜厚を有し、密領域におけ
る下部サイドウォールの膜厚を、疎領域における下部サ
イドウォールの膜厚よりも厚くしてあることを特徴とす
る。
半導体装置の発明では、基板と、自己整合的にコンタク
トホールを形成するためのサイドウォール及びオフセッ
ト窒化膜を有し、かつ、ゲート絶縁膜を介してこの基板
上に設けられた複数のゲート電極と、このゲート電極を
覆う層間絶縁膜と、複数のゲート電極間の層間絶縁膜を
貫通してなるコンタクトホールとを具え、複数のゲート
電極は、基板上でゲート電極が密集する密領域と、基板
上でゲート電極が疎散する疎領域とを構成しており、サ
イドウォールを、シリコン酸化膜を含みかつゲート電極
側壁の下側に設けられた下部サイドウォールと、シリコ
ン窒化膜を含みかつこのゲート電極側壁の上側に設けら
れた上部サイドウォールとで構成し、下部サイドウォー
ルが、下部サイドウォールを形成するシリコン酸化膜
と、上部サイドウォールを形成するシリコン窒化膜との
界面にてホットキャリア現象が生じない程度に界面及び
基板間の距離を離間させ得る膜厚を有し、密領域におけ
る下部サイドウォールの膜厚を、疎領域における下部サ
イドウォールの膜厚よりも厚くしてあることを特徴とす
る。
【００１５】この半導体装置の構造によれば、サイドウ
ォールを下部サイドウォール及び上部サイドウォールの
積層構造体で構成しており、そして、コンタクトホール
形成時には上部サイドウォール及びオフセット窒化膜が
ストッパ膜として機能するため、自己整合的にコンタク
トホールを形成できる構造（ＳＡＣ構造）が提供でき
る。
ォールを下部サイドウォール及び上部サイドウォールの
積層構造体で構成しており、そして、コンタクトホール
形成時には上部サイドウォール及びオフセット窒化膜が
ストッパ膜として機能するため、自己整合的にコンタク
トホールを形成できる構造（ＳＡＣ構造）が提供でき
る。
【００１６】しかも、ホットキャリア現象が生じやすい
ゲート電極側壁下部にはシリコン酸化膜を含む下部サイ
ドウォールを設けてあるので、シリコン酸化膜／シリコ
ン窒化膜界面を基板面から充分に離間させることができ
るため、図８に示す従来技術に比べて、ホットキャリア
現象の発生を抑制する素子構造が実現できる。
ゲート電極側壁下部にはシリコン酸化膜を含む下部サイ
ドウォールを設けてあるので、シリコン酸化膜／シリコ
ン窒化膜界面を基板面から充分に離間させることができ
るため、図８に示す従来技術に比べて、ホットキャリア
現象の発生を抑制する素子構造が実現できる。
【００１７】更に、この構成では、図９に示す従来技術
のように、ホットキャリア現象を抑制するために、ゲー
ト電極側壁を酸化し或いはゲート側壁全面にシリコン酸
化膜を堆積していない。よって、隣接するゲート電極の
対向する側壁に設けられるサイドウォール間のスリット
間隔が減少してしまうのを抑制でき、従って、エッチス
トップ現象が生じにくくなり、ゆえに、コンタクト不良
の発生を抑制する構造が達成できる。
のように、ホットキャリア現象を抑制するために、ゲー
ト電極側壁を酸化し或いはゲート側壁全面にシリコン酸
化膜を堆積していない。よって、隣接するゲート電極の
対向する側壁に設けられるサイドウォール間のスリット
間隔が減少してしまうのを抑制でき、従って、エッチス
トップ現象が生じにくくなり、ゆえに、コンタクト不良
の発生を抑制する構造が達成できる。
【００１８】
【００１９】
【００２０】上述のように下部サイドウォールの膜厚を
設定することにより、シリコン酸化膜／シリコン窒化膜
界面を基板から充分に離間させることができる。
設定することにより、シリコン酸化膜／シリコン窒化膜
界面を基板から充分に離間させることができる。
【００２１】
【００２２】上述のようにすれば、詳細は第４の実施の
形態にて後述するが、密領域及び疎領域における膜厚を
異ならせることができ、従って、密領域及び疎領域での
半導体素子の特性を異ならせることができ、或いは、密
領域及び疎領域においてその特性を独立に制御すること
ができる。典型的には、この発明の実施に当たり、下部
サイドウォールがゲート電極側壁の下側に接した状態
で、及び、上部サイドウォールがゲート電極側壁の上側
に接した状態で設けられる。
形態にて後述するが、密領域及び疎領域における膜厚を
異ならせることができ、従って、密領域及び疎領域での
半導体素子の特性を異ならせることができ、或いは、密
領域及び疎領域においてその特性を独立に制御すること
ができる。典型的には、この発明の実施に当たり、下部
サイドウォールがゲート電極側壁の下側に接した状態
で、及び、上部サイドウォールがゲート電極側壁の上側
に接した状態で設けられる。
【００２３】また、この出願の別発明の半導体装置によ
れば、サイドウォールを有するゲート電極を具えた半導
体装置であって、このサイドウォールが、シリコン酸化
膜からなりかつゲート電極側壁の下側に設けられた下部
サイドウォールと、シリコン窒化膜からなりかつこのゲ
ート電極側壁の上側に設けられた上部サイドウォールと
を有し、下部サイドウォールが、下部サイドウォールを
形成するシリコン酸化膜と、上部サイドウォールを形成
するシリコン窒化膜との界面にてホットキャリア現象が
生じない程度に界面及び基板間の距離を離間させ得る膜
厚を有することを特徴とする。
れば、サイドウォールを有するゲート電極を具えた半導
体装置であって、このサイドウォールが、シリコン酸化
膜からなりかつゲート電極側壁の下側に設けられた下部
サイドウォールと、シリコン窒化膜からなりかつこのゲ
ート電極側壁の上側に設けられた上部サイドウォールと
を有し、下部サイドウォールが、下部サイドウォールを
形成するシリコン酸化膜と、上部サイドウォールを形成
するシリコン窒化膜との界面にてホットキャリア現象が
生じない程度に界面及び基板間の距離を離間させ得る膜
厚を有することを特徴とする。
【００２４】この半導体装置の構造によれば、サイドウ
ォールをシリコン酸化膜からなる下部サイドウォール及
びシリコン窒化膜からなる上部サイドウォールの積層構
造体で構成しており、下部サイドウォールがゲート電極
の側壁の下側に設けられ、上部サイドウォールがゲート
電極の側壁の上側に設けられている。このように、ホッ
トキャリア現象が生じやすいゲート電極側壁下部にはシ
リコン酸化膜を含む下部サイドウォールを設けてあるの
で、シリコン酸化膜／シリコン窒化膜界面を基板面から
充分に離間させることができるため、図８に示す従来技
術に比べて、ホットキャリア現象の発生を抑制する素子
構造が実現できる。
ォールをシリコン酸化膜からなる下部サイドウォール及
びシリコン窒化膜からなる上部サイドウォールの積層構
造体で構成しており、下部サイドウォールがゲート電極
の側壁の下側に設けられ、上部サイドウォールがゲート
電極の側壁の上側に設けられている。このように、ホッ
トキャリア現象が生じやすいゲート電極側壁下部にはシ
リコン酸化膜を含む下部サイドウォールを設けてあるの
で、シリコン酸化膜／シリコン窒化膜界面を基板面から
充分に離間させることができるため、図８に示す従来技
術に比べて、ホットキャリア現象の発生を抑制する素子
構造が実現できる。
【００２５】このように下部サイドウォールの膜厚を設
定することにより、シリコン酸化膜／シリコン窒化膜界
面を基板から充分に離間させることができる。また、上
述した別発明の実施に当たり、典型的には、下部サイド
ウォールがゲート電極側壁の下側に接した状態で、及
び、上部サイドウォールがゲート電極側壁の上側に接し
た状態で設けられている。
定することにより、シリコン酸化膜／シリコン窒化膜界
面を基板から充分に離間させることができる。また、上
述した別発明の実施に当たり、典型的には、下部サイド
ウォールがゲート電極側壁の下側に接した状態で、及
び、上部サイドウォールがゲート電極側壁の上側に接し
た状態で設けられている。
【００２６】
【００２７】
【００２８】また、上述した別発明の半導体装置の実施
に当たり、この半導体装置は、基板上でゲート電極が密
集する密領域と、この基板上でゲート電極が疎散する疎
領域とを構成する複数のゲート電極を具え、密領域にお
ける下部サイドウォールの膜厚を、疎領域における下部
サイドウォールの膜厚よりも厚くしてあるのが好まし
い。
に当たり、この半導体装置は、基板上でゲート電極が密
集する密領域と、この基板上でゲート電極が疎散する疎
領域とを構成する複数のゲート電極を具え、密領域にお
ける下部サイドウォールの膜厚を、疎領域における下部
サイドウォールの膜厚よりも厚くしてあるのが好まし
い。
【００２９】このようにすれば、詳細は第４の実施の形
態にて後述するが、密領域及び疎領域における膜厚を異
ならせることができ、従って、密領域及び疎領域での半
導体素子の特性を異ならせることができ、或いは、密領
域及び疎領域においてその特性を独立に制御することが
できる。
態にて後述するが、密領域及び疎領域における膜厚を異
ならせることができ、従って、密領域及び疎領域での半
導体素子の特性を異ならせることができ、或いは、密領
域及び疎領域においてその特性を独立に制御することが
できる。
【００３０】また、この出願に係る半導体装置の製造方
法の発明では、ゲート絶縁膜及びオフセット窒化膜を有
する複数のゲート電極を基板上に形成する第１工程と、
ゲート電極及び基板を覆うようにシリコン酸化膜を含む
シリコン酸化層を形成する第２工程と、シリコン酸化層
をエッチングすることにより、ゲート電極の側壁よりも
薄い下部サイドウォール前駆層を形成する第３工程と、
下部サイドウォール前駆層を覆うようにシリコン窒化膜
を含むシリコン窒化層を形成する第４工程と、シリコン
窒化層及び下部サイドウォール前駆層を順次にエッチン
グすることにより、シリコン窒化膜が側壁上側に残存し
てなる上部サイドウォール、及び、シリコン酸化膜がこ
の側壁下側に残存してなる下部サイドウォールの構造を
有するサイドウォールを形成する第５工程と、サイドウ
ォール形成済みの前記ゲート電極を覆うように層間絶縁
膜を形成する第６工程と、層間絶縁膜をエッチングする
ことにより、この層間絶縁膜を貫通するコンタクトホー
ルを自己整合的に形成する第７工程とを含み、 第３工程
では、第５工程で形成する下部サイドウォールが、下部
サイドウォールを形成するシリコン酸化膜と、上部サイ
ドウォールを形成するシリコン窒化膜との界面にてホッ
トキャリア現象が生じない程度に界面及び基板間の距離
を離間させ得る膜厚を有するように下部サイドウォール
前駆層を形成することを特徴とする。
法の発明では、ゲート絶縁膜及びオフセット窒化膜を有
する複数のゲート電極を基板上に形成する第１工程と、
ゲート電極及び基板を覆うようにシリコン酸化膜を含む
シリコン酸化層を形成する第２工程と、シリコン酸化層
をエッチングすることにより、ゲート電極の側壁よりも
薄い下部サイドウォール前駆層を形成する第３工程と、
下部サイドウォール前駆層を覆うようにシリコン窒化膜
を含むシリコン窒化層を形成する第４工程と、シリコン
窒化層及び下部サイドウォール前駆層を順次にエッチン
グすることにより、シリコン窒化膜が側壁上側に残存し
てなる上部サイドウォール、及び、シリコン酸化膜がこ
の側壁下側に残存してなる下部サイドウォールの構造を
有するサイドウォールを形成する第５工程と、サイドウ
ォール形成済みの前記ゲート電極を覆うように層間絶縁
膜を形成する第６工程と、層間絶縁膜をエッチングする
ことにより、この層間絶縁膜を貫通するコンタクトホー
ルを自己整合的に形成する第７工程とを含み、 第３工程
では、第５工程で形成する下部サイドウォールが、下部
サイドウォールを形成するシリコン酸化膜と、上部サイ
ドウォールを形成するシリコン窒化膜との界面にてホッ
トキャリア現象が生じない程度に界面及び基板間の距離
を離間させ得る膜厚を有するように下部サイドウォール
前駆層を形成することを特徴とする。
【００３１】この構成によれば、サイドウォールの構造
を、シリコン酸化膜を含む下部サイドウォールと、シリ
コン窒化膜を含む上部サイドウォールとの積層構造体に
形成することができる。よって、第７工程では、この上
部サイドウォール及びオフセット窒化膜はストッパ膜と
して機能するため、実質的に層間絶縁膜のみがエッチン
グされて自己整合的にコンタクトホールが形成される。
を、シリコン酸化膜を含む下部サイドウォールと、シリ
コン窒化膜を含む上部サイドウォールとの積層構造体に
形成することができる。よって、第７工程では、この上
部サイドウォール及びオフセット窒化膜はストッパ膜と
して機能するため、実質的に層間絶縁膜のみがエッチン
グされて自己整合的にコンタクトホールが形成される。
【００３２】しかも、この下部サイドウォールをシリコ
ン酸化膜で形成するので、シリコン酸化膜／シリコン窒
化膜界面を基板面から充分に離間させることができ、従
って、図８に示す従来技術に比べて、ホットキャリア現
象の発生を抑制することができる。
ン酸化膜で形成するので、シリコン酸化膜／シリコン窒
化膜界面を基板面から充分に離間させることができ、従
って、図８に示す従来技術に比べて、ホットキャリア現
象の発生を抑制することができる。
【００３３】更に、この構成では、図９に示す従来技術
のように、ホットキャリア現象を抑制するために、ゲー
ト電極の側壁を酸化したり或いは薄くシリコン酸化膜を
堆積したりする必要がない。よって、隣接するゲート電
極の対向する側壁に設けられるサイドウォール間のスリ
ット間隔が減少してしまうのを抑制でき、従って、エッ
チストップ現象が発生しにくくなり、ゆえに、コンタク
ト不良の発生を抑制することができる。
のように、ホットキャリア現象を抑制するために、ゲー
ト電極の側壁を酸化したり或いは薄くシリコン酸化膜を
堆積したりする必要がない。よって、隣接するゲート電
極の対向する側壁に設けられるサイドウォール間のスリ
ット間隔が減少してしまうのを抑制でき、従って、エッ
チストップ現象が発生しにくくなり、ゆえに、コンタク
ト不良の発生を抑制することができる。
【００３４】また、一般的に、半導体装置は、基板上で
ゲート電極が密集する密領域と、基板上でゲート電極が
疎散する疎領域とを構成しているが、例えば、特にＤＲ
ＡＭやＳＲＡＭ等のメモリでは記憶部及び制御部間にお
いて半導体素子の疎密差が大きい。この点を鑑みると、
以下のごとく、この発明を実施するのが好ましい。
ゲート電極が密集する密領域と、基板上でゲート電極が
疎散する疎領域とを構成しているが、例えば、特にＤＲ
ＡＭやＳＲＡＭ等のメモリでは記憶部及び制御部間にお
いて半導体素子の疎密差が大きい。この点を鑑みると、
以下のごとく、この発明を実施するのが好ましい。
【００３５】すなわち、この発明の実施に当たり、例え
ば、第１工程では、基板上でゲート電極が密集する密領
域と、該基板上で該ゲート電極が疎散する疎領域とを構
成するように、複数のゲート電極を形成し、これに起因
して、第２工程で形成したシリコン酸化層の密領域にお
ける膜厚が、疎領域における膜厚よりも厚くなる場合に
は、好ましくは、第３工程前に予め、化学的機械研磨
（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法によってシリコン酸化層を広域
に平坦化するＣＭＰ工程を行うのが良い。
ば、第１工程では、基板上でゲート電極が密集する密領
域と、該基板上で該ゲート電極が疎散する疎領域とを構
成するように、複数のゲート電極を形成し、これに起因
して、第２工程で形成したシリコン酸化層の密領域にお
ける膜厚が、疎領域における膜厚よりも厚くなる場合に
は、好ましくは、第３工程前に予め、化学的機械研磨
（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法によってシリコン酸化層を広域
に平坦化するＣＭＰ工程を行うのが良い。
【００３６】なお、膜厚とは被覆面及び膜表面間の最短
距離を意味する。
距離を意味する。
【００３７】この構成の前段のように、基板上に形成さ
れたゲート電極が密領域及び疎領域を構成している場
合、周知の如く、第２工程にて形成したシリコン酸化層
の膜厚には、その表面における位置に応じて差異が生じ
てしまう。このように膜厚に差異が生じると、第３工程
のエッチングを行う際、密領域においてシリコン酸化層
を所定の膜厚で残存させたとしても、必然的に、疎領域
においてシリコン酸化層の膜厚は、密領域における膜厚
よりも極端に薄くなってしまう。一方、疎領域において
膜厚を所定の膜厚で残存させると、密領域において膜厚
が極端に厚くなる。よって、この場合、第３工程では、
密領域及び疎領域において、ホットキャリア現象の発生
を抑制できる程度の膜厚を残存させることが困難とな
る。
れたゲート電極が密領域及び疎領域を構成している場
合、周知の如く、第２工程にて形成したシリコン酸化層
の膜厚には、その表面における位置に応じて差異が生じ
てしまう。このように膜厚に差異が生じると、第３工程
のエッチングを行う際、密領域においてシリコン酸化層
を所定の膜厚で残存させたとしても、必然的に、疎領域
においてシリコン酸化層の膜厚は、密領域における膜厚
よりも極端に薄くなってしまう。一方、疎領域において
膜厚を所定の膜厚で残存させると、密領域において膜厚
が極端に厚くなる。よって、この場合、第３工程では、
密領域及び疎領域において、ホットキャリア現象の発生
を抑制できる程度の膜厚を残存させることが困難とな
る。
【００３８】しかしながら、この構成の後段に示すよう
に、第３工程を行う前に予めＣＭＰ法を用いてシリコン
酸化層をグローバルに平坦化しておくことにより、第３
工程で均一な厚さにシリコン酸化層を残存させることが
でき、従って、密領域及び疎領域の両方で等しくホット
キャリア現象の発生を抑制することができる。
に、第３工程を行う前に予めＣＭＰ法を用いてシリコン
酸化層をグローバルに平坦化しておくことにより、第３
工程で均一な厚さにシリコン酸化層を残存させることが
でき、従って、密領域及び疎領域の両方で等しくホット
キャリア現象の発生を抑制することができる。
【００３９】また、この発明の実施に当たり、例えば、
第１工程では、基板上でゲート電極が密集する密領域
と、この基板上でこのゲート電極が疎散する疎領域とを
構成するように、複数のゲート電極を形成している場合
には、好ましくは、第２工程にてシリコン酸化層を形成
するに当たり、密領域のゲート電極間を満たし、かつ、
疎領域のゲート電極上側における膜厚が当該疎領域のゲ
ート電極側壁における膜厚よりも厚くなるように、成膜
材料或いは成膜条件を設定しておき、その後、第３工程
では、シリコン酸化層をエッチングすることにより、密
領域のゲート電極側壁における膜厚が、疎領域のゲート
電極側壁における膜厚よりも厚くなるように、下部サイ
ドウォール前駆層を形成するのが良い。
第１工程では、基板上でゲート電極が密集する密領域
と、この基板上でこのゲート電極が疎散する疎領域とを
構成するように、複数のゲート電極を形成している場合
には、好ましくは、第２工程にてシリコン酸化層を形成
するに当たり、密領域のゲート電極間を満たし、かつ、
疎領域のゲート電極上側における膜厚が当該疎領域のゲ
ート電極側壁における膜厚よりも厚くなるように、成膜
材料或いは成膜条件を設定しておき、その後、第３工程
では、シリコン酸化層をエッチングすることにより、密
領域のゲート電極側壁における膜厚が、疎領域のゲート
電極側壁における膜厚よりも厚くなるように、下部サイ
ドウォール前駆層を形成するのが良い。
【００４０】この構成によれば、第２工程では密領域の
ゲート電極間をシリコン酸化層で満たすと共に、疎領域
のゲート電極上側におけるシリコン酸化層の膜厚を、疎
領域のゲート電極側壁におけるシリコン酸化層の膜厚よ
りも厚くなるように、成膜材料或いは成膜条件を設定し
ておいてから、シリコン酸化層を形成する。よって、第
３工程でシリコン酸化層をエッチングした場合、密領域
のゲート電極に接する下部サイドウォール前駆層は厚く
残存し、一方、疎領域のゲート電極に接する下部サイド
ウォール前駆層は、これよりも薄く残存する。従って、
サイドウォールの幅（すなわち、基板面に平行なサイド
ウォールの膜厚）を密領域で広くかつ疎領域で狭くで
き、ゆえに、密領域及び疎領域での半導体素子の特性を
互いに異ならせることができる。なお、典型的に言う
と、この構成では、第２工程後、シリコン酸化層の平坦
化を目的とするリフローやＣＭＰプロセスを行うことな
く、そのまま第３工程を行うものとする。
ゲート電極間をシリコン酸化層で満たすと共に、疎領域
のゲート電極上側におけるシリコン酸化層の膜厚を、疎
領域のゲート電極側壁におけるシリコン酸化層の膜厚よ
りも厚くなるように、成膜材料或いは成膜条件を設定し
ておいてから、シリコン酸化層を形成する。よって、第
３工程でシリコン酸化層をエッチングした場合、密領域
のゲート電極に接する下部サイドウォール前駆層は厚く
残存し、一方、疎領域のゲート電極に接する下部サイド
ウォール前駆層は、これよりも薄く残存する。従って、
サイドウォールの幅（すなわち、基板面に平行なサイド
ウォールの膜厚）を密領域で広くかつ疎領域で狭くで
き、ゆえに、密領域及び疎領域での半導体素子の特性を
互いに異ならせることができる。なお、典型的に言う
と、この構成では、第２工程後、シリコン酸化層の平坦
化を目的とするリフローやＣＭＰプロセスを行うことな
く、そのまま第３工程を行うものとする。
【００４１】また、例えば、このシリコン酸化層を、Ｐ
ＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯＳ・ＮＳＧ或いはＰ−Ｓｉ
Ｈ4・ＮＳＧを用いて形成するのが好ましい。
ＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯＳ・ＮＳＧ或いはＰ−Ｓｉ
Ｈ4・ＮＳＧを用いて形成するのが好ましい。
【００４２】これらの成膜材料については、段差被覆性
等の特性が充分に明らかにされているため、これらの成
膜材料を用いることにより、容易に、密領域及び疎領域
での半導体素子の特性を互いに異ならせることができ
る。
等の特性が充分に明らかにされているため、これらの成
膜材料を用いることにより、容易に、密領域及び疎領域
での半導体素子の特性を互いに異ならせることができ
る。
【００４３】
【発明の実施の形態】以下、図を参照して、この発明の
半導体装置の実施の形態及び半導体装置の製造方法の実
施の形態につき説明する。なお、この説明に用いる各図
は、これら発明を理解できる程度に各構成成分の形状、
大きさ及び位置関係を概略的に示してあるに過ぎない。
また、各図において同様な構成成分については、同一の
番号及び同一のハッチングを付して示し、その重複する
説明或いは図中の符号を省略することがある。また、以
下に示す使用材料や数値条件等は、発明の概念に含まれ
る範囲における単なる例示に過ぎず、この発明はこれら
の事項に限定されない。なお、図を見易くするために、
図中においては、断面を示すハッチングの一部を省略し
て示している箇所がある。
半導体装置の実施の形態及び半導体装置の製造方法の実
施の形態につき説明する。なお、この説明に用いる各図
は、これら発明を理解できる程度に各構成成分の形状、
大きさ及び位置関係を概略的に示してあるに過ぎない。
また、各図において同様な構成成分については、同一の
番号及び同一のハッチングを付して示し、その重複する
説明或いは図中の符号を省略することがある。また、以
下に示す使用材料や数値条件等は、発明の概念に含まれ
る範囲における単なる例示に過ぎず、この発明はこれら
の事項に限定されない。なお、図を見易くするために、
図中においては、断面を示すハッチングの一部を省略し
て示している箇所がある。
【００４４】（第１の実施の形態）図１は、第１の実施
の形態の半導体装置を模式的に示す断面図である。以
下、図１を参照して、第１の実施の形態の半導体装置の
構造と共にその製造方法につき説明する。
の形態の半導体装置を模式的に示す断面図である。以
下、図１を参照して、第１の実施の形態の半導体装置の
構造と共にその製造方法につき説明する。
【００４５】図１に示すように、この半導体装置１１
は、基板１３と、サイドウォール１５及びオフセット窒
化膜１７を有しかつゲート絶縁膜１９を介してこの基板
１７上に設けられたゲート電極２１と、ゲート電極２１
を覆う層間絶縁膜２３と、複数のゲート電極２１間の層
間絶縁膜２３を貫通してなるコンタクトホール２５とを
具える。
は、基板１３と、サイドウォール１５及びオフセット窒
化膜１７を有しかつゲート絶縁膜１９を介してこの基板
１７上に設けられたゲート電極２１と、ゲート電極２１
を覆う層間絶縁膜２３と、複数のゲート電極２１間の層
間絶縁膜２３を貫通してなるコンタクトホール２５とを
具える。
【００４６】この半導体装置１１は、サイドウォール１
５及びオフセット窒化膜１７により自己整合的にコンタ
クトホール２５を形成するための構造（ＳＡＣ構造）を
有する。
５及びオフセット窒化膜１７により自己整合的にコンタ
クトホール２５を形成するための構造（ＳＡＣ構造）を
有する。
【００４７】図１に示すように、この実施の形態の半導
体装置１１では、サイドウォール１５を、シリコン酸化
膜からなりかつゲート電極２１側壁２１ａの下側（図１
中、側壁２１ａに沿う部分のうちの下側部分）に接する
下部サイドウォール１５１と、シリコン窒化膜からなり
かつゲート電極２１側壁２１ａの上側（図１中、側壁２
１ａに沿う部分のうちの上側部分）に接する上部サイド
ウォール１５２とで構成してある点に特徴がある。
体装置１１では、サイドウォール１５を、シリコン酸化
膜からなりかつゲート電極２１側壁２１ａの下側（図１
中、側壁２１ａに沿う部分のうちの下側部分）に接する
下部サイドウォール１５１と、シリコン窒化膜からなり
かつゲート電極２１側壁２１ａの上側（図１中、側壁２
１ａに沿う部分のうちの上側部分）に接する上部サイド
ウォール１５２とで構成してある点に特徴がある。
【００４８】従来の非ＳＡＣ構造及び本願のＳＡＣ構造
の半導体装置のいずれにおいても、コンタクトホールを
エッチングで形成する前に、予め、その開口部に対応す
るエッチングマスクを形成しておく必要がある。その
際、周知の如く、このエッチングマスクを形成するため
の露光マスクに、マスク合わせずれやマスク精度の低下
等が生じると、エッチングマスクに位置ずれが生じる。
よって、従来の非ＳＡＣ構造の半導体装置ではコンタク
トホールの位置ずれが生じ、その結果、コンタクト−ゲ
ート電極間の短絡が発生しやすくなっていた。
の半導体装置のいずれにおいても、コンタクトホールを
エッチングで形成する前に、予め、その開口部に対応す
るエッチングマスクを形成しておく必要がある。その
際、周知の如く、このエッチングマスクを形成するため
の露光マスクに、マスク合わせずれやマスク精度の低下
等が生じると、エッチングマスクに位置ずれが生じる。
よって、従来の非ＳＡＣ構造の半導体装置ではコンタク
トホールの位置ずれが生じ、その結果、コンタクト−ゲ
ート電極間の短絡が発生しやすくなっていた。
【００４９】しかしながら、ＳＡＣ構造である図１の半
導体装置１１は、それぞれシリコン窒化膜からなるオフ
セット窒化膜１７及び上部サイドウォール１５２を有し
ており、自己整合的にコンタクトホール２５を形成でき
る構造を有している。よって、この半導体装置１１によ
れば、コンタクトホール２５を形成する際に、オフセッ
ト窒化膜１７及び上部サイドウォール１５２がストッパ
膜として機能するため、層間絶縁膜２３中の自己整合的
な位置にコンタクトホール２５を形成する構造が提供で
きる。すなわち、この半導体装置１１によれば、マスク
合わせずれやマスク精度の低下等が発生しても、ゲート
電極２１と接触させずに基板１３に達するコンタクトホ
ール２５を形成することができ、よって、コンタクト−
ゲート電極間の短絡が発生しにくくなり、従って、コン
タクト不良の発生を抑制することができる。
導体装置１１は、それぞれシリコン窒化膜からなるオフ
セット窒化膜１７及び上部サイドウォール１５２を有し
ており、自己整合的にコンタクトホール２５を形成でき
る構造を有している。よって、この半導体装置１１によ
れば、コンタクトホール２５を形成する際に、オフセッ
ト窒化膜１７及び上部サイドウォール１５２がストッパ
膜として機能するため、層間絶縁膜２３中の自己整合的
な位置にコンタクトホール２５を形成する構造が提供で
きる。すなわち、この半導体装置１１によれば、マスク
合わせずれやマスク精度の低下等が発生しても、ゲート
電極２１と接触させずに基板１３に達するコンタクトホ
ール２５を形成することができ、よって、コンタクト−
ゲート電極間の短絡が発生しにくくなり、従って、コン
タクト不良の発生を抑制することができる。
【００５０】しかも、この半導体装置１１では、ホット
キャリア現象が生じやすいゲート電極２１側壁２１ａ下
部にはシリコン酸化膜からなる下部サイドウォール１５
１を設けてあるので、シリコン酸化膜／シリコン窒化膜
界面２７を基板面１３ａから充分に離間させることがで
きるため、図８に示す従来技術に比べて、ホットキャリ
ア現象の発生を抑制する素子構造が実現できる。
キャリア現象が生じやすいゲート電極２１側壁２１ａ下
部にはシリコン酸化膜からなる下部サイドウォール１５
１を設けてあるので、シリコン酸化膜／シリコン窒化膜
界面２７を基板面１３ａから充分に離間させることがで
きるため、図８に示す従来技術に比べて、ホットキャリ
ア現象の発生を抑制する素子構造が実現できる。
【００５１】現在のところ、典型的なゲート電極２１の
高さは１５００Å〜２５００Å程度である。この出願に
係る発明者によれば、例えば、シリコン酸化膜／シリコ
ン窒化膜界面２７及び基板面１３ａ間の距離（すなわ
ち、下部サイドウォールの膜厚）を５００Å程度か若し
くはそれ以上とするのが好ましく、このようにすれば、
界面２７近傍における電圧が充分に低減されるため、ホ
ットキャリア耐性を向上させることができる。
高さは１５００Å〜２５００Å程度である。この出願に
係る発明者によれば、例えば、シリコン酸化膜／シリコ
ン窒化膜界面２７及び基板面１３ａ間の距離（すなわ
ち、下部サイドウォールの膜厚）を５００Å程度か若し
くはそれ以上とするのが好ましく、このようにすれば、
界面２７近傍における電圧が充分に低減されるため、ホ
ットキャリア耐性を向上させることができる。
【００５２】更に、この半導体装置１１では、図９に示
す従来技術のように、ゲート電極側壁を酸化し或いはゲ
ート電極側壁全面にシリコン酸化膜を堆積していない。
すなわち、この半導体装置１１は、下部サイドウォール
１５１として、シリコン酸化膜をゲート電極２１側壁２
１ａの下部にのみ有する。よって、図１の半導体装置１
１によれば、隣接するゲート電極２１の対向する側壁２
１ａに設けられるサイドウォール１５間のスリット間隔
が減少してしまうのを抑制でき、従って、エッチストッ
プ現象が生じにくくなり、ゆえに、コンタクト不良の発
生を抑制する構造が達成できる。
す従来技術のように、ゲート電極側壁を酸化し或いはゲ
ート電極側壁全面にシリコン酸化膜を堆積していない。
すなわち、この半導体装置１１は、下部サイドウォール
１５１として、シリコン酸化膜をゲート電極２１側壁２
１ａの下部にのみ有する。よって、図１の半導体装置１
１によれば、隣接するゲート電極２１の対向する側壁２
１ａに設けられるサイドウォール１５間のスリット間隔
が減少してしまうのを抑制でき、従って、エッチストッ
プ現象が生じにくくなり、ゆえに、コンタクト不良の発
生を抑制する構造が達成できる。
【００５３】半導体装置の集積化が進んだ現在では、隣
接するゲート電極間の距離は、例えば０．２０μｍ程度
に達することがある。よって、図９に示す技術では、ゲ
ート電極側壁全面に酸化膜が形成されるので、ゲート電
極側壁の酸化膜の膜厚が数百Åであったとしても、必然
的に、サイドウォール間のスリット間隔が減少してしま
う。しかしながら、この半導体装置１１の場合には、ゲ
ート電極２１間の間隔が０．２０μｍ程度であっても、
少なくとも０．１０μｍ程度のサイドウォール１５間の
間隔を確保できるため、エッチストップ現象の発生を抑
制することができる。
接するゲート電極間の距離は、例えば０．２０μｍ程度
に達することがある。よって、図９に示す技術では、ゲ
ート電極側壁全面に酸化膜が形成されるので、ゲート電
極側壁の酸化膜の膜厚が数百Åであったとしても、必然
的に、サイドウォール間のスリット間隔が減少してしま
う。しかしながら、この半導体装置１１の場合には、ゲ
ート電極２１間の間隔が０．２０μｍ程度であっても、
少なくとも０．１０μｍ程度のサイドウォール１５間の
間隔を確保できるため、エッチストップ現象の発生を抑
制することができる。
【００５４】以上説明した第１の実施の形態の半導体装
置１１の構造は、例えば、後述の実施の形態の製造方法
により実現できる。
置１１の構造は、例えば、後述の実施の形態の製造方法
により実現できる。
【００５５】（第２の実施の形態）図２及び図３は、第
２の実施の形態の半導体装置製造方法による模式的な断
面製造工程図である。以下、図２及び図３を参照して第
２の実施の形態の半導体装置製造方法につき説明する。
２の実施の形態の半導体装置製造方法による模式的な断
面製造工程図である。以下、図２及び図３を参照して第
２の実施の形態の半導体装置製造方法につき説明する。
【００５６】図２（Ａ）に示すように、第１工程では、
ゲート絶縁膜１９ａ及びオフセット窒化膜１７を有する
複数のゲート電極２１が、基板１３上に形成される。
ゲート絶縁膜１９ａ及びオフセット窒化膜１７を有する
複数のゲート電極２１が、基板１３上に形成される。
【００５７】このゲート絶縁膜１９ａとしては、例え
ば、シリコン酸化膜、シリコン酸窒化膜或いはその他の
好適な絶縁膜が用いられる。
ば、シリコン酸化膜、シリコン酸窒化膜或いはその他の
好適な絶縁膜が用いられる。
【００５８】このゲート電極２１としては、例えばポリ
シリコンゲート電極或いはその他の好適な電極形成材料
が用いられる。
シリコンゲート電極或いはその他の好適な電極形成材料
が用いられる。
【００５９】この第１工程において、より具体的には、
図示せずも、例えば、基板１３上にゲート絶縁膜１９ａ
を形成したのち、各々均一な膜厚で電極形成膜（ポリシ
リコン膜等）及びシリコン窒化膜を形成し、次に、露光
マスクによるホトリソグラフィ技術を用いてエッチング
マスクを形成し、しかる後、このエッチングマスクで以
て電極形成用膜及びシリコン窒化膜を一括パターニング
し、これにより同一平面パタンを構成するオフセット窒
化膜１７及びゲート電極２１を形成する。
図示せずも、例えば、基板１３上にゲート絶縁膜１９ａ
を形成したのち、各々均一な膜厚で電極形成膜（ポリシ
リコン膜等）及びシリコン窒化膜を形成し、次に、露光
マスクによるホトリソグラフィ技術を用いてエッチング
マスクを形成し、しかる後、このエッチングマスクで以
て電極形成用膜及びシリコン窒化膜を一括パターニング
し、これにより同一平面パタンを構成するオフセット窒
化膜１７及びゲート電極２１を形成する。
【００６０】第１工程に続き、図２（Ｂ）に示す第２工
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。例
えば、この第２工程では、ゲート電極２１の段差が完全
に埋まる程度の膜厚でシリコン酸化層２９を堆積させ
る。
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。例
えば、この第２工程では、ゲート電極２１の段差が完全
に埋まる程度の膜厚でシリコン酸化層２９を堆積させ
る。
【００６１】第２工程に続き、図２（Ｃ）に示す第３工
程では、シリコン酸化層２９をエッチングすることによ
り、ゲート電極２１の側壁２１ａ下側に側壁２１ａより
も薄く下部サイドウォール前駆層２９ａを形成する。す
なわち、この第３工程においては、シリコン酸化層２９
と、オフセット窒化膜１７及びゲート電極２１（例えば
ポリシリコン）との間のエッチング選択性を利用して、
選択的にシリコン酸化層２９をエッチバックする。
程では、シリコン酸化層２９をエッチングすることによ
り、ゲート電極２１の側壁２１ａ下側に側壁２１ａより
も薄く下部サイドウォール前駆層２９ａを形成する。す
なわち、この第３工程においては、シリコン酸化層２９
と、オフセット窒化膜１７及びゲート電極２１（例えば
ポリシリコン）との間のエッチング選択性を利用して、
選択的にシリコン酸化層２９をエッチバックする。
【００６２】第３工程の後、図２（Ｄ）に示す第４工程
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
【００６３】当業者には広く知られている現象である
が、現在においては、半導体装置の集積化が進み、ゲー
ト電極の高さに対してゲート間隔が縮小され、ゲート電
極２１のアスペクト比（ゲート電極の高さ／ゲート電極
間隔）が非常に大きな値となりつつある。アスペクト比
が大きくなると、ゲート電極２１側壁２１ａに堆積する
膜厚が、ゲート電極２１上側に堆積する膜厚に比べて相
対的に薄くなり易く、従って、後述の第５工程にて、所
定の幅を有するように、サイドウォール１５を形成する
のが困難となる。
が、現在においては、半導体装置の集積化が進み、ゲー
ト電極の高さに対してゲート間隔が縮小され、ゲート電
極２１のアスペクト比（ゲート電極の高さ／ゲート電極
間隔）が非常に大きな値となりつつある。アスペクト比
が大きくなると、ゲート電極２１側壁２１ａに堆積する
膜厚が、ゲート電極２１上側に堆積する膜厚に比べて相
対的に薄くなり易く、従って、後述の第５工程にて、所
定の幅を有するように、サイドウォール１５を形成する
のが困難となる。
【００６４】しかしながら、実施の形態の第４工程で
は、予め下部サイドウォール前駆層２９ａを形成したの
ちに、シリコン窒化層３１を形成している。よって、シ
リコン窒化層３１を形成する際の実質的なアスペクト比
を低減することができ、従って、ゲート電極２１側壁２
１ａにおけるシリコン窒化膜３１の膜厚と、ゲート電極
２１上側２１ｂにおけるシリコン窒化膜２３の膜厚とを
制御し易くなり、その結果、後述の第５工程において、
サイドウォール２５の所定の幅を容易に実現できるとい
うメリットがある。
は、予め下部サイドウォール前駆層２９ａを形成したの
ちに、シリコン窒化層３１を形成している。よって、シ
リコン窒化層３１を形成する際の実質的なアスペクト比
を低減することができ、従って、ゲート電極２１側壁２
１ａにおけるシリコン窒化膜３１の膜厚と、ゲート電極
２１上側２１ｂにおけるシリコン窒化膜２３の膜厚とを
制御し易くなり、その結果、後述の第５工程において、
サイドウォール２５の所定の幅を容易に実現できるとい
うメリットがある。
【００６５】第４工程に続き、図３（Ａ）に示す第５工
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側（図１中、側壁２１ａに沿
う部分のうち上側部分）に残存してなる上部サイドウォ
ール１５２、及び、シリコン酸化膜がこの側壁２１ａの
下部（図１中、側壁２１ａに沿う部分のうち下側部分）
に残存してなる下部サイドウォール１５１の構造を有す
るサイドウォール１５を形成する。
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側（図１中、側壁２１ａに沿
う部分のうち上側部分）に残存してなる上部サイドウォ
ール１５２、及び、シリコン酸化膜がこの側壁２１ａの
下部（図１中、側壁２１ａに沿う部分のうち下側部分）
に残存してなる下部サイドウォール１５１の構造を有す
るサイドウォール１５を形成する。
【００６６】前述したように、この第５工程で形成され
るサイドウォール１５の幅は、シリコン窒化層３１の膜
厚にのみ応じて決定される。
るサイドウォール１５の幅は、シリコン窒化層３１の膜
厚にのみ応じて決定される。
【００６７】第５工程に続き、図３（Ｂ）に示す第６工
程では、サイドウォールを形成したゲート電極２１を覆
うように層間絶縁膜３３を形成する。
程では、サイドウォールを形成したゲート電極２１を覆
うように層間絶縁膜３３を形成する。
【００６８】一般的に言うと、この層間絶縁膜３３とし
ては、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄｓｉｌｉｃａｔｅ
ｇｌａｓｓ）の他に、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）又はＢＰＳＧ（ｂｏｒｏｎｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）等のリフローによる平坦化
が可能なシリコン酸化膜等が用いられる。勿論、この層
間絶縁膜３３は、ＣＭＰ法により平坦化されてもよい。
ては、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄｓｉｌｉｃａｔｅ
ｇｌａｓｓ）の他に、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）又はＢＰＳＧ（ｂｏｒｏｎｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）等のリフローによる平坦化
が可能なシリコン酸化膜等が用いられる。勿論、この層
間絶縁膜３３は、ＣＭＰ法により平坦化されてもよい。
【００６９】第６工程に続き、図３（Ｃ）に示す第７工
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。
【００７０】通常、この第７工程では、予め、層間絶縁
膜３３の上面に露光マスクによるホトリソグラフィを用
いて、エッチングマスク３５を設けておく。しかる後、
層間絶縁膜３３をエッチングすることにより、マスク３
５の開口部分にコンタクトホール２５が形成される。こ
の際、マスク３５が正確に位置合わせされておらず、そ
の結果、オフセット窒化膜１７やサイドウォール１５が
エッチャントに晒されたとしても、オフセット窒化膜１
７及び上部サイドウォール１５２はストッパ膜として機
能し、これらは実質的にエッチングされない。従って、
多少のマスクずれが生じても、ゲート電極２１と接触さ
せずに基板１３に達するコンタクトホール２５を形成す
ることができる。
膜３３の上面に露光マスクによるホトリソグラフィを用
いて、エッチングマスク３５を設けておく。しかる後、
層間絶縁膜３３をエッチングすることにより、マスク３
５の開口部分にコンタクトホール２５が形成される。こ
の際、マスク３５が正確に位置合わせされておらず、そ
の結果、オフセット窒化膜１７やサイドウォール１５が
エッチャントに晒されたとしても、オフセット窒化膜１
７及び上部サイドウォール１５２はストッパ膜として機
能し、これらは実質的にエッチングされない。従って、
多少のマスクずれが生じても、ゲート電極２１と接触さ
せずに基板１３に達するコンタクトホール２５を形成す
ることができる。
【００７１】また、例えば、コンタクトホール２５を選
択的にエッチング形成する条件は、Ｃ4Ｆ8ガス：１８ｓ
ｃｃｍ、ＣＯガス：３００ｓｃｃｍ、Ａｒガス：４００
ｓｃｃｍ、チャンバ内圧力：５５ｍＴｏｒｒ、印加電
力：１３００Ｗ、エッチング時間：１３５秒とすること
ができる。
択的にエッチング形成する条件は、Ｃ4Ｆ8ガス：１８ｓ
ｃｃｍ、ＣＯガス：３００ｓｃｃｍ、Ａｒガス：４００
ｓｃｃｍ、チャンバ内圧力：５５ｍＴｏｒｒ、印加電
力：１３００Ｗ、エッチング時間：１３５秒とすること
ができる。
【００７２】以上のような工程を経てコンタクトホール
２５を形成する半導体装置の製造方法によれば、オフセ
ット窒化膜１７及び上部サイドウォール１５２がストッ
パ膜として機能するため、層間絶縁膜３３中の自己整合
的な位置にコンタクトホール２５を形成することができ
る。すなわち、この半導体装置の製造方法によれば、マ
スク合わせずれやマスク精度の低下等が発生しても、ゲ
ート電極２１と接触させずに基板１３に達するコンタク
トホール２５を形成することができ、よって、コンタク
ト−ゲート電極間の短絡が発生しにくくなり、従って、
コンタクト不良の発生を抑制することができる。
２５を形成する半導体装置の製造方法によれば、オフセ
ット窒化膜１７及び上部サイドウォール１５２がストッ
パ膜として機能するため、層間絶縁膜３３中の自己整合
的な位置にコンタクトホール２５を形成することができ
る。すなわち、この半導体装置の製造方法によれば、マ
スク合わせずれやマスク精度の低下等が発生しても、ゲ
ート電極２１と接触させずに基板１３に達するコンタク
トホール２５を形成することができ、よって、コンタク
ト−ゲート電極間の短絡が発生しにくくなり、従って、
コンタクト不良の発生を抑制することができる。
【００７３】しかも、この半導体装置の製造方法によれ
ば、図１に示すように、ホットキャリア現象が生じやす
いゲート電極２１側壁２１ａ下部にはシリコン酸化膜か
らなる下部サイドウォール１５１を設けてあるので、シ
リコン酸化膜／シリコン窒化膜界面２７を基板面１３ａ
から充分に離間させることができるため、図８に示す従
来技術に比べて、ホットキャリア現象の発生を抑制する
素子構造が実現できる。
ば、図１に示すように、ホットキャリア現象が生じやす
いゲート電極２１側壁２１ａ下部にはシリコン酸化膜か
らなる下部サイドウォール１５１を設けてあるので、シ
リコン酸化膜／シリコン窒化膜界面２７を基板面１３ａ
から充分に離間させることができるため、図８に示す従
来技術に比べて、ホットキャリア現象の発生を抑制する
素子構造が実現できる。
【００７４】現在のところ、典型的なゲート電極２１の
高さは１５００Å〜２５００Å程度である。この出願に
係る発明者によれば、例えば、シリコン酸化膜／シリコ
ン窒化膜界面２７及び基板面１３ａ間の距離（すなわ
ち、下部サイドウォールの膜厚）を５００Å程度か若し
くはそれ以上とするのが好ましく、このようにすれば、
界面２７近傍における電圧が充分に低減されるため、ホ
ットキャリア耐性を向上させることができる（図１参
照）。
高さは１５００Å〜２５００Å程度である。この出願に
係る発明者によれば、例えば、シリコン酸化膜／シリコ
ン窒化膜界面２７及び基板面１３ａ間の距離（すなわ
ち、下部サイドウォールの膜厚）を５００Å程度か若し
くはそれ以上とするのが好ましく、このようにすれば、
界面２７近傍における電圧が充分に低減されるため、ホ
ットキャリア耐性を向上させることができる（図１参
照）。
【００７５】更に、第２の実施の形態の半導体装置の製
造方法によれば、図９に示す従来技術とは異なり、ゲー
ト電極２１側壁２１ａを酸化し或いはゲート電極２１側
壁２１ａ全面にシリコン酸化膜を堆積していない。すな
わち、ここでは、下部サイドウォール１５１として、シ
リコン酸化膜をゲート電極２１側壁２１ａの下部にのみ
形成する。よって、図１の半導体装置１１によれば、隣
接するゲート電極２１の対向する側壁２１ａに設けられ
るサイドウォール１５間のスリット間隔が減少してしま
うのを抑制でき、従って、エッチストップ現象が生じに
くくなり、ゆえに、コンタクト不良の発生を抑制するこ
とができる。
造方法によれば、図９に示す従来技術とは異なり、ゲー
ト電極２１側壁２１ａを酸化し或いはゲート電極２１側
壁２１ａ全面にシリコン酸化膜を堆積していない。すな
わち、ここでは、下部サイドウォール１５１として、シ
リコン酸化膜をゲート電極２１側壁２１ａの下部にのみ
形成する。よって、図１の半導体装置１１によれば、隣
接するゲート電極２１の対向する側壁２１ａに設けられ
るサイドウォール１５間のスリット間隔が減少してしま
うのを抑制でき、従って、エッチストップ現象が生じに
くくなり、ゆえに、コンタクト不良の発生を抑制するこ
とができる。
【００７６】半導体装置の集積化が進んだ現在では、隣
接するゲート電極間の距離は、例えば０．２０μｍ程度
に達することがある。よって、図９に示す従来技術で
は、ゲート電極側壁全面に酸化膜が形成されるので、ゲ
ート電極側壁の酸化膜の膜厚が数百Åであったとして
も、必然的に、サイドウォール間のスリット間隔が減少
してしまう。しかしながら、この半導体装置の製造方法
の場合、ゲート電極２１間の間隔が０．２０μｍ程度で
あっても、例えば、少なくとも０．１０μｍ程度のサイ
ドウォール１５間の間隔を確保できるため、エッチスト
ップ現象の発生を抑制することができる。
接するゲート電極間の距離は、例えば０．２０μｍ程度
に達することがある。よって、図９に示す従来技術で
は、ゲート電極側壁全面に酸化膜が形成されるので、ゲ
ート電極側壁の酸化膜の膜厚が数百Åであったとして
も、必然的に、サイドウォール間のスリット間隔が減少
してしまう。しかしながら、この半導体装置の製造方法
の場合、ゲート電極２１間の間隔が０．２０μｍ程度で
あっても、例えば、少なくとも０．１０μｍ程度のサイ
ドウォール１５間の間隔を確保できるため、エッチスト
ップ現象の発生を抑制することができる。
【００７７】（第３の実施の形態）ここで、第２の実施
の形態の変形例として第３の実施の形態の半導体装置製
造方法につき説明する。
の形態の変形例として第３の実施の形態の半導体装置製
造方法につき説明する。
【００７８】一般的な半導体装置は、基板上でゲート電
極が密集する密領域と、基板上でゲート電極が疎散する
疎領域とを構成しているが、例えば、特にＤＲＡＭやＳ
ＲＡＭ等のメモリでは記憶部及び制御部間においてゲー
ト電極の疎密差が大きい。このような疎密差が大きい半
導体装置の場合には、以下のような第３の実施の形態の
半導体装置の製造方法を実施するのが好ましい。
極が密集する密領域と、基板上でゲート電極が疎散する
疎領域とを構成しているが、例えば、特にＤＲＡＭやＳ
ＲＡＭ等のメモリでは記憶部及び制御部間においてゲー
ト電極の疎密差が大きい。このような疎密差が大きい半
導体装置の場合には、以下のような第３の実施の形態の
半導体装置の製造方法を実施するのが好ましい。
【００７９】図４及び図５は、第３の実施の形態の半導
体装置製造方法による模式的な断面製造工程図である。
以下、図４及び図５を参照して第３の実施の形態の半導
体装置製造方法につき説明する。ただし、第２の実施の
形態と同様な事柄については説明を省略することがあ
る。
体装置製造方法による模式的な断面製造工程図である。
以下、図４及び図５を参照して第３の実施の形態の半導
体装置製造方法につき説明する。ただし、第２の実施の
形態と同様な事柄については説明を省略することがあ
る。
【００８０】図４（Ａ）に示すように、第３の実施の形
態の第１工程では、基板１３上でゲート電極２１が密集
する密領域３７と、基板１３上でゲート電極２１が疎散
する疎領域３９とを構成するように、複数のゲート電極
を形成する。なお、この第１工程は、第２の実施の形態
と同様の工程としてよい。
態の第１工程では、基板１３上でゲート電極２１が密集
する密領域３７と、基板１３上でゲート電極２１が疎散
する疎領域３９とを構成するように、複数のゲート電極
を形成する。なお、この第１工程は、第２の実施の形態
と同様の工程としてよい。
【００８１】周知の如く、一般的な半導体装置のゲート
電極は、均一ではなくある程度の疎密差を以て形成され
る。特に、ＤＲＡＭ等のメモリ素子の場合には疎密差が
顕著となり、マトリクス状に半導体素子が配置される記
憶部においては最もゲート電極間隔が狭く、制御部等の
その他の部分ではゲート電極間隔が比較的広くなる。
電極は、均一ではなくある程度の疎密差を以て形成され
る。特に、ＤＲＡＭ等のメモリ素子の場合には疎密差が
顕著となり、マトリクス状に半導体素子が配置される記
憶部においては最もゲート電極間隔が狭く、制御部等の
その他の部分ではゲート電極間隔が比較的広くなる。
【００８２】第１工程に続き、図４（Ｂ）に示す第２工
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。
【００８３】第２工程では、図４（Ｂ）に示すように、
ゲート電極が疎密差を有することに起因して、シリコン
酸化層２９の密領域３７における膜厚が、疎領域３９に
おける膜厚よりも厚く形成されている。例えば、この第
２工程では、密領域３７及び疎領域３９におけるゲート
電極２１の段差が完全に埋まる程度の膜厚でシリコン酸
化層２９を堆積させる。
ゲート電極が疎密差を有することに起因して、シリコン
酸化層２９の密領域３７における膜厚が、疎領域３９に
おける膜厚よりも厚く形成されている。例えば、この第
２工程では、密領域３７及び疎領域３９におけるゲート
電極２１の段差が完全に埋まる程度の膜厚でシリコン酸
化層２９を堆積させる。
【００８４】このように、密領域３７における膜厚が疎
領域３９における膜厚よりも厚くなるのは、周知である
が、典型的な例では、ゲート電極２１の高さが１５００
Å〜２５００Å程度であり、密領域３７における膜厚を
８０００Å程度としたとき、疎領域３９における膜厚が
３５００Åのように非常に薄くなることがある。この膜
厚差は、ゲート電極２１の２〜２．５倍である。そのた
め、後述の第３工程において、そのまま単純に、密領域
３７のゲート電極２１側壁２１ａよりも薄い下部サイド
ウォール前駆層２９ａを形成した場合には、疎領域３９
のゲート電極２１の側壁２１ａにおいて、シリコン酸化
膜（下部サイドウォール前駆層）が完全にエッチング除
去されてしまう。従って、この場合、疎領域３９におけ
るホットキャリア耐性を向上させることができない。
領域３９における膜厚よりも厚くなるのは、周知である
が、典型的な例では、ゲート電極２１の高さが１５００
Å〜２５００Å程度であり、密領域３７における膜厚を
８０００Å程度としたとき、疎領域３９における膜厚が
３５００Åのように非常に薄くなることがある。この膜
厚差は、ゲート電極２１の２〜２．５倍である。そのた
め、後述の第３工程において、そのまま単純に、密領域
３７のゲート電極２１側壁２１ａよりも薄い下部サイド
ウォール前駆層２９ａを形成した場合には、疎領域３９
のゲート電極２１の側壁２１ａにおいて、シリコン酸化
膜（下部サイドウォール前駆層）が完全にエッチング除
去されてしまう。従って、この場合、疎領域３９におけ
るホットキャリア耐性を向上させることができない。
【００８５】そこで、この第３の実施の形態では、第３
工程前に予め、図４（Ｃ）に示すように、化学的機械研
磨（ＣＭＰ）法によって第２工程後のシリコン酸化層２
９を広域に平坦化するＣＭＰ工程を行う。
工程前に予め、図４（Ｃ）に示すように、化学的機械研
磨（ＣＭＰ）法によって第２工程後のシリコン酸化層２
９を広域に平坦化するＣＭＰ工程を行う。
【００８６】例えば、このＣＭＰ工程では、密領域３７
及び疎領域３９間の膜厚が均一となるようにシリコン酸
化層２９を研磨することにより、膜厚が均一化されたシ
リコン酸化層２９ｂを形成する。これにより、第３工程
では、膜厚が均一化されたシリコン酸化層２９ｂに対し
てエッチバックを行うことができる。
及び疎領域３９間の膜厚が均一となるようにシリコン酸
化層２９を研磨することにより、膜厚が均一化されたシ
リコン酸化層２９ｂを形成する。これにより、第３工程
では、膜厚が均一化されたシリコン酸化層２９ｂに対し
てエッチバックを行うことができる。
【００８７】このＣＭＰ工程に続き、図４（Ｄ）に示す
第３工程では、シリコン酸化層（膜厚が均一化されたシ
リコン酸化層）２９ｂをエッチングすることにより、ゲ
ート電極２１の側壁２１ａの下側に側壁２１ａよりも薄
く下部サイドウォール前駆層２９ａを形成する。この第
３工程は、第２の実施の形態の第３工程と同様に実施で
きる。
第３工程では、シリコン酸化層（膜厚が均一化されたシ
リコン酸化層）２９ｂをエッチングすることにより、ゲ
ート電極２１の側壁２１ａの下側に側壁２１ａよりも薄
く下部サイドウォール前駆層２９ａを形成する。この第
３工程は、第２の実施の形態の第３工程と同様に実施で
きる。
【００８８】この第３工程では、第２工程にて形成した
シリコン酸化膜２９の膜厚を、ＣＭＰ工程にて予め均一
化してあるため、図４（Ｄ）に示すように、密領域３７
及び疎領域３９における下部サイドウォール前駆層を均
一な膜厚で形成することができる。
シリコン酸化膜２９の膜厚を、ＣＭＰ工程にて予め均一
化してあるため、図４（Ｄ）に示すように、密領域３７
及び疎領域３９における下部サイドウォール前駆層を均
一な膜厚で形成することができる。
【００８９】第３工程の後、図５（Ａ）に示す第４工程
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
この第４工程は、第２の実施の形態の第４工程と同様に
実施できる。
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
この第４工程は、第２の実施の形態の第４工程と同様に
実施できる。
【００９０】第４工程に続き、図５（Ｂ）に示す第５工
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側に残存してなる上部サイド
ウォール１５２、及び、シリコン酸化膜がこの側壁２１
ａの下側に残存してなる下部サイドウォール１５１の構
造を有するサイドウォール１５を形成する。この第５工
程は、第２の実施の形態の第５工程と同様に実施でき
る。
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側に残存してなる上部サイド
ウォール１５２、及び、シリコン酸化膜がこの側壁２１
ａの下側に残存してなる下部サイドウォール１５１の構
造を有するサイドウォール１５を形成する。この第５工
程は、第２の実施の形態の第５工程と同様に実施でき
る。
【００９１】この第５工程では、ＣＭＰ工程にてシリコ
ン酸化層２９の膜厚を均一化しているので、下部サイド
ウォール２５１及び上部サイドウォール１５２の膜厚
は、密領域３７及び疎領域３９において均一となる。
ン酸化層２９の膜厚を均一化しているので、下部サイド
ウォール２５１及び上部サイドウォール１５２の膜厚
は、密領域３７及び疎領域３９において均一となる。
【００９２】第５工程に続き、図５（Ｃ）に示す第６工
程では、サイドウォール１５を形成したゲート電極２１
を覆うように層間絶縁膜３３を形成する。この第６工程
は、第２の実施の形態の第６工程と同様に実施できる。
程では、サイドウォール１５を形成したゲート電極２１
を覆うように層間絶縁膜３３を形成する。この第６工程
は、第２の実施の形態の第６工程と同様に実施できる。
【００９３】第６工程に続き、図５（Ｄ）に示す第７工
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。この第７工程は、第２の実施の
形態の第７工程と同様に実施できる。
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。この第７工程は、第２の実施の
形態の第７工程と同様に実施できる。
【００９４】以上説明した第３の実施の形態の半導体装
置製造方法によれば、第２の実施の形態にて説明した効
果と同様の効果を得ることができる。ここでは、特に、
第３工程の前に予めＣＭＰ工程を行っているので、ゲー
ト電極２１が密領域３７及び疎領域３９を構成している
半導体装置を製造する場合にも、ＣＭＰ工程にてシリコ
ン酸化層２９の膜厚を均一化しておき、第３工程で均一
化されたシリコン酸化膜２９ｂをエッチバックしてい
る。そのため、下部サイドウォール１５１及び上部サイ
ドウォール１５２の膜厚を、密領域３７及び疎領域３９
において均一化することができ、よって、密領域３７及
び疎領域３９の両領域におけるホットキャリア耐性を向
上させることができる。
置製造方法によれば、第２の実施の形態にて説明した効
果と同様の効果を得ることができる。ここでは、特に、
第３工程の前に予めＣＭＰ工程を行っているので、ゲー
ト電極２１が密領域３７及び疎領域３９を構成している
半導体装置を製造する場合にも、ＣＭＰ工程にてシリコ
ン酸化層２９の膜厚を均一化しておき、第３工程で均一
化されたシリコン酸化膜２９ｂをエッチバックしてい
る。そのため、下部サイドウォール１５１及び上部サイ
ドウォール１５２の膜厚を、密領域３７及び疎領域３９
において均一化することができ、よって、密領域３７及
び疎領域３９の両領域におけるホットキャリア耐性を向
上させることができる。
【００９５】（第４の実施の形態）この第４の実施の形
態では、第２の実施の形態の半導体装置製造方法の変形
例につき説明する。
態では、第２の実施の形態の半導体装置製造方法の変形
例につき説明する。
【００９６】第４の実施の形態の製造方法は、第３の実
施の形態と同じく、ゲート電極の疎密差が大きい半導体
装置の場合に実施するのが好ましい半導体装置製造方法
である。
施の形態と同じく、ゲート電極の疎密差が大きい半導体
装置の場合に実施するのが好ましい半導体装置製造方法
である。
【００９７】図６及び図７は、第４の実施の形態の半導
体装置製造方法による模式的な断面製造工程図である。
以下、図６及び図７を参照して第４の実施の形態の半導
体装置製造方法につき説明する。ただし、第２或いは第
３の実施の形態と同様な事柄については説明を省略する
ことがある。
体装置製造方法による模式的な断面製造工程図である。
以下、図６及び図７を参照して第４の実施の形態の半導
体装置製造方法につき説明する。ただし、第２或いは第
３の実施の形態と同様な事柄については説明を省略する
ことがある。
【００９８】図６（Ａ）に示すように、第４の実施の形
態の第１工程では、基板１３上でゲート電極２１が密集
する密領域３７と、基板１３上でゲート電極２１が疎散
する疎領域３９とを構成するように、複数のゲート電極
を形成する。なお、この第１工程は、第２の実施の形態
の第１工程と同様に実施できる。
態の第１工程では、基板１３上でゲート電極２１が密集
する密領域３７と、基板１３上でゲート電極２１が疎散
する疎領域３９とを構成するように、複数のゲート電極
を形成する。なお、この第１工程は、第２の実施の形態
の第１工程と同様に実施できる。
【００９９】第１工程に続き、図６（Ｂ）に示す第２工
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。
程では、ゲート電極２１及び基板１３を覆うようにシリ
コン酸化膜からなるシリコン酸化層２９を形成する。
【０１００】ただし、第４の実施の形態においては、第
２工程にてシリコン酸化層２９を形成するに当たり、密
領域３７のゲート電極２１間を満たし、かつ、疎領域３
９のゲート電極２１上側２１ｂにおける膜厚が当該疎領
域３９のゲート電極２１側壁２１ａにおける膜厚よりも
厚くなるように、成膜材料或いは成膜条件を設定してお
き、当該シリコン酸化層２９を形成する。
２工程にてシリコン酸化層２９を形成するに当たり、密
領域３７のゲート電極２１間を満たし、かつ、疎領域３
９のゲート電極２１上側２１ｂにおける膜厚が当該疎領
域３９のゲート電極２１側壁２１ａにおける膜厚よりも
厚くなるように、成膜材料或いは成膜条件を設定してお
き、当該シリコン酸化層２９を形成する。
【０１０１】すなわち、この第２工程では、敢えて、段
差被覆性（カバレージ）特性が悪くなる成膜材料や成膜
条件を選択しておいてから、シリコン酸化層２９を形成
する。そのため、図６（Ｂ）に示すように、例えば、疎
領域３９にあっては、ゲート電極２１が孤立しているの
で、ゲート電極２１側壁２１ａにおけるシリコン酸化層
２９の膜厚が、ゲート電極２１上側２１ｂにおけるシリ
コン酸化層２９の膜厚よりも薄くなる。そして、密領域
３７のゲート電極２１上側２１ｂにおけるシリコン酸化
層２９の膜厚は、疎領域３９のゲート電極２１上側２１
ｂにおけるシリコン酸化層２９の膜厚とほぼ同一とな
る。更に、密領域３７にあっては、ゲート電極２１が密
集しているので、ゲート電極２１間はシリコン酸化層２
９で満たされる。
差被覆性（カバレージ）特性が悪くなる成膜材料や成膜
条件を選択しておいてから、シリコン酸化層２９を形成
する。そのため、図６（Ｂ）に示すように、例えば、疎
領域３９にあっては、ゲート電極２１が孤立しているの
で、ゲート電極２１側壁２１ａにおけるシリコン酸化層
２９の膜厚が、ゲート電極２１上側２１ｂにおけるシリ
コン酸化層２９の膜厚よりも薄くなる。そして、密領域
３７のゲート電極２１上側２１ｂにおけるシリコン酸化
層２９の膜厚は、疎領域３９のゲート電極２１上側２１
ｂにおけるシリコン酸化層２９の膜厚とほぼ同一とな
る。更に、密領域３７にあっては、ゲート電極２１が密
集しているので、ゲート電極２１間はシリコン酸化層２
９で満たされる。
【０１０２】例えば、このシリコン酸化層２９の成膜材
料としては、ＰＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯＳ・ＮＳＧ
或いはＰ−ＳｉＨ4・ＮＳＧを用いるのが好ましい。
料としては、ＰＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯＳ・ＮＳＧ
或いはＰ−ＳｉＨ4・ＮＳＧを用いるのが好ましい。
【０１０３】これらの成膜材料については、段差被覆性
等の特性が充分に明らかにされているため、密領域３７
や疎領域３９の膜厚を容易に制御することができる。
等の特性が充分に明らかにされているため、密領域３７
や疎領域３９の膜厚を容易に制御することができる。
【０１０４】また、シリコン酸化層２９の膜厚として
は、例えば、密領域３７においてはゲート電極２１によ
るシリコン酸化層２９表面の段差が無くなる程度の膜厚
でシリコン酸化層２９を形成し、疎領域３９においては
ゲート電極２１によるシリコン酸化層２９表面の段差が
残存する程度の膜厚でシリコン酸化層２９を堆積させ
る。
は、例えば、密領域３７においてはゲート電極２１によ
るシリコン酸化層２９表面の段差が無くなる程度の膜厚
でシリコン酸化層２９を形成し、疎領域３９においては
ゲート電極２１によるシリコン酸化層２９表面の段差が
残存する程度の膜厚でシリコン酸化層２９を堆積させ
る。
【０１０５】この第４の実施の形態では、疎領域３７に
おける段差被覆性の劣化を利用するので、第２工程後、
シリコン酸化層の平坦化を目的とするリフローやＣＭＰ
プロセスを行うことなく、そのまま以下に示す第３工程
を行う。
おける段差被覆性の劣化を利用するので、第２工程後、
シリコン酸化層の平坦化を目的とするリフローやＣＭＰ
プロセスを行うことなく、そのまま以下に示す第３工程
を行う。
【０１０６】第２工程に続き、図６（Ｃ）に示す第３工
程では、シリコン酸化層２９をエッチングすることによ
り、ゲート電極２１の側壁２１ａよりも薄い下部サイド
ウォール前駆層２９ａを形成する。すなわち、この第３
工程においては、シリコン酸化層２９と、オフセット窒
化膜１７及びゲート電極２１（例えばポリシリコン）と
の間のエッチング選択性を利用して、選択的にシリコン
酸化層２９をエッチバックする。
程では、シリコン酸化層２９をエッチングすることによ
り、ゲート電極２１の側壁２１ａよりも薄い下部サイド
ウォール前駆層２９ａを形成する。すなわち、この第３
工程においては、シリコン酸化層２９と、オフセット窒
化膜１７及びゲート電極２１（例えばポリシリコン）と
の間のエッチング選択性を利用して、選択的にシリコン
酸化層２９をエッチバックする。
【０１０７】ただし、第４の実施の形態の第３工程で
は、所定の成膜材料或いは成膜条件を選択してあるの
で、図６（Ｃ）に示すように、密領域３７のゲート電極
２１側壁２１ａにおける膜厚が、疎領域３９のゲート電
極２１側壁２１ａにおける膜厚よりも厚くなるように、
シリコン酸化層２９を残存させることができる。すなわ
ち、密領域３７のゲート電極２１に接する下部サイドウ
ォール前駆層２９ａは厚く形成され、かつ、疎領域３９
のゲート電極２１に接する下部サイドウォール前駆層２
９ａはこれよりも薄く形成される。
は、所定の成膜材料或いは成膜条件を選択してあるの
で、図６（Ｃ）に示すように、密領域３７のゲート電極
２１側壁２１ａにおける膜厚が、疎領域３９のゲート電
極２１側壁２１ａにおける膜厚よりも厚くなるように、
シリコン酸化層２９を残存させることができる。すなわ
ち、密領域３７のゲート電極２１に接する下部サイドウ
ォール前駆層２９ａは厚く形成され、かつ、疎領域３９
のゲート電極２１に接する下部サイドウォール前駆層２
９ａはこれよりも薄く形成される。
【０１０８】第３工程の後、図６（Ｄ）に示す第４工程
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
なお、この第４工程は、第２の実施の形態の第４工程と
同様に実施できる。
では、下部サイドウォール前駆層２９ａを覆うようにシ
リコン窒化膜からなるシリコン窒化層３１を形成する。
なお、この第４工程は、第２の実施の形態の第４工程と
同様に実施できる。
【０１０９】第４工程に続き、図７（Ａ）に示す第５工
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側に残存してなる上部サイド
ウォール１５２、及び、シリコン酸化膜がこの側壁２１
ａの下側に残存してなる下部サイドウォール１５１の構
造を有するサイドウォール１５を形成する。
程では、シリコン窒化層３１及び下部サイドウォール前
駆層２９ａを順次にエッチングすることにより、シリコ
ン窒化膜が側壁２１ａの上側に残存してなる上部サイド
ウォール１５２、及び、シリコン酸化膜がこの側壁２１
ａの下側に残存してなる下部サイドウォール１５１の構
造を有するサイドウォール１５を形成する。
【０１１０】ただし、この第４の実施の形態の第５工程
で形成されるサイドウォール１５の幅については、前述
のごとく下部サイドウォール前駆層２９ａの幅を異なら
せてあるので、密領域３７で厚くかつ疎領域３９で薄く
することができる。
で形成されるサイドウォール１５の幅については、前述
のごとく下部サイドウォール前駆層２９ａの幅を異なら
せてあるので、密領域３７で厚くかつ疎領域３９で薄く
することができる。
【０１１１】第５工程に続き、図７（Ｂ）に示す第６工
程では、サイドウォールを形成したゲート電極２１を覆
うように層間絶縁膜３３を形成する。この第６工程は、
第２の実施の形態の第６工程と同様に実施できる。
程では、サイドウォールを形成したゲート電極２１を覆
うように層間絶縁膜３３を形成する。この第６工程は、
第２の実施の形態の第６工程と同様に実施できる。
【０１１２】第６工程に続き、図７（Ｃ）に示す第７工
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。この第７工程は、第２の実施の
形態の第７工程と同様に実施できる。
程では、層間絶縁膜３３をエッチングすることにより、
この層間絶縁膜３３を貫通するコンタクトホール２５を
自己整合的に形成する。この第７工程は、第２の実施の
形態の第７工程と同様に実施できる。
【０１１３】以上説明した第４の実施の形態の半導体装
置製造方法によれば、第２の実施の形態にて説明した効
果と同様の効果を得ることができる。ここでは、特に、
第２工程において、段差被覆性特性が悪くなる成膜材料
や成膜条件を選択しておいてから、シリコン酸化層２９
を形成しているので、密領域３７及び疎領域３９におけ
るサイドウォール１５の幅を異ならせることができる。
従って、この第４の実施の形態の半導体装置製造方法に
よれば、密領域３７及び疎領域３９での半導体素子の特
性を異ならせることができ、或いは、密領域３７及び疎
領域３９においてその特性を独立に制御することができ
る。
置製造方法によれば、第２の実施の形態にて説明した効
果と同様の効果を得ることができる。ここでは、特に、
第２工程において、段差被覆性特性が悪くなる成膜材料
や成膜条件を選択しておいてから、シリコン酸化層２９
を形成しているので、密領域３７及び疎領域３９におけ
るサイドウォール１５の幅を異ならせることができる。
従って、この第４の実施の形態の半導体装置製造方法に
よれば、密領域３７及び疎領域３９での半導体素子の特
性を異ならせることができ、或いは、密領域３７及び疎
領域３９においてその特性を独立に制御することができ
る。
【０１１４】
【発明の効果】上述した説明から明らかなように、この
発明の半導体装置によれば、サイドウォールを上部サイ
ドウォール及び下部サイドウォールで構成してあるの
で、ＳＡＣ構造でありながらも、ホットキャリア現象及
びコンタクト不良の発生を抑制する構造を実現すること
ができる。
発明の半導体装置によれば、サイドウォールを上部サイ
ドウォール及び下部サイドウォールで構成してあるの
で、ＳＡＣ構造でありながらも、ホットキャリア現象及
びコンタクト不良の発生を抑制する構造を実現すること
ができる。
【０１１５】この出願の別の発明の半導体装置によれ
ば、サイドウォールをシリコン窒化膜からなる上部サイ
ドウォールと、シリコン酸化膜からなる下部サイドウォ
ールで構成してあるので、ホットキャリア現象の発生を
抑制することができる。
ば、サイドウォールをシリコン窒化膜からなる上部サイ
ドウォールと、シリコン酸化膜からなる下部サイドウォ
ールで構成してあるので、ホットキャリア現象の発生を
抑制することができる。
【０１１６】また、この発明の半導体装置の製造方法に
よれば、サイドウォールの構造を、シリコン酸化膜を含
む下部サイドウォールと、シリコン窒化膜を含む上部サ
イドウォールとの積層構造体に形成することができるの
で、ＳＡＣ法を利用しながらも、ホットキャリア現象及
びコンタクト不良の発生を抑制することができる。
よれば、サイドウォールの構造を、シリコン酸化膜を含
む下部サイドウォールと、シリコン窒化膜を含む上部サ
イドウォールとの積層構造体に形成することができるの
で、ＳＡＣ法を利用しながらも、ホットキャリア現象及
びコンタクト不良の発生を抑制することができる。
【図１】第１の実施の形態の半導体装置を模式的に示す
断面図である。
断面図である。
【図２】第２の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その１）である。
模式的な断面製造工程図（その１）である。
【図３】第２の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その２）である。
模式的な断面製造工程図（その２）である。
【図４】第３の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その１）である。
模式的な断面製造工程図（その１）である。
【図５】第３の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その２）である。
模式的な断面製造工程図（その２）である。
【図６】第４の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その１）である。
模式的な断面製造工程図（その１）である。
【図７】第４の実施の形態の半導体装置製造方法による
模式的な断面製造工程図（その２）である。
模式的な断面製造工程図（その２）である。
【図８】従来のＳＡＣプロセスの説明に供する断面図で
ある。
ある。
【図９】改良された従来技術の説明に供する断面図であ
る。
る。
１１：半導体装置
１３：基板
１５：サイドウォール
１５１：下部サイドウォール
１５２：上部サイドウォール
１７：オフセット窒化膜
１９：ゲート絶縁膜
２１：ゲート電極
２１ａ：側壁
２３：層間絶縁膜
２５：コンタクトホール
２７：シリコン酸化膜／シリコン窒化膜界面
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/336
H01L 21/8234
H01L 27/088
H01L 29/78
Claims (11)
- 【請求項１】 基板と、自己整合的に前記コンタクトホ
ールを形成するためのサイドウォール及びオフセット窒
化膜を有し、かつ、ゲート絶縁膜を介して該基板上に設
けられた複数のゲート電極と、該ゲート電極を覆う層間
絶縁膜と、複数の前記ゲート電極間の前記層間絶縁膜を
貫通してなるコンタクトホールとを具え、前記複数のゲート電極は、前記基板上で前記ゲート電極
が密集する密領域と、該基板上で該ゲート電極が疎散す
る疎領域とを構成しており、 前記サイドウォールを、シリコン酸化膜を含みかつゲー
ト電極側壁の下側に設けられた下部サイドウォールと、
シリコン窒化膜を含みかつ該ゲート電極側壁の上側に設
けられた上部サイドウォールとで構成し、 前記下部サイドウォールが、該下部サイドウォールを形
成するシリコン酸化膜と、前記上部サイドウォールを形
成するシリコン窒化膜との界面にてホットキャリア現象
が生じない程度に該界面及び前記基板間の距離を離間さ
せ得る膜厚を有し、 前記密領域における前記下部サイドウォールの膜厚を、
前記疎領域における前記下部サイドウォールの膜厚より
も厚くしてあること を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記下部サイドウォールが前記ゲート電極側壁の下側に
接した状態で、及び、前記上部サイドウォールが前記ゲ
ート電極側壁の上側に接した状態で設けられていること
を特徴とする半導体装置。 - 【請求項３】 サイドウォールを有するゲート電極を具
えた半導体装置であって、該サイドウォールが、シリコ
ン酸化膜からなりかつゲート電極側壁の下側に設けられ
た下部サイドウォールと、シリコン窒化膜からなりかつ
該ゲート電極側壁の上側に設けられた上部サイドウォー
ルとを有し、 前記下部サイドウォールが、該下部サイドウォールを形
成するシリコン酸化膜と、前記上部サイドウォールを形
成するシリコン窒化膜との界面にてホットキャリア現象
が生じない程度に該界面及び基板間の距離を離間させ得
る膜厚を有する ことを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 前記下部サイドウォールが前記ゲート電極側壁の下側に
接した状態で、及び、前記上部サイドウォールが前記ゲ
ート電極側壁の上側に接した状態で設けられていること
を特徴とする半導体装置。 - 【請求項５】 請求項３に記載の半導体装置において、 該半導体装置は、前記基板上で前記ゲート電極が密集す
る密領域と、該基板上で該ゲート電極が疎散する疎領域
とを構成する複数の前記ゲート電極を具え、 前記密領域における前記下部サイドウォールの膜厚を、
前記疎領域における前記下部サイドウォールの膜厚より
も厚くしてあることを特徴とする半導体装置。 - 【請求項６】 ゲート絶縁膜及びオフセット窒化膜を有
する複数のゲート電極を基板上に形成する第１工程と、 前記ゲート電極及び前記基板を覆うようにシリコン酸化
膜を含むシリコン酸化層を形成する第２工程と、 前記シリコン酸化層をエッチングすることにより、前記
ゲート電極の側壁よりも薄い下部サイドウォール前駆層
を形成する第３工程と、 前記下部サイドウォール前駆層を覆うようにシリコン窒
化膜を含むシリコン窒化層を形成する第４工程と、 前記シリコン窒化層及び前記下部サイドウォール前駆層
を順次にエッチングすることにより、シリコン窒化膜が
前記側壁上側に残存してなる上部サイドウォール、及
び、シリコン酸化膜が該側壁の下側に残存してなる下部
サイドウォールの構造を有するサイドウォールを形成す
る第５工程と、 前記サイドウォール形成済みの前記ゲート電極を覆うよ
うに層間絶縁膜を形成する第６工程と、 前記層間絶縁膜をエッチングすることにより、該層間絶
縁膜を貫通するコンタクトホールを自己整合的に形成す
る第７工程とを含み、 前記第３工程では、第５工程で形成する前記下部サイド
ウォールが、該下部サイドウォールを形成するシリコン
酸化膜と、前記上部サイドウォールを形成するシリコン
窒化膜との界面にてホットキャリア現象が生じない程度
に該界面及び前記基板間の距離を離間させ得る膜厚を有
するように下部サイドウォール前駆層を 形成する ことを
特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記第１工程では、前記基板上で前記ゲート電極が密集
する密領域と、該基板上で該ゲート電極が疎散する疎領
域とを構成するように、複数の前記ゲート電極を形成
し、 これに起因して、前記第２工程で形成した前記シリコン
酸化層の前記密領域における膜厚が、前記疎領域におけ
る膜厚よりも厚くなる場合には、 前記第３工程前に予め、化学的機械研磨法によって前記
シリコン酸化層を広域に平坦化するＣＭＰ工程を行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６に記載の半導体装置の製造方法
において、 前記第１工程では、前記基板上で前記ゲート電極が密集
する密領域と、該基板上で該ゲート電極が疎散する疎領
域とを構成するように、複数の前記ゲート電極を形成
し、 前記第２工程にて前記シリコン酸化層を形成するに当た
り、前記密領域の前記ゲート電極間を満たし、かつ、前
記疎領域の前記ゲート電極上側における膜厚が当該疎領
域の前記ゲート電極側壁における膜厚よりも厚くなるよ
うに、成膜材料或いは成膜条件を設定しておき、 前記第３工程では、前記シリコン酸化層をエッチングす
ることにより、前記密領域の前記ゲート電極側壁におけ
る膜厚が、前記疎領域の前記ゲート電極側壁における膜
厚よりも厚くなるように、前記下部サイドウォール前駆
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、 前記シリコン酸化層を、ＰＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯ
Ｓ・ＮＳＧ或いはＰ−ＳｉＨ4・ＮＳＧを用いて形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 前記第２工程の後、ＰＳＧ、ＢＰＳＧ、Ｐ−ＴＥＯＳ・
ＮＳＧ或いはＰ−ＳｉＨ4・ＮＳＧを用いて形成された
前記シリコン酸化層を平坦化することなく、第３工程を
行うことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項８に記載の半導体装置の製造方
法において、 前記シリコン酸化層の膜厚分布を、前記密領域において
は前記ゲート電極による当該シリコン酸化層表面の段差
が無くなる程度の膜厚とし、前記疎領域においては前記
ゲート電極によるシリコン酸化層表面の段差が残存する
程度の膜厚とすることを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000141933A JP3410063B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置及びその製造方法 |
| US09/713,025 US6495889B1 (en) | 2000-05-15 | 2000-11-16 | Semiconductor device having self-aligned contacts |
| US10/259,351 US6713337B2 (en) | 2000-05-15 | 2002-09-30 | Method for manufacturing a semiconductor device having self-aligned contacts |
| US10/779,752 US6939786B2 (en) | 2000-05-15 | 2004-02-18 | Method of manufacturing a semiconductor device having self-aligned contacts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000141933A JP3410063B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326276A JP2001326276A (ja) | 2001-11-22 |
| JP3410063B2 true JP3410063B2 (ja) | 2003-05-26 |
Family
ID=18648983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000141933A Expired - Fee Related JP3410063B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6495889B1 (ja) |
| JP (1) | JP3410063B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3410063B2 (ja) * | 2000-05-15 | 2003-05-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6548347B2 (en) * | 2001-04-12 | 2003-04-15 | Micron Technology, Inc. | Method of forming minimally spaced word lines |
| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2003152106A (ja) * | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007258747A (ja) * | 2002-08-30 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7056828B2 (en) * | 2003-03-31 | 2006-06-06 | Samsung Electronics Co., Ltd | Sidewall spacer structure for self-aligned contact and method for forming the same |
| KR100499161B1 (ko) * | 2003-03-31 | 2005-07-01 | 삼성전자주식회사 | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 |
| US6943077B2 (en) * | 2003-04-07 | 2005-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective spacer layer deposition method for forming spacers with different widths |
| KR100599050B1 (ko) * | 2004-04-02 | 2006-07-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10050118B2 (en) * | 2014-05-05 | 2018-08-14 | Globalfoundries Inc. | Semiconductor device configured for avoiding electrical shorting |
| US9496385B2 (en) * | 2014-08-26 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of forming semiconductor device |
| US9378968B2 (en) * | 2014-09-02 | 2016-06-28 | United Microelectronics Corporation | Method for planarizing semiconductor device |
| US10090249B2 (en) * | 2015-12-17 | 2018-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
| US10510851B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance contact method and structure |
| KR20220158340A (ko) * | 2021-05-24 | 2022-12-01 | 삼성전자주식회사 | 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법 |
| CN113488491A (zh) * | 2021-06-09 | 2021-10-08 | 华虹半导体(无锡)有限公司 | Cis器件的接触孔形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643907B2 (ja) * | 1995-05-12 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2685034B2 (ja) | 1995-07-28 | 1997-12-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3781136B2 (ja) | 1996-06-17 | 2006-05-31 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5899721A (en) * | 1998-03-09 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of based spacer formation for ultra-small sapcer geometries |
| JP3380172B2 (ja) | 1998-07-29 | 2003-02-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| US6245625B1 (en) * | 1999-06-19 | 2001-06-12 | United Microelectronics Corp. | Fabrication method of a self-aligned contact window |
| US6500744B2 (en) * | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| JP3410063B2 (ja) * | 2000-05-15 | 2003-05-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-05-15 JP JP2000141933A patent/JP3410063B2/ja not_active Expired - Fee Related
- 2000-11-16 US US09/713,025 patent/US6495889B1/en not_active Expired - Fee Related
-
2002
- 2002-09-30 US US10/259,351 patent/US6713337B2/en not_active Expired - Fee Related
-
2004
- 2004-02-18 US US10/779,752 patent/US6939786B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040159953A1 (en) | 2004-08-19 |
| US20030025137A1 (en) | 2003-02-06 |
| US6713337B2 (en) | 2004-03-30 |
| US6495889B1 (en) | 2002-12-17 |
| JP2001326276A (ja) | 2001-11-22 |
| US6939786B2 (en) | 2005-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6661052B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3805603B2 (ja) | 半導体装置及びその製造方法 | |
| JP3410063B2 (ja) | 半導体装置及びその製造方法 | |
| US7829414B2 (en) | Method for manufacturing non-volatile semiconductor memory device, and non-volatile semiconductor memory device | |
| US7115491B2 (en) | Method for forming self-aligned contact in semiconductor device | |
| KR100275551B1 (ko) | 반도체 메모리 장치의 콘택 형성 방법 | |
| US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
| US20080003800A1 (en) | Method for fabricating semiconductor device | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| JP4468187B2 (ja) | 半導体装置の製造方法 | |
| US6924229B2 (en) | Method for forming a semiconductor device with a hard mask layer formed over a bit line to protect the bit line during subsequent etching steps | |
| US11711916B2 (en) | Method of forming semiconductor memory device | |
| KR100268422B1 (ko) | 반도체 장치의 콘택 패드 및 그의 형성 방법 | |
| US7833870B2 (en) | Method for fabricating semiconductor device having recessed gate electrode and self-aligning stacked contact structures | |
| JPH0964313A (ja) | 半導体装置の配線方法 | |
| KR100547247B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR100832028B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| JPH05198684A (ja) | 半導体装置の製造方法 | |
| KR20010077195A (ko) | 반도체 소자 제조방법 | |
| KR20010002128A (ko) | 반도체소자의 식각장벽층 형성방법 | |
| KR20060000899A (ko) | 반도체 메모리 소자 제조방법 | |
| KR20060030553A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |