JP3356783B2

JP3356783B2 - 電力変換装置及びモータ制御装置

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Publication number: JP3356783B2
Application number: JP50501998A
Authority: JP
Inventors: 英樹宮崎; 勝徳鈴木; 繁椙山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 2002-12-16
Anticipated expiration: 2016-07-05
Also published as: TW329571B; WO1998001940A1

Description

【発明の詳細な説明】技術分野本発明は、電力変換装置に係わり、特にパワー半導体
素子のスナバ回路で、スイッチング時における過電圧の
抑制と低損失化を両立し、かつ、高周波電流が周辺の制
御回路に及ぼすノイズ誤動作を軽減する電力変換装置に
関する。

背景技術スイッチング機能を有するパワー半導体素子におい
て、負荷に供給する電流を遮断すると、素子には電源電
圧と共に配線インダクタンスに蓄積したエネルギーがサ
ージ電圧として印加される。スナバ回路は、素子に印加
される電圧を許容値以内に抑制する回路であり、基本要
素としてエネルギー吸収のためのキャパシタとその放電
用抵抗、及びキャパシタの充電時に放電抵抗をバイパス
するダイオードを備えた回路方式が多数提案されてい
る。

このようなスナバ回路の構成は、例えば特開平６−38
506号公報に記載されている。第９図（ａ）にその構成
と電流の経路を示す。この回路はパワー半導体素子Q1,Q
2をブリッジ構成に接続したインバータにおいて、Q1,Q2
にそれぞれダイオードDs1とDs2を介してコンデンサC1,C
2を並列に接続すると共に、Ds1のカソードとDs2のアノ
ードの間にコンデンサC3を設けている。尚、図中に示し
たインダクタンスの記号L1〜L3、及びLp,Lnはいずれも
配線の寄生インダクタンスを表す。この回路でパワー半
導体素子Q1がオフした時、まず、L1の配線からDs1,C1,L
2の配線を通って負荷に流れる電流と、L1の配線からDs
1,C3,C2,L2の配線を通り負荷に流れる電流が同時に流
れ、C1を充電し、逆にC2を放電させる。この時、Q1に対
して並列に作用するスナバコンデンサの合成容量は式
（１）に示すCT1である。

次に、第９図（ａ）に示すようにC2の電圧がC1とは逆
極性に充電されるとDs2が導通し、以後L1を流れる電流
は主にDs1,C3,Ds2,L3及びLnを通って流れ、LpとLnに蓄
積したエネルギーをC3に充電してゆく。尚、C1,C2の容
量に比べてC3の容量を５〜20倍程度大きく選ぶ。以後、
Q1,Q2にそれぞれ並列に接続されるコンデンサC1及びC2
を個別コンデンサ、Q1,Q2のブリッジに並列に接続され
るコンデンサC3をクランプコンデンサと呼ぶ。このよう
に、従来例ではパワー半導体素子のオフ時には最初に合
成容量CT1で過電圧を抑制し、続いて主回路配線に蓄積
されたエネルギーをクランプコンデンサに吸収させると
いう動作を行う。

第９図（ｂ）に、スナバ電流が、C1の充電とC2の放電
からC3を単独に充電する経路に変わった時点の電圧分担
を示す。この時、L2を流れる電流が減少するため第９図
（ｂ）に示す極性の誘導電圧VL2（＝L2（di/dt））がL2
に発生する。逆に、C3を充電する電流がL3を流れ始める
ため、L3には同図に示す極性の誘導電圧VL3が発生す
る。また、Ds2及びQ2の環流ダイオードD2には、それぞ
れスナバ電流と負荷の環流電流が流れ、これらにはアノ
ードを正とする高い順電圧Vs2,Vd2が印加される。この
電圧は順回復電圧と呼ばれ、数10〜100V程度の電圧であ
る。C2を囲む閉回路に生じたこれらの電圧はいずれも同
極性であり、C2にはこれらの電圧の加算値（VL2＋VL3＋
Vs2＋Vd2）が図示した極性で印加される。この状態を、
以後過放電と呼ぶ。また、C2とC1の電圧の和はC3の電圧
に等しいことから、C2の過放電は一方でC1の過充電を招
く。過充電されたV1の電圧とC3の電圧の差ΔＶは上記電
圧の加算値（VL2＋VL3＋Vs2＋Vd2）にほぼ等しく、実機
ではΔＶが約400Vにも達する場合がある。ΔＶはパワー
素子Q1にも印加される。

ΔＶを減少させるためには、C2の過放電を防ぐことが
必要である。過放電を招く配線の誘導電圧は主に配線長
さで決まるが、配線長を短くするには限界がある。ま
た、ダイオードの順回復電圧は素子特性で決まり、高速
な回復特性を持つ素子を選ぶ必要がある。

一方、C2に比べてC1の容量を５〜10倍程度大きく選ぶ
と、C1の過充電は減少するが、Q1がオンしてC1に充電さ
れた電荷を放電する際の損失が大きくなる。また、C1の
容量を大きくすると、Q1のオフ時にC1を充電する時間が
長くなる。充電時間の増加は負荷電流が小さい場合に特
に顕著である。スナバコンデンサの充電時間が長くなる
と、Q1の最小オフ期間を長くする必要がある。これは、
変換器をPWM制御（パルス幅変調制御）で駆動する場
合、電圧利用率の低下という悪影響を招く。

上記従来技術のもう一つの課題は、C1の過充電が発生
すると前述のΔＶを解消しようとしてC1とC2、及びこれ
らをつなぐ配線インダクタンスの間で共振が生じること
である。この共振の共振周波数ｆr1はC1からC2に電流を
流す経路のインダクタンスと式（２）に示す合成容量CT
2まで決まり、式（３）で表すことができる。

この周波数ｆr1は数百KHzと高く、スナバ回路の付近
に制御信号の配線が配置されていると、この信号線に誘
導ノイズを発生させる。

本発明の目的は、パワー半導体素子に印加される過電
圧を抑制すると共に、低損失でかつ近接する信号線にノ
イズの影響を与えないスナバ回路を備えた電力変換装置
を提供することにある。

発明の開示上記課題の解決は、第1,第２の自己消弧型半導体素子
を直列に接続したブリッジの両端と、前記第1,第２の自
己消弧型半導体素子の接続した点の３点間に３個の容量
性素子をデルタ型に結線したスナバ回路を備えた電力変
換装置において、前記ブリッジに並列に設けた容量性素
子は他の２個の容量性素子に対し５〜20倍の容量を有
し、前記第1,第２の自己消弧型半導体素子に各々並列に
接続される前記２個の容量性素子に、それぞれ並列にダ
イオードを接続し、前記２個の容量性素子の電圧に応じ
て前記ダイオードを導通させる構成とすることで達成で
きる。

上記構成の電力変換装置で直列に接続した２つの容量
性素子は、前記従来例の構成を例にするとC3とC2に相当
する。ここで、一方のC2に並列にダイオード（Daと呼称
する）を設けると、C2の電圧がDaに対して逆バイアスで
あればDaはオフ状態であり、C2の電圧がDaに対して順バ
イアスになるとDaはオン状態になる。このように、Daは
C2の電圧に応じてオン，オフするスイッチ作用を持つ。

上記スイッチ手段Daを前記従来例に付加する場合、Da
は、C2とC3の相互接続点をアノード側、C1とC2の接続点
をカソード側にとる形に接続する。この構成で、スナバ
電流がC3を単独に充電する前述の経路に切り替わると、
C2の逆充電電圧はDaに対して順バイアスであるからDaが
オン状態となり、以後はC2の電圧をDaの順方向電圧（約
数Ｖ）に固定し、C2の過放電を発生させない。Daがオン
するとC3を流れる電流はDaを通って負荷に流れるため、
C3はC1と同様にQ1に対して並列に接続される。即ち、Q1
に対して並列に作用するスナバコンデンサの合成容量は
式（４）に示すCTになり、合成容量はQ1のターンオフ期
間に数１の値から式（４）の値に増加する。並列の合成
容量が増えるためQ1の電圧は低減する。

CT＝C1＋C3 ……（４）一方、上記C3の抵抗手段を介してブリッジ両端に接続
されていることから、C3に蓄積されたエネルギーは抵抗
手段を通って電源側に回生され、損失を低減できる。ま
た、従来例ではC2の過放電とC1の過充電を解消するよう
に高周波の電流共振が発生した。本発明ではC2の電圧は
数Ｖに固定されるためC1からC2へ電流が流れようとする
高周波共振は生じない。この時、スナバ回路の電流は、
前述の配線L1から流入してL2から流出する経路で流れ続
けており、スナバ電流の等価周波数は共振していた従来
例より数倍低い。このため、近接する信号配線に及ぼす
ノイズを低減することができる。

図面の簡単な説明第１図は本発明による電力変換装置の一実施例の構成
図、第２図は第１図の実施例で自己消弧型パワー半導体
素子がオフした時の電流経路を示す図、第３図は第１図
の実施例で自己消弧型パワー半導体素子がオンした時の
電流経路を示す図、第４図は第１図の実施例で自己消弧
型パワー半導体素子がオフした時の動作波形を従来技術
の場合と比較した図、第５図は第１図の実施例における
スナバ受電期間と損失を従来技術の場合と比較した図で
ある。また、第６図は本発明による３レベルインバータ
の一実施例の構成図、第７図は第６図の実施例で自己消
弧型パワー半導体素子がオフした時の電流経路示す図、
第８図は本発明によるモータ制御装置の一実施例の構成
図、第９図は従来の電力変換装置の構成図である。

発明を実施するための最良の形態以下、本発明に係る電力変換装置を図面を用いて説明
する。第１図は、本発明に係る電力変換装置の第１の実
施例を示す構成図である。第１図において、ブリッジ接
続されたパワー半導体素子Q1,Q2は絶縁ゲート型バイポ
ーラトランジスタ（以下、IGBTと呼ぶ）であり、電流を
入力するコレクタ端子，電流を出力するエミッタ端子、
及び制限電圧を印加されるゲート端子を備え、ゲート端
子への制御電圧の印加，除去によりコレクタ−エミッタ
間に流れる電流を通流或い遮断する。IGBTQ1とQ2には並
列にダイオードD1,D2が接続される。この主回路構成は
モータ駆動に用いられる３相インバータの１相分に相当
する。Q1のコレクタ端子は電源１の正極と接続され、Q2
のエミッタ端子は電源１の負極に接続される。Q1のエミ
ッタ端子とQ2のコレクタ端子の相互接続点がブリッジの
出力端子であり、この端子と電源１の負極の間に負荷２
を接続する。負荷２はモータなどの誘導性の負荷であ
る。Q1がオフした後、負荷電流はダイオードD2に環流す
る。

Q1のコレクタ端子とエミッタ端子間には、Q1と並列に
ダイオードDs1とキャパシタC1を直列接続した個別スナ
バ回路を設け、同じくQ2のコレクタ端子とエミッタ端子
間には、Q2と並列にキャパシタC2とダイオードDs2を直
列接続した個別スナバ回路を設ける。Ds1とDs2はそれぞ
れ同一極性に電流を通流させるように接続される。ま
た、Ds1とDs2にはそれぞれ並列にR1とR2の抵抗を接続す
る。Ds1のカソード端子とDs2のアノード端子の間にはク
ランプコンデンサC3を接続し、C1,C2及びC3をデルタ型
の構成に結線する。C1,C2の容量値に対してC3の容量を
５〜20倍程度大きい値を選ぶ。

次に、C1とC2には、それぞれ並列にダイオードDs3とD
s4を接続する。Ds3とDs4の極性はそれぞれDs1とDs2に対
して順方向が逆になるよう選ばれる。即ち、Ds3のアノ
ードはQ1のエミッタ端子と、カソードはDs1のカソード
とそれぞれ接続される。同様に、Ds4のアノードはDs1の
アノードと、カソードはQ2のコレクタ端子とそれぞれ接
続される。また、Q1とQ2のゲート端子には、制御手段３
からPWM制御のためのオン，オフ指令をそれぞれ与え
る。

第２図は、第１図の実施例でQ1がオフした際の電流経
路を示す図である。この図でLpは電源１の正極とQ1のコ
レクタ端子をつなぐ配線の寄生インダクタンス、LnはQ2
のエミッタ端子と電源１の負極端子をつなぐ配線の寄生
インダクタンス、L1はQ1のコレクタ端子とDs1のアノー
ドをつなぐ配線の寄生インダクタンス、L2はQ1のエミッ
タ端子とC1,C2の相互接続点をつなぐ配線の寄生インダ
クタンス、そして、L3はQ2のエミッタ端子とDs2のカソ
ード端子をつなぐ配線の寄生インダクタンスを表す。こ
れらの寄生インダクタンスは配線の長さや、曲がり方な
どの物理的な形状によって決まる。以後、これらの寄生
インダクタンスの記号により各配線を呼ぶことにする。

第２図（ａ）の動作モード１はQ1がオフした直後の電
流経路を示す。Q1がオンしていた状態では、C1〜C3には
それぞれ図示した極性の電圧が充電され、C1の電圧はC2
の電圧に比べて非常に小さく、またC2の電圧とC3の電圧
はほぼ等しいと仮定する。C1,C2の電圧はいずれもDs3と
Ds4に対して逆バイアスであり、これらのダイオードは
オフ状態にある。

Q1がオフすると、Q1を流れていた電流はL1を通ってス
ナバ回路に転流する。スナバ回路に流入した電流はDs1
で２つの成分に分流する。一方はC1を通る電流であり、
他方はC3とC2を経由して流れる電流である。これらの電
流はそれぞれ、C1を充電、C2を放電する。これらの電流
はC1とC2の接続点で再び合流し、その後L2を通って負荷
２に流れ込み電源１に戻る。この電流により、C1の電圧
は図示した極性に電圧が増加し、逆にC2の電圧は減少す
る。

C2の電圧が減少し、その極性が第２図（ａ）と逆にな
った時点、すなわちC2が放電状態から充電状態に移った
時点以降を動作モード２と呼び、第２図（ｂ）にその電
流経路を示す。図示するC2の電圧極性はDs4にとって順
バイアスであり、第２図（ａ）でC2を流れていた電流は
Ds4を流れる。このためスナバ電流はL1を通って流入
し、Ds1通過後２つの成分に分流し、一方はC1を、他方
はC3とDs4を通って流れ、C1とDs4の接続箇所で再び合流
する。合流後はL2を通って負荷２に流れ込み電源１に戻
る。

モード２における電流経路に関する重要な点は、モー
ド１でC2を流れていた電流の経路がDs4を経由する経路
に変わることである。この時、C2の電圧はDs4の順方向
電圧（数Ｖ）に固定される。このため、上記従来技術で
問題となったC2の過放電は解消され、またC1も過充電さ
れない。その結果、従来Q1に印加された数百Ｖの過電圧
を大幅に低減することができる。

従来技術では、C2の過放電とC1の過充電を解消するよ
うに高周波の電流共振が発生したが、第２図（ｂ）では
C2の電圧は数Ｖ程度に固定されるため高周波の共振は生
じない。

スナバ回路を流れる電流の等価周波数は次のようにな
る。

モード１でC2に充電された電圧は環流ダイオードD2に
対して逆バイアス電圧として作用したが、モード２では
この電圧は逆極性になるため、負荷２を流れていた電流
はLnとD2を通って環流する。このため、D2を流れる電流
が増加するにつれ、L1とL2を流れるスナバ電流は減少し
てゆく。この電流変化（di/dt）は、寄生インダクタン
スの和（Lp＋L1＋L2＋Ln）をQ1の合成スナバ容量（C1＋
C3）で決まり、式（５）に示す等価周波数ｆr0を有す
る。

式（５）では、式（３）の場合と比べて容量が５〜20
倍程度、またインダクタンスの和も大きくなるため、等
価周波数は１桁程度低くなる。このため、近接する信号
配線に発生するノイズを低減することができる。

次に、損失に関して述べる。第３図は第１図の実施例
でQ1がターンオンした時の電流経路である。第３図
（ａ）はQ1がターンオンした際にスナバコンデンサを放
電、或いは充電する電流の経路であり、Q1を通って負荷
に流れる電流は図示されていない。Q1がオンした際、C1
の電圧を放電し、逆にC2を充電する電流１から供給され
る。この電流はLp,Q1,L2を通り、ここで２つの成分に分
流する。一つはC1からC3を通りDs2に到る電流であり、
もう一つはC2からDs2に到る電流成分である。前者の電
流は、C1のオフ時に充電した電荷を放電させると共に、
C3を充電させる。また、後者の電流はC2を0Vの状態から
C3に等しい電圧まで充電させる。尚、C2は逆回復の状態
に変わりつつある環流ダイオードD2に関して個別スナバ
コンデンサとして作用する。

オン時にはダイオードDs3は、第２図で述べたDs4と同
じ働きを果たす。すなわち、Ds3はC1の過放電を防ぎ、C
2の過充電を抑制する。D2に対して、C2に加えてC3が並
列に設けられた構成となり、Lp,Lnに蓄積されたエネル
ギーによりD2に過大な逆電圧が印加されることを防ぐ。

C3にはQ1のオフ時とオン時にそれぞれLp,Lnに蓄積さ
れたエネルギーが充電される。電源１の電圧ＥとC3の電
圧の差電圧ΔVC3（＝VC3−Ｅ）は第３図（ｂ）に示す経
路で抵抗R1,R2を介して放電される。第３図（ｂ）の経
路でC3が放電するエネルギーの一部は抵抗R1とR2で熱エ
ネルギーとして消費されるが、残りは電源１に回生され
る。

第４図は、同じスナバ容量の条件において、第９図に
示した従来例と第１図の実施例におけるオフ時の動作波
形を比較したものである。この図でIsはL2を流れるスナ
バ電流、VQ1はIGBTQ1の電圧、VC3はクランプコンデンサ
C3の電圧をそれぞれ表している。第４図（ａ）の従来例
ではQ1の最大電圧はVC3の電圧以上に高くなっている。
また、上述のスナバ電流Isの共振が起きており、共振周
波数は約350kHzで、正負の極性に変化している。これに
対し第４図（ｂ）に示すように、本発明ではQ1の最大電
圧はVC3の電圧にほぼ等しく、過電圧は抑制されてい
る。最大電圧値は第４図（ａ）の場合に比べて200Vも低
くなっている。また、スナバ電流Isには共振が生じてお
らず、この電流が減少する際の等価周波数は約75kHzと
低い。

第５図は、Q1の最大電圧を等しくするという条件の下
で、第９図に示した従来技術と第１図の実施例における
スナバ充電期間と損失を比較した結果を示す。第５図
（ａ）の従来技術ではC1の容量を第５図（ｂ）の本発明
の場合に比べて2.6倍大きくしている。第５図（ａ）と
第５図（ｂ）をそれぞれ次の２項目、即ちスナバ充電
期間（Q1遮断後からC3の放電が開始されるまでの時
間）、オン時のC3の損失、で比較する。

スナバ充電期間が短いほどPWM制御のパルス幅を長く
することができ、電圧利用率が向上する。従来技術にお
けるスナバ充電期間は本発明の1.4倍であり、本発明の
方が良好である。損失は過充電されたC3の電圧ΔVC3の
２乗に比較し、本発明では従来技術の約1/6倍と小さ
い。こうした定量的な比較からも本発明の効果は明らか
である。

第６図に、本発明の第２の実施例の構成を示す。第６
図において、直列に接続された電源１−１と１−２は等
しい電圧E/2を有し、１−１の高電位側をＰ点、１−１
と１−２の相互接続点を中性点Ｃ、そして１−２の低電
位側をＮ点と呼ぶ。Ｐ点とＮ点の間にはIGBTQ1,Q2,Q3,Q
4を直列に接続し、それぞれのIGBTには逆並列ダイオー
ドD1,D2,D3,D4を接続する。次に、Q1とQ2の相互接続点
をａ点、Q3とQ4の相互接続点をｂ点とする。そして、中
性点Ｃをアノード、ａ点をカソードとする極性でクラン
プダイオードDpをＣ−ａ間に接続する。また、同様にｂ
点をアノード、Ｃ点をカソードとする極性で第２のクラ
ンプダイオードDnをｂ−Ｃ間に接続する。ここまでの構
成は中性点クランプ型インバータ、或いは３レベルイン
バータと呼ばれている一般的な構成である。Q2とQ3の相
互接続点Ｏが負荷に接続される出力端子である。

次に、本発明の特徴であるスナバ回路の構成を述べ
る。スナバ回路は、第１図に示した回路と構成が同じ回
路を２組備える。１組は、Q1のコレクタ端子とａ点、そ
してＣ点の間に設けられ、他の１組はＣ点とｂ点、そし
てQ4のエミッタ端子間に設けられる。

１組目の回路の構成は次の通りである。Q1のコレクタ
端子とエミッタ端子間に並列にダイオードDs1とキャパ
シタC1を直列接続した第１の個別スナバ回路を設け、同
じくQ2のコレクタ端子とＣ点間に並列にキャパシタC2と
ダイオードDs2を直列接続した第２の個別スナバ回路を
設ける。Ds1とDs2はそれぞれ同一極性に電流を通流させ
るように接続する。また、Ds1は並列にR1の抵抗を設け
る。Ds1のカソード端子とDs2のアノード端子の間には、
クランプコンデンサC3を接続し、C1,C2及びC3をデルタ
型の構成に結線する。そして、C1とC2には、それぞれ並
列にダイオードDs3とDs4を接続する。Ds3のアノードはQ
1のエミッタ端子と、カソードはDs1のカソードとそれぞ
れ接続される。同様に、Ds4のアノードはDs1のアノード
と、カソードはQ2のコレクタ端子とそれぞれ接続され
る。

他の１組の構成は次の通りである。Ｃ点とQ3のエミッ
タ端子間に並列にダイオードDs5とキャパシタC4を直列
接続した第３の個別スナバ回路を設け、同じくQ4のコレ
クタ端子とエミッタ端子間に並列キャパシタC5とダイオ
ードDs6を直列接続した第４の個別スナバ回路を設け
る。Ds5とDs6はそれぞれ同一極性に電流を通流させるよ
うに接続する。また、Ds6は並列にR3の抵抗を設ける。D
s5のカソード端子とDs6のアノード端子の間には、クラ
ンプコンデンサC6を接続し、C4,C5及びC6をデルタ型の
構成に結線する。C4とC5には、それぞれ並列にダイオー
ドDs7とDs8を接続する。Ds7のアノードはQ3のエミッタ
端子と、カソードはDs5のカソードとそれぞれ接続され
る。同様に、Ds8のアノードはDs6のアノードと、カソー
ドはQ4のコレクタ端子とそれぞれ接続される。尚、Ds2
のアノードとDs5のカソード間には抵抗R2を接続し、２
組のスナバ回路で共通な放電用抵抗とする。

第６図の構成において、Q1がオフした際には、第２図
の場合と同様に、Ds4のスイッチ動作によってC1とC3がQ
1に並列に接続された形になり、これらの容量を加算し
たキャパシタで配線に蓄積されたエネルギーを吸収す
る。また、Q4がオフした際には、C4の充電電圧に応じて
スイッチ動作をするDs7の働きによって、C5とC6がQ4に
並列に接続された形になり、これらの容量を加算した値
でQ4の過電圧を抑制する。

中性点クランプ型インバータでは、Q2とQ3に対するス
ナバ回路の動作が複雑である。Q2に対するスナバ回路の
電流経路を第７図に示す。Q2,Q3に対する個別スナバは
それぞれC4とC2であり、たすき掛けの形になる。第７図
で、Lc,Ln,L4〜L6はいずれも配線の寄生インダクタンス
である。

第７図で、Q2がオンしている期間には負荷電流は１−
２から、Dp,Q2を通る経路で負荷に供給されている。Q2
がオフすると、電源１−２から負荷に供給していた電流
は、Ds5からC4を流れてC4を充電すると共に、Ds5からC6
とC5を直列に流れてC5を放電する。これらの電流成分は
L5の配線で合流し、Q3の環流ダイオードD3を通って負荷
に流れ込む。次に、C5が完全に放電され、逆極性に充電
されようとするとDs8が導通し、前述のようにC4とC6がQ
2に対して並列に設けられた形となる。スナバコンデン
サC4とC6を流れる電流は、Lc,LnとL5の配線に蓄積した
電磁エネルギーが両コンデンサに充電されるまで流れ、
充電が完了すると、その後の負荷電流はQ4の環流ダイオ
ードD4とD3を通って環流する。

本実施例においては、IGBTの過電圧を抑制するための
ダイオードとして、Q1にはDs4,Q2には上記Ds8,Q3にはDs
3、そしてQ4にはDs7をそれぞれ設けた。IGBTQ1〜Q4に対
するスナバ回路の効果は第１図の実施例の場合と同じで
あり、下記の特徴を有する。

（１）Q1に対しては（C1＋C3）、Q2に対しては（C4＋C
6）、Q3に対しては（C2＋C3）、そしてQ4に対しては（C
5＋C6）というように、それぞれ個別コンデンサとクラ
ンプコンデンサの容量の和で各IGBTに対する過電圧を抑
制する。

（２）スナバ回路に流れる電流は第４図（ｂ）に示した
ように高周波で共振することはなく、近接する位置にゲ
ート信号線等の配線が配置されている場合でも、スナバ
回路から信号配線にノイズを誘導する恐れが少ない。

（３）第５図で比較したように、スナバ充電期間が従来
に比べて短い。このため、PWM制御の最小オフ期間を短
くすることができる（言い換えれば、最大オン期間が長
くなる）。

（４）第５図で比較したように、パワー素子の最大電圧
を同じにする条件下では、従来のスナバ回路に比べてス
ナバコンデンサが放電する際の損失を低減することがで
きる。

尚、第１図及び第６図の実施例において、個別コンデ
ンサ（例えばC2）と、これに並列に設けるダイオード
（例えばDs4）を接続する配線長が長いと、個別コンデ
ンサ（C2）からダイオード（Ds4）に電流が転流した際
に生じる誘導電圧が大きくなり、第９図（ｂ）と同様な
過放電を生じる。そこで、個別コンデンサとこれに並列
なダイオードは配線長をできる限り短くし、同一のパッ
ケージ内に収納することが望ましい。

第８図に、本発明によるスナバ回路を用いたモータ制
御装置の実施例を示す。第８図に示すモータ制御装置
は、交流の電源７から電力の供給を得て、コンバータ９
で交流から直流に整流すると共に、９に内蔵するコンデ
ンサによって電圧を平滑化する。コンバータ９の出力側
には、第６図の実施例を１相分とする構成のインバータ
を３相分、並列に設けている。Ｕ相には第６図と同じ回
路の構成を図示しており、同様にＶ相,W相にも同じ構成
の回路を設ける。Ｕ相で破線で囲んだスナバ回路の構成
を４とすると、同じ構成のスナバ回路をＶ相とＷ相にも
それぞれ設ける。U,V,Wの記号を図示した各相の出力端
子からは負荷のモータ２に電流が供給される。インバー
タの制御側の構成として、制御回路３は、入力された速
度指令８と各相の出力電流を検出する電流検出器６から
の信号を基に各相のIGBTQ1〜Q4をオン、或いはオフさせ
る信号を作り、駆動回路５を用いて各IGBTを伝える。

このような構成のモータ制御装置において本発明のスナ
バ回路を用いると、前述の過電圧抑制と損失の低減の他
に、負荷電流が小さい場合の制御性を改善できる効果が
ある。これについて説明する。

モータ制御用インバータでは、モータに供給する電流
は各相ごとに位相が120度ずれた正弦波の電流である。
従って、各相とも零に近い微小な電流を流す期間が一周
期に２回は生じる。このような場合、配線の電磁エネル
ギーも零に近いが、各IGBTに並列に設けられた個別スナ
バコンデンサには、電圧を最低でも電源電圧E/2まで充
電するための電流が必要である。そこで、負荷電流が微
小の場合にはパワー素子をオフ状態にしても、この素子
に並列に設けられたスナバの容量を充電するための電流
が負荷を通って流れ続ける。これは言い替えれば、負荷
電流が制御回路の指令通りに制御されていないことであ
る。この電流が流れ続ける期間はアームに設けたスナバ
の容量が大きいほど長くなる。一方、従来例では第５図
（ａ）に示したように、個別スナバコンデンサの容量を
大きくして過電圧を抑制する必要があった。

本発明のスナバ回路は前述のように、過電圧について
は個別コンデンサとクランプコンデンサの並列合成容量
で抑制するものであったが、負荷電流が微小な場合には
第２図（ａ）に示したモード１のみの動作で終了する。
即ち、個別コンデンサ容量だけの充電で済むため、制御
回路の指令以上の負荷電流が流れ続ける期間は短縮化で
きる。こうした特性を重視する用途においては第８図の
実施例において、個別スナバコンデンサC1,C2,C4及びC5
の容量をクランプコンデンサC3,C6に比べて十分、小さ
く設定しておけば良い。このようにすると微小電流時に
スナバの容量を充電する電流が小さく、過電流時におい
ては個別コンデンサとクランプコンデンサの並列合成容
量で、過電圧抑制効果を十分に行うことができる。

産業上の利用可能性本発明によればスイッチング時に自己消弧型パワー半
導体素子に印加される過電圧を抑制し、かつ低損失でノ
イズの発生も抑制したスナバ回路を提供できる。さら
に、スナバ充電期間の短さを活かしてPWM制御の無駄時
間が少ない電力変換装置を実現できる。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48 H02M 1/00 H02M 7/5387

Claims

(57)【特許請求の範囲】

【請求項１】第1,第２の自己消弧型半導体素子を直列に
接続したブリッジの両端と、前記第1,第２の自己消弧型
半導体素子の接続した点の３点間に３個の容量性素子を
デルタ型に結線したスナバ回路を備えた電力変換装置に
おいて、前記ブリッジに並列に設けた容量性素子は他の２個の容
量性素子に対し５〜20倍の容量を有し、前記第1,第２の自己消弧型半導体素子に各々並列に接続
される前記２個の容量性素子に、それぞれ並列にダイオ
ードを接続し、前記２個の容量性素子の電圧に応じて前
記ダイオードを導通させる構成としたことを特徴とする
電力変換装置。
【請求項２】請求項１記載の電力変換装置を用いたこと
を特徴とするモータ制御装置。
【請求項３】主電源の端子間に接続された第1,第2,第３
及び第４の自己消弧型半導体素子の直列体と、前記第1,
第2,第３及び第４の自己消弧型半導体素子にそれぞれ逆
並列に接続された第1,第2,第３及び第４のダイオード
と、前記第２及び第３の自己消弧型半導体素子の直列体
と逆並列に接続され中性点に接続された第５及び第６の
ダイオードを備えた電力変換装置において、前記第１の自己消弧型半導体素子と前記第５のダイオー
ドからなる第１の直列体に第1,第2,第３の容量性素子を
デルタ型に結線した第１のデルタ型のスナバ回路を設
け、前記第６のダイオードと前記第４の自己消弧型半導体素
子からなる第２の直列体に第4,第5,第６の容量性素子を
デルタ型に結線した第２のデルタ型のスナバ回路を設
け、前記第1,第２直列体に、各々並列に設けた第3,第６の容
量性素子はデルタ型スナバを形成する他の２個の容量性
素子に対し５〜20倍の容量を有し、前記第1,第２のデルタ型のスナバ回路で、前記第3,第６
の容量性素子に並列に接続された容量性素子の直列体
に、第7,第８及び第9,第10のダイオードをそれぞれ並列
に接続し、前記容量性素子の直列体の電圧に応じて前記
第7,第８及び第9,第10のダイオードを導通させたことを
特徴とする電力変換装置。
【請求項４】請求項３記載の電力変換装置を用いたこと
を特徴とするモータ制御装置。