JP3356580B2 - 画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリクス状に配置さ
れた表示画素を有する画像表示素子を備えた画像表示装
置に関し、特に駆動回路と画像表示素子とがモノリシッ
クに形成された画像表示装置に関するものである。

【０００２】

【従来の技術】従来より、画像表示装置として、例えば
アクティブマトリクス型液晶表示装置は、図１１に示す
ように、液晶表示素子１０１と、液晶表示素子１０１を
駆動するソースドライバ１０２およびゲートドライバ１
０３と、クロック信号ＣＬＫを分周してタイミング信号
ＣＬＫＳ・ＣＬＫＧを生成する分周回路１０４とから構
成されている。

【０００３】上記ソースドライバ１０２は、例えば図１
３に示すように、シフトレジスタ１０５、映像信号線１
０６、サンプリングスイッチ１０７…、サンプリングコ
ンデンサ１０８…、トランスファ信号線１０９、トラン
スファスイッチ１１０…、バッファ回路１１１…を備え
ている。尚、上記ソースドライバ１０２は、線順次走査
によって動作するものとする。

【０００４】即ち、ソースドライバ１０２では、タイミ
ング信号ＣＬＫＳとスタートパルスＳＰＳとがシフトレ
ジスタ１０５に入力されると、タイミング信号ＣＬＫＳ
に同期してシフトレジスタ１０５はサンプリングパルス
を順次発生する。

【０００５】サンプリングパルスがトランジスタからな
るサンプリングスイッチ１０７のゲート端子に入力され
ると、このサンプリングスイッチ１０７のソース端子に
接続された映像信号線１０６から供給される映像信号が
サンプリングされる。そして、液晶表示素子１０１での
表示画面の横方向に当たる水平走査期間で上記動作が順
次行われることで、水平映像信号が順次サンプリングコ
ンデンサ１０８…に蓄えられる。

【０００６】その後、トランスファ信号線１０９から供
給されるトランスファ信号が、次段のトランジスタから
なるトランスファスイッチ１１０の全てのゲート端子に
入力されると、このタイミングで上記サンプリングコン
デンサ１０８…に蓄えられた映像信号のサンプリングデ
ータが一斉に次段のバッファ回路１１１…にそれぞれ出
力される。このようにサンプリングデータは、ソースバ
スライン信号としてバッファ回路１１１を介して液晶表
示素子１０１に接続されたソースバスライン１１２に供
給される。

【０００７】上記バッファ回路１１１は、例えば図１２
に示すように、初段のＮＭＯＳ線形回路１１３と、次段
のＰＭＯＳ線形回路１１４とで構成されている。

【０００８】上記ＮＭＯＳ線形回路１１３は、高電位電
源Ｖｄｄと低電位電源Ｖｓｓとの間に直列に接続された
２個のｎ−チャネルＭＯＳ（Metal Oxide Semiconducto
r)トランジスタ（以下、ＮＭＯＳトランジスタと称す
る）Ｔｒ１・Ｔｒ２から構成されている。上記ＮＭＯＳ
トランジスタＴｒ１のゲート電極にはトランスファスイ
ッチ１１０から出力された映像信号Ｖｉｎが入力され、
上記ＮＭＯＳトランジスタＴｒ２のゲート電極にはバイ
アス電圧ＶＢＮが印加されるようになっている。また、
上記両トランジスタの接続点には、次段のＰＭＯＳ線形
回路１１４の出力ノードＶｏが接続されている。

【０００９】また、上記ＰＭＯＳ線形回路１１４は、高
電位電源Ｖｄｄと低電位電源Ｖｓｓとの間に直列に接続
された２個のｐ−チャネルＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタと称する）Ｔｒ３・Ｔｒ４から構
成されている。上記ＰＭＯＳトランジスタＴｒ４のゲー
ト電極には前段のＮＭＯＳ線形回路１１３の出力ノード
Ｖｏが接続されると共に、ＰＭＯＳトランジスタＴｒ３
のゲート電極にはバイアス電圧ＶＢＰが印加されるよう
になっている。そして、上記ＰＭＯＳ線形回路１１４の
両トランジスタの接続点には、バッファ回路１１１の出
力端子Ｖｏｕｔに接続され、ＰＭＯＳ線形回路１１４か
らの出力がソースバスライン１１２を介して液晶表示素
子１０１に供給されるようになっている。

【００１０】したがって、ソースドライバ１０２に上記
のようなバッファ回路１１１を使用すれば、ソースバス
ライン１１２の付加容量および寄生容量等が大きくなっ
ても画素に映像信号を書き込むことが可能となる。よっ
て、上記のような線順次走査では、特に上記のようなバ
ッファ回路１１１が必要とされる。尚、バッファ回路１
１１は、上記構成のみならず、例えば所謂演算増幅器
（ＯＰアンプ）で構成されたものもある。

【００１１】また、上記構成では、ソースドライバ１０
２、ゲートドライバ１０３を駆動するために、タイミン
グ信号ＣＬＫＳ、タイミング信号ＣＬＫＧを供給する必
要がある。

【００１２】ところが、一般に、映像信号の１水平走査
期間には、映像情報を含む映像信号を出力している水平
映像信号出力期間と、この水平映像信号の同期をとるた
めの水平同期信号を含む水平ブランキング期間とが存在
する。

【００１３】一方、１垂直走査期間にも、最終段の水平
映像信号出力後から次の垂直走査期間の初段の水平映像
信号が入力されるまでの期間に、垂直同期信号を含む垂
直ブランキング期間が存在する。

【００１４】したがって、従来の構成では、上記した水
平ブランキング期間、垂直ブランキング期間にも、クロ
ック信号ＣＬＫの発生出力回路およびクロック信号ＣＬ
Ｋの分周回路１０４は動作していた。

【００１５】また、上記垂直および水平ブランキング期
間は各信号に映像情報が含まれていない期間であるが、
クロック信号ＣＬＫを分周して得られるタイミング信号
ＣＬＫＳ・ＣＬＫＧは、この期間にも動作していた。し
たがって、不要なタイミング信号の出力動作のために、
駆動回路において無駄な消費電力を増大させている。

【００１６】そこで、例えば特開平３−５６９９２号公
報には、シフト動作により走査線選択信号を順次形成す
るシフトレジスタと、起動信号に従い上記シフトレジス
タに対して初期値の設定と内部のシフトクロックパルス
の供給を開始すると共に、上記シフトレジスタの最終段
からのキャリー出力を受けて上記シフトクロックパルス
の供給を停止する制御回路とを含む液晶駆動回路が開示
されている。

【００１７】上記公報によれば、シフトレジスタの最終
段からキャリー信号を送出してから起動信号が入力され
るまでの期間、シフトクロックパルスの供給が停止され
てシフトレジスタがシフト動作を停止するので、シフト
レジスタのシフト動作に係る消費電力を低減することが
できる。

【００１８】

【発明が解決しようとする課題】ところで、従来のアク
ティブマトリクス型液晶表示装置では、画素トランジス
タＳＷの基板材料として、透明基板上に形成された非晶
質シリコン薄膜が用いられ、ソースドライバ１０２やゲ
ートドライバ１０３はそれぞれ外付けＩＣで構成されて
きた。

【００１９】これに対して、近年、大画面化に伴う画素
トランジスタの駆動力向上や、駆動ＩＣの実装コストの
低減等の要求から、多結晶シリコン薄膜上にモノリシッ
クに画素アレイと駆動回路とを形成する方法が提案され
ている。さらに、より大画面化および低コスト化を図る
ためにガラスの歪み点（約６００℃）以下のプロセス温
度で、素子をガラス基板上の多結晶シリコン薄膜上に形
成する方法も試みられている。

【００２０】しかしながら、このように多結晶シリコン
薄膜上にモノリシックに形成された駆動回路は、単結晶
Ｓｉ基板上に形成された駆動回路よりも、信号配線が長
くなるので、配線抵抗や配線容量が増大し、配線抵抗の
増大による電圧降下、配線容量の充放電による電力の消
費が無視できなくなっている。特に、上記信号配線のう
ちクロック信号を供給するクロック信号線の電力の消費
が大きく、また、駆動回路における電力消費は、ゲート
ドライバよりも駆動周波数が２桁以上高いソースドライ
バが大部分を担っている。

【００２１】また、前記したソースドライバ１０２のバ
ッファ回路１１１は、定電流源として動作するため、ト
ランジスタのアクティブエリアに伴いソースドライバ１
０２内において消費する電力の割合が大きくなってい
る。

【００２２】さらに、上記の特開平３−５６９９２号公
報に開示されている「液晶駆動回路」では、走査線を駆
動するゲートドライバにおける消費電力の低減を図る点
に限られ、多結晶シリコン薄膜上にモノリシックに形成
された駆動回路での消費電力の低減については考慮され
ていないので、画像表示装置における消費電力の低減を
図るには不十分であった。

【００２３】本発明は、上記各問題点に鑑みなされたも
のであって、その目的は、特に、多結晶シリコン薄膜上
にモノリシックに画素アレイと駆動回路とを形成した画
像表示装置のような駆動回路での消費電力の大きい画像
表示装置において、映像信号に含まれる垂直および水平
ブランキング期間に同期して、駆動回路への信号の供
給、或いはデータ信号線への信号の供給を停止すること
で、駆動回路における消費電力を大幅に削減し得る画像
表示装置を提供することにある。

【００２４】

【課題を解決するための手段】請求項１の画像表示装置
は、マトリクス状に配された表示画素を有する画像表示
素子と、同期信号を含んだ映像信号が入力されると共
に、クロック信号の入力タイミングによって画像表示素
子に接続されたデータ信号線をアナログバッファ回路を
介して駆動する駆動回路とが形成された画像表示装置に
おいて、映像信号の垂直および水平ブランキング期間に
同期して制御信号を出力する制御信号出力手段を備え、
上記アナログバッファ回路は、高電位電源と低電位電源
との間に直列に接続された2個のｎ−チャネルＭＯＳト
ランジスタからなるＮＭＯＳ線形回路と、高電位電源と
低電位電源との間に直列に接続された2個のｐ−チャネ
ルＭＯＳトランジスタからなるＰＭＯＳ線形回路とから
なり、上記ＮＭＯＳ線形回路の高電位電源に接続された
ｎ−チャネルＭＯＳトランジスタのゲート電極には、映
像信号の入力端子が接続されると共に、低電位電源に接
続されたｎ−チャネルＭＯＳトランジスタのゲート電極
には、上記制御信号出力手段から制御信号が入力され、
この制御信号がハイレベルである場合に該低電位電源に
接続されたｎ−チャネルＭＯＳトランジスタをＯＦＦ状
態にする第1のバッファ停止回路が接続され、上記ＰＭ
ＯＳ線形回路の高電位電源に接続されたｐ−チャネルＭ
ＯＳトランジスタのゲート電極には、上記制御信号出力
手段から制御信号が入力され、この制御信号がハイレベ
ルである場合に該低電位電源に接続されたｐ−チャネル
ＭＯＳトランジスタをＯＦＦ状態にする第２のバッファ
停止回路が接続されると共に、低電位電源に接続された
ｐ−チャネルＭＯＳトランジスタのゲート電極には上記
ＮＭＯＳ線形回路の出力ノードが接続されていることを
特徴としている。

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【実施例】〔実施例１〕 本発明の一実施例について図１ないし図８に基づいて説
明すれば、以下の通りである。尚、本実施例では、画像
表示装置としてアクティブマトリクス型液晶表示装置に
ついて説明し、以下の実施例についても同様とする。

【００３５】本実施例に係る液晶表示装置は、図１に示
すように、液晶表示素子（画像表示素子）１と、液晶表
示素子１を駆動する駆動回路としてのソースドライバ２
およびゲートドライバ３と、クロック信号ＣＬＫをタイ
ミング信号ＣＬＫＳ・ＣＬＫＳ’・ＣＬＫＧに分周する
分周回路４とを備えている。尚、上記液晶表示装置で
は、大画面化に伴う画素トランジスタの駆動力向上や、
駆動ＩＣの実装コストの低減等を図るため、上記液晶表
示素子１と駆動回路としてのソースドライバ２およびゲ
ートドライバ３とが、多結晶シリコン薄膜上にモノリシ
ックに形成されたものとなっている。

【００３６】液晶表示素子１は、図示しないが、例えば
マトリクス状に配置された画素を能動素子（アクティブ
素子）等のスイッチング素子により駆動するアクティブ
マトリクス型の液晶ディスプレイからなっている。

【００３７】能動素子としては、例えば薄膜トランジス
タ（Thin Film Transistor：ＴＦＴ）やＭＩＭ（Metal
Insulator Metal ）素子等が使用されており、ソースド
ライバ２からのデータ信号とゲートドライバ３からの走
査信号とによって駆動される。

【００３８】ソースドライバ２には、タイミング信号Ｃ
ＬＫＳ・ＣＬＫＳ’および映像信号が入力されるように
なっており、また、ゲートドライバ３には、タイミング
信号ＣＬＫＧが入力されるようになっている。つまり、
ソースドライバ２は、入力されたタイミング信号ＣＬＫ
Ｓ・ＣＬＫＳ’に応じて映像信号をサンプリングし、サ
ンプリングした映像信号を液晶表示素子１に出力する。
また、ゲートドライバ３は、入力されたタイミング信号
ＣＬＫＧに応じて走査信号を液晶表示素子１に出力する
ようになっている。

【００３９】ソースドライバ２としては、例えば図２に
示すように、２相のシフトレジスタ５、映像信号線６、
サンプリングスイッチ７…、サンプリングコンデンサ８
…、トランスファ信号線９、トランスファスイッチ１０
…、バッファ回路１１…を備え、所謂ドライバサンプル
ホールド式のソースドライバがある。上記サンプリング
スイッチ７、サンプリングコンデンサ８、トランスファ
スイッチ１０およびバッファ回路１１は、シフトレジス
タ５の各相からそれぞれ出力されるサンプリングパルス
によって動作するものとする。

【００４０】上記シフトレジスタ５は、例えばＴＦＴか
らなるインバータ（クロックトインバータ）によって構
成されており、一方の相にタイミング信号ＣＬＫＳとス
タートパルスＳＰＳが入力されると共に、他方の相にタ
イミング信号ＣＬＫＳ’とスタートパルスＳＰＳ’が入
力されるようになっている。つまり、シフトレジスタ５
は、スタートパルスＳＰＳ・ＳＰＳ’と共にタイミング
信号ＣＬＫＳ・ＣＬＫＳ’が入力されるとサンプリング
パルスを、ソース電極が映像信号線６に接続されたＴＦ
Ｔ等のトランジスタからなるサンプリングスイッチ７の
ゲート電極に出力するようになっている。このサンプリ
ングパルスによって、サンプリングスイッチ７…が順次
ＯＮされると、映像信号線６から供給された映像信号
は、サンプリングスイッチ７…のドレイン電極に接続さ
れたサンプリングコンデンサ８…に順次蓄積される。

【００４１】サンプリングコンデンサ８…は、それぞれ
トランスファスイッチ１０…のソース電極に接続されて
おり、トランスファスイッチ１０…のゲート電極には、
トランスファ信号線９が接続されている。つまり、サン
プリングコンデンサ８に蓄積された映像信号は、トラン
スファ信号線９から供給されるトランスファ信号によっ
てトランスファスイッチ１０…がＯＮされると、トラン
スファスイッチ１０…のそれぞれのドレイン電極に接続
されたバッファ回路１１…を介してソースバスライン１
２…に供給され、さらに、ソースバスライン１２…から
液晶表示素子１に供給されるようになっている。

【００４２】尚、本実施例では、ソースドライバ側で映
像信号を保持するドライバサンプルホールド方式のソー
スドライバを採用しているが、これに限定されるもので
はなく、例えば液晶表示素子側で映像信号を保持するパ
ネルサンプルホールド方式のソースドライバを採用して
も良い。

【００４３】また、ゲートドライバ３においても、ソー
スドライバ２と同様に図示しないシフトレジスタが設け
られており、図１に示すように、分周回路４から供給さ
れるタイミング信号ＣＬＫＧに応じて、表示画素を選択
する走査信号を液晶表示素子１に出力するようになって
いる。

【００４４】分周回路４は、後述するクロック信号選択
回路１４から選択的に出力されたクロック信号ＣＬＫ
を、多段で分周してソースドライバ２に供給するタイミ
ング信号ＣＬＫＳ・ＣＬＫＳ’とゲートドライバ３に供
給するタイミング信号ＣＬＫＧとを生成するようになっ
ている。上記分周動作には、マルチバイブレータ方式や
ブロッキング発振方式等がある。

【００４５】また、映像信号は、上記ソースドライバ２
に入力されると共に、制御信号生成回路（制御信号出力
手段）１３に入力され、映像信号中に含まれる垂直およ
び水平ブランキング期間が検知される。制御信号生成回
路１３は、垂直および水平ブランキング期間を検知し、
制御信号をクロック信号選択回路（クロック停止手段）
１４に出力するようになっている。

【００４６】即ち、制御信号生成回路１３は、映像信号
が入力され、この入力された映像信号に含まれる期間、
例えば図３に示すように、映像情報を含む水平映像信号
期間Ａと、映像信号の同期を図るための水平同期信号を
含む水平ブランキング期間Ｂとを検知して制御信号をク
ロック信号選択回路１４に出力するようになっている。

【００４７】制御信号生成回路１３は、制御信号として
は２値の制御信号を出力することでクロック信号選択回
路１４を制御するようになっている。即ち、制御信号生
成回路１３は、映像信号の水平映像信号期間Ａを検知す
れば、“Ｌｏ”レベルの制御信号を出力し、映像信号の
水平ブランキング期間Ｂを検知すれば、“Ｈｉ”レベル
の制御信号を出力するようになっている。

【００４８】クロック信号選択回路１４は、図１に示す
ように、論理回路としてのＮＯＲ回路からなり、上記制
御信号生成回路１３から出力される２値の制御信号によ
ってクロック信号ＣＬＫを選択的に出力するようになっ
ている。

【００４９】つまり、クロック信号選択回路１４では、
入力される制御信号が“Ｈｉ”レベルのとき、出力を
“Ｌｏ”レベルにしてクロック信号ＣＬＫの入力が無効
とし、これによって、分周回路４のクロック信号ＣＬＫ
の入力側には上記“Ｌｏ”レベルの信号が入力され、分
周回路４の分周動作を停止させる。したがって分周回路
４の動作が停止していることから、クロック信号は“Ｌ
ｏ”レベルの信号のまま、ソースドライバ２やゲートド
ライバ３に供給されるので、タイミング信号ＣＬＫＳ・
ＣＬＫＳ’・ＣＬＫＧによるソースドライバ２やゲート
ドライバ３の動作も停止する。このとき、液晶表示素子
１は点灯状態、即ち前段の走査終了時の画像表示状態
で、次段の映像信号の走査開始まで保持されるようにな
っている。

【００５０】また、クロック信号選択回路１４では、入
力される制御信号が“Ｌｏ”レベルのとき、出力を“Ｈ
ｉ”レベルにしてクロック信号ＣＬＫをそのまま分周回
路４に出力するようになっている。

【００５１】つまり、図３に示すように、映像信号の水
平ブランキング期間Ｂでは、制御信号は“Ｈｉ”レベル
となり、その期間中、クロック信号ＣＬＫは、“Ｌｏ”
レベルとなる。一方、映像信号の水平映像信号出力期間
Ａでは、制御信号は“Ｌｏ”レベルとなり、その期間
中、クロック信号ＣＬＫは、通常のパルス信号となる。
尚、映像の垂直ブランキング期間においても、上記水平
ブランキング期間と同様にクロック信号ＣＬＫは、“Ｌ
ｏ”レベルとなり、分周回路４での分周動作を停止させ
るようになっている。

【００５２】尚、上記クロック信号選択回路１４には、
論理回路としてＮＯＲ回路を使用しているが、これに限
定されるものではなく、例えばＡＮＤ回路を使用しても
良い。この場合、クロック信号選択回路１４からは、
“Ｈｉ”レベルの信号が出力されて分周回路４の分周動
作を停止させる。

【００５３】以上のようにクロック信号選択回路１４
は、制御信号生成回路１３から出力される２値の制御信
号によって、入力されるクロック信号を上記制御信号に
応じて変換して出力することで、分周回路４、ソースド
ライバ２およびゲートドライバ３の駆動を停止するよう
になっている。特に、消費電力が大きいソースドライバ
２の駆動を停止することで、装置全体の消費電力を大幅
に削減することができる。

【００５４】したがって、少なくともソースドライバ２
の駆動を停止させれば良いことになる。つまり、上記制
御信号によるクロック信号の変換では、シフトレジスタ
５を構成するインバータ（クロックトインバータ）を確
実にＯＮ／ＯＦＦできる値であれば良く、例えば、シフ
トレジスタ５の電源電圧と同電位、即ち高電源電位ある
いは低電源電位、また、上記電源電位よりずれていても
差し支えない。

【００５５】また、変換されたクロック信号が電源電位
よりずれて変換された場合、特に上記シフトレジスタ５
のインバータを構成するトランジスタがゲート電位Ｖｇ
＝０でサブスレッシュ電流、或いはＯＮ電流が流れると
いう特性を有すれば、ドレイン電流Ｉｄが最小となるよ
うな、Ｖｇ＝０、あるいは上記トランジスタの閾値電位
分だけ電源電圧よりもシフトした電位にする方が望まし
い。これは、インバータを構成するトランジスタが、ド
レイン電流Ｉｄが最小となるときＯＦＦするためであ
る。

【００５６】このように、クロック信号選択回路１４で
制御信号生成回路１３からの制御信号を選択し、選択さ
れた制御信号を分周回路４で分周されたクロック信号
（タイミング信号ＣＬＫＳ・ＣＬＫＳ’）を、上記シフ
トレジスタ５のサンプリングスイッチ７の閾値電圧分だ
け電源電圧よりシフトした電位、あるいはシフトレジス
タ５の高電位電源Ｖｄｄ、低電位電源Ｖｓｓと同電位と
なるように変換してシフトレジスタ５に出力すること
で、シフトレジスタ５を確実にＯＮ・ＯＦＦすることが
できる。

【００５７】これにより、クロック信号によるシフト動
作を確実に停止でき、この結果、不要なシフト動作によ
る消費電力を無くすことができる。

【００５８】また、本実施例では、クロック信号選択回
路１４として、ＮＯＲ回路等の論理回路を使用している
が、これに限定されるものではなく、分周回路４、ソー
スドライバ２、およびゲートドライバ３のクロック信号
による動作を停止させるものであれば良く、例えば図４
に示すように、クロック信号線を開閉するクロック信号
線開閉回路からなるクロック信号選択回路１５を使用し
ても良い。

【００５９】この場合、クロック信号選択回路１５は、
制御信号生成回路１３からの２値信号によりクロック信
号線を開閉し、クロック信号ＣＬＫを選択的に分周回路
４に出力するようになっている。つまり、クロック信号
選択回路１５は、制御信号が“Ｌｏ”レベルのとき、即
ち映像信号の水平映像信号期間を検知したとき、ＯＮ状
態となり、制御信号が“Ｈｉ”レベルのとき、即ち映像
信号の水平ブランキング期間を検知したとき、ＯＦＦ状
態となるようになっている。

【００６０】また、上記クロック信号選択回路１５のス
イッチング回路としては、ｐチャネルＭＯＳ（Metal Ox
ide Semiconductor)−ＦＥＴ（以下、ｐＭＯＳ−ＦＥＴ
と称する）と、ｎチャネルＭＯＳ−ＦＥＴ（以下、ｎＭ
ＯＳ−ＦＥＴと称する）とで構成されるＣＭＯＳ（Conp
lementary Metal Oxide Semiconductor)−ＩＣからなる
ＣＭＯＳ回路、或いは上記ｐＭＯＳ−ＦＥＴ、ｎＭＯＳ
−ＦＥＴの単体で構成されるＭＯＳ回路を使用しても良
い。但し、ＣＭＯＳ回路を使用した方が単一のチャネル
のＭＯＳ回路を使用した場合よりも、例えば消費電力が
少なく、時定数が非常に小さい等の利点を有しているの
で、クロック信号選択回路１５のスイッチング回路とし
てはＣＭＯＳ回路を使用することが望ましい。

【００６１】さらに、上記したクロック信号選択回路１
４・１５は、何れも入力のクロック信号ＣＬＫと分周回
路４との間に配置され、分周回路４にクロック信号ＣＬ
Ｋを選択的に出力できるようになっているが、これに限
定されるものではなく、例えば、分周回路４とソースド
ライバ２およびゲートドライバ３との間に配置しても良
い。

【００６２】この場合、ソースドライバ２およびゲート
ドライバ３に近接してクロック信号選択回路１４あるい
はクロック信号選択回路１５が配置されるので、液晶表
示素子１と各ドライバ２・３と共にモノリシック化を容
易にすることができる。

【００６３】上記の構成によれば、クロック信号選択回
路１４・１５により、映像信号の垂直および水平ブラン
キング期間に同期して、ソースドライバ２等の駆動回路
のクロック信号による動作が停止されるので、映像信号
の垂直および水平ブランキング期間に、液晶表示素子１
を点灯した状態で、クロック信号による不要な消費電力
を低減することができる。

【００６４】これにより、液晶表示装置における、ソー
スドライバ２等の駆動回路での消費電力の低減を図るこ
とができるので、本実施例のように駆動回路での消費電
力の大きい画像表示装置、特に画像表示素子と駆動回路
とがモノリッシクに形成された画像表示装置に好適に使
用することができる。

【００６５】また、上記クロック信号選択回路１４・１
５により、ソースドライバ２の多相のシフトレジスタ５
へ供給するクロック信号（タイミング信号ＣＬＫＳ・Ｃ
ＬＫＳ’）を、位相の早い順に停止させるようになって
いるので、従来のように多相のシフトレジスタの最終段
からの信号に基づいてクロック信号の出力を停止させる
場合に比べて、駆動回路へのクロック信号の供給停止を
無駄無く、しかも迅速に行うことができる。

【００６６】これにより、さらに、不要なクロック信号
に係る消費電力を低減することができるので、液晶表示
装置における、駆動回路での消費電力の低減を図ること
ができる。

【００６７】以上の説明では、ソースドライバ２および
ゲートドライバ３の両ドライバに対してクロック信号、
即ちタイミング信号ＣＬＫＳ・ＣＬＫＧを停止するよう
にしているが、本実施例のように表示画素とドライバと
をモノリシック化するものでは、駆動周波数が高いソー
スドライバ２のみのクロック信号を停止させても、本発
明の目的、即ち駆動回路における消費電力の低減化は十
分に達成することができる。

【００６８】ここで、制御信号生成回路１３について図
５ないし図８に基づいて説明する。尚、本説明では、水
平同期信号は“Ｌｏ”レベルとする。

【００６９】制御信号生成回路１３は、映像信号から水
平及び垂直同期信号を検出する同期信号検出回路１６
（図５）と、同期信号検出回路１６から出力された信号
をブランキング信号の出力期間（ブランキング期間）に
対応するようにパルス幅を変換する信号変換回路１７
（図６）とで構成されている。

【００７０】同期信号検出回路１６は、図５に示すよう
に、コレクタ接地されたｐｎｐトランジスタ１８を１個
有している。このｐｎｐトランジスタ１８のエミッタ電
極Ｅには、抵抗Ｒ１および直列接続された抵抗Ｒ２とキ
ャパシタＣ１を介して並列に高電位電源Ｖｄｄに接続さ
れている。ｐｎｐトランジスタ１８のベース電極Ｂに
は、抵抗Ｒ３を介して映像信号が入力される。ｐｎｐト
ランジスタ１８のコレクタ電極Ｃには、抵抗Ｒ４を介し
てＧＮＤ電源が接続されると共に、このコレクタ電極Ｃ
から出力される信号の極性を反転させるインバータ等か
らなる反転回路１９に接続されている。

【００７１】上記ｐｎｐトランジスタ１８は、図７に示
すように、ベース・エミッタ間の電圧ＶＢＥが、ベース
・エミッタ間の逆バイアスＶｂｅよりも低くなるとＯＮ
され、コレクタ電流Ｉｃが流れる。即ち、コレクタ電流
Ｉｃは、図５に示す抵抗Ｒ２およびキャパシタＣ１を通
りベース電極Ｂへ流れ込む。

【００７２】したがって、抵抗Ｒ１および抵抗Ｒ４の抵
抗値を調整することによって、映像信号の水平同期信号
を含む水平ブランキング信号の電位が、図７に示すよう
に、ベース・エミッタ間の逆バイアスＶｂｅとなるよう
に設定することで、映像信号の映像信号期間ではｐｎｐ
トランジスタ１８にはコレクタ電流Ｉｃが流れないよう
にしている。

【００７３】この場合、入力される映像信号の映像信号
期間から水平ブランキング期間に切り替わると、水平ブ
ランキング期間の電位は映像信号期間の電位よりも低く
なることで、水平ブランキング期間の水平同期信号の電
位がベース・エミッタ間の逆バイアスＶｂｅよりも低く
なるので、ｐｎｐトランジスタ１８にコレクタ電流Ｉｃ
が流れる。このコレクタ電流Ｉｃは、コレクタ電極ｃか
ら反転回路１９に出力され、この反転回路１９で極性が
反転されて、検出信号ＳＹＣとして信号変換回路１７
（図６）に出力される。この検出信号ＳＹＣは、図８に
示すように、映像信号の水平同期信号に同期した波形の
パルスとなっている。尚、垂直ブランキング期間に切り
替わっても、上記検出信号ＳＹＣは、垂直同期信号に同
期した波形のパルスとなる。

【００７４】尚、上記同期信号検出回路１６では、スイ
ッチング回路として、コレクタ接地されたｐｎｐトラン
ジスタ１８を用いているが、これに限定されるものでは
なく、トランジスタの種類及び接地の方法に制限なく、
例えば、ｎｐｎトタンジスタを用いても良く、また、ベ
ース接地、エミッタ接地の組み合わせかたを変えても良
い。

【００７５】ここで、図８に示すように、実際の映像信
号のブランキング期間Ｂは、上記同期信号検出回路１６
で得られた検出信号ＳＹＣよりも長くなっているので、
検出信号ＳＹＣのパルス幅を映像信号のブランキング期
間Ｂに相当する幅に変換する必要がある。この検出信号
ＳＹＣのパルス幅の変換は、図６に示す信号変換回路１
７にて行われる。尚、本実施例では、信号変換回路１７
として、ワンショットマルチバイブレータ（単安定マル
チバイブレータ）と論理ゲートとを組み合わせた回路に
ついて説明する。

【００７６】信号変換回路１７は、図６に示すように、
検出信号ＳＹＣがそれぞれ入力される２つのワンショッ
トマルチバイブレータ２０・２１と、論理ゲートである
ＯＲ回路２２とで構成されている。

【００７７】ワンショットマルチバイブレータ２０は、
入力端子から入力された検出信号ＳＹＣ（入力信号Ｄ
１）を処理して、出力端子から２値の出力信号Ｑ１をイ
ンバータ２３に出力するようになっている。インバータ
２３にて極性が反転された出力信号／Ｑ１は、ＯＲ回路
２２に供給される。／Ｑ１は、図６中のバーＱ１と同じ
である。

【００７８】即ち、ワンショットマルチバイブレータ２
０は、図８に示すように、入力信号Ｄ１の立ち上がりエ
ッジを検出して、出力信号Ｑ１の“Ｈｉ”レベルを発生
するようになっている。

【００７９】また、ワンショットマルチバイブレータ２
０は、図６に示すように、外部に設けられた可変抵抗器
Ｒ５を介して高電位電源Ｖｄｄに接続されると共に、キ
ャパシタＣ２を介して可変抵抗器Ｒ５に接続されてお
り、これら可変抵抗器Ｒ５およびキャパシタＣ２の組み
合わせによって出力信号Ｑ１の“Ｈｉ”レベル期間の長
さを調節するようになっている。

【００８０】これにより、本実施例では、可変抵抗器Ｒ
５およびキャパシタＣ２を組み合わせることによって、
出力信号Ｑ１の“Ｈｉ”レベル期間の長さを、映像信号
の出力終了までの期間（Ｃ２Ｒ５）となるように設定し
ている。

【００８１】また、ワンショットマルチバイブレータ２
１は、入力端子から入力された検出信号ＳＹＣ（入力信
号Ｄ２）を処理して、出力端子から２値の出力信号Ｑ２
をＯＲ回路２２に出力するようになっている。

【００８２】即ち、ワンショットマルチバイブレータ２
１は、図８に示すように、入力信号Ｄ２の立ち下がりエ
ッジを検出して、出力信号Ｑ２の“Ｈｉ”レベルを発生
するようになっている。

【００８３】また、ワンショットマルチバイブレータ２
１は、図６に示すように、外部に設けられた可変抵抗器
Ｒ６を介して高電位電源Ｖｄｄに接続されると共に、キ
ャパシタＣ３を介して可変抵抗器Ｒ６に接続されてお
り、これら可変抵抗器Ｒ６およびキャパシタＣ３の組み
合わせによって出力信号Ｑ２の“Ｈｉ”レベル期間の長
さを調節するようになっている。

【００８４】これにより、本実施例では、可変抵抗器Ｒ
６およびキャパシタＣ３を組み合わせることによって、
出力信号Ｑ２の“Ｈｉ”レベル期間の長さを、映像信号
の出力開始までの期間（Ｃ３Ｒ６）となるように設定し
ている。

【００８５】ＯＲ回路２２は、インバータ２３を介して
ワンショットマルチバイブレータ２０から出力された出
力信号／Ｑ１と、ワンショットマルチバイブレータ２１
から出力された出力信号Ｑ２とが入力され、出力信号／
Ｑ１と出力信号Ｑ２との論理和をとることによって、図
８に示すように、制御信号としての出力信号／Ｑ１＋Ｑ
２を出力するようになっている。出力信号／Ｑ１＋Ｑ２
は、“Ｈｉ”レベル期間の長さが映像信号の水平ブラン
キング期間Ｂに相当するようになっている。／Ｑ１は、
図８中のバーＱ１と同じとする。

【００８６】尚、本実施例では、映像信号には、同期信
号として、別々の波形を有する水平および垂直同期信号
を採用しているが、例えば水平および垂直同期信号のみ
を混合したユニポジット同期信号を採用しても良い。こ
の場合、ユニポジット同期信号のパルス幅とブランキン
グ期間のパルス幅と同じとなるので、図５に示す同期信
号検出回路１６を設ける必要がなくなり、制御信号生成
回路１３の構成を簡略化できる。

【００８７】また、本実施例では、同期信号検出回路１
６からの検出信号ＳＹＣのパルス幅を、ワンショットマ
ルチバイブレータ２１・２２によって調節しているが、
これに限定されるものではなく、例えば、クロックをカ
ウントしてパルス幅を決定してもよい。この場合、パル
ス幅を、抵抗、コンデンサ容量の時定数で決めるより
も、正確に決定することができる。これにより、映像信
号のブランキング期間と確実に同期した制御信号を抽出
することができる。

【００８８】さらに、本実施例では、映像信号のブラン
キング期間を検知して、ソースドライバ２・ゲートドラ
イバ３に入力されるクロック信号の供給停止を行い、駆
動回路における消費電力を低減するようになっている
が、以下の実施例では、映像信号のブランキング期間を
検知して、その検知信号（制御信号）により直接ソース
ドライバ２のバッファ回路１１を停止させて、ソースド
ライバ２における消費電力を低減する画像表示装置につ
いて説明する。

【００８９】〔実施例２〕 本発明の他の実施例について図９および図１０に基づい
て説明すれば、以下の通りである。尚、説明の便宜上、
上記実施例１と同一の機能を有する部材には同一の番号
を付記し、その説明を省略する。

【００９０】本実施例に係る画像表示装置は、図９に示
すように、映像信号が入力されると共に、制御信号生成
回路１３から出力された制御信号が入力されるバッファ
回路３１を備えたソースドライバを有している。

【００９１】バッファ回路３１は、初段のＮＭＯＳ線形
回路３２と、次段のＰＭＯＳ線形回路３３とで構成され
ている。

【００９２】上記ＮＭＯＳ線形回路３２は、高電位電源
Ｖｄｄと低電位電源Ｖｓｓとの間に直列に接続された２
個のｎ−チャネルＭＯＳ（Metal Oxide Semiconductor)
トランジスタ（以下、ＮＭＯＳトランジスタと称する）
Ｔｒ１・Ｔｒ２からなっており、ＮＭＯＳトランジスタ
Ｔｒ１のゲート電極には映像信号の入力端子Ｖｉｎが接
続され、上記両トランジスタの接続点には、次段のＰＭ
ＯＳ線形回路３３の出力ノードＶｏが接続されると共
に、ＮＭＯＳトランジスタＴｒ２のゲート電極にはバッ
ファ停止回路３４が接続され、このバッファ停止回路３
４からＮＭＯＳトランジスタＴｒ２をＯＮさせるための
バイアス電圧ＶＢＮが印加されるようになっている。

【００９３】バッファ停止回路３４は、バイアス電圧Ｖ
ＢＮと低電位電源Ｖｓｓとが入力され、これらＶＢＮと
Ｖｓｓとを選択的にＮＭＯＳトランジスタＴｒ２のゲー
ト電極に印加するようになっている。即ち、バッファ停
止回路３４は、“Ｌｏ”レベルの制御信号が入力されれ
ば、ＶＢＮをＮＭＯＳトランジスタＴｒ２のゲート電極
に印加し、“Ｈｉ”レベルの制御信号が入力されれば、
低電位ＶｓｓをＮＭＯＳトランジスタＴｒ２のゲート電
極に印加するようになっている。

【００９４】また、上記ＰＭＯＳ線形回路３３は、高電
位電源Ｖｄｄと低電位電源Ｖｓｓとの間に直列に接続さ
れた２個のｐ−チャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタと称する）Ｔｒ３・Ｔｒ４からなっ
ており、ＰＭＯＳトランジスタＴｒ４のゲート電極には
前段のＮＭＯＳ線形回路３２の出力ノードＶｏが接続さ
れると共に、ＰＭＯＳトランジスタＴｒ３のゲート電極
にはバッファ停止回路３５が接続され、このバッファ停
止回路３５からＰＭＯＳトランジスタＴｒ３をＯＮさせ
るためのバイアス電圧ＶＢＰが印加されるようになって
いる。

【００９５】バッファ停止回路３５は、バイアス電圧Ｖ
ＢＰと高電位電源Ｖｄｄとが入力され、これらＶＢＰと
Ｖｄｄとを選択的にＰＭＯＳトランジスタＴｒ３のゲー
ト電極に印加するようになっている。即ち、バッファ停
止回路３５は、“Ｌｏ”レベルの制御信号が入力されれ
ば、バイアス電圧ＶＢＰをＰＭＯＳトランジスタＴｒ３
のゲート電極に印加し、“Ｈｉ”レベルの制御信号が入
力されれば、高電位ＶｄｄをＰＭＯＳトランジスタＴｒ
３のゲート電極に印加するようになっている。

【００９６】また、上記ＰＭＯＳ線形回路３３の両トラ
ンジスタの接続点には、バッファ回路３１の出力端子Ｖ
ｏｕｔに接続され、ＰＭＯＳ線形回路３３からの出力が
ソースバスライン１２を介して液晶表示素子１に供給さ
れるようになっている。

【００９７】尚、上記ＮＭＯＳトランジスタＴｒ１・Ｔ
ｒ２、ＰＭＯＳトランジスタＴｒ３・Ｔｒ４の素子特性
はそれぞれ同一とする。

【００９８】上記バイアス電圧ＶＢＮは、バイアス用Ｎ
ＭＯＳトランジスタＴｒ２の動作状態が飽和領域となる
ような電圧である。Ｖｂｎは、バイアス電圧ＶＢＮが印
加されているときのＮＭＯＳトランジスタＴｒ２のゲー
ト・ソース間の電位差である。また、上記バイアス電圧
ＶＢＰは、バイアス用ＰＭＯＳトランジスタＴｒ３の動
作状態が飽和領域となるような電圧である。Ｖｂｐは、
バイアス電位ＶＢＰが印加されているときのＰＭＯＳト
ランジスタＴｒ３のゲート・ソース間の電位差である。

【００９９】さらに、上記ＮＭＯＳトランジスタＴｒ２
のＶｂｎは、ＮＭＯＳトランジスタＴｒ２の閾値電圧Ｖ
ｔｈｎに、ある程度電流が流れるためのマージン電圧α
を加えたものである。つまり、 Ｖｂｎ＝Ｖｔｈｎ＋α であり、 ＶＢＮ−Ｖｓｓ＝Ｖｔｈｎ＋α である。

【０１００】また、上記ＰＭＯＳトランジスタＴｒ３の
Ｖｂｐは、ＰＭＯＳトランジスタＴｒ３の閾値電圧Ｖｔ
ｈｐに、マージン電圧αを引いたものである。つまり、 ＶｂＰ＝Ｖｔｈｐ−α であり、 ＶＢＰ−Ｖｄｄ＝Ｖｔｈｐ−α である。

【０１０１】次に、上記バッファ回路３１の動作につい
て以下に説明する。

【０１０２】まず、ＮＭＯＳ線形回路３２において、Ｎ
ＭＯＳトランジスタＴｒ２には、バイアスＶｂｎが印加
され、動作状態が飽和領域となる。

【０１０３】このとき、ＮＭＯＳトランジスタＴｒ２の
ソース・ドレイン間に流れる電流Ｉｓｄ２は動作状態が
飽和領域となることから、上記ＮＭＯＳトランジスタＴ
ｒ１のソース・ドレイン間に流れる電流Ｉｓｄ１は、Ｎ
ＭＯＳトランジスタＴｒ２に流れず、ＮＭＯＳトランジ
スタＴｒ１とＮＭＯＳトランジスタＴｒ２との接続点か
ら次段のＰＭＯＳ線形回路３３側に流れる。

【０１０４】ところが、各トランジスタＴｒ１・Ｔｒ２
の接続点から分岐した電流経路は、ＰＭＯＳ線形回路３
３のＰＭＯＳトランジスタＴｒ４のゲート電極に接続さ
れているので、電気的にほぼ開放状態にある。このた
め、定常状態においてＩｄｓ１は、 Ｉｄｓ１＝Ｉｄｓ２となる。

【０１０５】このように、ＮＭＯＳトランジスタＴｒ２
に電流Ｉｄｓ２を流すためのゲート・ソース間の電位差
がＶｂｎであり、ＮＭＯＳトランジスタＴｒ１・Ｔｒ２
のトランジスタ特性が同一であることから、ＮＭＯＳト
ランジスタＴｒ１のゲート・ソース間の電位差もＶｂｎ
となり、ＮＭＯＳ線形回路３２における出力Ｖｏは、 Ｖｏ＝Ｖｉｎ−Ｖｂｎとなる。

【０１０６】また、次段のＰＭＯＳ線形回路３３におい
ても、ＰＭＯＳトランジスタＴｒ３のゲート・ソース間
に動作状態が飽和領域となるように電圧Ｖｂｐが印加さ
れているために、前段のＮＭＯＳ線形回路３２とは信号
の極性が異なるだけで同様の動作を行う。したがって、
ＰＭＯＳ線形回路３３の出力端子Ｖｏｕｔにおける電位
Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｏ−Ｖｂｐとなり、 さらに、Ｖｉｎとの関係をみると、 Ｖｏｕｔ＝Ｖｉｎ−Ｖｂｎ−Ｖｂｐとなる。

【０１０７】ここで、上記制御信号生成回路１３から
“Ｈｉ”レベルの制御信号がバッファ停止回路３４に入
力されると、ＮＭＯＳトランジスタＴｒ２のゲート電極
には低電位Ｖｓｓが印加される。この低電位Ｖｓｓは、
閾値電圧Ｖｔｈｎよりも低い電圧であるので、ＮＭＯＳ
トランジスタＴｒ２のソース・ドレイン間には電流Ｉｄ
ｓ２が流れなくなり、ＮＭＯＳ線形回路３２の動作が停
止する。

【０１０８】同様に、制御信号生成回路１３から“Ｈ
ｉ”レベルの制御信号がバッファ停止回路３５に入力さ
れると、ＰＭＯＳトランジスタＴｒ３のゲート電極には
高電位電源Ｖｄｄが印加され、ＰＭＯＳトランジスタＴ
ｒ３のソース・ドレイン間には電流Ｉｄｓ３が流れなく
なり、ＰＭＯＳ線形回路３３の動作が停止する。

【０１０９】したがって、制御信号生成回路１３から出
力される制御信号によって、映像信号のブランキング期
間、液晶表示素子１を駆動するソースドライバ２に備え
られたバッファ回路３１の駆動を停止することで、ソー
スドライバ２における無駄な電力の消費を無くすことが
できる。このとき、液晶表示素子１は点灯状態、即ち前
段の走査終了時の画像表示状態で、次段の映像信号の走
査開始まで保持されるようになっている。

【０１１０】ここで、上記バッファ回路３１におけるバ
ッファ停止回路３４・３５について図１０を参照しなが
ら以下に説明する。尚、何れのバッファ停止回路３４・
３５においてもその構成は、基本的に同じであるので、
本実施例では、ＰＭＯＳ線形回路３３に備えられたバッ
ファ停止回路３５についての説明を行う。

【０１１１】上記バッファ停止回路３５は、例えば図１
０（ａ）に示すように、ＮＭＯＳトランジスタＴｒ５・
Ｔｒ６からなっている。

【０１１２】ＮＭＯＳトランジスタＴｒ５のソース電極
には高電位電源Ｖｄｄが接続され、ドレイン電極にはＮ
ＭＯＳトランジスタＴｒ６のドレイン電極が接続される
と共に、ＮＭＯＳトランジスタＴｒ６のソース電極には
映像信号端子Ｖｉｎに接続され、ＮＭＯＳトランジスタ
Ｔｒ６のゲート電極にはインバータ３６の出力端子が接
続されている。

【０１１３】そして、ＮＭＯＳトランジスタＴｒ５のゲ
ート電極およびインバータ３６の入力端子には、制御信
号生成回路１３からの制御信号が入力されるようになっ
ている。また、ＮＭＯＳトランジスタＴｒ５・Ｔｒ６の
接続点は、ＰＭＯＳ線形回路３３のＰＭＯＳトランジス
タＴｒ３のゲート電極に接続されている。

【０１１４】したがって、各Ｔｒ５・Ｔｒ６に入力され
る制御信号が“Ｌｏ”レベルであれば、ＮＭＯＳトラン
ジスタＴｒ５は非導通状態となり、ＮＭＯＳトランジス
タＴｒ６が導通状態となる。これによって、ＮＭＯＳト
ランジスタＴｒ６を介してＶｉｎがバイアス電圧ＶＢＰ
としてＰＭＯＳトランジスタＴｒ３のゲート電極に入力
され、バッファ回路３１が動作する。

【０１１５】一方、各Ｔｒ５・Ｔｒ６に入力される制御
信号が“Ｈｉ”レベルであれば、ＮＭＯＳトランジスタ
Ｔｒ６は非導通状態となり、ＮＭＯＳトランジスタＴｒ
５が導通状態となる。これによって、ＮＭＯＳトランジ
スタＴｒ５を介して高電位電源Ｖｄｄからの電圧Ｖｄｄ
がＰＭＯＳトランジスタＴｒ３のゲート電極に入力さ
れ、バッファ回路３１の動作が停止する。

【０１１６】また、バッファ停止回路３５の他の回路と
しては、図１０（ｂ）に示すように、ＰＭＯＳトランジ
スタＴｒ７・Ｔｒ８からなっている。

【０１１７】ＰＭＯＳトランジスタＴｒ７のソース電極
には高電位電源Ｖｄｄが接続され、ドレイン電極にはＰ
ＭＯＳトランジスタＴｒ８のドレイン電極が接続される
と共に、ＰＭＯＳトランジスタＴｒ８のソース電極には
映像入力端子Ｖｉｎが接続され、ＰＭＯＳトランジスタ
Ｔｒ７のゲート電極にはインバータ３７の出力端子が接
続されている。

【０１１８】そして、ＰＭＯＳトランジスタＴｒ８のゲ
ート電極およびインバータ３７の入力端子には、制御信
号生成回路１３からの制御信号が入力されるようになっ
ている。また、ＰＭＯＳトランジスタＴｒ７・Ｔｒ８の
接続点は、ＰＭＯＳ線形回路３３のＰＭＯＳトランジス
タＴｒ３のゲート電極に接続されている。

【０１１９】したがって、各Ｔｒ７・Ｔｒ８に入力され
る制御信号が“Ｌｏ”レベルであれば、ＰＭＯＳトラン
ジスタＴｒ７は非導通状態となり、ＰＭＯＳトランジス
タＴｒ８が導通状態となる。これによって、ＰＭＯＳト
ランジスタＴｒ８を介してＶｉｎがバイアス電圧ＶＢＰ
としてＰＭＯＳトランジスタＴｒ３のゲート電極に入力
され、バッファ回路３１が動作する。

【０１２０】一方、各Ｔｒ７・Ｔｒ８に入力される制御
信号が“Ｈｉ”レベルであれば、ＰＭＯＳトランジスタ
Ｔｒ８は非導通状態となり、ＰＭＯＳトランジスタＴｒ
７が導通状態となる。これによって、ＰＭＯＳトランジ
スタＴｒ７を介して高電位ＶｄｄがＰＭＯＳトランジス
タＴｒ３のゲート電極に入力され、バッファ回路３１の
動作が停止する。

【０１２１】また、バッファ停止回路３５のさらに他の
回路としては、図１０（ｃ）に示すように、ＮＭＯＳト
ランジスタＴｒ９およびＰＭＯＳトランジスタＴｒ１０
からなっている。

【０１２２】ＮＭＯＳトランジスタＴｒ９のソース電極
には高電位電源Ｖｄｄが接続され、ドレイン電極にはＰ
ＭＯＳトランジスタＴｒ１０のドレイン電極が接続され
ると共に、ＰＭＯＳトランジスタＴｒ１０のソース電極
には映像入力端子Ｖｉｎが接続されている。

【０１２３】そして、ＮＭＯＳトランジスタＴｒ９およ
びＰＭＯＳトランジスタＴｒ１０のゲート電極には、制
御信号生成回路１３からの制御信号が入力されるように
なっている。また、両トランジスタＴｒ９・Ｔｒ１０の
接続点は、ＰＭＯＳ線形回路３３のＰＭＯＳトランジス
タＴｒ３のゲート電極に接続されている。

【０１２４】この場合、各Ｔｒ９・Ｔｒ１０が互いに極
性が異なっているので、制御信号を反転させる必要がな
い。このため、上記した図１０（ａ）（ｂ）に示すよう
なインバータ３６・３７を設ける必要がないので、回路
を簡素なものとすることができる。

【０１２５】したがって、各Ｔｒ９・Ｔｒ１０に入力さ
れる制御信号が“Ｌｏ”レベルであれば、ＮＭＯＳトラ
ンジスタＴｒ９は非導通状態となり、ＰＭＯＳトランジ
スタＴｒ１０が導通状態となる。これによって、ＰＭＯ
ＳトランジスタＴｒ１０を介してＶｉｎがバイアス電圧
ＶＢＰとしてＰＭＯＳトランジスタＴｒ３のゲート電極
に入力され、バッファ回路３１が動作する。

【０１２６】一方、各Ｔｒ９・Ｔｒ１０に入力される制
御信号が“Ｈｉ”レベルであれば、ＰＭＯＳトランジス
タＴｒ１０は非導通状態となり、ＮＭＯＳトランジスタ
Ｔｒ９が導通状態となる。これによって、ＰＭＯＳトラ
ンジスタＴｒ９を介して高電位ＶｄｄがＰＭＯＳトラン
ジスタＴｒ３のゲート電極に入力され、バッファ回路３
１の動作が停止する。

【０１２７】さらに、上記の図１０の（ａ）〜（ｃ）に
示したバッファ停止回路３５の他に、図１０（ｄ）に示
すように、ＮＭＯＳトランジスタＴｒ１１・Ｔｒ１２と
ＰＭＯＳトランジスタＴｒ１３・Ｔｒ１４とを並列に接
続した回路も考えられる。このときの動作原理は、上記
図１０（ｃ）で示したものと同じである。

【０１２８】以上、バッファ停止回路３５の回路例とし
て、４つの回路を示したが、これらはほんの一例であ
り、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタおよ
びインバータの組み合わせを変えることにより、他の構
成の回路を使用しても良い。

【０１２９】尚、本実施例では、バッファ停止回路３４
の回路例について述べなかったが、上記したバッファ停
止回路３５と同様な方法によって実現することができ
る。

【０１３０】また、バッファ回路３１は、上記構成のみ
ならず、例えば所謂演算増幅器（ＯＰアンプ）で構成さ
れたものでも良い。

【０１３１】以上のように、本発明では、上記実施例１
のように、制御信号生成回路１３からの制御信号によっ
て上記ソースドライバ２・ゲートドライバ３のクロック
信号（タイミング信号ＣＬＫＳ・ＣＬＫＳ’・ＣＬＫ
Ｇ）による動作を停止させるか、または、上記実施例２
のように、制御信号生成回路１３からの制御信号によっ
て、ソースドライバ２内のバッファ回路１１のバッファ
動作を停止させることによって、映像信号の垂直および
水平ブランキング期間に、液晶表示素子１を点灯した状
態で、クロック信号による不要な消費電力を低減するよ
うになっている。

【０１３２】これにより、液晶表示装置における、ソー
スドライバ２等の駆動回路での消費電力の低減を図るこ
とができるので、駆動回路での消費電力の大きい画像表
示装置、特に画像表示素子と駆動回路とがモノリッシク
に形成された画像表示装置に好適に使用することができ
る。

【０１３３】また、本発明では、低消費電力を図るため
になされた、例えば特開昭６０−３５７８９号公報に開
示されているように、液晶の非点灯・点灯を切り替える
ことなく、液晶表示素子１を点灯した状態で不要なクロ
ック信号に係る消費電力を低減することができる。これ
により、液晶表示素子１の非点灯・点灯の繰り返しによ
るフリッカーを招くことがないので、表示品位の向上を
図ることができる。

【０１３４】さらに、低消費電力を図るためになされ
た、他の従来例として特開昭６２−１４３０９５公報に
は、アナログバッファを所定期間、活性化させ、他の期
間は非活性にする方法が開示されている。

【０１３５】ところが、上記実施例２では、映像信号の
ブランキング期間を検知することで、このブランキング
期間に同期してバッファを停止させることで、映像信号
だけを無駄なく液晶表示素子１に供給することができる
ので、上記特開昭６２−１４３０９５公報のように、映
像信号とは無関係にアナログバッファを所定期間停止さ
せた場合に比べて、液晶表示素子１に対して映像信号を
安定して供給することができる。

【０１３６】尚、上記各実施例の液晶表示装置では、大
画面化に伴う画素トランジスタの駆動力向上や、駆動Ｉ
Ｃの実装コストの低減等を図るため、上記液晶表示素子
１と駆動回路としてのソースドライバ２およびゲートド
ライバ３とが、多結晶シリコン薄膜上にモノリシックに
形成されたものとなっているが、これに限定されるもの
ではなく、液晶表示素子１とソースドライバ２およびゲ
ートドライバ３とが別々に形成されていても十分に消費
電力の低減を図ることができる。

【０１３７】

【０１３８】

【０１３９】

【０１４０】

【０１４１】

【０１４２】

【０１４３】

【０１４４】

【０１４５】

【０１４６】

【０１４７】

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像表示装置の概略構
成ブロック図である。

【図２】図１に示す画像表示装置に備えられたソースド
ライバの概略構成ブロック図である。

【図３】図１に示す画像表示装置のタイミングチャート
である。

【図４】本発明の他の実施例に係る画像表示装置の概略
構成ブロック図である。

【図５】本発明のさらに他の実施例に係る画像表示装置
に備えられた制御信号生成回路の同期信号検出回路を示
すブロック図である。

【図６】上記制御信号生成回路の信号変換回路を示すブ
ロック図である。

【図７】図５に示す同期信号検出回路に備えられたトラ
ンジスタのコレクタ電流とベース・エミッタ間の電圧と
の関係を示すグラフである。

【図８】図６に示す信号変換回路でのタイミングチャー
トである。

【図９】本発明のさらに他の実施例に係る画像表示装置
のソースドライバの概略構成ブロック図である。

【図１０】図９に示すソースドライバに備えられたバッ
ファ停止回路を示す回路図である。

【図１１】従来の画像表示装置の概略構成ブロック図で
ある。

【図１２】図１１に示す画像表示装置に備えられたソー
スドライバのバッファ回路のブロック図である。

【図１３】図１１に示す画像表示装置に備えられたソー
スドライバの概略構成ブロック図である。

【符号の説明】

１ 液晶表示素子（画像表示素子） ２ ソースドライバ（駆動回路） ３ ゲートドライバ（駆動回路） ５ シフトレジスタ １１ バッファ回路（アナログバッファ回路） １３ 制御信号生成回路（制御信号出力手段） １４ クロック信号選択回路（クロック停止手段） １５ クロック信号選択回路（クロック停止手段） ３１ バッファ回路（アナログバッファ回路） ３４ バッファ停止回路（バッファ停止手段） ３５ バッファ停止回路（バッファ停止手段） Ａ 水平映像信号期間 Ｂ 水平ブランキング期間

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−32093（ＪＰ，Ａ) 特開 平６−337655（ＪＰ，Ａ) 特開 平６−22165（ＪＰ，Ａ) 特開 平３−259665（ＪＰ，Ａ) 実開 昭63−40063（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 G02F 1/133 505 G09G 3/36

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 マトリクス状に配された表示画素を有す
   る画像表示素子と、同期信号を含んだ映像信号が入力さ
   れると共に、クロック信号の入力タイミングによって画
   像表示素子に接続されたデータ信号線をアナログバッフ
   ァ回路を介して駆動する駆動回路とが形成された画像表
   示装置において、 映像信号の垂直および水平ブランキング期間に同期して
   制御信号を出力する制御信号出力手段を備え、 上記アナログバッファ回路は、高電位電源と低電位電源
   との間に直列に接続された2個のｎ−チャネルＭＯＳト
   ランジスタからなるＮＭＯＳ線形回路と、高電位電源と
   低電位電源との間に直列に接続された2個のｐ−チャネ
   ルＭＯＳトランジスタからなるＰＭＯＳ線形回路とから
   なり、 上記ＮＭＯＳ線形回路の高電位電源に接続されたｎ−チ
   ャネルＭＯＳトランジスタのゲート電極には、映像信号
   の入力端子が接続されると共に、低電位電源に接続され
   たｎ−チャネルＭＯＳトランジスタのゲート電極には、
   上記制御信号出力手段から制御信号が入力され、この制
   御信号がハイレベルである場合に該低電位電源に接続さ
   れたｎ−チャネルＭＯＳトランジスタをＯＦＦ状態にす
   る第1のバッファ停止回路が接続され、 上記ＰＭＯＳ線形回路の高電位電源に接続されたｐ−チ
   ャネルＭＯＳトランジスタのゲート電極には、上記制御
   信号出力手段から制御信号が入力され、この制御信号が
   ハイレベルである場合に該低電位電源に接続されたｐ−
   チャネルＭＯＳトランジスタをＯＦＦ状態にする第２の
   バッファ停止回路が接続されると共に、低電位電源に接
   続されたｐ−チャネルＭＯＳトランジスタのゲート電極
   には上記ＮＭＯＳ線形回路の出力ノードが接続されてい
   ることを特徴とする画像表示装置。