JP3352349B2 - 双方向サイリスタ素子 - Google Patents
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- 230000002457 bidirectional effect Effects 0.000 title claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 108
- 239000000758 substrate Substances 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 206010034960 Photophobia Diseases 0.000 description 14
- 208000013469 light sensitivity Diseases 0.000 description 14
- 230000036039 immunity Effects 0.000 description 12
- 239000012535 impurity Substances 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010304 firing Methods 0.000 description 5
- 206010034972 Photosensitivity reaction Diseases 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000036211 photosensitivity Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、商用交流電源ライ
ンなどで使用される双方向サイリスタ素子、特に光照射
によってトリガ信号を与えることができる双方向ホトサ
イリスタのチップ構造に関する。
ンなどで使用される双方向サイリスタ素子、特に光照射
によってトリガ信号を与えることができる双方向ホトサ
イリスタのチップ構造に関する。
【０００２】
【従来の技術】従来から、図７〜図９に示すような同一
半導体チップ、たとえばＮ型シリコン基板１などの上に
双方向ホトサイリスタ２を形成し、光照射によってゲー
ト・トリガ信号を与えて光制御する双方向ホトサイリス
タ２が、いわゆるソリッド・ステート・リレー（以下、
「ＳＳＲ」と略称することもある）として広く用いられ
ている。図７は概略的な平面断面図、図８は図７の切断
面線Ｘ−Ｘから見た断面図、図９は双方向ホトサイリス
タ２としての等価回路図をそれぞれ示す。なお、図７は
図８の切断面線ＩＸ−ＩＸから見た断面図に相当する。
半導体チップ、たとえばＮ型シリコン基板１などの上に
双方向ホトサイリスタ２を形成し、光照射によってゲー
ト・トリガ信号を与えて光制御する双方向ホトサイリス
タ２が、いわゆるソリッド・ステート・リレー（以下、
「ＳＳＲ」と略称することもある）として広く用いられ
ている。図７は概略的な平面断面図、図８は図７の切断
面線Ｘ−Ｘから見た断面図、図９は双方向ホトサイリス
タ２としての等価回路図をそれぞれ示す。なお、図７は
図８の切断面線ＩＸ−ＩＸから見た断面図に相当する。
【０００３】Ｎ型シリコン基板１は、不純物濃度が一般
に１０13〜１０15ｃｍ-3であり、双方向ホトサイリスタ
２が形成される部分の周囲にはチャネルストッパ領域６
が設けられる。Ｎ型シリコン基板１の裏面には、Ｎ型拡
散層７が設けられる。チャネルストッパ領域６およびＮ
型拡散層７では、Ｎ型の不純物をＮ型シリコン基板１よ
りも高濃度で拡散させて形成される。Ｎ型シリコン基板
１の表面には、電気的な接続用にＡｌ配線８が形成さ
れ、電気的な絶縁が必要な部分には、ＳｉＯ2（酸化硅
素）膜９と、さらにその上に酸素ドープ半絶縁膜１０を
形成される。
に１０13〜１０15ｃｍ-3であり、双方向ホトサイリスタ
２が形成される部分の周囲にはチャネルストッパ領域６
が設けられる。Ｎ型シリコン基板１の裏面には、Ｎ型拡
散層７が設けられる。チャネルストッパ領域６およびＮ
型拡散層７では、Ｎ型の不純物をＮ型シリコン基板１よ
りも高濃度で拡散させて形成される。Ｎ型シリコン基板
１の表面には、電気的な接続用にＡｌ配線８が形成さ
れ、電気的な絶縁が必要な部分には、ＳｉＯ2（酸化硅
素）膜９と、さらにその上に酸素ドープ半絶縁膜１０を
形成される。
【０００４】双方向ホトサイリスタ２として、光信号を
入力するために、Ｐゲート受光部１１，２１が形成さ
れ、この部分ではＡｌ配線８が除去されて開口される。
Ｎ型シリコン基板１の表面には、Ｐ型のアノード拡散領
域１２，２２と、このアノード拡散領域１２，２２に対
向するＰ型のＰゲート拡散領域１３，２３とが設けられ
ている。Ｐゲート受光部１１，２１は、Ｐゲート拡散領
域１３，２３に設けられる。Ｐゲート拡散領域１３，２
３の内部には、Ｎ型のカソード拡散領域１４，２４が形
成される。Ｐゲート拡散領域１３，２３と間隔Ｌを隔て
て配置されるアノード拡散領域２２，１２との間には、
ゲート抵抗領域１５，２５がそれぞれ形成される。この
ようにしてＰ型のアノード拡散領域１２，２２、Ｎ型シ
リコン基板１、Ｐ型のＰゲート拡散領域１３，２３およ
びＮ型のカソード拡散領域１４，２４によって、横型
（ラテラル）のＰＮＰＮ型で、ゲート抵抗領域１５，２
５を有する逆阻止サイリスタ１６，２６がそれぞれ形成
される。双方向ホトサイリスタ２は、逆阻止サイリスタ
１６，２６がそれぞれチャネルｃｈ１およびチャネルｃ
ｈ２として、相互に逆方向に接続されて形成される。双
方向ホトサイリスタ２の表面に、直接光を照射すれば、
基本的な光制御型の双方向サイリスタとして動作する。
また交流電源を制御する場合に、交流電源のゼロクロス
点付近の限られた電圧範囲だけでトリガが可能なゼロク
ロス機能を備えるようにすることもできる。
入力するために、Ｐゲート受光部１１，２１が形成さ
れ、この部分ではＡｌ配線８が除去されて開口される。
Ｎ型シリコン基板１の表面には、Ｐ型のアノード拡散領
域１２，２２と、このアノード拡散領域１２，２２に対
向するＰ型のＰゲート拡散領域１３，２３とが設けられ
ている。Ｐゲート受光部１１，２１は、Ｐゲート拡散領
域１３，２３に設けられる。Ｐゲート拡散領域１３，２
３の内部には、Ｎ型のカソード拡散領域１４，２４が形
成される。Ｐゲート拡散領域１３，２３と間隔Ｌを隔て
て配置されるアノード拡散領域２２，１２との間には、
ゲート抵抗領域１５，２５がそれぞれ形成される。この
ようにしてＰ型のアノード拡散領域１２，２２、Ｎ型シ
リコン基板１、Ｐ型のＰゲート拡散領域１３，２３およ
びＮ型のカソード拡散領域１４，２４によって、横型
（ラテラル）のＰＮＰＮ型で、ゲート抵抗領域１５，２
５を有する逆阻止サイリスタ１６，２６がそれぞれ形成
される。双方向ホトサイリスタ２は、逆阻止サイリスタ
１６，２６がそれぞれチャネルｃｈ１およびチャネルｃ
ｈ２として、相互に逆方向に接続されて形成される。双
方向ホトサイリスタ２の表面に、直接光を照射すれば、
基本的な光制御型の双方向サイリスタとして動作する。
また交流電源を制御する場合に、交流電源のゼロクロス
点付近の限られた電圧範囲だけでトリガが可能なゼロク
ロス機能を備えるようにすることもできる。
【０００５】Ｎ型シリコン基板１の不純物濃度は、前述
のように１０13〜１０15ｃｍ-3であり、アノード拡散領
域１２，２２やＰゲート拡散領域１３，２３のようなＰ
型拡散領域はボロン（Ｂ）などを不純物として、その濃
度は１０15〜１０19ｃｍ−３であり、カソード拡散領域
１４，２４などのＮ型拡散領域は、リン（Ｐ）などを不
純物として、その濃度は１０19ｃｍ-3以上にそれぞれ設
定される。また、アノード拡散領域１２，２２とＰゲー
ト拡散領域１３，２３との間隔Ｌは、１５〜３０μｍ程
度である。
のように１０13〜１０15ｃｍ-3であり、アノード拡散領
域１２，２２やＰゲート拡散領域１３，２３のようなＰ
型拡散領域はボロン（Ｂ）などを不純物として、その濃
度は１０15〜１０19ｃｍ−３であり、カソード拡散領域
１４，２４などのＮ型拡散領域は、リン（Ｐ）などを不
純物として、その濃度は１０19ｃｍ-3以上にそれぞれ設
定される。また、アノード拡散領域１２，２２とＰゲー
ト拡散領域１３，２３との間隔Ｌは、１５〜３０μｍ程
度である。
【０００６】一方のサイリスタ１６のアノード拡散領域
１２と他方のサイリスタ２６のカソード拡散領域２４と
は、Ａｌ配線８によってＮ型シリコン基板１の表面にそ
れぞれ電気的に取り出され、双方向ホトサイリスタ２を
収納するパッケージに設けられるフレーム端子に、電極
Ｔ１として接続するワイヤ配線で並列に接続される。一
方のサイリスタ１６のカソード拡散領域１４と、他方の
サイリスタ２６のアノード拡散領域２２とは、同様にし
てワイヤによって電極Ｔ２に電気的に接続される。Ｓｉ
Ｏ2膜９および酸素ドープ半絶縁膜１０は、パッシベー
ション膜として使用される。
１２と他方のサイリスタ２６のカソード拡散領域２４と
は、Ａｌ配線８によってＮ型シリコン基板１の表面にそ
れぞれ電気的に取り出され、双方向ホトサイリスタ２を
収納するパッケージに設けられるフレーム端子に、電極
Ｔ１として接続するワイヤ配線で並列に接続される。一
方のサイリスタ１６のカソード拡散領域１４と、他方の
サイリスタ２６のアノード拡散領域２２とは、同様にし
てワイヤによって電極Ｔ２に電気的に接続される。Ｓｉ
Ｏ2膜９および酸素ドープ半絶縁膜１０は、パッシベー
ション膜として使用される。
【０００７】図９に示すように、各サイリスタ１６，２
６には、等価的にＰＮＰトランジスタ１７，２７とＮＰ
Ｎトランジスタ１８，２８とがそれぞれ形成され、ＰＮ
Ｐトランジスタ１７，２７およびＮＰＮトランジスタ１
８，２８のベース・コレクタ間には接合容量Ｃｏが寄生
的に形成される。
６には、等価的にＰＮＰトランジスタ１７，２７とＮＰ
Ｎトランジスタ１８，２８とがそれぞれ形成され、ＰＮ
Ｐトランジスタ１７，２７およびＮＰＮトランジスタ１
８，２８のベース・コレクタ間には接合容量Ｃｏが寄生
的に形成される。
【０００８】以上示したような横型の双方向ホトサイリ
スタ２には、光感度をより高感度にするという要請と、
ノイズに対して誤点弧を起こさないという耐ノイズ性の
向上とが要望されている。たとえば特公平３−３７７４
６には、複雑な工程を用いずに急峻なノイズによる誤動
作を防ぎ、光感度を向上させることができる先行技術が
開示されている。
スタ２には、光感度をより高感度にするという要請と、
ノイズに対して誤点弧を起こさないという耐ノイズ性の
向上とが要望されている。たとえば特公平３−３７７４
６には、複雑な工程を用いずに急峻なノイズによる誤動
作を防ぎ、光感度を向上させることができる先行技術が
開示されている。
【０００９】
【発明が解決しようとする課題】図９に示すように、双
方向ホトサイリスタ２の外部へのフレーム端子Ｔ１，Ｔ
２に、商用交流電源（以下、「ＡＣ」と略称することが
ある）ラインを接続すると、ＡＣライン上に急峻な立上
りのパルス上で尖頭値が約２０００Ｖに達するようなパ
ルス状のノイズ電圧が重畳される場合、光照射がなくて
も誤点弧する不具合が生じる。この原因としては、第１
に、図９に示すような接合容量Ｃｏを通して、次の第１
式で示すような変位電流ｉDが流れ、これがＰゲート拡
散領域１３，２３に入り、トリガ電流として作用し、誤
動作することが考えられる。このようなモードは、ｄＶ
／ｄｔモードとして示すことにする。
方向ホトサイリスタ２の外部へのフレーム端子Ｔ１，Ｔ
２に、商用交流電源（以下、「ＡＣ」と略称することが
ある）ラインを接続すると、ＡＣライン上に急峻な立上
りのパルス上で尖頭値が約２０００Ｖに達するようなパ
ルス状のノイズ電圧が重畳される場合、光照射がなくて
も誤点弧する不具合が生じる。この原因としては、第１
に、図９に示すような接合容量Ｃｏを通して、次の第１
式で示すような変位電流ｉDが流れ、これがＰゲート拡
散領域１３，２３に入り、トリガ電流として作用し、誤
動作することが考えられる。このようなモードは、ｄＶ
／ｄｔモードとして示すことにする。
【００１０】
【数１】
【００１１】ここでＣｏを一定と仮定すると、第１式は
さらに次の第２式のように変形される。
さらに次の第２式のように変形される。
【００１２】
【数２】
【００１３】この結果、ｄＶ／ｄｔの値が大きいと変位
電流ｉDが増大し、誤点弧しやすくなることがことが判
る。つまり、サイリスタ１６，２６のゲート電圧Ｖ
Gは、第２式から次の第３式のように表され、
電流ｉDが増大し、誤点弧しやすくなることがことが判
る。つまり、サイリスタ１６，２６のゲート電圧Ｖ
Gは、第２式から次の第３式のように表され、
【００１４】
【数３】
【００１５】ゲート電圧ＶGの値がサイリスタ１６，２
６の活性電圧ＶGKを超えると誤点弧することになる。
６の活性電圧ＶGKを超えると誤点弧することになる。
【００１６】ノイズによって誤点弧する第２のモードと
して、パルス状のノイズ電圧が立下ってＯＦＦとなった
後、数十μｓ遅れてＰゲートに特徴的な電圧が発生し、
これがトリガ電流を生じるように作用し、誤動作するモ
ードがある。このモードは、遅れ電圧モードとして示
す。
して、パルス状のノイズ電圧が立下ってＯＦＦとなった
後、数十μｓ遅れてＰゲートに特徴的な電圧が発生し、
これがトリガ電流を生じるように作用し、誤動作するモ
ードがある。このモードは、遅れ電圧モードとして示
す。
【００１７】図１０〜図１２は、遅れ電圧モードによっ
て誤動作が生じるモードとして推定される原因および関
連する構成を示す。図１０に示すように、一方のサイリ
スタ１６のアノード拡散領域１２をアノードＡとして正
の電圧を与え、カソード拡散領域１４をカソード電極Ｋ
として接地すると、他方のサイリスタ２６のアノード拡
散領域２２は接地されて逆バイアス状態となる。一方の
アノード領域１２とＰゲート拡散領域１３との間のＮ型
シリコン基板１の電気抵抗を等価的にＲ１とし、一方の
アノード拡散領域１２から他方のアノード拡散領域２２
までのＮ型シリコン基板１の等価的な抵抗値をＲ２とす
る。Ｎ型シリコン基板１とＰ型のアノード拡散領域１
２、Ｐゲート拡散領域１３、アノード拡散領域２２との
間の接合容量をそれぞれＣ１，Ｃ２，Ｃ４とする。Ｐゲ
ート拡散領域１３とカソード拡散領域１４との間の接合
容量をＣ３とする。ゲート抵抗領域１５に形成されるゲ
ート抵抗をＲGKとすると、図１１に示すように、等価的
な微分回路が寄生的に形成されることが判る。この入力
側に尖頭値が２０００Ｖ（ｍａｘ）のノイズパルスが重
畳している入力電圧Ｖｉｎを印加すると、Ｐゲート拡散
領域１３に形成されるＰゲートＰGに表れる出力電圧Ｖ
ｏｕｔは、ノイズパルスの立上りおよび立下りに対応す
る微分出力と、立下り後一定時間経過してからの遅れ電
圧とが、図１２に示すように発生する。図１２の上段
は、図１１の入力電圧Ｖｉｎの変化Ｖ１（Ｖ）を示し、
時刻ｔ＝０からｔ＝１までパルス幅が１μｓで尖頭値が
２０００Ｖのノイズが入力されると、図１２の下段に示
すように出力電圧ＶｏｕｔのＶ２（Ｖ）は、時刻ｔ＝０
およびｔ＝１にそれぞれ立上りおよび立下りに対応する
微分波形が出力され、時刻ｔ＝１５付近以降に遅れ電圧
が発生する。
て誤動作が生じるモードとして推定される原因および関
連する構成を示す。図１０に示すように、一方のサイリ
スタ１６のアノード拡散領域１２をアノードＡとして正
の電圧を与え、カソード拡散領域１４をカソード電極Ｋ
として接地すると、他方のサイリスタ２６のアノード拡
散領域２２は接地されて逆バイアス状態となる。一方の
アノード領域１２とＰゲート拡散領域１３との間のＮ型
シリコン基板１の電気抵抗を等価的にＲ１とし、一方の
アノード拡散領域１２から他方のアノード拡散領域２２
までのＮ型シリコン基板１の等価的な抵抗値をＲ２とす
る。Ｎ型シリコン基板１とＰ型のアノード拡散領域１
２、Ｐゲート拡散領域１３、アノード拡散領域２２との
間の接合容量をそれぞれＣ１，Ｃ２，Ｃ４とする。Ｐゲ
ート拡散領域１３とカソード拡散領域１４との間の接合
容量をＣ３とする。ゲート抵抗領域１５に形成されるゲ
ート抵抗をＲGKとすると、図１１に示すように、等価的
な微分回路が寄生的に形成されることが判る。この入力
側に尖頭値が２０００Ｖ（ｍａｘ）のノイズパルスが重
畳している入力電圧Ｖｉｎを印加すると、Ｐゲート拡散
領域１３に形成されるＰゲートＰGに表れる出力電圧Ｖ
ｏｕｔは、ノイズパルスの立上りおよび立下りに対応す
る微分出力と、立下り後一定時間経過してからの遅れ電
圧とが、図１２に示すように発生する。図１２の上段
は、図１１の入力電圧Ｖｉｎの変化Ｖ１（Ｖ）を示し、
時刻ｔ＝０からｔ＝１までパルス幅が１μｓで尖頭値が
２０００Ｖのノイズが入力されると、図１２の下段に示
すように出力電圧ＶｏｕｔのＶ２（Ｖ）は、時刻ｔ＝０
およびｔ＝１にそれぞれ立上りおよび立下りに対応する
微分波形が出力され、時刻ｔ＝１５付近以降に遅れ電圧
が発生する。
【００１８】ｄＶ／ｄｔモードのノイズ耐量の向上につ
いては、一般的にＰゲート拡散領域１３，２３の接合容
量Ｃｏを減少させ、ゲート抵抗ＲGKあるいはＮＰＮトラ
ンジスタ１８，２８の電流増幅率ｈFEを抑制する等の方
法が採られている。しかしながら、Ｐゲート拡散領域１
３，２３の接合容量Ｃｏの減少は、Ｐゲート受光部１
１，２１による受光領域の減少につながり、またゲート
抵抗ＧGKおよびＮＰＮトランジスタのｈFE低減は、ホト
サイリスタとしての光感度の低下を招く。すなわち、一
般的にはノイズ耐量と光感度との間にはいわゆるトレー
ドオフの関係があり、一方を向上させようとすると他方
が劣化してしまう。前述の特公平３−２３７７４６の先
行技術では、ノイズ耐量と光感度とを共に向上させる工
夫が開示されている。
いては、一般的にＰゲート拡散領域１３，２３の接合容
量Ｃｏを減少させ、ゲート抵抗ＲGKあるいはＮＰＮトラ
ンジスタ１８，２８の電流増幅率ｈFEを抑制する等の方
法が採られている。しかしながら、Ｐゲート拡散領域１
３，２３の接合容量Ｃｏの減少は、Ｐゲート受光部１
１，２１による受光領域の減少につながり、またゲート
抵抗ＧGKおよびＮＰＮトランジスタのｈFE低減は、ホト
サイリスタとしての光感度の低下を招く。すなわち、一
般的にはノイズ耐量と光感度との間にはいわゆるトレー
ドオフの関係があり、一方を向上させようとすると他方
が劣化してしまう。前述の特公平３−２３７７４６の先
行技術では、ノイズ耐量と光感度とを共に向上させる工
夫が開示されている。
【００１９】近年、ＳＳＲは、低消費電力化あるいはマ
イクロコンピュータによる直接駆動を可能とする要請が
あり、高感度化の要望が強い。最小入力トリガ電流ＩFT
が約５ｍＡとなるような高感度の範囲で、相反するノイ
ズ耐量との両立を図り、しかも半導体チップとしての面
積縮小も含むコスト低減が最大の課題となっている。ま
たノイズによる誤動作の原因としての遅れ電圧モードに
ついては、この現象を指摘し、あるいは解明している文
献等は皆無である。
イクロコンピュータによる直接駆動を可能とする要請が
あり、高感度化の要望が強い。最小入力トリガ電流ＩFT
が約５ｍＡとなるような高感度の範囲で、相反するノイ
ズ耐量との両立を図り、しかも半導体チップとしての面
積縮小も含むコスト低減が最大の課題となっている。ま
たノイズによる誤動作の原因としての遅れ電圧モードに
ついては、この現象を指摘し、あるいは解明している文
献等は皆無である。
【００２０】本発明の目的は、遅れモードを含むノイズ
耐量を向上し、さらに接合容量を増加させることなく有
効受光面積を大きくして光感度を高めることができる双
方向サイリスタ素子を提供することである。
耐量を向上し、さらに接合容量を増加させることなく有
効受光面積を大きくして光感度を高めることができる双
方向サイリスタ素子を提供することである。
【００２１】
【課題を解決するための手段】本発明は、同一のシリコ
ン半導体基板上に、一対のプレーナ型ＰＮＰＮラテラル
構造のサイリスタが形成される双方向サイリスタ素子に
おいて、Ｐゲート拡散領域には、Ｐゲート受光部が設け
られ、一方のサイリスタのＰゲート拡散領域と他方のサ
イリスタのアノード拡散領域との間、および該他方のサ
イリスタのＰゲート拡散領域と該一方のサイリスタのア
ノード拡散領域との間には、予め定める範囲の間隔がそ
れぞれ設けられ、該間隔の半導体基板上には、酸化シリ
コンによるパッシベーション膜と、該パッシベーション
膜を覆う透光性導電膜とによる受光領域が形成され、該
透光性導電膜は該間隔の端部のアノード拡散領域に電気
的に接続され、該Ｐゲート受光部および該受光領域に受
光する光による光トリガ機能を備えることを特徴とする
双方向サイリスタ素子である。本発明に従えば、一方の
サイリスタのＰゲート拡散領域と他方のサイリスタのア
ノード拡散領域との間、および他方のサイリスタのＰゲ
ート拡散領域と一方のサイリスタのアノード拡散領域と
の間には、予め定める範囲の間隔がそれぞれ設けられ、
その間隔のシリコン半導体基板上には、電気絶縁性の酸
化シリコンによるパッシベーション膜が形成され、透光
性導電膜で覆われて間隔の端部のアノード拡散領域に電
気的に接続されているので、一方のサイリスタ側が順方
向に、他方のサイリスタ側が逆方向にバイアスされると
きに、逆方向にバイアスされる側のアノード拡散領域と
順方向にバイアスされる側のＰゲート拡散領域との間の
半導体基板の表面付近には空乏層が延びやすくなり、耐
圧の低下を防ぐことができる。空乏層の形成によって、
半導体基板の表面には電荷が集り、光が照射されると、
パッシベーション膜を覆う透光性導電膜との間で光電流
が発生し、Ｐゲート拡散領域に形成されるＰゲート受光
部に発生する光電流とともに、双方向サイリスタの光ト
リガ機能の感度を向上させることができる。異なるサイ
リスタに属するＰゲート拡散領域とアノード拡散領域と
の間に間隔が設けられるので、パルスノイズに対する耐
量を増加させることができる。
ン半導体基板上に、一対のプレーナ型ＰＮＰＮラテラル
構造のサイリスタが形成される双方向サイリスタ素子に
おいて、Ｐゲート拡散領域には、Ｐゲート受光部が設け
られ、一方のサイリスタのＰゲート拡散領域と他方のサ
イリスタのアノード拡散領域との間、および該他方のサ
イリスタのＰゲート拡散領域と該一方のサイリスタのア
ノード拡散領域との間には、予め定める範囲の間隔がそ
れぞれ設けられ、該間隔の半導体基板上には、酸化シリ
コンによるパッシベーション膜と、該パッシベーション
膜を覆う透光性導電膜とによる受光領域が形成され、該
透光性導電膜は該間隔の端部のアノード拡散領域に電気
的に接続され、該Ｐゲート受光部および該受光領域に受
光する光による光トリガ機能を備えることを特徴とする
双方向サイリスタ素子である。本発明に従えば、一方の
サイリスタのＰゲート拡散領域と他方のサイリスタのア
ノード拡散領域との間、および他方のサイリスタのＰゲ
ート拡散領域と一方のサイリスタのアノード拡散領域と
の間には、予め定める範囲の間隔がそれぞれ設けられ、
その間隔のシリコン半導体基板上には、電気絶縁性の酸
化シリコンによるパッシベーション膜が形成され、透光
性導電膜で覆われて間隔の端部のアノード拡散領域に電
気的に接続されているので、一方のサイリスタ側が順方
向に、他方のサイリスタ側が逆方向にバイアスされると
きに、逆方向にバイアスされる側のアノード拡散領域と
順方向にバイアスされる側のＰゲート拡散領域との間の
半導体基板の表面付近には空乏層が延びやすくなり、耐
圧の低下を防ぐことができる。空乏層の形成によって、
半導体基板の表面には電荷が集り、光が照射されると、
パッシベーション膜を覆う透光性導電膜との間で光電流
が発生し、Ｐゲート拡散領域に形成されるＰゲート受光
部に発生する光電流とともに、双方向サイリスタの光ト
リガ機能の感度を向上させることができる。異なるサイ
リスタに属するＰゲート拡散領域とアノード拡散領域と
の間に間隔が設けられるので、パルスノイズに対する耐
量を増加させることができる。
【００２２】また本発明は、前記透光性導電膜としての
ポリシリコン膜とが形成されていることを特徴とする。
本発明に従えば、一方のサイリスタのＰゲート拡散領域
と他方のサイリスタのアノード拡散領域との間の間隔上
には、パッシベーション膜である酸化シリコン膜を介し
て、光透過性導電膜としてのポリシリコン膜が形成され
る。ポリシリコン膜は導電性を有するので、たとえばカ
ソード側に接続し、Ｎ型シリコン基板の正面近傍をＰ型
に反転させて空乏層を延びやすくし、耐圧の低下を防ぐ
とともに受光した際に発生するキャリアを表面の空乏層
で集めて、光照射によって発生する光電流を増大させ
て、接合容量を増大させることなく光感度の向上を図る
ことができる。
ポリシリコン膜とが形成されていることを特徴とする。
本発明に従えば、一方のサイリスタのＰゲート拡散領域
と他方のサイリスタのアノード拡散領域との間の間隔上
には、パッシベーション膜である酸化シリコン膜を介し
て、光透過性導電膜としてのポリシリコン膜が形成され
る。ポリシリコン膜は導電性を有するので、たとえばカ
ソード側に接続し、Ｎ型シリコン基板の正面近傍をＰ型
に反転させて空乏層を延びやすくし、耐圧の低下を防ぐ
とともに受光した際に発生するキャリアを表面の空乏層
で集めて、光照射によって発生する光電流を増大させ
て、接合容量を増大させることなく光感度の向上を図る
ことができる。
【００２３】また本発明は、前記透光性導電膜としての
酸素ドープ半絶縁膜とが形成されていることを特徴とす
る。本発明に従えば、一方のサイリスタのＰゲート拡散
領域と他方のサイリスタのアノード拡散領域との間の間
隔上には、パッシベーション膜である酸化シリコン膜を
介して、光透過性導電膜としての酸素ドープ半絶縁膜が
形成される。酸素ドープ半絶縁膜は導電性を有するの
で、たとえばカソード側に接続し、Ｎ型シリコン基板の
正面近傍をＰ型に反転させて空乏層を延びやすくし、耐
圧の低下を防ぐとともに受光した際に発生するキャリア
を表面の空乏層で集めて、光照射によって発生する光電
流を増大させて、接合容量を増大させることなく光感度
の向上を図ることができる。
酸素ドープ半絶縁膜とが形成されていることを特徴とす
る。本発明に従えば、一方のサイリスタのＰゲート拡散
領域と他方のサイリスタのアノード拡散領域との間の間
隔上には、パッシベーション膜である酸化シリコン膜を
介して、光透過性導電膜としての酸素ドープ半絶縁膜が
形成される。酸素ドープ半絶縁膜は導電性を有するの
で、たとえばカソード側に接続し、Ｎ型シリコン基板の
正面近傍をＰ型に反転させて空乏層を延びやすくし、耐
圧の低下を防ぐとともに受光した際に発生するキャリア
を表面の空乏層で集めて、光照射によって発生する光電
流を増大させて、接合容量を増大させることなく光感度
の向上を図ることができる。
【００２４】
【００２５】また本発明は、前記一方のサイリスタのＰ
ゲート拡散領域と、前記他方のサイリスタのアノード拡
散領域との間に、４０μｍ以上で１０００μｍ以下の範
囲の間隔が設けられることを特徴とする。本発明に従え
ば、一方のサイリスタのＰゲート拡散領域と他方のサイ
リスタのアノード拡散領域との間の間隔が４０μｍ以上
となるので、従来構造のサイリスタでは１５〜３０μｍ
程度であるのに比較し、半導体基板に寄生する抵抗や接
合容量の影響を低減し、パルスノイズによる誤動作を低
減することができる。間隔は最大で１０００μｍ以下で
あるので、双方向サイリスタ素子の表面で、一方のサイ
リスタのＰゲート拡散領域と他方のサイリスタのアノー
ド拡散領域との間に他方のサイリスタのＰゲート拡散領
域が形成されるようなかぎ型の構成とすれば、全体の半
導体チップの面積を大きくしないでノイズ耐量を向上さ
せることができる。
ゲート拡散領域と、前記他方のサイリスタのアノード拡
散領域との間に、４０μｍ以上で１０００μｍ以下の範
囲の間隔が設けられることを特徴とする。本発明に従え
ば、一方のサイリスタのＰゲート拡散領域と他方のサイ
リスタのアノード拡散領域との間の間隔が４０μｍ以上
となるので、従来構造のサイリスタでは１５〜３０μｍ
程度であるのに比較し、半導体基板に寄生する抵抗や接
合容量の影響を低減し、パルスノイズによる誤動作を低
減することができる。間隔は最大で１０００μｍ以下で
あるので、双方向サイリスタ素子の表面で、一方のサイ
リスタのＰゲート拡散領域と他方のサイリスタのアノー
ド拡散領域との間に他方のサイリスタのＰゲート拡散領
域が形成されるようなかぎ型の構成とすれば、全体の半
導体チップの面積を大きくしないでノイズ耐量を向上さ
せることができる。
【００２６】また本発明で、前記範囲が７０μｍ以上で
６００μｍ以下であることを特徴とする。本発明に従え
ば、一方のサイリスタのＰ拡散領域と他方のサイリスタ
のアノード拡散領域との間隔が７０μｍ以上となるの
で、ノイズ耐量が２０００Ｖ以上となる範囲で使用する
ことができる。また間隔も６００μｍ以下となるので、
半導体チップの大きさも小型化することができる。
６００μｍ以下であることを特徴とする。本発明に従え
ば、一方のサイリスタのＰ拡散領域と他方のサイリスタ
のアノード拡散領域との間隔が７０μｍ以上となるの
で、ノイズ耐量が２０００Ｖ以上となる範囲で使用する
ことができる。また間隔も６００μｍ以下となるので、
半導体チップの大きさも小型化することができる。
【００２７】
【００２８】
【発明の実施の形態】図１および図２は、本発明の実施
の一形態として、Ｎ型シリコン基板２９上に形成する双
方向ホトサイリスタ３０の基本的な半導体集積回路チッ
プ構造を示す。図１は平面断面図、図２は図１の切断面
線ＩＩ−ＩＩから見た断面図をそれぞれ示す。なお、図
１は図２の切断面線Ｉ−Ｉから見た断面図に相当する。
Ｐゲート受光部３１，４１は、アノード拡散領域３２，
４２、Ｎ型シリコン基板２９、Ｐゲート拡散領域３３，
４３およびカソード拡散領域３４，４４から構成され、
ゲート抵抗領域３５，４５による抵抗がゲート・カソー
ド間に接続されるＰＮＰＮ構造の基本構造を有するサイ
リスタ３６，４６にそれぞれ設けられる。サイリスタ３
６，４６は、ラテラル（横）型の構造であり、電気的に
は逆阻止型として動作する。一対のサイリスタ３６，４
６は、逆並列に接続されて、Ｐゲート受光部３１，４１
から照射される光で制御可能なチャネルｃｈ１，ｃｈ２
をそれぞれ有する双方向ホトサイリスタ３０を構成す
る。各サイリスタ３６，４６は、アノード拡散領域３
２，４２、Ｎ型シリコン基板２９およびＰゲート拡散領
域３３，４３からなるＰＮＰトランジスタ３７と、Ｎ型
シリコン基板２９、Ｐゲート拡散領域３３，４３および
カソード拡散領域３４，４４からなるＮＰＮトランジス
タ３８，４８とから構成されると考えることもできる。
の一形態として、Ｎ型シリコン基板２９上に形成する双
方向ホトサイリスタ３０の基本的な半導体集積回路チッ
プ構造を示す。図１は平面断面図、図２は図１の切断面
線ＩＩ−ＩＩから見た断面図をそれぞれ示す。なお、図
１は図２の切断面線Ｉ−Ｉから見た断面図に相当する。
Ｐゲート受光部３１，４１は、アノード拡散領域３２，
４２、Ｎ型シリコン基板２９、Ｐゲート拡散領域３３，
４３およびカソード拡散領域３４，４４から構成され、
ゲート抵抗領域３５，４５による抵抗がゲート・カソー
ド間に接続されるＰＮＰＮ構造の基本構造を有するサイ
リスタ３６，４６にそれぞれ設けられる。サイリスタ３
６，４６は、ラテラル（横）型の構造であり、電気的に
は逆阻止型として動作する。一対のサイリスタ３６，４
６は、逆並列に接続されて、Ｐゲート受光部３１，４１
から照射される光で制御可能なチャネルｃｈ１，ｃｈ２
をそれぞれ有する双方向ホトサイリスタ３０を構成す
る。各サイリスタ３６，４６は、アノード拡散領域３
２，４２、Ｎ型シリコン基板２９およびＰゲート拡散領
域３３，４３からなるＰＮＰトランジスタ３７と、Ｎ型
シリコン基板２９、Ｐゲート拡散領域３３，４３および
カソード拡散領域３４，４４からなるＮＰＮトランジス
タ３８，４８とから構成されると考えることもできる。
【００２９】一方のサイリスタ３６，４６のＰゲート拡
散領域３３，４３と他方のサイリスタ４６，３６のアノ
ード拡散領域４２，３２との間隔Ｌは、１５０μｍに拡
げている。従来構造では、Ｌ＝１５〜３０μｍが一般的
である。一方のサイリスタ３６，４６のＰゲート拡散領
域３３，４３およびゲート抵抗領域３５，４５と他方の
サイリスタ４６，３６のアノード拡散領域４２，３２と
に囲まれた部分には、フィールド受光部３９，４９がそ
れぞれ形成される。
散領域３３，４３と他方のサイリスタ４６，３６のアノ
ード拡散領域４２，３２との間隔Ｌは、１５０μｍに拡
げている。従来構造では、Ｌ＝１５〜３０μｍが一般的
である。一方のサイリスタ３６，４６のＰゲート拡散領
域３３，４３およびゲート抵抗領域３５，４５と他方の
サイリスタ４６，３６のアノード拡散領域４２，３２と
に囲まれた部分には、フィールド受光部３９，４９がそ
れぞれ形成される。
【００３０】Ｎ型シリコン基板２９の周辺には、Ｎ型の
チャネルストッパ５６が設けられ、裏面側にはＮ型拡散
層５７が設けられる。アノード拡散領域３２，４２と、
カソード拡散領域３４，４４とには、Ａｌ配線５８が電
気的に接合され、アノード電極（Ａ）およびカソード電
極（Ｋ）をそれぞれ形成する。パッシベーション膜とし
ては、ＳｉＯ2膜５９と、その上に形成される酸素ドー
プ半絶縁膜６０とを用い、高耐圧化および高品質化のた
めのフィールドプレート構造としている。フィールド受
光部３９，４９の表面側では、Ａｌ配線５８を開口さ
せ、パッシベーション構造として、ＳｉＯ2膜５９と酸
素ドープ半絶縁膜６１とを形成する。酸素ドープ半絶縁
膜６１は、各サイリスタ３６，４６のカソード電極にそ
れぞれ接続する。Ｎ型シリコン基板２９、カソード拡散
領域３４，４４、チャネルストッパ５６およびＮ型拡散
層５７におけるＮ型不純物の濃度や、アノード拡散領域
３２，４２およびＰゲート拡散領域３３，４３における
Ｐ型不純物の濃度は、図９〜図１１に示す従来構造で対
応する部分と同等である。
チャネルストッパ５６が設けられ、裏面側にはＮ型拡散
層５７が設けられる。アノード拡散領域３２，４２と、
カソード拡散領域３４，４４とには、Ａｌ配線５８が電
気的に接合され、アノード電極（Ａ）およびカソード電
極（Ｋ）をそれぞれ形成する。パッシベーション膜とし
ては、ＳｉＯ2膜５９と、その上に形成される酸素ドー
プ半絶縁膜６０とを用い、高耐圧化および高品質化のた
めのフィールドプレート構造としている。フィールド受
光部３９，４９の表面側では、Ａｌ配線５８を開口さ
せ、パッシベーション構造として、ＳｉＯ2膜５９と酸
素ドープ半絶縁膜６１とを形成する。酸素ドープ半絶縁
膜６１は、各サイリスタ３６，４６のカソード電極にそ
れぞれ接続する。Ｎ型シリコン基板２９、カソード拡散
領域３４，４４、チャネルストッパ５６およびＮ型拡散
層５７におけるＮ型不純物の濃度や、アノード拡散領域
３２，４２およびＰゲート拡散領域３３，４３における
Ｐ型不純物の濃度は、図９〜図１１に示す従来構造で対
応する部分と同等である。
【００３１】Ｐゲート受光部３１，４１は、Ｐゲート拡
散領域３３，４３にそれぞれ設けられるので、光感度を
高めるためには、Ｐゲート拡散領域３３，４３を大きく
することが望ましい。しかしながら、Ｐゲート拡散領域
３３，４３を大きくすることは、接合容量Ｃｏが増大
し、ｄＶ／ｄｔ印加時の変位電流増加に伴ってノイズ耐
量の低下を招く。本実施形態では、Ｐゲート拡散領域３
３，４３の周辺に、フィールド受光部３９，４９をそれ
ぞれ設け、ノイズ耐量の低下を招くことなく、光感度の
向上を図っている。なお、本実施形態では、高耐圧フィ
ールドプレート構造で使用する酸素ドープ半絶縁膜６０
を用いるので、フィールド受光部３９，４９のパッシベ
ーションも、ＳｉＯ2膜５９と酸素ドープ半絶縁膜６１
を用いて行っているけれども、酸素ドープ半絶縁膜６１
に代えて導電性のポリシリコン膜を用いることもでき
る。また、Ａｌ配線５８の開口部が５０μｍ以下の狭い
幅であれば、省略することもできる。
散領域３３，４３にそれぞれ設けられるので、光感度を
高めるためには、Ｐゲート拡散領域３３，４３を大きく
することが望ましい。しかしながら、Ｐゲート拡散領域
３３，４３を大きくすることは、接合容量Ｃｏが増大
し、ｄＶ／ｄｔ印加時の変位電流増加に伴ってノイズ耐
量の低下を招く。本実施形態では、Ｐゲート拡散領域３
３，４３の周辺に、フィールド受光部３９，４９をそれ
ぞれ設け、ノイズ耐量の低下を招くことなく、光感度の
向上を図っている。なお、本実施形態では、高耐圧フィ
ールドプレート構造で使用する酸素ドープ半絶縁膜６０
を用いるので、フィールド受光部３９，４９のパッシベ
ーションも、ＳｉＯ2膜５９と酸素ドープ半絶縁膜６１
を用いて行っているけれども、酸素ドープ半絶縁膜６１
に代えて導電性のポリシリコン膜を用いることもでき
る。また、Ａｌ配線５８の開口部が５０μｍ以下の狭い
幅であれば、省略することもできる。
【００３２】図３は、フィールド受光部３９，４９の作
用を示す。Ｎ型シリコン基板２９と、一方のサイリスタ
３６，４６のＰゲート拡散領域３３，４３および他方の
サイリスタ４６，３６のアノード拡散領域４２，３２が
それぞれ逆バイアスされる場合、Ｎ型シリコン基板２９
の表面付近では、Ｐ反転６２が生じ、空乏層６３が延び
やすくなり、耐圧の低下を防ぐことができる。また、受
光した際に発生するキャリアを表面の空乏層６３で集め
て、光照射により発生する光電流ＩL を増大させること
もできる。
用を示す。Ｎ型シリコン基板２９と、一方のサイリスタ
３６，４６のＰゲート拡散領域３３，４３および他方の
サイリスタ４６，３６のアノード拡散領域４２，３２が
それぞれ逆バイアスされる場合、Ｎ型シリコン基板２９
の表面付近では、Ｐ反転６２が生じ、空乏層６３が延び
やすくなり、耐圧の低下を防ぐことができる。また、受
光した際に発生するキャリアを表面の空乏層６３で集め
て、光照射により発生する光電流ＩL を増大させること
もできる。
【００３３】図４は、本実施形態の双方向ホトサイリス
タ３０について、一方のＰゲート拡散領域３３，４３と
他方のアノード拡散領域４２，３２との間隔Ｌに対応す
るＰゲート〜逆アノード間距離の変化に対して、パルス
ノイズ耐量が変化する状態についての試験結果の一例を
示す。間隔Ｌが７０μｍ以上であれば、パルスノイズ耐
量が２０００Ｖ以上となり、測定限界を超えてしまう。
電流が流れる経路の距離が大きくなれば、Ｎ型シリコン
基板２９内に寄生する電気抵抗が大きくなるので、遅れ
モードのノイズ耐量が向上する。また、間隔Ｌが４０μ
ｍ以上であれば、パルスノイズ耐量は１５００Ｖ以上あ
り、実用上は充分である。間隔Ｌが大きくなり過ぎる
と、半導体集積回路を形成するためのチップ面積が増大
し、製造コストが上昇する。間隔Ｌが１０００μｍ以下
であれば、各拡散領域や電極の配置などを工夫すること
によって、チップ面積を実用的な範囲に留めることがで
きる。特に、間隔Ｌが６００μｍ以下であれば、チップ
面積の増大を防ぐことができる。したがって、間隔Ｌと
しては、４０μｍ以上で１０００μｍ以下の範囲が好ま
しい。さらに間隔Ｌが７０μｍ以上で６００μｍ以下の
範囲であれば、より好ましい。
タ３０について、一方のＰゲート拡散領域３３，４３と
他方のアノード拡散領域４２，３２との間隔Ｌに対応す
るＰゲート〜逆アノード間距離の変化に対して、パルス
ノイズ耐量が変化する状態についての試験結果の一例を
示す。間隔Ｌが７０μｍ以上であれば、パルスノイズ耐
量が２０００Ｖ以上となり、測定限界を超えてしまう。
電流が流れる経路の距離が大きくなれば、Ｎ型シリコン
基板２９内に寄生する電気抵抗が大きくなるので、遅れ
モードのノイズ耐量が向上する。また、間隔Ｌが４０μ
ｍ以上であれば、パルスノイズ耐量は１５００Ｖ以上あ
り、実用上は充分である。間隔Ｌが大きくなり過ぎる
と、半導体集積回路を形成するためのチップ面積が増大
し、製造コストが上昇する。間隔Ｌが１０００μｍ以下
であれば、各拡散領域や電極の配置などを工夫すること
によって、チップ面積を実用的な範囲に留めることがで
きる。特に、間隔Ｌが６００μｍ以下であれば、チップ
面積の増大を防ぐことができる。したがって、間隔Ｌと
しては、４０μｍ以上で１０００μｍ以下の範囲が好ま
しい。さらに間隔Ｌが７０μｍ以上で６００μｍ以下の
範囲であれば、より好ましい。
【００３４】図５は、ゲート抵抗ＲGKの変化に対する光
感度ＩFTが変化する状態についての試験結果の一例を示
す。フィールド受光部３９，４９の無い従来構造と比較
すると、同一のゲート抵抗ＲGKで光感度ＩFTが３０％程
度向上している。ゲート抵抗ＲGKを大きくすれば光感度
ＩFTも上昇するけれども、ｄＶ／ｄｔモードのノイズ耐
量が低下してしまう。
感度ＩFTが変化する状態についての試験結果の一例を示
す。フィールド受光部３９，４９の無い従来構造と比較
すると、同一のゲート抵抗ＲGKで光感度ＩFTが３０％程
度向上している。ゲート抵抗ＲGKを大きくすれば光感度
ＩFTも上昇するけれども、ｄＶ／ｄｔモードのノイズ耐
量が低下してしまう。
【００３５】図６は、図４および図５に示す試験結果を
得るための構成を示す。試験対象の双方向ホトサイリス
タ３０は、点弧用ＳＳＲ７０の受光側に使用する。点弧
用ＳＳＲ７０の発光側には発光ダイオード（以下、「Ｌ
ＥＤ」と略称する）７１が設けられる。双方向ホトサイ
リスタ３０が導通すると、ゲート抵抗７３の両端に発生
する電圧がゲート・カソード間に印加され、メイン双方
向サイリスタ７２のゲートのトリガ信号となって、スイ
ッチング制御することができる。抵抗７４およびコンデ
ンサ７５の直列回路とバリスタ７６とは、サージ吸収用
である。メイン双方向サイリスタ７２は、交流電源７７
から負荷７８に供給するＡＣ１００Ｖラインの電流の流
通角を位相制御する。ノイズ発生器７９からは、パルス
幅が１μｓで、尖頭値が０〜２０００Ｖの範囲で変化可
能なノイズが発生され、ＡＣラインに重畳される。図４
のノイズ耐量は、メイン双方向サイリスタ７２を誤点弧
させるときのノイズ発生器７９からのノイズ電圧として
測定される。図５の光感度は、メイン双方向サイリスタ
７２を点弧させるのに必要なＬＥＤ７１に流す電流とし
て測定される。
得るための構成を示す。試験対象の双方向ホトサイリス
タ３０は、点弧用ＳＳＲ７０の受光側に使用する。点弧
用ＳＳＲ７０の発光側には発光ダイオード（以下、「Ｌ
ＥＤ」と略称する）７１が設けられる。双方向ホトサイ
リスタ３０が導通すると、ゲート抵抗７３の両端に発生
する電圧がゲート・カソード間に印加され、メイン双方
向サイリスタ７２のゲートのトリガ信号となって、スイ
ッチング制御することができる。抵抗７４およびコンデ
ンサ７５の直列回路とバリスタ７６とは、サージ吸収用
である。メイン双方向サイリスタ７２は、交流電源７７
から負荷７８に供給するＡＣ１００Ｖラインの電流の流
通角を位相制御する。ノイズ発生器７９からは、パルス
幅が１μｓで、尖頭値が０〜２０００Ｖの範囲で変化可
能なノイズが発生され、ＡＣラインに重畳される。図４
のノイズ耐量は、メイン双方向サイリスタ７２を誤点弧
させるときのノイズ発生器７９からのノイズ電圧として
測定される。図５の光感度は、メイン双方向サイリスタ
７２を点弧させるのに必要なＬＥＤ７１に流す電流とし
て測定される。
【００３６】
【００３７】
【００３８】
【００３９】
【発明の効果】以上のように本発明によれば、光トリガ
機能を有する双方向サイリスタを、光感度の低下を招く
ことなくノイズ耐量の向上を図ることができる。一方の
サイリスタのＰゲート拡散領域と他方のサイリスタのア
ノード拡散領域との間の間隔を大きくしてノイズ耐量の
向上を図り、この間隔を利用して受光領域を形成するこ
とによって光感度の向上も図ることができる。
機能を有する双方向サイリスタを、光感度の低下を招く
ことなくノイズ耐量の向上を図ることができる。一方の
サイリスタのＰゲート拡散領域と他方のサイリスタのア
ノード拡散領域との間の間隔を大きくしてノイズ耐量の
向上を図り、この間隔を利用して受光領域を形成するこ
とによって光感度の向上も図ることができる。
【００４０】また本発明によれば、シリコン基板上に形
成されるパッシベーション膜を利用して受光領域を形成
し、ポリシリコン膜をカソード側に接続してシリコン基
板の表面の導電型を反転させ、空乏層を延ばし、光感度
の向上を図ることができる。
成されるパッシベーション膜を利用して受光領域を形成
し、ポリシリコン膜をカソード側に接続してシリコン基
板の表面の導電型を反転させ、空乏層を延ばし、光感度
の向上を図ることができる。
【００４１】また本発明によれば、酸素ドープ半絶縁膜
を、酸化硅素膜を介してシリコン基板上に形成し、光感
度の向上を図ることができる。
を、酸化硅素膜を介してシリコン基板上に形成し、光感
度の向上を図ることができる。
【００４２】
【００４３】また本発明によれば、同一の半導体基板上
にＰＮＰＮラテラル構造として形成される一対のサイリ
スタのうちの一方のサイリスタのＰゲート拡散領域と他
方のサイリスタのアノード拡散領域との間の間隔を、従
来の双方向サイリスタよりも大きく取るので、ノイズ耐
量を向上させることができる。
にＰＮＰＮラテラル構造として形成される一対のサイリ
スタのうちの一方のサイリスタのＰゲート拡散領域と他
方のサイリスタのアノード拡散領域との間の間隔を、従
来の双方向サイリスタよりも大きく取るので、ノイズ耐
量を向上させることができる。
【００４４】また本発明によれば、一方のサイリスタの
Ｐゲート拡散領域と他方のサイリスタのアノード拡散領
域との間の距離を７０μｍ以上で６００μｍ以下とする
ので、ノイズ耐量の向上を図り、半導体チップとしての
面積の増大を防ぐことができる。
Ｐゲート拡散領域と他方のサイリスタのアノード拡散領
域との間の距離を７０μｍ以上で６００μｍ以下とする
ので、ノイズ耐量の向上を図り、半導体チップとしての
面積の増大を防ぐことができる。
【００４５】
【図１】本発明の実施の一形態の双方向ホトサイリスタ
３０の平面断面図である。
３０の平面断面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図であ
る。
る。
【図３】図１の双方向ホトサイリスタ３０の動作状態を
示す簡略化した断面図である。
示す簡略化した断面図である。
【図４】図１の双方向ホトサイリスタ３０の一方のサイ
リスタ１６，２６のＰゲート拡散領域１３，２３と、他
方のサイリスタ２６，１６のアノード拡散領域２２，１
２との間の距離と、パルスノイズ耐量との関係について
の実験結果を示すグラフである。
リスタ１６，２６のＰゲート拡散領域１３，２３と、他
方のサイリスタ２６，１６のアノード拡散領域２２，１
２との間の距離と、パルスノイズ耐量との関係について
の実験結果を示すグラフである。
【図５】図１の双方向ホトサイリスタ３０のようにフィ
ールド受光部３９，４９を有する場合と、従来の双方向
サイリスタのようにフィールド受光部を有しない場合と
を比較して、ゲート抵抗ＲGKと光感度ＩFTとの関係につ
いての実験結果を示すグラフである。
ールド受光部３９，４９を有する場合と、従来の双方向
サイリスタのようにフィールド受光部を有しない場合と
を比較して、ゲート抵抗ＲGKと光感度ＩFTとの関係につ
いての実験結果を示すグラフである。
【図６】図１の双方向ホトサイリスタ３０を点弧用ＳＳ
Ｒに使用した状態を示す電気回路図である。
Ｒに使用した状態を示す電気回路図である。
【図７】従来からの双方向ホトサイリスタ２の平面断面
図である。
図である。
【図８】図７切断面線Ｘ−Ｘから見た断面図である。
【図９】図７双方向ホトサイリスタ２の等価回路図であ
る。
る。
【図１０】図７の双方向ホトサイリスタ２で遅れ電圧モ
ードの誤動作の原因と考えられる寄生的な抵抗およびコ
ンデンサの発生状態を示す簡略化した断面図である。
ードの誤動作の原因と考えられる寄生的な抵抗およびコ
ンデンサの発生状態を示す簡略化した断面図である。
【図１１】図１０に示す寄生的な抵抗および容量によっ
て形成される微分回路の構成を示す電気回路図である。
て形成される微分回路の構成を示す電気回路図である。
【図１２】図１１の微分回路にノイズパルスを与えると
きの入出力電圧変化を示すグラフである。
きの入出力電圧変化を示すグラフである。
２９ Ｎ型シリコン基板 ３０ 双方向ホトサイリスタ ３１，４１ Ｐゲート受光部 ３２，４２ アノード拡散領域 ３３，４３ Ｐゲート拡散領域 ３５，４５ ゲート抵抗領域 ３６，４６ サイリスタ ３７，４７ ＰＮＰトランジスタ ３８，４８ ＮＰＮトランジスタ ３９，４９ フィールド受光部 ５６ チャネルストッパ用領域 ５７ Ｎ型拡散層 ５８ Ａｌ配線 ５９ ＳｉＯ2膜 ６０，６１ 酸素ドープ半絶縁膜 ６２ Ｐ反転 ６３ 空乏層 ７０ 点呼用ＳＳＲ ７１ ＬＥＤ ７２ メイン双方向サイリスタ ７７ 電源 ７８ 負荷 ７９ ノイズ発生器
Claims (5)
- 【請求項１】 同一のシリコン半導体基板上に、一対の
プレーナ型ＰＮＰＮラテラル構造のサイリスタが形成さ
れる双方向サイリスタ素子において、 Ｐゲート拡散領域には、Ｐゲート受光部が設けられ、 一方のサイリスタのＰゲート拡散領域と他方のサイリス
タのアノード拡散領域との間、および該他方のサイリス
タのＰゲート拡散領域と該一方のサイリスタのアノード
拡散領域との間には、予め定める範囲の間隔がそれぞれ
設けられ、 該間隔の半導体基板上には、酸化シリコンによるパッシ
ベーション膜と、該パッシベーション膜を覆う透光性導
電膜とによる受光領域が形成され、 該透光性導電膜は該間隔の端部のアノード拡散領域に電
気的に接続され、 該Ｐゲート受光部および該受光領域に受光する光による
光トリガ機能を備えることを特徴とする双方向サイリス
タ素子。 - 【請求項２】 前記透光性導電膜としてのポリシリコン
膜とが形成されていることを特徴とする請求項１記載の
双方向サイリスタ素子。 - 【請求項３】 前記透光性導電膜としての酸素ドープ半
絶縁膜とが形成されていることを特徴とする請求項１記
載の双方向サイリスタ素子。 - 【請求項４】 前記一方のサイリスタのＰゲート拡散領
域と、前記他方のサイリスタのアノード拡散領域との間
の間隔は、４０μｍ以上で１０００μｍ以下の範囲であ
ることを特徴とする請求項１〜３のいずれかに記載の双
方向サイリスタ素子。 - 【請求項５】 前記範囲が７０μｍ以上で６００μｍ以
下であることを特徴とする請求項４記載の双方向サイリ
スタ素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03940797A JP3352349B2 (ja) | 1997-02-24 | 1997-02-24 | 双方向サイリスタ素子 |
| KR1019980005080A KR100276773B1 (ko) | 1997-02-24 | 1998-02-19 | 쌍방향사이리스터소자 |
| TW087102445A TW369728B (en) | 1997-02-24 | 1998-02-20 | Bidirectional thyristor device |
| US09/028,062 US6037613A (en) | 1997-02-24 | 1998-02-23 | Bidirectional thyristor device |
| DE19807569A DE19807569C2 (de) | 1997-02-24 | 1998-02-23 | Zweirichtungs-Thyristor-Vorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03940797A JP3352349B2 (ja) | 1997-02-24 | 1997-02-24 | 双方向サイリスタ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242449A JPH10242449A (ja) | 1998-09-11 |
| JP3352349B2 true JP3352349B2 (ja) | 2002-12-03 |
Family
ID=12552148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03940797A Expired - Fee Related JP3352349B2 (ja) | 1997-02-24 | 1997-02-24 | 双方向サイリスタ素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6037613A (ja) |
| JP (1) | JP3352349B2 (ja) |
| KR (1) | KR100276773B1 (ja) |
| DE (1) | DE19807569C2 (ja) |
| TW (1) | TW369728B (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140715A (en) * | 1998-11-06 | 2000-10-31 | Asea Brown Boveri Ab | Electric switching device and a method for performing electric disconnection of a load |
| JP4065825B2 (ja) | 2002-12-10 | 2008-03-26 | シャープ株式会社 | 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー |
| JP4065772B2 (ja) | 2002-12-18 | 2008-03-26 | シャープ株式会社 | 双方向フォトサイリスタチップ |
| JP4145757B2 (ja) * | 2003-09-02 | 2008-09-03 | シャープ株式会社 | フォトサイリスタ素子および電子機器 |
| US7423298B2 (en) | 2004-03-17 | 2008-09-09 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, optical lighting coupler, and solid state relay |
| JP2005268377A (ja) * | 2004-03-17 | 2005-09-29 | Sharp Corp | 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー |
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| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
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| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| WO2010008948A2 (en) | 2008-07-16 | 2010-01-21 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
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| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9633998B2 (en) | 2012-09-13 | 2017-04-25 | General Electric Company | Semiconductor device and method for making the same |
| WO2014064873A1 (ja) * | 2012-10-22 | 2014-05-01 | シャープ株式会社 | 半導体装置の製造方法 |
| CN110954800B (zh) * | 2018-09-26 | 2022-04-08 | 国网江苏省电力有限公司南京供电分公司 | 一种对tbs阀组内反并联的晶闸管进行交替触发的方法 |
| CN111863939B (zh) * | 2020-07-03 | 2022-06-10 | 江南大学 | 一种集成可控硅晶闸管的双向光触发固态继电器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
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| US4779126A (en) * | 1983-11-25 | 1988-10-18 | International Rectifier Corporation | Optically triggered lateral thyristor with auxiliary region |
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| JPS64759A (en) * | 1987-03-31 | 1989-01-05 | Toshiba Corp | Semiconductor for two-way controlled rectification |
| CN87209793U (zh) * | 1987-06-30 | 1988-03-23 | 珠海经济特区中国技术开发公司 | 全塑船 |
| JPH04111468A (ja) * | 1990-08-31 | 1992-04-13 | Sharp Corp | 半導体スイッチング素子 |
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| JP3495847B2 (ja) * | 1995-09-11 | 2004-02-09 | シャープ株式会社 | サイリスタを備える半導体集積回路 |
-
1997
- 1997-02-24 JP JP03940797A patent/JP3352349B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 KR KR1019980005080A patent/KR100276773B1/ko not_active IP Right Cessation
- 1998-02-20 TW TW087102445A patent/TW369728B/zh not_active IP Right Cessation
- 1998-02-23 DE DE19807569A patent/DE19807569C2/de not_active Expired - Fee Related
- 1998-02-23 US US09/028,062 patent/US6037613A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19807569C2 (de) | 2001-07-26 |
| US6037613A (en) | 2000-03-14 |
| KR100276773B1 (ko) | 2001-02-01 |
| DE19807569A1 (de) | 1998-08-27 |
| KR19980071490A (ko) | 1998-10-26 |
| TW369728B (en) | 1999-09-11 |
| JPH10242449A (ja) | 1998-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080920 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080920 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090920 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100920 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110920 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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