JP3340333B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3340333B2 JP3340333B2 JP34903796A JP34903796A JP3340333B2 JP 3340333 B2 JP3340333 B2 JP 3340333B2 JP 34903796 A JP34903796 A JP 34903796A JP 34903796 A JP34903796 A JP 34903796A JP 3340333 B2 JP3340333 B2 JP 3340333B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wafer
- semiconductor wafer
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 244
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 238000005498 polishing Methods 0.000 claims description 180
- 238000000034 method Methods 0.000 claims description 95
- 239000000463 material Substances 0.000 claims description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 51
- 229920005591 polysilicon Polymers 0.000 claims description 51
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 23
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 21
- 239000002002 slurry Substances 0.000 claims description 20
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 239000010936 titanium Substances 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 10
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 342
- 230000008569 process Effects 0.000 description 56
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 238000007665 sagging Methods 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 18
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910000420 cerium oxide Inorganic materials 0.000 description 17
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 239000011347 resin Substances 0.000 description 14
- 229920005989 resin Polymers 0.000 description 14
- 239000002245 particle Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- 239000002904 solvent Substances 0.000 description 12
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 11
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 11
- 239000012535 impurity Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 239000007791 liquid phase Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 231100000989 no adverse effect Toxicity 0.000 description 2
- 239000004745 nonwoven fabric Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 206010013642 Drooling Diseases 0.000 description 1
- 208000008630 Sialorrhea Diseases 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＰ（化学的機
械的研磨）プロセスに適した構造を有する半導体装置及
びその製造方法に関する。
械的研磨）プロセスに適した構造を有する半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】ＣＭＰプロセスは、半導体基板上の絶縁
膜や導電膜の表面を平坦化したり、又はトレンチや溝内
のみに導電膜を満たしたりするに当たってよく用いられ
る技術である。
膜や導電膜の表面を平坦化したり、又はトレンチや溝内
のみに導電膜を満たしたりするに当たってよく用いられ
る技術である。
【０００３】特に、半導体基板上の絶縁膜の平坦化に関
しては、近年の半導体素子の微細化によるプロセスの低
温化の要求やフォトリソグラフィの焦点マ−ジンの縮小
などに伴い、高温リフロ−技術やレジストエッチバック
技術などの平坦化技術に変わり、高精度の平坦化を実現
できるＣＭＰプロセスが主流となっている。
しては、近年の半導体素子の微細化によるプロセスの低
温化の要求やフォトリソグラフィの焦点マ−ジンの縮小
などに伴い、高温リフロ−技術やレジストエッチバック
技術などの平坦化技術に変わり、高精度の平坦化を実現
できるＣＭＰプロセスが主流となっている。
【０００４】半導体製造プロセスにＣＭＰを適用するに
当たって重要な要素となるのが、ＣＭＰプロセス終了後
のウェハ面内の全体におけるグロ−バルな領域の平坦化
のバラツキと、ウェハ面内の複数のチップ領域内の各々
において生じるロ−カルな領域の平坦化のバラツキであ
る。
当たって重要な要素となるのが、ＣＭＰプロセス終了後
のウェハ面内の全体におけるグロ−バルな領域の平坦化
のバラツキと、ウェハ面内の複数のチップ領域内の各々
において生じるロ−カルな領域の平坦化のバラツキであ
る。
【０００５】ＣＭＰは、後者のロ−カルな領域の平坦化
のバラツキが非常に小さく、ロ−カルな領域の平坦性に
は優れている。
のバラツキが非常に小さく、ロ−カルな領域の平坦性に
は優れている。
【０００６】しかし、前者のグロ−バルな領域の平坦性
については、必ずしも優れているとはいえず、従来は、
このグロ−バルな領域の平坦化のバラツキを改善するた
めに、ＣＭＰ装置側から種々の工夫がなされていた。
については、必ずしも優れているとはいえず、従来は、
このグロ−バルな領域の平坦化のバラツキを改善するた
めに、ＣＭＰ装置側から種々の工夫がなされていた。
【０００７】図４１及び図４２は、従来のＣＭＰ装置の
構成の概略を示すものである。
構成の概略を示すものである。
【０００８】プラテン（定盤）１１は、円板状であり、
回転軸を有している。プラテン１１上には、研磨パッド
１２が搭載されている。研磨パッド１２は、柔らかい不
織布や硬い樹脂などから構成される。
回転軸を有している。プラテン１１上には、研磨パッド
１２が搭載されている。研磨パッド１２は、柔らかい不
織布や硬い樹脂などから構成される。
【０００９】研磨パッド１２の表面には、スラリ（研磨
粒子を含んだ溶剤）１３の膜が形成されている。
粒子を含んだ溶剤）１３の膜が形成されている。
【００１０】一方、ウェハキャリア１４は、例えばバキ
ュ−ムチャックなどによりウェハ１５を保持している。
また、ウェハキャリア１４は、研磨パッド１２の表面と
ウェハ１５の表面の間にスラリ１３が存在するように、
一定の圧力をもってウェハ１５を研磨パッド１２に押し
付ける。
ュ−ムチャックなどによりウェハ１５を保持している。
また、ウェハキャリア１４は、研磨パッド１２の表面と
ウェハ１５の表面の間にスラリ１３が存在するように、
一定の圧力をもってウェハ１５を研磨パッド１２に押し
付ける。
【００１１】ウェハキャリア１４も、回転軸を有してい
る。プラテン１１の回転方向ａとウェハキャリアの回転
方向ｂは、グロ−バルな領域の平坦化のバラツキをなく
すため、一般に同じ方向に設定されている。
る。プラテン１１の回転方向ａとウェハキャリアの回転
方向ｂは、グロ−バルな領域の平坦化のバラツキをなく
すため、一般に同じ方向に設定されている。
【００１２】なお、プラテン１１を固定しておき、ウェ
ハキャリア１４をｂ方向に回転させると共に、プラテン
１１の回転軸を中心としてウェハキャリア１４をｃ方向
に回転させるようにしてもよい。
ハキャリア１４をｂ方向に回転させると共に、プラテン
１１の回転軸を中心としてウェハキャリア１４をｃ方向
に回転させるようにしてもよい。
【００１３】上記構成のＣＭＰ装置において、研磨パッ
ド１２の材質は、グロ−バルな領域の平坦性に影響を与
える。即ち、グロ−バルな領域の平坦性は、樹脂製の研
磨パッドの方が不織布製の研磨パッドよりも優れてい
る。
ド１２の材質は、グロ−バルな領域の平坦性に影響を与
える。即ち、グロ−バルな領域の平坦性は、樹脂製の研
磨パッドの方が不織布製の研磨パッドよりも優れてい
る。
【００１４】しかし、樹脂製のような硬い研磨パッドを
用いた場合には、以下のような欠点が生じる。
用いた場合には、以下のような欠点が生じる。
【００１５】図４３に示すように、ウェハ１５の縁に沿
った領域、即ちウェハ１５の縁から最大１０ｍｍ位まで
の領域には、硬い研磨パッド１２の弾性力に起因した極
端な高荷重がかかる。
った領域、即ちウェハ１５の縁から最大１０ｍｍ位まで
の領域には、硬い研磨パッド１２の弾性力に起因した極
端な高荷重がかかる。
【００１６】その結果、この領域の研磨レ−トが制御不
可能な程度に速くなり、ウェハ中央部に比べてウェハ縁
部の研磨量が非常に多くなり、ウェハ１５の縁部が削り
取られる、わゆる「縁垂れ」という現象が生じる。
可能な程度に速くなり、ウェハ中央部に比べてウェハ縁
部の研磨量が非常に多くなり、ウェハ１５の縁部が削り
取られる、わゆる「縁垂れ」という現象が生じる。
【００１７】なお、一般に、ウェハ１５の縁部には、ベ
ベリング加工（縁取り）が施されているが、このベベリ
ング加工は、数μｍのオ−ダ−で形成されるもので、数
ｍｍのオ−ダ−で生じる縁垂れとの混同を防止すべく、
図面では、ベベリング加工を省略してある。
ベリング加工（縁取り）が施されているが、このベベリ
ング加工は、数μｍのオ−ダ−で形成されるもので、数
ｍｍのオ−ダ−で生じる縁垂れとの混同を防止すべく、
図面では、ベベリング加工を省略してある。
【００１８】一方、ウェハ内のチップ領域（素子領域）
は、一般に、ウェハの縁から数ｍｍ（例えば２ｍｍ位）
よりも内側の領域に形成される。
は、一般に、ウェハの縁から数ｍｍ（例えば２ｍｍ位）
よりも内側の領域に形成される。
【００１９】従って、ＣＭＰにおける縁垂れは、半導体
製造プロセスに種々の弊害をもたらす。
製造プロセスに種々の弊害をもたらす。
【００２０】図４４乃至図４７は、縁垂れによる弊害の
一例を示している。
一例を示している。
【００２１】まず、図４４に示すように、ウェハ（シリ
コン基板）２１上には、絶縁膜（シリコン酸化膜）２２
が形成され、絶縁膜２２上には、複数の配線２３が形成
される。複数の配線２３は、絶縁膜（ＢＰＳＧ膜、ＴＥ
ＯＳ膜など）２４により覆われる。ここで、絶縁膜２４
の表面は、下地の配線により凹凸になっている。
コン基板）２１上には、絶縁膜（シリコン酸化膜）２２
が形成され、絶縁膜２２上には、複数の配線２３が形成
される。複数の配線２３は、絶縁膜（ＢＰＳＧ膜、ＴＥ
ＯＳ膜など）２４により覆われる。ここで、絶縁膜２４
の表面は、下地の配線により凹凸になっている。
【００２２】この後、ＣＭＰにより、破線で示す部分ま
で絶縁膜２４を研磨すると、図４５に示すように、ウェ
ハ２１中央部の絶縁膜２４の表面は、平坦になるが、ウ
ェハ２１縁部の絶縁膜２４が過剰に研磨され、縁垂れが
生じる。
で絶縁膜２４を研磨すると、図４５に示すように、ウェ
ハ２１中央部の絶縁膜２４の表面は、平坦になるが、ウ
ェハ２１縁部の絶縁膜２４が過剰に研磨され、縁垂れが
生じる。
【００２３】この縁垂れは、上述のように、ウェハ２１
の縁Ｅから最大１０ｍｍ位までの領域まで生じ、チップ
領域（素子領域）Ｘにオ−バラップする。
の縁Ｅから最大１０ｍｍ位までの領域まで生じ、チップ
領域（素子領域）Ｘにオ−バラップする。
【００２４】また、図４６に示すように、絶縁膜２４上
にさらに絶縁膜２５を積み重ね、絶縁膜２５上に導電膜
２６´を形成する。この後、フォトリソグラフィプロセ
スにより、導電膜２６´上にレジストパタ−ン２７´を
形成する。
にさらに絶縁膜２５を積み重ね、絶縁膜２５上に導電膜
２６´を形成する。この後、フォトリソグラフィプロセ
スにより、導電膜２６´上にレジストパタ−ン２７´を
形成する。
【００２５】ここで、近年、素子の微細化により配線パ
タ−ンも微細になり、フォトリソグラフィの焦点マ−ジ
ンは縮小されてきている。よって、この縁垂れにより、
縁垂れ部のレジストパタ−ン２７´の加工精度が悪くな
る。
タ−ンも微細になり、フォトリソグラフィの焦点マ−ジ
ンは縮小されてきている。よって、この縁垂れにより、
縁垂れ部のレジストパタ−ン２７´の加工精度が悪くな
る。
【００２６】この後、レジストパタ−ン２７´をマスク
にして、異方性エッチングにより、導電膜２６´がエッ
チングされる。
にして、異方性エッチングにより、導電膜２６´がエッ
チングされる。
【００２７】その結果、図４７に示すように、絶縁膜２
５上には、複数の配線２６が形成される。しかし、縁垂
れ部の絶縁膜２４の厚さは、ウェハ２１中央部の絶縁膜
２４の厚さよりも薄くなっている。この絶縁膜２４の膜
厚のバラツキは、上下配線の容量カップリングを変化さ
せ、ノイズの原因となったり、信号伝送のタイミングの
ずれを生じさせる。
５上には、複数の配線２６が形成される。しかし、縁垂
れ部の絶縁膜２４の厚さは、ウェハ２１中央部の絶縁膜
２４の厚さよりも薄くなっている。この絶縁膜２４の膜
厚のバラツキは、上下配線の容量カップリングを変化さ
せ、ノイズの原因となったり、信号伝送のタイミングの
ずれを生じさせる。
【００２８】以上の弊害に加え、上述の縁垂れは、半導
体製造プロセス中のダストの原因となったり、最悪の場
合には、ウェハ縁部のパタ−ンを欠損させたりすること
が知られている。
体製造プロセス中のダストの原因となったり、最悪の場
合には、ウェハ縁部のパタ−ンを欠損させたりすること
が知られている。
【００２９】ところで、縁垂れ現象は、ＣＭＰを用い
て、トレンチや溝内のみに導電膜を満たす場合、例え
ば、ＳＴＩ（Shallow Trench Isolation）による素子分
離方法を適用する場合や、ダマシン法による配線パタ−
ンを形成する場合にも生じる。
て、トレンチや溝内のみに導電膜を満たす場合、例え
ば、ＳＴＩ（Shallow Trench Isolation）による素子分
離方法を適用する場合や、ダマシン法による配線パタ−
ンを形成する場合にも生じる。
【００３０】図４８及び図４９は、ＳＴＩによる素子分
離方法を適用した場合の縁垂れの様子を示すものであ
る。
離方法を適用した場合の縁垂れの様子を示すものであ
る。
【００３１】まず、図４８に示すように、ウェハ（シリ
コン基板）２１上には、酸化膜２７及びポリシリコン膜
２８が形成される。ウェハ２１、酸化膜２７及びポリシ
リコン膜２８には、複数のトレンチ２９が形成される。
ポリシリコン膜２８上には、全てのトレンチ２９を完全
に満たす絶縁膜３０が形成される。
コン基板）２１上には、酸化膜２７及びポリシリコン膜
２８が形成される。ウェハ２１、酸化膜２７及びポリシ
リコン膜２８には、複数のトレンチ２９が形成される。
ポリシリコン膜２８上には、全てのトレンチ２９を完全
に満たす絶縁膜３０が形成される。
【００３２】この後、図４９に示すように、ＣＭＰによ
り絶縁膜３０が研磨され、絶縁膜３０は、トレンチ２９
内のみに残される。この時、ウェハ２１の縁部の研磨レ
−トは、ウェハ２１の中央部の研磨レ−トに比べて極端
に大きくなり、縁垂れが生じる。
り絶縁膜３０が研磨され、絶縁膜３０は、トレンチ２９
内のみに残される。この時、ウェハ２１の縁部の研磨レ
−トは、ウェハ２１の中央部の研磨レ−トに比べて極端
に大きくなり、縁垂れが生じる。
【００３３】なお、ポリシリコン膜２８は、ＣＭＰのエ
ッチングストッパとして用いられるが、ウェハ２１の表
面の位置とトレンチ２９の最上部の位置が大きくずれる
ことは好ましくないため、ポリシリコン膜２８をあまり
厚くすることはできない。よって、縁垂れが生じ、ウェ
ハ１１の縁部が削り取られてしまう。
ッチングストッパとして用いられるが、ウェハ２１の表
面の位置とトレンチ２９の最上部の位置が大きくずれる
ことは好ましくないため、ポリシリコン膜２８をあまり
厚くすることはできない。よって、縁垂れが生じ、ウェ
ハ１１の縁部が削り取られてしまう。
【００３４】図５０は、ＣＭＰ装置を改良し、上述の縁
垂れ現象を防止した従来例を示すものである。
垂れ現象を防止した従来例を示すものである。
【００３５】このＣＭＰ装置の特徴は、ウェハキャリア
１４にガイドリング１６を設けた点にある。ガイドリン
グ１６は、ウェハ１５を取り囲むように配置され、ま
た、スプリングなどの弾性体１７を有しているため、ウ
ェハ１５の縁部にかかる荷重を緩和することができる。
１４にガイドリング１６を設けた点にある。ガイドリン
グ１６は、ウェハ１５を取り囲むように配置され、ま
た、スプリングなどの弾性体１７を有しているため、ウ
ェハ１５の縁部にかかる荷重を緩和することができる。
【００３６】つまり、ガイドリング１６を有するＣＭＰ
装置は、これを有しないＣＭＰ装置に比べると、ウェハ
１５中央部の研磨レ−トとウェハ１５縁部の研磨レ−ト
をほぼ同じにできるため、縁垂れの発生を抑制すること
ができる。
装置は、これを有しないＣＭＰ装置に比べると、ウェハ
１５中央部の研磨レ−トとウェハ１５縁部の研磨レ−ト
をほぼ同じにできるため、縁垂れの発生を抑制すること
ができる。
【００３７】しかし、このＣＭＰ装置では、縁垂れの発
生を有効に防止するためのウェハ１５への荷重制御が難
しいばかりでなく、ガイドリング１６が研磨され易い消
耗品であり、交換作業に手間がかかると共にコストも増
大する。
生を有効に防止するためのウェハ１５への荷重制御が難
しいばかりでなく、ガイドリング１６が研磨され易い消
耗品であり、交換作業に手間がかかると共にコストも増
大する。
【００３８】
【発明が解決しようとする課題】このように、従来は、
ＣＭＰプロセスを実行するに当たって、ウェハの縁部が
ウェハの中央部に比べて過剰に研磨されて縁垂れが発生
し、この縁垂れにより種々の弊害が生じて、製造歩留り
を低下させるという欠点がある。
ＣＭＰプロセスを実行するに当たって、ウェハの縁部が
ウェハの中央部に比べて過剰に研磨されて縁垂れが発生
し、この縁垂れにより種々の弊害が生じて、製造歩留り
を低下させるという欠点がある。
【００３９】一方、ＣＭＰ装置側からこの縁垂れを防ぐ
手段が検討されているが、この手段は、荷重制御が難し
いために良好な結果が得難く、また、コストもかかる欠
点がある。
手段が検討されているが、この手段は、荷重制御が難し
いために良好な結果が得難く、また、コストもかかる欠
点がある。
【００４０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＣＭＰ装置は何ら改良することな
く、研磨される側の部材に工夫を施すことにより、絶縁
膜の平坦化、トレンチ内への絶縁膜の埋め込み、配線溝
内への導電膜の埋め込みなどのＣＭＰプロセスにおい
て、ウェハの縁垂れをなくし、歩留りの向上を図ること
である。
もので、その目的は、ＣＭＰ装置は何ら改良することな
く、研磨される側の部材に工夫を施すことにより、絶縁
膜の平坦化、トレンチ内への絶縁膜の埋め込み、配線溝
内への導電膜の埋め込みなどのＣＭＰプロセスにおい
て、ウェハの縁垂れをなくし、歩留りの向上を図ること
である。
【００４１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体ウェハは、半導体素子が形成される
面の縁に沿ってリング状の凸部を有している。
め、本発明の半導体ウェハは、半導体素子が形成される
面の縁に沿ってリング状の凸部を有している。
【００４２】前記凸部は、前記半導体ウェハの一部であ
るか、又は前記半導体ウェハのエピタキシャル層であ
る。
るか、又は前記半導体ウェハのエピタキシャル層であ
る。
【００４３】前記凸部の幅は、前記半導体ウェハの縁か
らチップ領域の手前までの幅よりも短く、具体的には、
０．５〜１．５μｍの範囲の所定値に設定される。
らチップ領域の手前までの幅よりも短く、具体的には、
０．５〜１．５μｍの範囲の所定値に設定される。
【００４４】本発明の半導体ウェハの製造方法は、半導
体ウェハの半導体素子が形成される面の中央部を均一に
研磨し、前記半導体ウェハの縁に沿ってリング状の凸部
を形成する、というものである。
体ウェハの半導体素子が形成される面の中央部を均一に
研磨し、前記半導体ウェハの縁に沿ってリング状の凸部
を形成する、というものである。
【００４５】前記研磨は、半導体ウェハを固定し、前記
半導体ウェハの中心と一致する回転軸を有する研磨リン
グを前記半導体ウェハに接触させながら回転させること
により実行する。
半導体ウェハの中心と一致する回転軸を有する研磨リン
グを前記半導体ウェハに接触させながら回転させること
により実行する。
【００４６】本発明の半導体ウェハの製造方法は、半導
体ウェハの全面に絶縁膜を形成し、前記半導体ウェハの
半導体素子が形成される面の縁に沿った領域の前記絶縁
膜を除去して前記半導体ウェハの露出部を形成し、エピ
タキシャル成長により前記半導体ウェハの露出部にのみ
エピタキシャル層を成長させることにより前記半導体ウ
ェハの縁に沿ったリング状の凸部を形成する、というも
のである。
体ウェハの全面に絶縁膜を形成し、前記半導体ウェハの
半導体素子が形成される面の縁に沿った領域の前記絶縁
膜を除去して前記半導体ウェハの露出部を形成し、エピ
タキシャル成長により前記半導体ウェハの露出部にのみ
エピタキシャル層を成長させることにより前記半導体ウ
ェハの縁に沿ったリング状の凸部を形成する、というも
のである。
【００４７】本発明の半導体装置は、半導体素子が形成
される面の縁に沿ってリング状の凸部を有する半導体ウ
ェハと、前記半導体ウェハのチップ領域に形成される複
数の配線と、前記複数の配線を覆う絶縁膜とを備え、前
記絶縁膜の表面は、平坦となっている。
される面の縁に沿ってリング状の凸部を有する半導体ウ
ェハと、前記半導体ウェハのチップ領域に形成される複
数の配線と、前記複数の配線を覆う絶縁膜とを備え、前
記絶縁膜の表面は、平坦となっている。
【００４８】前記絶縁膜の表面は、前記凸部の上面の近
傍に位置しており、前記絶縁膜は、ＢＰＳＧ膜、ＴＥＯ
Ｓ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成さ
れている。
傍に位置しており、前記絶縁膜は、ＢＰＳＧ膜、ＴＥＯ
Ｓ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成さ
れている。
【００４９】本発明の半導体装置の製造方法は、半導体
素子が形成される面の縁に沿ってリング状の凸部を有す
る半導体ウェハを形成し、前記半導体ウェハの中央部の
チップ領域に複数の配線を形成し、前記複数の配線を覆
う絶縁膜を形成し、ＣＭＰにより前記絶縁膜を研磨し、
前記絶縁膜の表面を平坦にする、という一連の工程を備
えている。
素子が形成される面の縁に沿ってリング状の凸部を有す
る半導体ウェハを形成し、前記半導体ウェハの中央部の
チップ領域に複数の配線を形成し、前記複数の配線を覆
う絶縁膜を形成し、ＣＭＰにより前記絶縁膜を研磨し、
前記絶縁膜の表面を平坦にする、という一連の工程を備
えている。
【００５０】前記絶縁膜の研磨は、前記絶縁膜の表面
が、前記凸部の上面の近傍に位置するようになるまで行
う。
が、前記凸部の上面の近傍に位置するようになるまで行
う。
【００５１】本発明の半導体装置は、半導体素子が形成
される面の縁に沿ってリング状の凸部を有する半導体ウ
ェハと、前記半導体ウェハのチップ領域に形成される複
数のトレンチと、前記複数のトレンチ内に満たされる絶
縁膜とを備えている。
される面の縁に沿ってリング状の凸部を有する半導体ウ
ェハと、前記半導体ウェハのチップ領域に形成される複
数のトレンチと、前記複数のトレンチ内に満たされる絶
縁膜とを備えている。
【００５２】本発明の半導体装置の製造方法は、半導体
素子が形成される面の縁に沿ってリング状の凸部を有す
る半導体ウェハを形成し、前記半導体ウェハの中央部の
チップ領域に複数のトレンチを形成し、前記チップ領域
上に前記複数のトレンチを完全に満たす絶縁膜を形成
し、ＣＭＰにより前記絶縁膜を研磨し、前記絶縁膜を前
記複数のトレンチ内に残存させる、という一連の工程を
備えている。
素子が形成される面の縁に沿ってリング状の凸部を有す
る半導体ウェハを形成し、前記半導体ウェハの中央部の
チップ領域に複数のトレンチを形成し、前記チップ領域
上に前記複数のトレンチを完全に満たす絶縁膜を形成
し、ＣＭＰにより前記絶縁膜を研磨し、前記絶縁膜を前
記複数のトレンチ内に残存させる、という一連の工程を
備えている。
【００５３】本発明の半導体装置は、半導体ウェハと、
前記半導体ウェハ上に形成される第１絶縁膜と、前記第
１絶縁膜上において、前記半導体ウェハの縁に沿ってリ
ング状に形成される凸部とを備えている。
前記半導体ウェハ上に形成される第１絶縁膜と、前記第
１絶縁膜上において、前記半導体ウェハの縁に沿ってリ
ング状に形成される凸部とを備えている。
【００５４】前記凸部は、ポリシリコン、窒化シリコ
ン、カ−ボン、タングステン、タングステンシリサイ
ド、チタン、チタンシリサイドのいずれか１つから構成
されている。
ン、カ−ボン、タングステン、タングステンシリサイ
ド、チタン、チタンシリサイドのいずれか１つから構成
されている。
【００５５】前記凸部の幅は、前記半導体ウェハの縁か
らチップ領域の手前までの幅よりも短く、具体的には、
０．５〜１．５μｍの範囲の所定値に設定される。
らチップ領域の手前までの幅よりも短く、具体的には、
０．５〜１．５μｍの範囲の所定値に設定される。
【００５６】本発明の半導体装置は、さらに、前記第１
絶縁膜に覆われる複数の配線と、前記第１絶縁膜上に形
成される第２絶縁膜とを備え、前記第２絶縁膜の表面
は、平坦となっている。
絶縁膜に覆われる複数の配線と、前記第１絶縁膜上に形
成される第２絶縁膜とを備え、前記第２絶縁膜の表面
は、平坦となっている。
【００５７】前記第２絶縁膜の表面は、前記凸部の上面
の近傍に位置しており、前記第２絶縁膜は、ＢＰＳＧ
膜、ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つ
から構成されている。
の近傍に位置しており、前記第２絶縁膜は、ＢＰＳＧ
膜、ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つ
から構成されている。
【００５８】前記複数の配線は、少なくともＭＯＳトラ
ンジスタのゲ−ト電極を含む。
ンジスタのゲ−ト電極を含む。
【００５９】本発明の半導体装置は、さらに、前記第１
絶縁膜及び前記半導体ウェハに形成される複数のトレン
チと、前記複数のトレンチ内に満たされる第２絶縁膜と
を備えている。
絶縁膜及び前記半導体ウェハに形成される複数のトレン
チと、前記複数のトレンチ内に満たされる第２絶縁膜と
を備えている。
【００６０】前記凸部を構成する材料は、前記第２絶縁
膜を構成する材料に対して、ＣＭＰの研磨レ−トの選択
比を有する。
膜を構成する材料に対して、ＣＭＰの研磨レ−トの選択
比を有する。
【００６１】本発明の半導体装置の製造方法は、半導体
ウェハの中央部のチップ領域に複数の配線を形成し、前
記複数の配線を覆う第１絶縁膜を形成し、前記第１絶縁
膜上において前記半導体ウェハの縁に沿ってリング状の
凸部を形成し、前記第１絶縁膜上及び前記凸部上に第２
絶縁膜を形成し、ＣＭＰにより前記第２絶縁膜を研磨
し、前記第２絶縁膜の表面を平坦にする、という一連の
工程を備えている。
ウェハの中央部のチップ領域に複数の配線を形成し、前
記複数の配線を覆う第１絶縁膜を形成し、前記第１絶縁
膜上において前記半導体ウェハの縁に沿ってリング状の
凸部を形成し、前記第１絶縁膜上及び前記凸部上に第２
絶縁膜を形成し、ＣＭＰにより前記第２絶縁膜を研磨
し、前記第２絶縁膜の表面を平坦にする、という一連の
工程を備えている。
【００６２】前記第２絶縁膜の研磨は、前記第２絶縁膜
の表面が、前記凸部の上面の近傍に位置するようになる
まで行う。
の表面が、前記凸部の上面の近傍に位置するようになる
まで行う。
【００６３】本発明の半導体装置の製造方法は、半導体
ウェハ上に第１絶縁膜を形成し、前記第１絶縁膜上にお
いて前記半導体ウェハの縁に沿ってリング状の凸部を形
成すると共に、前記半導体ウェハの中央部のチップ領域
に複数のトレンチを形成し、前記チップ領域上に前記複
数のトレンチを完全に満たす第２絶縁膜を形成し、ＣＭ
Ｐにより前記第２絶縁膜を研磨し、前記第２絶縁膜を前
記複数のトレンチ内に残存させる、という一連の工程を
備えている。
ウェハ上に第１絶縁膜を形成し、前記第１絶縁膜上にお
いて前記半導体ウェハの縁に沿ってリング状の凸部を形
成すると共に、前記半導体ウェハの中央部のチップ領域
に複数のトレンチを形成し、前記チップ領域上に前記複
数のトレンチを完全に満たす第２絶縁膜を形成し、ＣＭ
Ｐにより前記第２絶縁膜を研磨し、前記第２絶縁膜を前
記複数のトレンチ内に残存させる、という一連の工程を
備えている。
【００６４】本発明の半導体装置は、半導体ウェハと、
前記半導体ウェハのチップ領域に形成される複数の第１
配線と、前記複数の第１配線を覆う第１絶縁膜と、前記
第１絶縁膜上において前記半導体ウェハの縁に沿ってリ
ング状に形成される第１凸部と、平坦な表面を有し、そ
の表面が前記第１凸部の上面の近傍に位置するように、
前記第１絶縁膜上に形成される第２絶縁膜と、前記半導
体ウェハのチップ領域において前記第２絶縁膜上に形成
される複数の第２配線と、前記第２絶縁膜上において前
記半導体ウェハの縁に沿ってリング状に形成される第２
凸部と、平坦な表面を有し、その表面が前記第２凸部の
上面の近傍に位置するように、前記第２絶縁膜上に形成
される第３絶縁膜とを備えている。
前記半導体ウェハのチップ領域に形成される複数の第１
配線と、前記複数の第１配線を覆う第１絶縁膜と、前記
第１絶縁膜上において前記半導体ウェハの縁に沿ってリ
ング状に形成される第１凸部と、平坦な表面を有し、そ
の表面が前記第１凸部の上面の近傍に位置するように、
前記第１絶縁膜上に形成される第２絶縁膜と、前記半導
体ウェハのチップ領域において前記第２絶縁膜上に形成
される複数の第２配線と、前記第２絶縁膜上において前
記半導体ウェハの縁に沿ってリング状に形成される第２
凸部と、平坦な表面を有し、その表面が前記第２凸部の
上面の近傍に位置するように、前記第２絶縁膜上に形成
される第３絶縁膜とを備えている。
【００６５】前記第１及び第２凸部は、それぞれポリシ
リコン、窒化シリコン、カ−ボン、タングステン、タン
グステンシリサイド、チタン、チタンシリサイドのいず
れか１つから構成されている。
リコン、窒化シリコン、カ−ボン、タングステン、タン
グステンシリサイド、チタン、チタンシリサイドのいず
れか１つから構成されている。
【００６６】前記第１及び第２凸部の幅は、それぞれ前
記半導体ウェハの縁からチップ領域の手前までの幅より
も短く、具体的には、それぞれ０．５〜１．５μｍの範
囲の所定値に設定されている。
記半導体ウェハの縁からチップ領域の手前までの幅より
も短く、具体的には、それぞれ０．５〜１．５μｍの範
囲の所定値に設定されている。
【００６７】前記第２及び第３絶縁膜は、ＢＰＳＧ膜、
ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから
構成されている。
ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから
構成されている。
【００６８】前記第１凸部を構成する材料は、前記第２
絶縁膜を構成する材料に対してＣＭＰの研磨レ−トの選
択比を有し、前記第２凸部を構成する材料は、前記第３
絶縁膜を構成する材料に対してＣＭＰの研磨レ−トの選
択比を有する。
絶縁膜を構成する材料に対してＣＭＰの研磨レ−トの選
択比を有し、前記第２凸部を構成する材料は、前記第３
絶縁膜を構成する材料に対してＣＭＰの研磨レ−トの選
択比を有する。
【００６９】本発明の半導体装置は、半導体ウェハと、
前記半導体ウェハのチップ領域に形成される複数の第１
配線と、前記複数の第１配線を覆う第１絶縁膜と、前記
第１絶縁膜上において前記半導体ウェハの縁に沿ってリ
ング状に形成される凸部と、平坦な表面を有し、その表
面が前記凸部の上面よりも低い位置に存在し、前記第１
絶縁膜上に形成される第２絶縁膜と、前記半導体ウェハ
のチップ領域において前記第２絶縁膜上に形成される複
数の第２配線と、平坦な表面を有し、その表面が前記凸
部の上面の近傍に位置し、前記複数の第２配線を覆うよ
うに前記第２絶縁膜上に形成される第３絶縁膜とを備え
ている。
前記半導体ウェハのチップ領域に形成される複数の第１
配線と、前記複数の第１配線を覆う第１絶縁膜と、前記
第１絶縁膜上において前記半導体ウェハの縁に沿ってリ
ング状に形成される凸部と、平坦な表面を有し、その表
面が前記凸部の上面よりも低い位置に存在し、前記第１
絶縁膜上に形成される第２絶縁膜と、前記半導体ウェハ
のチップ領域において前記第２絶縁膜上に形成される複
数の第２配線と、平坦な表面を有し、その表面が前記凸
部の上面の近傍に位置し、前記複数の第２配線を覆うよ
うに前記第２絶縁膜上に形成される第３絶縁膜とを備え
ている。
【００７０】本発明の半導体装置は、半導体ウェハと、
前記半導体ウェハの半導体素子が形成される面の縁に沿
ってリング状に形成される凸部と、平坦な表面を有し、
その表面が前記凸部の上面の近傍に位置するように、前
記半導体ウェハのチップ領域上に形成される絶縁膜と、
前記絶縁膜に形成される複数の配線溝と、前記複数の配
線溝に満たされる導電膜とを備えている。
前記半導体ウェハの半導体素子が形成される面の縁に沿
ってリング状に形成される凸部と、平坦な表面を有し、
その表面が前記凸部の上面の近傍に位置するように、前
記半導体ウェハのチップ領域上に形成される絶縁膜と、
前記絶縁膜に形成される複数の配線溝と、前記複数の配
線溝に満たされる導電膜とを備えている。
【００７１】前記凸部は、それぞれポリシリコン、窒化
シリコン、カ−ボン、タングステン、タングステンシリ
サイド、チタン、チタンシリサイドのいずれか１つから
構成されている。
シリコン、カ−ボン、タングステン、タングステンシリ
サイド、チタン、チタンシリサイドのいずれか１つから
構成されている。
【００７２】前記凸部の幅は、それぞれ前記半導体ウェ
ハの縁からチップ領域の手前までの幅よりも短く、具体
的には、それぞれ０．５〜１．５μｍの範囲の所定値に
設定されている。
ハの縁からチップ領域の手前までの幅よりも短く、具体
的には、それぞれ０．５〜１．５μｍの範囲の所定値に
設定されている。
【００７３】前記第２及び第３絶縁膜は、ＢＰＳＧ膜、
ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから
構成されている。前記絶縁膜も、ＢＰＳＧ膜、ＴＥＯＳ
膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成され
ている。
ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから
構成されている。前記絶縁膜も、ＢＰＳＧ膜、ＴＥＯＳ
膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成され
ている。
【００７４】前記凸部を構成する材料は、前記第２及び
第３絶縁膜、又は前記絶縁膜を構成する材料に対してＣ
ＭＰの研磨レ−トの選択比を有する。
第３絶縁膜、又は前記絶縁膜を構成する材料に対してＣ
ＭＰの研磨レ−トの選択比を有する。
【００７５】本発明の半導体装置の製造方法は、半導体
ウェハの半導体素子が形成される面の縁に沿ってリング
状の凸部を形成し、前記半導体ウェハのチップ領域上に
絶縁膜を形成し、ＣＭＰにより、前記絶縁膜の表面が前
記凸部の上面の近傍に位置するようになるまで前記絶縁
膜を研磨し、前記絶縁膜に配線溝を形成し、前記配線溝
を完全に満たす導電膜を前記絶縁膜上に形成し、ＣＭＰ
により前記導電膜を研磨し、前記導電膜を前記配線溝に
のみ残存させる、という一連の工程を備えている。
ウェハの半導体素子が形成される面の縁に沿ってリング
状の凸部を形成し、前記半導体ウェハのチップ領域上に
絶縁膜を形成し、ＣＭＰにより、前記絶縁膜の表面が前
記凸部の上面の近傍に位置するようになるまで前記絶縁
膜を研磨し、前記絶縁膜に配線溝を形成し、前記配線溝
を完全に満たす導電膜を前記絶縁膜上に形成し、ＣＭＰ
により前記導電膜を研磨し、前記導電膜を前記配線溝に
のみ残存させる、という一連の工程を備えている。
【００７６】本発明のＣＭＰ装置は、半導体ウェハの半
導体素子が形成される面の縁に沿って導電体から構成さ
れるリング状の凸部を有する半導体装置を対象とするも
のであり、プラテンと、前記プラテン上に配置される研
磨パッドと、前記半導体装置を保持すると共に前記半導
体装置の研磨面を前記研磨パッドに一定の圧力で擦り付
けるウェハキャリアと、前記研磨パッド上のスラリと前
記半導体装置の凸部との間に接続され、前記半導体装置
の研磨面の研磨量のモニタを行う測定器とを備えてい
る。
導体素子が形成される面の縁に沿って導電体から構成さ
れるリング状の凸部を有する半導体装置を対象とするも
のであり、プラテンと、前記プラテン上に配置される研
磨パッドと、前記半導体装置を保持すると共に前記半導
体装置の研磨面を前記研磨パッドに一定の圧力で擦り付
けるウェハキャリアと、前記研磨パッド上のスラリと前
記半導体装置の凸部との間に接続され、前記半導体装置
の研磨面の研磨量のモニタを行う測定器とを備えてい
る。
【００７７】前記測定器は、電流計であり、前記電流計
の電流値をモニタすることにより前記半導体装置の研磨
面の研磨量を把握する。
の電流値をモニタすることにより前記半導体装置の研磨
面の研磨量を把握する。
【００７８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置及びその製造方法について詳細に説明す
る。
明の半導体装置及びその製造方法について詳細に説明す
る。
【００７９】［Ａ］ 図１及び図２は、本発明の第１実
施の形態に関わる半導体装置（ウェハ）を示すものであ
る。
施の形態に関わる半導体装置（ウェハ）を示すものであ
る。
【００８０】ウェハ２１の主表面（素子が形成される側
の面）側において、ウェハ２１の縁に沿った領域、即ち
ウェハ２１の縁からチップ領域（素子領域）Ｘの手前
（数ｍｍ位）までの領域には、凸部２１´が設けられて
いる。
の面）側において、ウェハ２１の縁に沿った領域、即ち
ウェハ２１の縁からチップ領域（素子領域）Ｘの手前
（数ｍｍ位）までの領域には、凸部２１´が設けられて
いる。
【００８１】この凸部２１´は、ウェハ２１の一部から
構成され、通常のウェハの主表面の中央部（チップ領
域）を所定量だけ研磨することにより形成できる。
構成され、通常のウェハの主表面の中央部（チップ領
域）を所定量だけ研磨することにより形成できる。
【００８２】凸部２１´の高さＨや幅Ｗは、研磨パッド
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
【００８３】なお、凸部２１´の具体的な寸法について
は、後述する実施例において説明する。また、ウェハ２
１は、シリコン、ＧａＡｓ（ガリウム・ヒ素）などの半
導体から構成されるものでも、ＳＩＭＯＸ（Separation
By Implanted Oxygen）などのＳＯＩ（Silicon On Ins
ulator）構造を有するものであってもよい。
は、後述する実施例において説明する。また、ウェハ２
１は、シリコン、ＧａＡｓ（ガリウム・ヒ素）などの半
導体から構成されるものでも、ＳＩＭＯＸ（Separation
By Implanted Oxygen）などのＳＯＩ（Silicon On Ins
ulator）構造を有するものであってもよい。
【００８４】また、一般的に、ウェハ２１の縁部には、
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
【００８５】上記構成を有する半導体装置（ウェハ）を
用いることにより、半導体製造プロセスにおいてＣＭＰ
プロセスを採用しても、研磨パッドの弾性力に起因する
ウェハ縁部の高荷重は、ウェハ２１の縁部に設けられた
凸部２１´にかかるため、縁垂れが生じることがない。
用いることにより、半導体製造プロセスにおいてＣＭＰ
プロセスを採用しても、研磨パッドの弾性力に起因する
ウェハ縁部の高荷重は、ウェハ２１の縁部に設けられた
凸部２１´にかかるため、縁垂れが生じることがない。
【００８６】即ち、ウェハ縁部の高荷重は、凸部２１´
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
【００８７】次に、図３乃至図５を参照しながら、図１
及び図２の半導体装置（ウェハ）の製造方法について説
明する。
及び図２の半導体装置（ウェハ）の製造方法について説
明する。
【００８８】まず、厚さが６００〜７００μｍの通常の
ウェハ２１をウェハ台２１０上に搭載し、かつ、ウェハ
２１をウェハ台２１０に固定する。また、研磨リング２
１１をウェハ２１上に移動させる。研磨リング２１１の
サイズ（直径）は、ウェハ２１のサイズよりも数ｍｍ
（凸部２１´の幅に相当）程度小さくなるように設定さ
れている。
ウェハ２１をウェハ台２１０上に搭載し、かつ、ウェハ
２１をウェハ台２１０に固定する。また、研磨リング２
１１をウェハ２１上に移動させる。研磨リング２１１の
サイズ（直径）は、ウェハ２１のサイズよりも数ｍｍ
（凸部２１´の幅に相当）程度小さくなるように設定さ
れている。
【００８９】この後、研磨リング２１１からウェハ２１
に一定の圧力を与えつつ、研磨リング２１１を一定方向
に回転させ、ウェハ２１を一定量（凸部２１´の高さに
相当する分）だけ鏡面研磨する。この時、研磨リング２
１１の回転軸とウェハ２１の中心とは、概ね一致してい
ることが必要である。
に一定の圧力を与えつつ、研磨リング２１１を一定方向
に回転させ、ウェハ２１を一定量（凸部２１´の高さに
相当する分）だけ鏡面研磨する。この時、研磨リング２
１１の回転軸とウェハ２１の中心とは、概ね一致してい
ることが必要である。
【００９０】これにより、ウェハ２１の主表面側におい
て、容易に、ウェハ２１の縁部に凸部２１´を形成する
ことができる。
て、容易に、ウェハ２１の縁部に凸部２１´を形成する
ことができる。
【００９１】次に、上述の第１実施の形態に関わる半導
体装置（ウェハ）の実施例について説明する。
体装置（ウェハ）の実施例について説明する。
【００９２】（ａ） 第１実施例 この実施例は、配線上の絶縁膜の凹凸を平坦化する際の
ＣＭＰプロセスに関するものである。
ＣＭＰプロセスに関するものである。
【００９３】まず、図６に示すように、縁に沿って凸部
２１´を有し、厚さが６００〜７００μｍのウェハ（シ
リコンウェハ）２１を用意する。凸部２１´の高さＨ
は、凸部２１´の上面がＣＭＰ後の絶縁膜の表面とほぼ
同じ程度（例えば、０．４μｍ程度）となるように設定
される。また、凸部２１´の幅Ｗは、ウェハの縁からチ
ップ領域までの幅よりも短かい値（例えば、２ｍｍ以
下、最適には０．５〜１．５ｍｍ）に設定される。
２１´を有し、厚さが６００〜７００μｍのウェハ（シ
リコンウェハ）２１を用意する。凸部２１´の高さＨ
は、凸部２１´の上面がＣＭＰ後の絶縁膜の表面とほぼ
同じ程度（例えば、０．４μｍ程度）となるように設定
される。また、凸部２１´の幅Ｗは、ウェハの縁からチ
ップ領域までの幅よりも短かい値（例えば、２ｍｍ以
下、最適には０．５〜１．５ｍｍ）に設定される。
【００９４】次に、ウェハ２１の主面上に、例えば、熱
酸化法により、絶縁膜（シリコン酸化膜）２２を形成す
る。また、絶縁膜２２上に、周知の方法によって、不純
物を含むポリシリコン、アルミニウム、銅などの導電体
から構成される複数の配線２３を形成する。
酸化法により、絶縁膜（シリコン酸化膜）２２を形成す
る。また、絶縁膜２２上に、周知の方法によって、不純
物を含むポリシリコン、アルミニウム、銅などの導電体
から構成される複数の配線２３を形成する。
【００９５】この後、例えば、ＬＰＣＶＤ法により、絶
縁膜２２上に、複数の配線２３を完全に覆う絶縁膜（Ｂ
ＰＳＧ膜、ＴＥＯＳ膜など）２４を約１μｍの膜厚で形
成する。なお、絶縁膜２４は、液相成長法による弗素を
含むＬＰＤ（ liquid phasedeposition）−ＳｉＯ2 膜
であってもよい。ここで、絶縁膜２４の表面は、下地の
配線２３により、凹凸が形成されている。
縁膜２２上に、複数の配線２３を完全に覆う絶縁膜（Ｂ
ＰＳＧ膜、ＴＥＯＳ膜など）２４を約１μｍの膜厚で形
成する。なお、絶縁膜２４は、液相成長法による弗素を
含むＬＰＤ（ liquid phasedeposition）−ＳｉＯ2 膜
であってもよい。ここで、絶縁膜２４の表面は、下地の
配線２３により、凹凸が形成されている。
【００９６】そこで、図７に示すように、ウェハ２１を
ウェハキャリア１４に固定し、ＣＭＰにより、破線で示
す部分まで、絶縁膜２４を研磨する。ＣＭＰプロセスを
実行するに当たっては、樹脂製のような硬い研磨パッド
１２と、酸化セリウム（ＣｅＯ）、セリアなどの研磨粒
子を含むスラリ（研磨溶剤）１３を使用する。
ウェハキャリア１４に固定し、ＣＭＰにより、破線で示
す部分まで、絶縁膜２４を研磨する。ＣＭＰプロセスを
実行するに当たっては、樹脂製のような硬い研磨パッド
１２と、酸化セリウム（ＣｅＯ）、セリアなどの研磨粒
子を含むスラリ（研磨溶剤）１３を使用する。
【００９７】図８は、ＣＭＰプロセス終了後の状態を示
している。同図によれば、ウェハ２１の縁において縁垂
れは発生しておらず、ＣＭＰプロセス終了後の絶縁膜２
４の平坦性が向上している。
している。同図によれば、ウェハ２１の縁において縁垂
れは発生しておらず、ＣＭＰプロセス終了後の絶縁膜２
４の平坦性が向上している。
【００９８】即ち、図９に示すように、ウェハ２１の縁
部に局所的な高荷重がかかり、ウェハ２１の縁部の研磨
レ−トがウェハ２１の中央部の研磨レ−トよりも高くな
る点は、従来と何ら変わらない。
部に局所的な高荷重がかかり、ウェハ２１の縁部の研磨
レ−トがウェハ２１の中央部の研磨レ−トよりも高くな
る点は、従来と何ら変わらない。
【００９９】しかし、本発明では、凸部２１´を設け、
予めウェハ２１の縁部の絶縁膜２４の高さをウェハ２１
の中央部の絶縁膜２４の高さよりも大きくしているた
め、ＣＭＰプロセス終了後には、ウェハ２１の縁部の絶
縁膜２４の表面とウェハ２１の中央部の絶縁膜２４の表
面が同じ高さになる。
予めウェハ２１の縁部の絶縁膜２４の高さをウェハ２１
の中央部の絶縁膜２４の高さよりも大きくしているた
め、ＣＭＰプロセス終了後には、ウェハ２１の縁部の絶
縁膜２４の表面とウェハ２１の中央部の絶縁膜２４の表
面が同じ高さになる。
【０１００】例えば、ウェハ２１の縁部における縁垂れ
量は、０．４〜０．５μｍであるため、凸部２１´の高
さＨを約０．４μｍとし、絶縁膜２４の厚さを１μｍと
し、ＣＭＰプロセスにより絶縁膜２４を約０．６μｍ研
磨する。
量は、０．４〜０．５μｍであるため、凸部２１´の高
さＨを約０．４μｍとし、絶縁膜２４の厚さを１μｍと
し、ＣＭＰプロセスにより絶縁膜２４を約０．６μｍ研
磨する。
【０１０１】すると、ウェハ２１の中央部において残存
する絶縁膜２４の表面の高さは、０．４μｍであり、ま
た、ウェハ２１の縁部においては、ほぼ全ての絶縁膜２
４が研磨され、０．４μｍの高さの凸部２１´が表れる
ことになり、結果として、ＣＭＰプロセス終了後におけ
る絶縁膜２４の平坦性が向上する。
する絶縁膜２４の表面の高さは、０．４μｍであり、ま
た、ウェハ２１の縁部においては、ほぼ全ての絶縁膜２
４が研磨され、０．４μｍの高さの凸部２１´が表れる
ことになり、結果として、ＣＭＰプロセス終了後におけ
る絶縁膜２４の平坦性が向上する。
【０１０２】なお、ウェハ２１の材料と絶縁膜２４の材
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１´の上面がＣＭＰ後の絶縁膜の表
面と同じか又はそれよりも高くなるように、凸部２１´
の高さＨを設定することにより、常に、チップ領域（素
子領域）Ｘにおいては、絶縁膜２４の平坦性を良好にで
きる。
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１´の上面がＣＭＰ後の絶縁膜の表
面と同じか又はそれよりも高くなるように、凸部２１´
の高さＨを設定することにより、常に、チップ領域（素
子領域）Ｘにおいては、絶縁膜２４の平坦性を良好にで
きる。
【０１０３】（ｂ） 第２実施例 この実施例は、ウェハに形成されたトレンチ内のみに絶
縁膜を満たす際（ＳＴＩ）のＣＭＰプロセスに関するも
のである。
縁膜を満たす際（ＳＴＩ）のＣＭＰプロセスに関するも
のである。
【０１０４】まず、図１０に示すように、縁に沿って凸
部２１´を有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１´の高さ
Ｈは、所定値（例えば、０．４μｍ程度）に設定され、
その幅Ｗは、ウェハの縁からチップ領域までの幅よりも
短かい値（２ｍｍ以下、最適には０．５〜１．５ｍｍ）
に設定される。
部２１´を有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１´の高さ
Ｈは、所定値（例えば、０．４μｍ程度）に設定され、
その幅Ｗは、ウェハの縁からチップ領域までの幅よりも
短かい値（２ｍｍ以下、最適には０．５〜１．５ｍｍ）
に設定される。
【０１０５】次に、ウェハ２１の主面上に、例えば、熱
酸化法により、厚さが約０．０１μｍの酸化膜（シリコ
ン酸化膜）２７を形成する。また、例えばＬＰＣＶＤ法
を用いて、酸化膜２７上に、約０．１μｍの厚さを有す
るポリシリコン膜２８を形成する。
酸化法により、厚さが約０．０１μｍの酸化膜（シリコ
ン酸化膜）２７を形成する。また、例えばＬＰＣＶＤ法
を用いて、酸化膜２７上に、約０．１μｍの厚さを有す
るポリシリコン膜２８を形成する。
【０１０６】また、フォトリソグラフィプロセスによ
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
【０１０７】また、例えば、ＬＰＣＶＤ法により、ポリ
シリコン膜２８上に、複数のトレンチ２９を完全に満た
す絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で形
成する。
シリコン膜２８上に、複数のトレンチ２９を完全に満た
す絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で形
成する。
【０１０８】次に、ＣＭＰにより絶縁膜３０を研磨し、
トレンチ２９内のみに絶縁膜３０を残存させる。
トレンチ２９内のみに絶縁膜３０を残存させる。
【０１０９】ＣＭＰプロセスを実行するに当たっては、
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
【０１１０】図１１は、ＣＭＰプロセス終了後の状態を
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ウェハ２１の凸部２１´がほぼ
そのまま残存している。即ち、縁垂れを防止しつつ、ト
レンチ２９内のみに絶縁膜３０を満たし、ＳＴＩ構造を
完成させることができる。
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ウェハ２１の凸部２１´がほぼ
そのまま残存している。即ち、縁垂れを防止しつつ、ト
レンチ２９内のみに絶縁膜３０を満たし、ＳＴＩ構造を
完成させることができる。
【０１１１】本実施例では、凸部２１´の高さは、ＣＭ
Ｐプロセス終了後において、この凸部２１´が残存して
いる程度の値に設定される。即ち、この凸部２１´が存
在していることにより、ＣＭＰ時にウェハ２１の縁部に
局所的な高荷重がかかっても、ウェハ２１の縁から最大
１０ｍｍの範囲で生じる縁垂れを有効に防止できる。
Ｐプロセス終了後において、この凸部２１´が残存して
いる程度の値に設定される。即ち、この凸部２１´が存
在していることにより、ＣＭＰ時にウェハ２１の縁部に
局所的な高荷重がかかっても、ウェハ２１の縁から最大
１０ｍｍの範囲で生じる縁垂れを有効に防止できる。
【０１１２】なお、ウェハ２１の材料と絶縁膜３０の材
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１´の高さを比較的小さく設定する
ことができる。
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１´の高さを比較的小さく設定する
ことができる。
【０１１３】［Ｂ］ 図１２及び図１３は、本発明の第
２実施の形態に関わる半導体装置（ウェハ）を示すもの
である。
２実施の形態に関わる半導体装置（ウェハ）を示すもの
である。
【０１１４】ウェハ２１の主表面（素子が形成される側
の面）側において、ウェハ２１の縁に沿った領域、即ち
ウェハ２１の縁からチップ領域（素子領域）Ｘの手前
（最大、数ｍｍ位）までの領域には、凸部２１Ａが設け
られている。
の面）側において、ウェハ２１の縁に沿った領域、即ち
ウェハ２１の縁からチップ領域（素子領域）Ｘの手前
（最大、数ｍｍ位）までの領域には、凸部２１Ａが設け
られている。
【０１１５】この凸部２１Ａを構成する材料は、特に限
定されないが、凸部２１Ａは、ＣＭＰの対象となる絶縁
膜に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
定されないが、凸部２１Ａは、ＣＭＰの対象となる絶縁
膜に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
【０１１６】例えば、凸部２１Ａがシリコンから構成さ
れる場合、凸部２１Ａは、ウェハ（シリコン）のエピタ
キシャル層により形成できる。
れる場合、凸部２１Ａは、ウェハ（シリコン）のエピタ
キシャル層により形成できる。
【０１１７】凸部２１Ａの高さＨや幅Ｗは、研磨パッド
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
【０１１８】なお、凸部２１Ａの具体的な寸法について
は、後述する実施例において説明する。また、ウェハ２
１は、シリコン、ＧａＡｓ（ガリウム・ヒ素）などの半
導体から構成されるものでも、ＳＩＭＯＸ（Separation
By Implanted Oxygen）などのＳＯＩ（Silicon On Ins
ulator）構造を有するものであってもよい。
は、後述する実施例において説明する。また、ウェハ２
１は、シリコン、ＧａＡｓ（ガリウム・ヒ素）などの半
導体から構成されるものでも、ＳＩＭＯＸ（Separation
By Implanted Oxygen）などのＳＯＩ（Silicon On Ins
ulator）構造を有するものであってもよい。
【０１１９】また、一般的に、ウェハ２１の縁部には、
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
【０１２０】上記構成を有する半導体装置（ウェハ）を
用いることにより、半導体製造プロセスにおいてＣＭＰ
プロセスを採用しても、研磨パッドの弾性力に起因する
ウェハ縁部の高荷重は、ウェハ２１の縁部に設けられた
凸部２１Ａにかかるため、縁垂れが生じることがない。
用いることにより、半導体製造プロセスにおいてＣＭＰ
プロセスを採用しても、研磨パッドの弾性力に起因する
ウェハ縁部の高荷重は、ウェハ２１の縁部に設けられた
凸部２１Ａにかかるため、縁垂れが生じることがない。
【０１２１】即ち、ウェハ縁部の高荷重は、凸部２１Ａ
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
【０１２２】次に、図１２及び図１３の半導体装置（ウ
ェハ）の製造方法について説明する。
ェハ）の製造方法について説明する。
【０１２３】まず、図１４に示すように、厚さが６００
〜７００μｍの通常のウェハ（シリコンウェハ）２１を
熱酸化し、ウェハ２１の表面全体（両面、側面）に約
０．０１μｍの厚さを有する酸化膜３１を形成する。
〜７００μｍの通常のウェハ（シリコンウェハ）２１を
熱酸化し、ウェハ２１の表面全体（両面、側面）に約
０．０１μｍの厚さを有する酸化膜３１を形成する。
【０１２４】次に、図１５に示すように、ウェハ２１の
主表面（素子が形成される面）側において、ウェハ２１
の縁から一定の幅（チップ領域Ｘの外側であることが条
件）までの領域に存在する酸化膜３１を除去し、ウェハ
２１の縁部に沿ったウェハ露出部３２を形成する。ここ
で、酸化膜３１の除去は、研磨加工法や、フォトリソグ
ラフィとＲＩＥなどにより実行することができる。
主表面（素子が形成される面）側において、ウェハ２１
の縁から一定の幅（チップ領域Ｘの外側であることが条
件）までの領域に存在する酸化膜３１を除去し、ウェハ
２１の縁部に沿ったウェハ露出部３２を形成する。ここ
で、酸化膜３１の除去は、研磨加工法や、フォトリソグ
ラフィとＲＩＥなどにより実行することができる。
【０１２５】なお、酸化膜３１の除去に際して、同時
に、ウェハ２１が多少削り取られる場合もある。
に、ウェハ２１が多少削り取られる場合もある。
【０１２６】次に、図１６に示すように、エピタキシャ
ル成長法により、ウェハ露出部３２においてのみ、エピ
タキシャル層（シリコン層）を成長させる。その結果、
ウェハ２１の縁部には、エピタキシャル層からなるリン
グ状の凸部２１Ａが形成される。
ル成長法により、ウェハ露出部３２においてのみ、エピ
タキシャル層（シリコン層）を成長させる。その結果、
ウェハ２１の縁部には、エピタキシャル層からなるリン
グ状の凸部２１Ａが形成される。
【０１２７】次に、図１７に示すように、ウェハ２１の
両面及び側面に存在する酸化膜を除去すると、リング状
の凸部２１Ａを有するウェハ２１が完成する。
両面及び側面に存在する酸化膜を除去すると、リング状
の凸部２１Ａを有するウェハ２１が完成する。
【０１２８】なお、上記製造方法において、酸化膜３１
は、熱酸化法により形成しているが、ウェハ２１の両面
に酸化膜を形成できる方法ならば、熱酸化法に限られ
ず、例えばＬＰＣＶＤ法などであってもよい。
は、熱酸化法により形成しているが、ウェハ２１の両面
に酸化膜を形成できる方法ならば、熱酸化法に限られ
ず、例えばＬＰＣＶＤ法などであってもよい。
【０１２９】次に、上述の第２実施の形態に関わる半導
体装置（ウェハ）の実施例について説明する。
体装置（ウェハ）の実施例について説明する。
【０１３０】（ａ） 第１実施例 この実施例は、配線上の絶縁膜の凹凸を平坦化する際の
ＣＭＰプロセスに関するものである。
ＣＭＰプロセスに関するものである。
【０１３１】まず、図１８に示すように、縁に沿って凸
部２１Ａを有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１Ａの高さ
Ｈは、凸部２１Ａの上面がＣＭＰ後の絶縁膜の表面とほ
ぼ同じ程度（例えば、０．４μｍ程度）となるように設
定される。また、凸部２１Ａの幅Ｗは、ウェハの縁から
チップ領域までの幅よりも短かい値（例えば、２ｍｍ以
下、最適には０．５〜１．５ｍｍ）に設定される。
部２１Ａを有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１Ａの高さ
Ｈは、凸部２１Ａの上面がＣＭＰ後の絶縁膜の表面とほ
ぼ同じ程度（例えば、０．４μｍ程度）となるように設
定される。また、凸部２１Ａの幅Ｗは、ウェハの縁から
チップ領域までの幅よりも短かい値（例えば、２ｍｍ以
下、最適には０．５〜１．５ｍｍ）に設定される。
【０１３２】次に、ウェハ２１の主面上に、例えば、熱
酸化法により、絶縁膜（シリコン酸化膜）２２を形成す
る。また、絶縁膜２２上に、周知の方法によって、不純
物を含むポリシリコン、アルミニウム、銅などの導電体
から構成される複数の配線２３を形成する。
酸化法により、絶縁膜（シリコン酸化膜）２２を形成す
る。また、絶縁膜２２上に、周知の方法によって、不純
物を含むポリシリコン、アルミニウム、銅などの導電体
から構成される複数の配線２３を形成する。
【０１３３】この後、例えば、ＬＰＣＶＤ法により、絶
縁膜２２上に、複数の配線２３を完全に覆う絶縁膜（Ｂ
ＰＳＧ膜、ＴＥＯＳ膜など）２４を約１μｍの膜厚で形
成する。なお、絶縁膜２４は、液相成長法による弗素を
含むＬＰＤ（ liquid phasedeposition）−ＳｉＯ2 膜
であってもよい。ここで、絶縁膜２４の表面は、下地の
配線２３により、凹凸が形成されている。
縁膜２２上に、複数の配線２３を完全に覆う絶縁膜（Ｂ
ＰＳＧ膜、ＴＥＯＳ膜など）２４を約１μｍの膜厚で形
成する。なお、絶縁膜２４は、液相成長法による弗素を
含むＬＰＤ（ liquid phasedeposition）−ＳｉＯ2 膜
であってもよい。ここで、絶縁膜２４の表面は、下地の
配線２３により、凹凸が形成されている。
【０１３４】そこで、ＣＭＰにより、破線で示す部分ま
で、絶縁膜２４を研磨する。ＣＭＰプロセスを実行する
に当たっては、樹脂製のような硬い研磨パッドと、酸化
セリウム（ＣｅＯ）、セリアなどの研磨粒子を含むスラ
リ（研磨溶剤）を使用する。
で、絶縁膜２４を研磨する。ＣＭＰプロセスを実行する
に当たっては、樹脂製のような硬い研磨パッドと、酸化
セリウム（ＣｅＯ）、セリアなどの研磨粒子を含むスラ
リ（研磨溶剤）を使用する。
【０１３５】図１９は、ＣＭＰプロセス終了後の状態を
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ＣＭＰプロセス終了後の絶縁膜
２４の平坦性が向上している。
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ＣＭＰプロセス終了後の絶縁膜
２４の平坦性が向上している。
【０１３６】即ち、第２実施の形態においても、第１実
施の形態と同様に、ウェハ２１の縁部に局所的な高荷重
がかかり、ウェハ２１の縁部の研磨レ−トがウェハ２１
の中央部の研磨レ−トよりも高くなる点は、従来と何ら
変わらない。
施の形態と同様に、ウェハ２１の縁部に局所的な高荷重
がかかり、ウェハ２１の縁部の研磨レ−トがウェハ２１
の中央部の研磨レ−トよりも高くなる点は、従来と何ら
変わらない。
【０１３７】しかし、本発明では、凸部２１Ａを設け、
予めウェハ２１の縁部の絶縁膜２４の高さをウェハ２１
の中央部の絶縁膜２４の高さよりも大きくしているた
め、ＣＭＰプロセス終了後には、ウェハ２１の縁部の絶
縁膜２４の表面とウェハ２１の中央部の絶縁膜２４の表
面を同じ高さにすることができる。
予めウェハ２１の縁部の絶縁膜２４の高さをウェハ２１
の中央部の絶縁膜２４の高さよりも大きくしているた
め、ＣＭＰプロセス終了後には、ウェハ２１の縁部の絶
縁膜２４の表面とウェハ２１の中央部の絶縁膜２４の表
面を同じ高さにすることができる。
【０１３８】なお、ウェハ２１の材料と絶縁膜２４の材
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ａの上面がＣＭＰ後の絶縁膜の表
面と同じか又はそれよりも高くなるように、凸部２１Ａ
の高さＨを設定することにより、常に、チップ領域（素
子領域）Ｘにおいては、絶縁膜２４の平坦性を良好にで
きる。
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ａの上面がＣＭＰ後の絶縁膜の表
面と同じか又はそれよりも高くなるように、凸部２１Ａ
の高さＨを設定することにより、常に、チップ領域（素
子領域）Ｘにおいては、絶縁膜２４の平坦性を良好にで
きる。
【０１３９】（ｂ） 第２実施例 この実施例は、ウェハに形成されたトレンチ内のみに絶
縁膜を満たす際（ＳＴＩ）のＣＭＰプロセスに関するも
のである。
縁膜を満たす際（ＳＴＩ）のＣＭＰプロセスに関するも
のである。
【０１４０】まず、図２０に示すように、縁に沿って凸
部２１Ａを有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１Ａの高さ
Ｈは、所定値（例えば、０．４μｍ程度）に設定され、
その幅Ｗは、ウェハの縁からチップ領域までの幅よりも
短かい値（例えば、２ｍｍ以下、最適には０．５〜１．
５ｍｍ）に設定される。
部２１Ａを有し、厚さが６００〜７００μｍのウェハ
（シリコンウェハ）２１を用意する。凸部２１Ａの高さ
Ｈは、所定値（例えば、０．４μｍ程度）に設定され、
その幅Ｗは、ウェハの縁からチップ領域までの幅よりも
短かい値（例えば、２ｍｍ以下、最適には０．５〜１．
５ｍｍ）に設定される。
【０１４１】次に、ウェハ２１の主面上に、例えば、熱
酸化法により、厚さが約０．０１μｍの酸化膜（シリコ
ン酸化膜）２７を形成する。また、例えばＬＰＣＶＤ法
を用いて、酸化膜２７上に、約０．１μｍの厚さを有す
るポリシリコン膜２８を形成する。
酸化法により、厚さが約０．０１μｍの酸化膜（シリコ
ン酸化膜）２７を形成する。また、例えばＬＰＣＶＤ法
を用いて、酸化膜２７上に、約０．１μｍの厚さを有す
るポリシリコン膜２８を形成する。
【０１４２】また、フォトリソグラフィプロセスによ
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
【０１４３】また、例えば、ＬＰＣＶＤ法により、ポリ
シリコン膜２８上に、複数のトレンチ２９を完全に満た
す絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で形
成する。
シリコン膜２８上に、複数のトレンチ２９を完全に満た
す絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で形
成する。
【０１４４】次に、ＣＭＰにより絶縁膜３０を研磨し、
トレンチ２９内のみに絶縁膜３０を残存させる。ＣＭＰ
プロセスを実行するに当たっては、樹脂製のような硬い
研磨パッドと、酸化セリウム（ＣｅＯ）、セリアなどの
研磨粒子を含むスラリ（研磨溶剤）を使用する。
トレンチ２９内のみに絶縁膜３０を残存させる。ＣＭＰ
プロセスを実行するに当たっては、樹脂製のような硬い
研磨パッドと、酸化セリウム（ＣｅＯ）、セリアなどの
研磨粒子を含むスラリ（研磨溶剤）を使用する。
【０１４５】図２１は、ＣＭＰプロセス終了後の状態を
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ウェハ２１の凸部２１Ａがほぼ
そのまま残存している。即ち、縁垂れを防止しつつ、ト
レンチ２９内のみに絶縁膜３０を満たし、ＳＴＩ構造を
完成させることができる。
示している。同図によれば、ウェハ２１の縁において縁
垂れは発生しておらず、ウェハ２１の凸部２１Ａがほぼ
そのまま残存している。即ち、縁垂れを防止しつつ、ト
レンチ２９内のみに絶縁膜３０を満たし、ＳＴＩ構造を
完成させることができる。
【０１４６】本実施例では、凸部２１Ａの高さは、ＣＭ
Ｐプロセス終了後において、この凸部２１Ａが残存して
いる程度の値に設定される。即ち、この凸部２１Ａが存
在していることにより、ＣＭＰ時にウェハ２１の縁部に
局所的な高荷重がかかっても、ウェハ２１の縁から最大
１０ｍｍの範囲で生じる縁垂れを有効に防止できる。
Ｐプロセス終了後において、この凸部２１Ａが残存して
いる程度の値に設定される。即ち、この凸部２１Ａが存
在していることにより、ＣＭＰ時にウェハ２１の縁部に
局所的な高荷重がかかっても、ウェハ２１の縁から最大
１０ｍｍの範囲で生じる縁垂れを有効に防止できる。
【０１４７】なお、ウェハ２１の材料と絶縁膜３０の材
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ａの高さを比較的小さく設定する
ことができる。
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ａの高さを比較的小さく設定する
ことができる。
【０１４８】［Ｃ］ 図２２及び図２３は、本発明の第
３実施の形態に関わる半導体装置を示すものである。
３実施の形態に関わる半導体装置を示すものである。
【０１４９】ウェハ２１上には、酸化膜２７及びポリシ
リコン膜２８が形成されている。また、ウェハ２１のチ
ップ領域において、ウェハ２１、酸化膜２７及びポリシ
リコン膜２８には、複数のトレンチ２９が形成されてい
る。
リコン膜２８が形成されている。また、ウェハ２１のチ
ップ領域において、ウェハ２１、酸化膜２７及びポリシ
リコン膜２８には、複数のトレンチ２９が形成されてい
る。
【０１５０】また、ウェハ２１の縁に沿った領域、即ち
ウェハ２１の縁からチップ領域Ｘの手前（最大、数ｍｍ
位）までの領域には、凸部２１Ｂが設けられている。
ウェハ２１の縁からチップ領域Ｘの手前（最大、数ｍｍ
位）までの領域には、凸部２１Ｂが設けられている。
【０１５１】この凸部２１Ｂを構成する材料は、特に限
定されないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁
膜に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
定されないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁
膜に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
【０１５２】例えば、ＣＭＰにより研磨する絶縁膜が、
ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２１Ｂ
は、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−ボン
（Ｃ）、タングステン（Ｗ）、タングステンシリサイ
ド、チタン（Ｔｉ）、チタンシリサイドなどから構成さ
れる。
ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２１Ｂ
は、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−ボン
（Ｃ）、タングステン（Ｗ）、タングステンシリサイ
ド、チタン（Ｔｉ）、チタンシリサイドなどから構成さ
れる。
【０１５３】凸部２１Ｂの高さＨや幅Ｗは、研磨パッド
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、０＜Ｗ≦２〜５ｍｍ（縁からチップ
領域までの幅）の範囲に設定される。
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、０＜Ｗ≦２〜５ｍｍ（縁からチップ
領域までの幅）の範囲に設定される。
【０１５４】なお、ウェハ２１は、シリコン、ＧａＡｓ
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
【０１５５】また、一般的に、ウェハ２１の縁部には、
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
【０１５６】上記構成を有する半導体装置を用いること
により、例えば、ＳＴＩプロセスにおいてＣＭＰを採用
しても、研磨パッドの弾性力に起因するウェハ縁部の高
荷重は、ウェハ２１の縁部に設けられた凸部２１Ｂにか
かるため、縁垂れが生じることがない。
により、例えば、ＳＴＩプロセスにおいてＣＭＰを採用
しても、研磨パッドの弾性力に起因するウェハ縁部の高
荷重は、ウェハ２１の縁部に設けられた凸部２１Ｂにか
かるため、縁垂れが生じることがない。
【０１５７】即ち、ウェハ縁部の高荷重は、凸部２１Ｂ
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
【０１５８】なお、この凸部２１Ｂは、フォトリソグラ
フィとＲＩＥにより容易に形成することができる。
フィとＲＩＥにより容易に形成することができる。
【０１５９】次に、上述の第３実施の形態に関わる半導
体装置の実施例について説明する。
体装置の実施例について説明する。
【０１６０】この実施例は、ウェハに形成されたトレン
チ内のみに絶縁膜を満たす際（ＳＴＩ）のＣＭＰプロセ
スに関するものである。
チ内のみに絶縁膜を満たす際（ＳＴＩ）のＣＭＰプロセ
スに関するものである。
【０１６１】まず、図２４に示すように、厚さが６００
〜７００μｍの通常のウェハ（シリコンウェハ）ウェハ
２１の主面上に、例えば、熱酸化法により、厚さが約
０．０１μｍの酸化膜（シリコン酸化膜）２７を形成す
る。また、例えばＬＰＣＶＤ法を用いて、酸化膜２７上
に、約０．１μｍの厚さを有するポリシリコン膜２８を
形成する。
〜７００μｍの通常のウェハ（シリコンウェハ）ウェハ
２１の主面上に、例えば、熱酸化法により、厚さが約
０．０１μｍの酸化膜（シリコン酸化膜）２７を形成す
る。また、例えばＬＰＣＶＤ法を用いて、酸化膜２７上
に、約０．１μｍの厚さを有するポリシリコン膜２８を
形成する。
【０１６２】また、フォトリソグラフィプロセスによ
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
り、ポリシリコン膜２８上にレジストパタ−ンを形成す
る。このレジストパタ−ンをマスクにして、異方性エッ
チング（ＲＩＥなど）により、ウェハ２１、酸化膜２７
及びポリシリコン膜２８をエッチングし、複数のトレン
チ２９を形成する。この後、レジストパタ−ンは、剥離
される。
【０１６３】この後、ＬＰＣＶＤ法により、ポリシリコ
ン膜２８上にさらにポリシリコン膜を形成し、フォトリ
ソグラフィとＲＩＥにより、上のポリシリコン膜をウェ
ハ２１の縁に沿って残存させる。その結果、ウェハ２１
の縁部には、リング状の凸部２１Ｂが形成される。
ン膜２８上にさらにポリシリコン膜を形成し、フォトリ
ソグラフィとＲＩＥにより、上のポリシリコン膜をウェ
ハ２１の縁に沿って残存させる。その結果、ウェハ２１
の縁部には、リング状の凸部２１Ｂが形成される。
【０１６４】なお、凸部２１Ｂの高さＨは、所定値（例
えば、０．４μｍ程度）に設定され、その幅Ｗは、ウェ
ハの縁からチップ領域までの幅よりも短かい値（例え
ば、２ｍｍ以下、最適には０．５〜１．５ｍｍ）に設定
される。
えば、０．４μｍ程度）に設定され、その幅Ｗは、ウェ
ハの縁からチップ領域までの幅よりも短かい値（例え
ば、２ｍｍ以下、最適には０．５〜１．５ｍｍ）に設定
される。
【０１６５】また、トレンチ２９を形成する工程と凸部
２１Ｂを形成する工程を入れ替えてもよい。即ち、ウェ
ハ２１の縁に沿って凸部２１Ｂを形成した後に、トレン
チ２９を形成してもよい。
２１Ｂを形成する工程を入れ替えてもよい。即ち、ウェ
ハ２１の縁に沿って凸部２１Ｂを形成した後に、トレン
チ２９を形成してもよい。
【０１６６】この後、例えば、ＬＰＣＶＤ法により、ポ
リシリコン膜２８上に、複数のトレンチ２９を完全に満
たす絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で
形成する。
リシリコン膜２８上に、複数のトレンチ２９を完全に満
たす絶縁膜（ＴＥＯＳ膜など）３０を約１μｍの膜厚で
形成する。
【０１６７】次に、図２５に示すように、ＣＭＰにより
絶縁膜３０を研磨し、トレンチ２９内のみに絶縁膜３０
を残存させる。ＣＭＰプロセスを実行するに当たって
は、樹脂製のような硬い研磨パッドと、酸化セリウム
（ＣｅＯ）、セリアなどの研磨粒子を含むスラリ（研磨
溶剤）を使用する。
絶縁膜３０を研磨し、トレンチ２９内のみに絶縁膜３０
を残存させる。ＣＭＰプロセスを実行するに当たって
は、樹脂製のような硬い研磨パッドと、酸化セリウム
（ＣｅＯ）、セリアなどの研磨粒子を含むスラリ（研磨
溶剤）を使用する。
【０１６８】本実施例によれば、ウェハ２１の縁におい
て縁垂れは発生しておらず、ウェハ２１の凸部２１Ｂが
ほぼそのまま残存している。即ち、縁垂れを防止しつ
つ、トレンチ２９内のみに絶縁膜３０を満たすことがで
きる。
て縁垂れは発生しておらず、ウェハ２１の凸部２１Ｂが
ほぼそのまま残存している。即ち、縁垂れを防止しつ
つ、トレンチ２９内のみに絶縁膜３０を満たすことがで
きる。
【０１６９】なお、凸部２１Ｂの高さは、ＣＭＰプロセ
ス終了後において、この凸部２１Ｂが残存している程度
の値に設定される。即ち、この凸部２１Ｂが存在してい
ることにより、ＣＭＰ時にウェハ２１の縁部に局所的な
高荷重がかかっても、ウェハ２１の縁から最大１０ｍｍ
の範囲で生じる縁垂れを有効に防止できる。
ス終了後において、この凸部２１Ｂが残存している程度
の値に設定される。即ち、この凸部２１Ｂが存在してい
ることにより、ＣＭＰ時にウェハ２１の縁部に局所的な
高荷重がかかっても、ウェハ２１の縁から最大１０ｍｍ
の範囲で生じる縁垂れを有効に防止できる。
【０１７０】なお、ウェハ２１の材料と絶縁膜３０の材
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ｂの高さを比較的小さく設定する
ことができる。
料が、ＣＭＰの研磨レ−トに対して大きな選択比を有す
る場合には、凸部２１Ｂの高さを比較的小さく設定する
ことができる。
【０１７１】［Ｄ］ 図２６及び図２７は、本発明の第
４実施の形態に関わる半導体装置を示すものである。
４実施の形態に関わる半導体装置を示すものである。
【０１７２】ウェハ２１の主表面には、フィ−ルド酸化
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
【０１７３】Ｐ型ウェル領域４２には、Ｎチャネル型Ｍ
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
【０１７４】同様に、Ｎ型ウェル領域４３には、Ｐチャ
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
【０１７５】フィ−ルド酸化膜４１上及びＭＯＳトラン
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
【０１７６】シリコン酸化膜４７上において、ウェハ２
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
【０１７７】また、シリコン酸化膜４７上及び凸部２１
Ｂ上には、約１μｍの膜厚を有する絶縁膜４８が形成さ
れている。絶縁膜４８は、ＢＰＳＧ膜、ＴＥＯＳ膜、Ｌ
ＰＤ（ Liquid Phase Deposition）−ＳｉＯ2 膜などか
ら構成される。
Ｂ上には、約１μｍの膜厚を有する絶縁膜４８が形成さ
れている。絶縁膜４８は、ＢＰＳＧ膜、ＴＥＯＳ膜、Ｌ
ＰＤ（ Liquid Phase Deposition）−ＳｉＯ2 膜などか
ら構成される。
【０１７８】凸部２１Ｂを構成する材料は、特に限定さ
れないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁膜４
８に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
れないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁膜４
８に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
【０１７９】例えば、ＣＭＰにより研磨する絶縁膜４８
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｂは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｂは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
【０１８０】凸部２１Ｂの高さＨや幅Ｗは、研磨パッド
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
の弾性力、半導体製造プロセス、ウェハに形成する素子
の種類、構造、サイズなどのパラメ−タによって所定値
に決定されるが、高さＨは、概ね０．１≦Ｈ≦１００μ
ｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
【０１８１】なお、ウェハ２１は、シリコン、ＧａＡｓ
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
【０１８２】また、一般的に、ウェハ２１の縁部には、
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
数μｍ程度のオ−ダ−でベベリング加工（縁取り）が施
されている。しかし、このベベリング加工は、本発明と
特に関連がないため、説明を簡略化すべく、図面では省
略してある。
【０１８３】上記構成を有する半導体装置を用いること
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂにかかる
ため、縁垂れが生じることがない。
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂにかかる
ため、縁垂れが生じることがない。
【０１８４】即ち、ウェハ縁部の高荷重は、凸部２１Ｂ
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
にのみかかるため、凸部より内側のチップ領域（素子領
域）Ｘには何ら悪影響を与えないため、半導体製造プロ
セスにおける高歩留りを達成することができる。
【０１８５】また、凸部２１Ｂを構成する材料と絶縁膜
４８を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、破線Ｘ１〜Ｘ３に示すよう
に、ＣＭＰによる研磨量が進行しても、凸部２１Ｂは、
あまり研磨されないため、ウェハ２１の縁部における縁
垂れが有効に防止できる。
４８を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、破線Ｘ１〜Ｘ３に示すよう
に、ＣＭＰによる研磨量が進行しても、凸部２１Ｂは、
あまり研磨されないため、ウェハ２１の縁部における縁
垂れが有効に防止できる。
【０１８６】次に、図２６及び図２７の半導体装置の製
造方法について説明する。
造方法について説明する。
【０１８７】まず、図２８に示すように、厚さが６００
〜７００μｍの通常のウェハ（シリコンウェハ）２１中
に、Ｐ型不純物及びＮ型不純物を注入し、Ｐ型ウェル領
域４２及びＮ型ウェル領域４３を形成する。この後、選
択酸化法（ＬＯＣＯＳ法）を用いて、ウェハ２１上にフ
ィ−ルド酸化膜（ＳｉＯ2 膜）４１を形成する。
〜７００μｍの通常のウェハ（シリコンウェハ）２１中
に、Ｐ型不純物及びＮ型不純物を注入し、Ｐ型ウェル領
域４２及びＮ型ウェル領域４３を形成する。この後、選
択酸化法（ＬＯＣＯＳ法）を用いて、ウェハ２１上にフ
ィ−ルド酸化膜（ＳｉＯ2 膜）４１を形成する。
【０１８８】また、イオン注入法により、Ｐ型ウェル領
域４２中及びＮ型ウェル領域４３中に、それぞれＭＯＳ
トランジスタの閾値制御のための不純物を注入する。熱
酸化法によりゲ−ト酸化膜４９ａ，４９ｂを形成した
後、ＬＰＣＶＤ法により、ゲ−ト酸化膜４９ａ，４９ｂ
上に約０．３μｍの厚さを有するポリシリコン膜を形成
する。
域４２中及びＮ型ウェル領域４３中に、それぞれＭＯＳ
トランジスタの閾値制御のための不純物を注入する。熱
酸化法によりゲ−ト酸化膜４９ａ，４９ｂを形成した
後、ＬＰＣＶＤ法により、ゲ−ト酸化膜４９ａ，４９ｂ
上に約０．３μｍの厚さを有するポリシリコン膜を形成
する。
【０１８９】また、ＰＯＣｌ3 雰囲気を作ることによ
り、このポリシリコン膜中にＮ型の不純物（Ｐ）を拡散
させ、ポリシリコン膜を導電化する。この後、フォトリ
ソグラフィとＲＩＥにより、ポリシリコン膜を加工し、
ゲ−ト電極４６ａ，４６ｂを形成する。
り、このポリシリコン膜中にＮ型の不純物（Ｐ）を拡散
させ、ポリシリコン膜を導電化する。この後、フォトリ
ソグラフィとＲＩＥにより、ポリシリコン膜を加工し、
ゲ−ト電極４６ａ，４６ｂを形成する。
【０１９０】また、イオン注入法により、Ｐ型ウェル領
域４２中には、Ｎ型の不純物を注入し、Ｎ型ウェル領域
４３中には、Ｐ型の不純物を注入する。これにより、Ｎ
チャンル型ＭＯＳトランジスタ及びＰチャンル型ＭＯＳ
トランジスタがそれぞれ形成される。
域４２中には、Ｎ型の不純物を注入し、Ｎ型ウェル領域
４３中には、Ｐ型の不純物を注入する。これにより、Ｎ
チャンル型ＭＯＳトランジスタ及びＰチャンル型ＭＯＳ
トランジスタがそれぞれ形成される。
【０１９１】次に、図２９に示すように、ＬＰＣＶＤ法
により、フィ−ルド酸化膜４１上及びＭＯＳトランジス
タ上に、これらを覆うシリコン酸化膜（ＳｉＯ2 膜）４
７を約０．２μｍの厚さで形成する。
により、フィ−ルド酸化膜４１上及びＭＯＳトランジス
タ上に、これらを覆うシリコン酸化膜（ＳｉＯ2 膜）４
７を約０．２μｍの厚さで形成する。
【０１９２】続けて、ＬＰＣＶＤ法により、ＣＭＰの研
磨レ−トに関して例えばＢＰＳＧ膜と選択比を有する材
料、例えば、ポリシリコン膜５０をシリコン酸化膜４７
上に形成する。ポリシリコン膜５０の厚さは、その上面
が、ＣＭＰプロセス終了後のＢＰＳＧ膜の上面の高さと
等しくなるような値（例えば、０．８μｍ程度）に設定
される。
磨レ−トに関して例えばＢＰＳＧ膜と選択比を有する材
料、例えば、ポリシリコン膜５０をシリコン酸化膜４７
上に形成する。ポリシリコン膜５０の厚さは、その上面
が、ＣＭＰプロセス終了後のＢＰＳＧ膜の上面の高さと
等しくなるような値（例えば、０．８μｍ程度）に設定
される。
【０１９３】この後、フォトリソグラフィにより、ポリ
シリコン膜５０上において、ウェハ２１の縁部に沿った
領域に、リング状にレジストパタ−ン５１を残存させ
る。
シリコン膜５０上において、ウェハ２１の縁部に沿った
領域に、リング状にレジストパタ−ン５１を残存させ
る。
【０１９４】次に、図３０に示すように、レジストパタ
−ン５１をマスクにして、ＣＤＥ（ケミカルドライエッ
チング）又はＲＩＥにより、ポリシリコン膜５０をエッ
チングし、このポリシリコン膜５０をウェハ２１の縁部
にのみリング状に残し、凸部２１Ｂを形成する。この
後、レジストパタ−ン５１は、剥離される。
−ン５１をマスクにして、ＣＤＥ（ケミカルドライエッ
チング）又はＲＩＥにより、ポリシリコン膜５０をエッ
チングし、このポリシリコン膜５０をウェハ２１の縁部
にのみリング状に残し、凸部２１Ｂを形成する。この
後、レジストパタ−ン５１は、剥離される。
【０１９５】次に、図２７に示すように、ＬＰＣＶＤ法
により、シリコン酸化膜４７上及び凸部２１Ｂ上に、こ
れらを完全に覆うような絶縁膜（ＢＰＳＧ膜など）４８
が約１μｍの厚さで形成される。
により、シリコン酸化膜４７上及び凸部２１Ｂ上に、こ
れらを完全に覆うような絶縁膜（ＢＰＳＧ膜など）４８
が約１μｍの厚さで形成される。
【０１９６】この後、絶縁膜４８の表面の平坦化のため
のＣＭＰが実行される。
のＣＭＰが実行される。
【０１９７】次に、上述の第４実施の形態に関わる半導
体装置の実施例について説明する。
体装置の実施例について説明する。
【０１９８】ウェハ（シリコンウェハ）２１は、厚さが
６００〜７００μｍのものを使用する。凸部２１Ｂの高
さＨは、凸部２１Ｂの上面がＣＭＰ後の絶縁膜４８の表
面とほぼ同じ程度（例えば、０．４μｍ程度）となるよ
うに設定される。また、凸部２１Ｂの幅Ｗは、ウェハの
縁からチップ領域までの幅よりも短かい値（例えば、２
ｍｍ以下、最適には０．５〜１．５ｍｍ）に設定され
る。
６００〜７００μｍのものを使用する。凸部２１Ｂの高
さＨは、凸部２１Ｂの上面がＣＭＰ後の絶縁膜４８の表
面とほぼ同じ程度（例えば、０．４μｍ程度）となるよ
うに設定される。また、凸部２１Ｂの幅Ｗは、ウェハの
縁からチップ領域までの幅よりも短かい値（例えば、２
ｍｍ以下、最適には０．５〜１．５ｍｍ）に設定され
る。
【０１９９】絶縁膜４８には、膜厚が約１μｍのＢＰＳ
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
【０２００】ＣＭＰプロセスを実行するに当たっては、
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
【０２０１】以上のような条件の下で、絶縁膜４８を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
【０２０２】ここで、ウェハ２１の縁には、凸部２１Ｂ
が形成されているため、凸部２１Ｂ上の絶縁膜４８の表
面は、ウェハ２１中央部の絶縁膜４８の表面よりも上に
位置している。よって、ウェハ２１の縁部の研磨レ−ト
が速くても、ＣＭＰ終了後において、ウェハ２１の縁部
で絶縁膜４８の縁垂れが発生することはなく、絶縁膜４
８の表面の平坦性を向上できる（図２７の破線Ｘ１，Ｘ
２）。
が形成されているため、凸部２１Ｂ上の絶縁膜４８の表
面は、ウェハ２１中央部の絶縁膜４８の表面よりも上に
位置している。よって、ウェハ２１の縁部の研磨レ−ト
が速くても、ＣＭＰ終了後において、ウェハ２１の縁部
で絶縁膜４８の縁垂れが発生することはなく、絶縁膜４
８の表面の平坦性を向上できる（図２７の破線Ｘ１，Ｘ
２）。
【０２０３】また、仮に、ウェハ２１の縁部の絶縁膜４
８が全て研磨されてしまっても、凸部２１Ｂは、絶縁膜
４８に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる
（図２７の破線Ｘ３）。
８が全て研磨されてしまっても、凸部２１Ｂは、絶縁膜
４８に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる
（図２７の破線Ｘ３）。
【０２０４】［Ｅ］ 図３１及び図３２は、本発明の第
５実施の形態に関わる半導体装置を示すものである。
５実施の形態に関わる半導体装置を示すものである。
【０２０５】ウェハ２１の主表面には、フィ−ルド酸化
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
【０２０６】Ｐ型ウェル領域４２には、Ｎチャネル型Ｍ
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
【０２０７】同様に、Ｎ型ウェル領域４３には、Ｐチャ
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
【０２０８】フィ−ルド酸化膜４１上及びＭＯＳトラン
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
【０２０９】シリコン酸化膜４７上において、ウェハ２
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
【０２１０】また、シリコン酸化膜４７上には、約０．
４μｍの膜厚を有する絶縁膜４８が形成されている。絶
縁膜４８は、ＢＰＳＧ膜、ＴＥＯＳ膜、ＬＰＤ（ Liqui
d Phase Deposition）−ＳｉＯ2 膜などから構成され
る。
４μｍの膜厚を有する絶縁膜４８が形成されている。絶
縁膜４８は、ＢＰＳＧ膜、ＴＥＯＳ膜、ＬＰＤ（ Liqui
d Phase Deposition）−ＳｉＯ2 膜などから構成され
る。
【０２１１】絶縁膜４８の表面は、ＣＭＰにより平坦化
されており、また、絶縁膜４８の表面の高さと凸部２１
Ｂの表面の高さは、ほぼ一致している。
されており、また、絶縁膜４８の表面の高さと凸部２１
Ｂの表面の高さは、ほぼ一致している。
【０２１２】絶縁膜４７，４８には、その表面から拡散
層４４，４５までに達するコンタクトホ−ル５２が設け
られている。絶縁膜４８上には、配線５３が形成され、
この配線５３は、コンタクトホ−ル５２を経由して拡散
層４４，４５に接続されている。
層４４，４５までに達するコンタクトホ−ル５２が設け
られている。絶縁膜４８上には、配線５３が形成され、
この配線５３は、コンタクトホ−ル５２を経由して拡散
層４４，４５に接続されている。
【０２１３】ウェハ２１の縁部において、凸部２１Ｂ上
には、凸部２１Ｃが形成されている。凸部２１Ｃを構成
する材料は、特に限定されないが、凸部２１Ｃは、ＣＭ
Ｐの対象となる絶縁膜５４に対して、研磨レ−トが異な
る材料（大きな選択比を有する材料）から構成するのが
よい。
には、凸部２１Ｃが形成されている。凸部２１Ｃを構成
する材料は、特に限定されないが、凸部２１Ｃは、ＣＭ
Ｐの対象となる絶縁膜５４に対して、研磨レ−トが異な
る材料（大きな選択比を有する材料）から構成するのが
よい。
【０２１４】例えば、ＣＭＰにより研磨する絶縁膜５４
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｃは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｃは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
【０２１５】凸部２１Ｃの高さＨ´や幅Ｗは、研磨パッ
ドの弾性力、半導体製造プロセス、ウェハに形成する素
子の種類、構造、サイズなどのパラメ−タによって所定
値に決定されるが、高さＨ´は、概ね０．１≦Ｈ´≦１
００μｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５
ｍｍ（縁からチップ領域までの幅）の範囲に設定され
る。
ドの弾性力、半導体製造プロセス、ウェハに形成する素
子の種類、構造、サイズなどのパラメ−タによって所定
値に決定されるが、高さＨ´は、概ね０．１≦Ｈ´≦１
００μｍの範囲、幅Ｗは、上述のように０＜Ｗ≦２〜５
ｍｍ（縁からチップ領域までの幅）の範囲に設定され
る。
【０２１６】なお、ウェハ２１は、シリコン、ＧａＡｓ
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
【０２１７】上記構成を有する半導体装置を用いること
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂ，２１Ｃ
にかかるため、縁垂れが生じることがない。
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂ，２１Ｃ
にかかるため、縁垂れが生じることがない。
【０２１８】即ち、ウェハ縁部の高荷重は、凸部２１
Ｂ，２１Ｃにかかるため、凸部より内側のチップ領域
（素子領域）Ｘには何ら悪影響を与えないため、半導体
製造プロセスにおける高歩留りを達成することができ
る。
Ｂ，２１Ｃにかかるため、凸部より内側のチップ領域
（素子領域）Ｘには何ら悪影響を与えないため、半導体
製造プロセスにおける高歩留りを達成することができ
る。
【０２１９】また、凸部２１Ｃを構成する材料と絶縁膜
５４を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、ＣＭＰによる研磨量が進行し
ても、凸部２１Ｃは、あまり研磨されないため、ウェハ
２１の縁部における縁垂れが有効に防止できる。
５４を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、ＣＭＰによる研磨量が進行し
ても、凸部２１Ｃは、あまり研磨されないため、ウェハ
２１の縁部における縁垂れが有効に防止できる。
【０２２０】次に、上述の第５実施の形態に関わる半導
体装置の実施例について説明する。
体装置の実施例について説明する。
【０２２１】ウェハ（シリコンウェハ）２１は、厚さが
６００〜７００μｍのものを使用する。絶縁膜４８の上
面は、ＣＭＰにより平坦化されており、凸部２１Ｂの上
面と絶縁膜４８の上面は、ほぼ一致している。配線５３
は、不純物を含んだポリシリコン膜、銅、アルミなどの
金属膜などから構成することができる。配線５３は、バ
リアメタルを含んでいてもよい。
６００〜７００μｍのものを使用する。絶縁膜４８の上
面は、ＣＭＰにより平坦化されており、凸部２１Ｂの上
面と絶縁膜４８の上面は、ほぼ一致している。配線５３
は、不純物を含んだポリシリコン膜、銅、アルミなどの
金属膜などから構成することができる。配線５３は、バ
リアメタルを含んでいてもよい。
【０２２２】凸部２１Ｃの高さＨ´は、凸部２１Ｃの上
面がＣＭＰ後の絶縁膜５４の表面とほぼ同じ程度（例え
ば、０．４μｍ程度）となるように設定される。また、
凸部２１Ｃの幅Ｗは、ウェハの縁からチップ領域までの
幅よりも短かい値（例えば、２ｍｍ以下、最適には０．
５〜１．５ｍｍ）に設定される。
面がＣＭＰ後の絶縁膜５４の表面とほぼ同じ程度（例え
ば、０．４μｍ程度）となるように設定される。また、
凸部２１Ｃの幅Ｗは、ウェハの縁からチップ領域までの
幅よりも短かい値（例えば、２ｍｍ以下、最適には０．
５〜１．５ｍｍ）に設定される。
【０２２３】絶縁膜５４には、膜厚が約１μｍのＢＰＳ
Ｇ膜を使用し、凸部２１Ｃは、ポリシリコン膜から構成
する。
Ｇ膜を使用し、凸部２１Ｃは、ポリシリコン膜から構成
する。
【０２２４】ＣＭＰプロセスを実行するに当たっては、
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
【０２２５】以上のような条件の下で、絶縁膜５４を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
【０２２６】ここで、ウェハ２１の縁には、凸部２１Ｃ
が形成されているため、凸部２１Ｃ上の絶縁膜５４の表
面は、ウェハ２１中央部の絶縁膜５４の表面よりも上に
位置している。よって、ウェハ２１の縁部の研磨レ−ト
が速くても、ＣＭＰ終了後において、ウェハ２１の縁部
で絶縁膜５４の縁垂れが発生することはなく、絶縁膜５
４の表面の平坦性を向上できる（図３２の破線）。
が形成されているため、凸部２１Ｃ上の絶縁膜５４の表
面は、ウェハ２１中央部の絶縁膜５４の表面よりも上に
位置している。よって、ウェハ２１の縁部の研磨レ−ト
が速くても、ＣＭＰ終了後において、ウェハ２１の縁部
で絶縁膜５４の縁垂れが発生することはなく、絶縁膜５
４の表面の平坦性を向上できる（図３２の破線）。
【０２２７】また、仮に、ウェハ２１の縁部の絶縁膜５
４が全て研磨されてしまっても、凸部２１Ｃは、絶縁膜
５４に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる。
４が全て研磨されてしまっても、凸部２１Ｃは、絶縁膜
５４に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる。
【０２２８】［Ｆ］ 図３３は、本発明の第６実施の形
態に関わる半導体装置を示すものである。
態に関わる半導体装置を示すものである。
【０２２９】ウェハ２１の主表面には、フィ−ルド酸化
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
膜（ＳｉＯ2 膜）４１が形成されている。ウェハ２１中
央部のチップ領域Ｘにおいて、ウェハ２１には、Ｐ型ウ
ェル領域４２及びＮ型ウェル領域４３が形成されてい
る。
【０２３０】Ｐ型ウェル領域４２には、Ｎチャネル型Ｍ
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
ＯＳトランジスタが形成されている。このＮチャネル型
ＭＯＳトランジスタは、Ｐ型ウェル領域４２中に形成さ
れるＮ型の拡散層（ソ−ス・ドレイン領域）４４と、こ
の拡散層４４間のチャネル領域上にゲ−ト酸化膜４９ａ
を介して形成されるゲ−ト電極４６ａとから構成されて
いる。
【０２３１】同様に、Ｎ型ウェル領域４３には、Ｐチャ
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
ネル型ＭＯＳトランジスタが形成されている。このＰチ
ャネル型ＭＯＳトランジスタは、Ｎ型ウェル領域４３中
に形成されるＰ型の拡散層（ソ−ス・ドレイン領域）４
５と、この拡散層４５間のチャネル領域上にゲ−ト酸化
膜４９ｂを介して形成されるゲ−ト電極４６ｂとから構
成されている。
【０２３２】フィ−ルド酸化膜４１上及びＭＯＳトラン
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
ジスタ上には、これらを完全に覆うように、ＬＰＣＶＤ
法によるシリコン酸化膜（ＳｉＯ2 ）４７が約０．２μ
ｍの厚さで形成されている。
【０２３３】シリコン酸化膜４７上において、ウェハ２
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
１の縁に沿った領域、即ちウェハ２１の縁からチップ領
域（素子領域）Ｘの手前（最大、数ｍｍ位）までの領域
には、凸部２１Ｂが設けられている。
【０２３４】凸部２１Ｂを構成する材料は、特に限定さ
れないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁膜４
８に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
れないが、凸部２１Ｂは、ＣＭＰの対象となる絶縁膜４
８に対して、研磨レ−トが異なる材料（大きな選択比を
有する材料）から構成するのがよい。
【０２３５】例えば、ＣＭＰにより研磨する絶縁膜４８
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｃは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
が、ＢＰＳＧ膜、ＴＥＯＳ膜のような場合には、凸部２
１Ｃは、ポリシリコン、窒化シリコン（ＳｉＮ）、カ−
ボン（Ｃ）、タングステン（Ｗ）、タングステンシリサ
イド、チタン（Ｔｉ）、チタンシリサイドなどから構成
される。
【０２３６】凸部２１Ｂの高さＨ１は、ＣＭＰ後の絶縁
膜４８の表面の位置よりも高くなるように設定されてい
る。高さＨ１は、概ね０．１≦Ｈ１≦１００μｍの範囲
に属する。凸部２１Ｂの幅Ｗは、０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
膜４８の表面の位置よりも高くなるように設定されてい
る。高さＨ１は、概ね０．１≦Ｈ１≦１００μｍの範囲
に属する。凸部２１Ｂの幅Ｗは、０＜Ｗ≦２〜５ｍｍ
（縁からチップ領域までの幅）の範囲に設定される。
【０２３７】なお、ウェハ２１は、シリコン、ＧａＡｓ
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
（ガリウム・ヒ素）などの半導体から構成されるもので
も、ＳＩＭＯＸ（Separation By Implanted Oxygen）な
どのＳＯＩ（Silicon On Insulator）構造を有するもの
であってもよい。
【０２３８】上記構成を有する半導体装置を用いること
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂにかかる
ため、縁垂れが生じることがない。
により、半導体製造プロセスにおいてＣＭＰを採用して
も、研磨パッドの弾性力に起因するウェハ縁部の高荷重
は、ウェハ２１の縁部に設けられた凸部２１Ｂにかかる
ため、縁垂れが生じることがない。
【０２３９】即ち、ウェハ縁部の高荷重は、凸部２１Ｂ
にかかるため、凸部より内側のチップ領域（素子領域）
Ｘには何ら悪影響を与えないため、半導体製造プロセス
における高歩留りを達成することができる。
にかかるため、凸部より内側のチップ領域（素子領域）
Ｘには何ら悪影響を与えないため、半導体製造プロセス
における高歩留りを達成することができる。
【０２４０】また、凸部２１Ｂを構成する材料と絶縁膜
４８を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、ＣＭＰによる研磨量が進行し
ても、凸部２１Ｂは、あまり研磨されないため、ウェハ
２１の縁部における縁垂れが有効に防止できる。
４８を構成する材料が、ＣＭＰに関して十分な研磨選択
比を有している場合には、ＣＭＰによる研磨量が進行し
ても、凸部２１Ｂは、あまり研磨されないため、ウェハ
２１の縁部における縁垂れが有効に防止できる。
【０２４１】次に、上述の第６実施の形態に関わる半導
体装置の実施例について説明する。
体装置の実施例について説明する。
【０２４２】（ａ） 第１実施例 ウェハ（シリコンウェハ）２１は、厚さが６００〜７０
０μｍのものを使用する。凸部２１Ｂの高さＨ１は、凸
部２１Ｂの上面がＣＭＰ後の絶縁膜４８の表面よりも高
くなるような値（例えば、０．８μｍ程度）に設定され
る。また、凸部２１Ｂの幅Ｗは、ウェハの縁からチップ
領域までの幅よりも短かい値（例えば、２ｍｍ以下、最
適には０．５〜１．５ｍｍ）に設定される。
０μｍのものを使用する。凸部２１Ｂの高さＨ１は、凸
部２１Ｂの上面がＣＭＰ後の絶縁膜４８の表面よりも高
くなるような値（例えば、０．８μｍ程度）に設定され
る。また、凸部２１Ｂの幅Ｗは、ウェハの縁からチップ
領域までの幅よりも短かい値（例えば、２ｍｍ以下、最
適には０．５〜１．５ｍｍ）に設定される。
【０２４３】絶縁膜４８には、膜厚が約１μｍのＢＰＳ
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
【０２４４】ＣＭＰプロセスを実行するに当たっては、
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
【０２４５】以上のような条件の下で、絶縁膜４８を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
【０２４６】ここで、ウェハ２１の縁には、凸部２１Ｂ
が形成されているため、凸部２１Ｂ上の絶縁膜４８の表
面は、ウェハ２１中央部の絶縁膜４８の表面よりも上に
位置している。また、ＣＭＰに関して、凸部２１Ｂの研
磨レ−トは、絶縁膜４８の研磨レ−トよりも遅くなるよ
うに設定されている。
が形成されているため、凸部２１Ｂ上の絶縁膜４８の表
面は、ウェハ２１中央部の絶縁膜４８の表面よりも上に
位置している。また、ＣＭＰに関して、凸部２１Ｂの研
磨レ−トは、絶縁膜４８の研磨レ−トよりも遅くなるよ
うに設定されている。
【０２４７】従って、ウェハ２１の縁部の研磨レ−トが
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
【０２４８】ＣＭＰにより絶縁膜４８を研磨し、絶縁膜
４８の表面を平坦化した後、絶縁膜４７，４８にコンタ
クトホ−ル５２を形成する。また、絶縁膜４８上及びコ
ンタクトホ−ル５２内に配線５３を形成した後、絶縁膜
４８上及び凸部２１Ｂ上に配線５３を完全に覆う絶縁膜
（ＢＰＳＧ膜など）５４を約１μｍ形成する。
４８の表面を平坦化した後、絶縁膜４７，４８にコンタ
クトホ−ル５２を形成する。また、絶縁膜４８上及びコ
ンタクトホ−ル５２内に配線５３を形成した後、絶縁膜
４８上及び凸部２１Ｂ上に配線５３を完全に覆う絶縁膜
（ＢＰＳＧ膜など）５４を約１μｍ形成する。
【０２４９】なお、配線５３は、不純物を含んだポリシ
リコン膜、銅、アルミなどの金属膜などから構成するこ
とができる。配線５３は、バリアメタルを含んでいても
よい。
リコン膜、銅、アルミなどの金属膜などから構成するこ
とができる。配線５３は、バリアメタルを含んでいても
よい。
【０２５０】凸部２１Ｂは、絶縁膜４８の表面の位置か
ら、さらに０．４μｍ程度突出している。即ち、凸部２
１Ｂの上面が、ＣＭＰ後の絶縁膜５４の上面とほぼ同じ
程度となるように、凸部２１Ｂの高さＨ１が設定されて
いる。また、凸部２１Ｂの幅Ｗは、ウェハの縁からチッ
プ領域までの幅よりも短かい値（例えば、２ｍｍ以下、
最適には０．５〜１．５ｍｍ）に設定される。
ら、さらに０．４μｍ程度突出している。即ち、凸部２
１Ｂの上面が、ＣＭＰ後の絶縁膜５４の上面とほぼ同じ
程度となるように、凸部２１Ｂの高さＨ１が設定されて
いる。また、凸部２１Ｂの幅Ｗは、ウェハの縁からチッ
プ領域までの幅よりも短かい値（例えば、２ｍｍ以下、
最適には０．５〜１．５ｍｍ）に設定される。
【０２５１】絶縁膜５４には、膜厚が約１μｍのＢＰＳ
Ｇ膜を使用する。ＣＭＰプロセスを実行するに当たって
は、樹脂製のような硬い研磨パッドと、酸化セリウム
（ＣｅＯ）、セリアなどの研磨粒子を含むスラリ（研磨
溶剤）を使用する。
Ｇ膜を使用する。ＣＭＰプロセスを実行するに当たって
は、樹脂製のような硬い研磨パッドと、酸化セリウム
（ＣｅＯ）、セリアなどの研磨粒子を含むスラリ（研磨
溶剤）を使用する。
【０２５２】以上のような条件の下で、絶縁膜５４を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。
【０２５３】ここで、ウェハ２１の縁には、凸部２１Ｂ
が存在しているため、凸部２１Ｂ上の絶縁膜５４の表面
は、ウェハ２１中央部の絶縁膜５４の表面よりも上に位
置している。よって、ウェハ２１の縁部の研磨レ−トが
速くても、ＣＭＰ終了後において、ウェハ２１の縁部で
絶縁膜５４の縁垂れが発生することはなく、絶縁膜５４
の表面の平坦性を向上できる。
が存在しているため、凸部２１Ｂ上の絶縁膜５４の表面
は、ウェハ２１中央部の絶縁膜５４の表面よりも上に位
置している。よって、ウェハ２１の縁部の研磨レ−トが
速くても、ＣＭＰ終了後において、ウェハ２１の縁部で
絶縁膜５４の縁垂れが発生することはなく、絶縁膜５４
の表面の平坦性を向上できる。
【０２５４】また、仮に、ウェハ２１の縁部の絶縁膜５
４が全て研磨されてしまっても、凸部２１Ｃは、絶縁膜
５４に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる。
４が全て研磨されてしまっても、凸部２１Ｃは、絶縁膜
５４に比べてＣＭＰの研磨レ−トが遅いため、ウェハ２
１の縁部では、それ以上、研磨が進行することはなく、
結果として、ウェハ２１の縁部の縁垂れを防止できる。
【０２５５】（ｂ） 第２実施例 この実施例は、デュアルダマシン法において、溝内にの
み導電体を埋め込む際のＣＭＰに関する。
み導電体を埋め込む際のＣＭＰに関する。
【０２５６】まず、図３５に示すように、ウェハ（シリ
コンウェハ）２１は、厚さが６００〜７００μｍのもの
を使用する。凸部２１Ｂの高さＨ１は、凸部２１Ｂの上
面がＣＭＰ後の絶縁膜４８の表面よりも高くなるような
値（例えば、０．８μｍ程度）に設定される。また、凸
部２１Ｂの幅Ｗは、ウェハの縁からチップ領域までの幅
よりも短かい値（例えば、２ｍｍ以下、最適には０．５
〜１．５ｍｍ）に設定される。
コンウェハ）２１は、厚さが６００〜７００μｍのもの
を使用する。凸部２１Ｂの高さＨ１は、凸部２１Ｂの上
面がＣＭＰ後の絶縁膜４８の表面よりも高くなるような
値（例えば、０．８μｍ程度）に設定される。また、凸
部２１Ｂの幅Ｗは、ウェハの縁からチップ領域までの幅
よりも短かい値（例えば、２ｍｍ以下、最適には０．５
〜１．５ｍｍ）に設定される。
【０２５７】絶縁膜４８には、膜厚が約１μｍのＢＰＳ
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
Ｇ膜を使用し、凸部２１Ｂは、ポリシリコン膜から構成
する。
【０２５８】ＣＭＰプロセスを実行するに当たっては、
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
樹脂製のような硬い研磨パッドと、酸化セリウム（Ｃｅ
Ｏ）、セリアなどの研磨粒子を含むスラリ（研磨溶剤）
を使用する。
【０２５９】以上のような条件の下で、絶縁膜４８を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。しかし、ＣＭＰに関して、凸部２１Ｂの研磨レ
−トは、絶縁膜４８の研磨レ−トよりも遅くなるように
設定されている。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。しかし、ＣＭＰに関して、凸部２１Ｂの研磨レ
−トは、絶縁膜４８の研磨レ−トよりも遅くなるように
設定されている。
【０２６０】従って、ウェハ２１の縁部の研磨レ−トが
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
【０２６１】次に、図３６に示すように、ＬＰＣＶＤ法
により、絶縁膜４８上にエッチングストッパ膜５５を形
成する。エッチングストッパ膜５５は、シリコン窒化膜
などの絶縁膜から構成され、拡散層４４，４５の上部に
開口を有している。
により、絶縁膜４８上にエッチングストッパ膜５５を形
成する。エッチングストッパ膜５５は、シリコン窒化膜
などの絶縁膜から構成され、拡散層４４，４５の上部に
開口を有している。
【０２６２】エッチングストッパ膜５５上に絶縁膜（Ｂ
ＰＳＧ膜など）５４を約１μｍ形成する。この後、ＣＭ
Ｐを行い、絶縁膜５４の表面を平坦化する。ＣＭＰプロ
セスを実行するに当たっては、樹脂製のような硬い研磨
パッドと、酸化セリウム（ＣｅＯ）、セリアなどの研磨
粒子を含むスラリ（研磨溶剤）を使用する。
ＰＳＧ膜など）５４を約１μｍ形成する。この後、ＣＭ
Ｐを行い、絶縁膜５４の表面を平坦化する。ＣＭＰプロ
セスを実行するに当たっては、樹脂製のような硬い研磨
パッドと、酸化セリウム（ＣｅＯ）、セリアなどの研磨
粒子を含むスラリ（研磨溶剤）を使用する。
【０２６３】以上のような条件の下で、絶縁膜５４を約
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。しかし、ＣＭＰに関して、凸部２１Ｂの研磨レ
−トは、絶縁膜５４の研磨レ−トよりも遅くなるように
設定されている。
０．６μｍ研磨すると、研磨中において、ウェハ２１の
縁部には局所的な高荷重がかかり、ウェハ２１の縁部の
研磨レ−トがウェハ２１の中央部の研磨レ−トよりも高
くなる。しかし、ＣＭＰに関して、凸部２１Ｂの研磨レ
−トは、絶縁膜５４の研磨レ−トよりも遅くなるように
設定されている。
【０２６４】従って、ウェハ２１の縁部の研磨レ−トが
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
ウェハ２１の中央部の研磨レ−トに比べて速くても、凸
部２１Ｂが露出した時点で、ウェハ２１の縁部での研磨
は進行が停止し、縁垂れを防止することができる。
【０２６５】なお、ＣＭＰ終了後の凸部２１Ｂの表面の
高さと絶縁膜５４の表面の高さは、ほぼ同じ程度となる
ように、各種の条件が設定される。
高さと絶縁膜５４の表面の高さは、ほぼ同じ程度となる
ように、各種の条件が設定される。
【０２６６】次に、図３７に示すように、フォトリソグ
ラフィとＲＩＥにより、絶縁膜５４上に配線溝５８を形
成すると共に、絶縁膜４７，４８に、拡散層４４，４５
まで達するコンタクトホ−ル５９を形成する。
ラフィとＲＩＥにより、絶縁膜５４上に配線溝５８を形
成すると共に、絶縁膜４７，４８に、拡散層４４，４５
まで達するコンタクトホ−ル５９を形成する。
【０２６７】次に、図３８に示すように、絶縁膜５４上
に、配線溝５８及びコンタクトホ−ル５９を完全に満た
す導電膜を形成する。
に、配線溝５８及びコンタクトホ−ル５９を完全に満た
す導電膜を形成する。
【０２６８】この後、ＣＭＰを行い、この導電膜を配線
溝５８内及びコンタクトホ−ル５９内のみに残存させ
る。
溝５８内及びコンタクトホ−ル５９内のみに残存させ
る。
【０２６９】この時、ウェハ２１の縁部には局所的な高
荷重がかかるが、凸部２１Ｂの研磨レ−トは、絶縁膜５
４の研磨レ−トよりも遅くなるように設定されているた
め、縁垂れが発生することはない。
荷重がかかるが、凸部２１Ｂの研磨レ−トは、絶縁膜５
４の研磨レ−トよりも遅くなるように設定されているた
め、縁垂れが発生することはない。
【０２７０】［Ｇ］ 図３３は、本発明の第７実施の形
態に関わるＣＭＰシステムを示すものである。
態に関わるＣＭＰシステムを示すものである。
【０２７１】この実施の形態のシステムは、上述してき
た第１〜第６の全ての実施の形態の半導体装置について
適用できる。
た第１〜第６の全ての実施の形態の半導体装置について
適用できる。
【０２７２】このシステムの特徴は、ウェハ１５の縁部
に設けた凸部２１Ａを、不純物を含むポリシリコン、タ
ングステンや、タングステンシリサイドなどの導電体か
ら構成し、凸部２１Ａとスラリ（研磨溶液）１３の間に
電流計６１などの計測器を接続する点にある。
に設けた凸部２１Ａを、不純物を含むポリシリコン、タ
ングステンや、タングステンシリサイドなどの導電体か
ら構成し、凸部２１Ａとスラリ（研磨溶液）１３の間に
電流計６１などの計測器を接続する点にある。
【０２７３】即ち、スラリ１３は、一般にアルカリ性の
溶液から構成されるため、ＣＭＰ実行中において、凸部
２１Ａとスラリ１３の間の電流値（又は抵抗）をモニタ
することにより、ＣＭＰの研磨の進行の様子を把握する
ことが可能である。
溶液から構成されるため、ＣＭＰ実行中において、凸部
２１Ａとスラリ１３の間の電流値（又は抵抗）をモニタ
することにより、ＣＭＰの研磨の進行の様子を把握する
ことが可能である。
【０２７４】例えば、凸部２１Ａが露出した時点でＣＭ
Ｐを終了させるような場合には、図４０のように、電流
計６１の電流値をモニタすることにより、ＣＭＰの研磨
量を正確に制御することができる。
Ｐを終了させるような場合には、図４０のように、電流
計６１の電流値をモニタすることにより、ＣＭＰの研磨
量を正確に制御することができる。
【０２７５】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、次のような効果を奏す
る。
装置及びその製造方法によれば、次のような効果を奏す
る。
【０２７６】ウェハの主表面側において、ウェハの縁部
には、ウェハと一体化した又はウェハと独立した凸部が
設けられている。この凸部の高さは、ＣＭＰの回数など
の主々の条件に基づいて所定値に設定され、その幅は、
ウェハの縁からチップ領域の手前までの幅よりも短く設
定されている。
には、ウェハと一体化した又はウェハと独立した凸部が
設けられている。この凸部の高さは、ＣＭＰの回数など
の主々の条件に基づいて所定値に設定され、その幅は、
ウェハの縁からチップ領域の手前までの幅よりも短く設
定されている。
【０２７７】このため、ＣＭＰ実行時には、ウェハの縁
部に生じる局所的な高荷重は、凸部にのみかかるため、
従来のような大きな縁垂れは発生せず、ＣＭＰ後におけ
るチップ領域内の絶縁膜の平坦性を向上させることがで
きると共に、トレンチ内や溝内にのみ絶縁膜や導電膜を
埋め込むことが可能になる。
部に生じる局所的な高荷重は、凸部にのみかかるため、
従来のような大きな縁垂れは発生せず、ＣＭＰ後におけ
るチップ領域内の絶縁膜の平坦性を向上させることがで
きると共に、トレンチ内や溝内にのみ絶縁膜や導電膜を
埋め込むことが可能になる。
【０２７８】即ち、ウェハの縁部からダストが発生し難
くなり、また、凸部の内側のチップ領域内では、常に均
一な研磨レ−トを確保できるため、製造歩留り及び信頼
性を向上させることができる。
くなり、また、凸部の内側のチップ領域内では、常に均
一な研磨レ−トを確保できるため、製造歩留り及び信頼
性を向上させることができる。
【０２７９】また、ＣＭＰ装置側には、基本的に何ら改
良を施す必要はないため、ＣＭＰ装置の制御やメンテナ
ンスが容易になる他、ガイドリングも必要なく、コスト
の低下に貢献できる。
良を施す必要はないため、ＣＭＰ装置の制御やメンテナ
ンスが容易になる他、ガイドリングも必要なく、コスト
の低下に貢献できる。
【０２８０】なお、凸部の材料と研磨される絶縁膜の材
料とに関し、ＣＭＰの研磨レ−トの選択比が存在する場
合には、凸部が露出した時点で、ウェハの縁部の研磨の
進行は抑制されるため、縁垂れを有効に防止できる。
料とに関し、ＣＭＰの研磨レ−トの選択比が存在する場
合には、凸部が露出した時点で、ウェハの縁部の研磨の
進行は抑制されるため、縁垂れを有効に防止できる。
【０２８１】また、凸部を導電体から構成し、凸部とス
ラリの間の電流値（又は抵抗値）をモニタすることによ
り、絶縁膜の研磨量を正確に把握することが可能であ
る。
ラリの間の電流値（又は抵抗値）をモニタすることによ
り、絶縁膜の研磨量を正確に把握することが可能であ
る。
【０２８２】本発明は、絶縁膜の平坦化、トレンチ内へ
の絶縁膜（又は導電膜）の埋め込み、ダマシン法におけ
る配線溝内への導電膜の埋め込みなどの全てのＣＭＰプ
ロセスに適用可能であり、ＣＭＰの実用化に有効であ
る。
の絶縁膜（又は導電膜）の埋め込み、ダマシン法におけ
る配線溝内への導電膜の埋め込みなどの全てのＣＭＰプ
ロセスに適用可能であり、ＣＭＰの実用化に有効であ
る。
【図１】本発明の第１実施の形態に関わる半導体装置
（ウェハ）を示す平面図。
（ウェハ）を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１の半導体装置の製造に用いる研磨装置を示
す平面図。
す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図４の一部を拡大して示す拡大図。
【図６】本発明の第１実施の形態の第１実施例を示す断
面図。
面図。
【図７】本発明の第１実施の形態の第１実施例を示す断
面図。
面図。
【図８】本発明の第１実施の形態の第１実施例を示す断
面図。
面図。
【図９】図１の半導体装置のウェハ面内の研磨レ−トの
分布を示す図。
分布を示す図。
【図１０】本発明の第１実施の形態の第２実施例を示す
断面図。
断面図。
【図１１】本発明の第１実施の形態の第２実施例を示す
断面図。
断面図。
【図１２】本発明の第２実施の形態に関わる半導体装置
（ウェハ）を示す平面図。
（ウェハ）を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面
図。
図。
【図１４】図１２の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１５】図１２の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１６】図１２の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１７】図１２の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１８】本発明の第２実施の形態の第１実施例を示す
断面図。
断面図。
【図１９】本発明の第２実施の形態の第１実施例を示す
断面図。
断面図。
【図２０】本発明の第２実施の形態の第２実施例を示す
断面図。
断面図。
【図２１】本発明の第２実施の形態の第２実施例を示す
断面図。
断面図。
【図２２】本発明の第３実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。
面図。
【図２４】本発明の第３実施の形態の実施例を示す断面
図。
図。
【図２５】本発明の第３実施の形態の実施例を示す断面
図。
図。
【図２６】本発明の第４実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図。
面図。
【図２８】図２６の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図２９】図２６の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図３０】図２６の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図３１】本発明の第５実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断
面図。
面図。
【図３３】本発明の第６実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図３４】本発明の第６実施の形態の第１実施例を示す
断面図。
断面図。
【図３５】本発明の第６実施の形態の第２実施例を示す
断面図。
断面図。
【図３６】本発明の第６実施の形態の第２実施例を示す
断面図。
断面図。
【図３７】本発明の第６実施の形態の第２実施例を示す
断面図。
断面図。
【図３８】本発明の第６実施の形態の第２実施例を示す
断面図。
断面図。
【図３９】本発明の第７実施の形態に関わるＣＭＰシス
テムを示す断面図。
テムを示す断面図。
【図４０】図３９の電流計６１の動作を示す図。
【図４１】従来のＣＭＰ装置の概略を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。
図。
【図４３】ウェハホルダとウェハ面内の研磨レ−トを示
す図。
す図。
【図４４】従来のＣＭＰプロセスの一工程を示す断面
図。
図。
【図４５】従来のＣＭＰプロセスの一工程を示す断面
図。
図。
【図４６】従来のＣＭＰプロセスを適用した場合の欠点
を示す図。
を示す図。
【図４７】従来のＣＭＰプロセスを適用した場合の欠点
を示す図。
を示す図。
【図４８】従来のＣＭＰプロセスの一工程を示す断面
図。
図。
【図４９】従来のＣＭＰプロセスの一工程を示す断面
図。
図。
【図５０】改良型ウェハホルダとウェハ面内の研磨レ−
トを示す図。
トを示す図。
【符号の説明】 １１ ：プラテン、 １２ ：研磨パッド、 １３ ：スラリ、 １４ ：ウェハキャリア、 １５，２１ ：ウェハ、 ２１´，２１Ａ，２１Ｂ ：凸部、 ２１０ ：ウェハ台、 ２１１ ：研磨リング、 ２２，２４，２５，３０ ：絶縁膜、 ２３，５３，６０ ：配線、 ２６´ ：導電膜、 ２７´ ：レジストパタ−ン、 ２７，３１ ：酸化膜、 ２８ ：ポリシリコン膜、 ２９ ：トレンチ、 ３２ ：開口、 ４１ ：フィ−ルド酸化膜、 ４２ ：Ｐ型ウェル領域、 ４３ ：Ｎ型ウェル領域、 ４４ ：Ｎ型拡散層、 ４５ ：Ｐ型拡散層、 ４６ａ，４６ｂ ：ゲ−ト絶縁膜、 ４７ ：シリコン酸化膜（ＳｉＯ
2 ）、 ４８，５４ ：絶縁膜、 ４９ａ，４９ｂ ：ゲ−ト絶縁膜、 ５０ ：ポリシリコン膜、 ５１ ：レジストパタ−ン、 ５２，５９ ：コンタクトホ−ル、 ５５ ：エッチングストッパ膜、 ５８ ：配線溝、 ６１ ：電流計。
2 ）、 ４８，５４ ：絶縁膜、 ４９ａ，４９ｂ ：ゲ−ト絶縁膜、 ５０ ：ポリシリコン膜、 ５１ ：レジストパタ−ン、 ５２，５９ ：コンタクトホ−ル、 ５５ ：エッチングストッパ膜、 ５８ ：配線溝、 ６１ ：電流計。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 H01L 21/02
Claims (40)
- 【請求項１】 半導体ウェハの半導体素子が形成される
面の中央部を均一に研磨し、前記半導体ウェハの縁に沿
ってリング状の凸部を形成することを特徴とする半導体
ウェハの製造方法。 - 【請求項２】 前記研磨は、半導体ウェハを固定し、前
記半導体ウェハの中心と一致する回転軸を有する研磨リ
ングを前記半導体ウェハに接触させながら回転させるこ
とにより実行することを特徴とする請求項１記載の半導
体ウェハの製造方法。 - 【請求項３】 半導体ウェハの全面に絶縁膜を形成し、
前記半導体ウェハの半導体素子が形成される面の縁に沿
った領域の前記絶縁膜を除去して前記半導体ウェハの露
出部を形成し、エピタキシャル成長により前記半導体ウ
ェハの露出部にのみエピタキシャル層を成長させること
により前記半導体ウェハの縁に沿ったリング状の凸部を
形成することを特徴とする半導体ウェハの製造方法。 - 【請求項４】 半導体素子が形成される面の縁に沿って
リング状の凸部を有する半導体ウェハと、前記半導体ウ
ェハのチップ領域に形成される複数の配線と、前記複数
の配線を覆う絶縁膜とを具備し、前記絶縁膜の表面は、
平坦であることを特徴とする半導体装置。 - 【請求項５】 前記絶縁膜の表面は、前記凸部の上面の
近傍に位置していることを特徴とする請求項４記載の半
導体装置。 - 【請求項６】 前記絶縁膜は、ＢＰＳＧ膜、ＴＥＯＳ膜
及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成されて
いることを特徴とする請求項４記載の半導体装置。 - 【請求項７】 半導体素子が形成される面の縁に沿って
リング状の凸部を有する半導体ウェハを形成する工程
と、前記半導体ウェハの中央部のチップ領域に複数の配
線を形成する工程と、前記複数の配線を覆う絶縁膜を形
成する工程と、ＣＭＰにより前記絶縁膜を研磨し、前記
絶縁膜の表面を平坦にする工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項８】 前記絶縁膜の研磨は、前記絶縁膜の表面
が、前記凸部の上面の近傍に位置するようになるまで行
うことを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 半導体素子が形成される面の縁に沿って
リング状の凸部を有する半導体ウェハと、前記半導体ウ
ェハのチップ領域に形成される複数のトレンチと、前記
複数のトレンチ内に満たされる絶縁膜とを具備すること
を特徴とする半導体装置。 - 【請求項１０】 半導体素子が形成される面の縁に沿っ
てリング状の凸部を有する半導体ウェハを形成する工程
と、前記半導体ウェハの中央部のチップ領域に複数のト
レンチを形成する工程と、前記チップ領域上に前記複数
のトレンチを完全に満たす絶縁膜を形成する工程と、Ｃ
ＭＰにより前記絶縁膜を研磨し、前記絶縁膜を前記複数
のトレンチ内に残存させる工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項１１】 半導体ウェハと、前記半導体ウェハ上
に形成される第１絶縁膜と、前記第１絶縁膜上におい
て、前記半導体ウェハの縁に沿ってリング状に形成され
る凸部とを具備し、前記凸部は、ポリシリコン、窒化シ
リコン、カ−ボン、タングステン、タングステンシリサ
イド、チタン、チタンシリサイドのいずれか１つから構
成されていることを特徴とする半導体装置。 - 【請求項１２】 前記凸部の幅は、前記半導体ウェハの
縁からチップ領域の手前までの幅よりも短いことを特徴
とする請求項１１記載の半導体装置。 - 【請求項１３】 前記凸部の幅は、０．５〜１．５μｍ
の範囲の所定値に設定されることを特徴とする請求項１
２記載の半導体装置。 - 【請求項１４】 前記第１絶縁膜に覆われる複数の配線
と、前記第１絶縁膜上に形成される第２絶縁膜とを具備
し、前記第２絶縁膜の表面は、平坦であることを特徴と
する請求項１１記載の半導体装置。 - 【請求項１５】 前記第２絶縁膜の表面は、前記凸部の
上面の近傍に位置していることを特徴とする請求項１４
記載の半導体装置。 - 【請求項１６】 前記第２絶縁膜は、ＢＰＳＧ膜、ＴＥ
ＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成
されていることを特徴とする請求項１４記載の半導体装
置。 - 【請求項１７】 前記複数の配線は、少なくともＭＯＳ
トランジスタのゲ−ト電極を含むことを特徴とする請求
項１４記載の半導体装置。 - 【請求項１８】 前記第１絶縁膜及び前記半導体ウェハ
に形成される複数のトレンチと、前記複数のトレンチ内
に満たされる第２絶縁膜とを具備することを特徴とする
請求項１１記載の半導体装置。 - 【請求項１９】 前記凸部を構成する材料は、前記第２
絶縁膜を構成する材料に対して、ＣＭＰの研磨レ−トの
選択比を有することを特徴とする請求項１１記載の半導
体装置。 - 【請求項２０】 半導体ウェハの中央部のチップ領域に
複数の配線を形成する工程と、前記複数の配線を覆う第
１絶縁膜を形成する工程と、前記第１絶縁膜上において
前記半導体ウェハの縁に沿ってリング状の凸部を形成す
る工程と、前記第１絶縁膜上及び前記凸部上に第２絶縁
膜を形成する工程と、ＣＭＰにより前記第２絶縁膜を研
磨し、前記第２絶縁膜の表面を平坦にする工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項２１】 前記第２絶縁膜の研磨は、前記第２絶
縁膜の表面が、前記凸部の上面の近傍に位置するように
なるまで行うことを特徴とする請求項２０記載の半導体
装置の製造方法。 - 【請求項２２】 半導体ウェハ上に第１絶縁膜を形成す
る工程と、前記第１絶縁膜上において前記半導体ウェハ
の縁に沿ってリング状の凸部を形成すると共に、前記半
導体ウェハの中央部のチップ領域に複数のトレンチを形
成する工程と、前記チップ領域上に前記複数のトレンチ
を完全に満たす第２絶縁膜を形成する工程と、ＣＭＰに
より前記第２絶縁膜を研磨し、前記第２絶縁膜を前記複
数のトレンチ内に残存させる工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項２３】 半導体ウェハと、前記半導体ウェハの
チップ領域に形成される複数の第１配線と、前記複数の
第１配線を覆う第１絶縁膜と、前記第１絶縁膜上におい
て前記半導体ウェハの縁に沿ってリング状に形成される
第１凸部と、平坦な表面を有し、その表面が前記第１凸
部の上面の近傍に位置するように、前記第１絶縁膜上に
形成される第２絶縁膜と、前記半導体ウェハのチップ領
域において前記第２絶縁膜上に形成される複数の第２配
線と、前記第２絶縁膜上において前記半導体ウェハの縁
に沿ってリング状に形成される第２凸部と、平坦な表面
を有し、その表面が前記第２凸部の上面の近傍に位置す
るように、前記第２絶縁膜上に形成される第３絶縁膜と
を具備することを特徴とする半導体装置。 - 【請求項２４】 前記第１及び第２凸部は、それぞれポ
リシリコン、窒化シリコン、カ−ボン、タングステン、
タングステンシリサイド、チタン、チタンシリサイドの
いずれか１つから構成されていることを特徴とする請求
項２３記載の半導体装置。 - 【請求項２５】 前記第１及び第２凸部の幅は、それぞ
れ前記半導体ウェハの縁からチップ領域の手前までの幅
よりも短いことを特徴とする請求項２３記載の半導体装
置。 - 【請求項２６】 前記第１及び第２凸部の幅は、それぞ
れ０．５〜１．５μｍの範囲の所定値に設定されている
ことを特徴とする請求項２５記載の半導体装置。 - 【請求項２７】 前記第２及び第３絶縁膜は、ＢＰＳＧ
膜、ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つ
から構成されていることを特徴とする請求項２３記載の
半導体装置。 - 【請求項２８】 前記第１凸部を構成する材料は、前記
第２絶縁膜を構成する材料に対してＣＭＰの研磨レ−ト
の選択比を有し、前記第２凸部を構成する材料は、前記
第３絶縁膜を構成する材料に対してＣＭＰの研磨レ−ト
の選択比を有することを特徴とする請求項２３記載の半
導体装置。 - 【請求項２９】 半導体ウェハと、前記半導体ウェハの
チップ領域に形成される複数の第１配線と、前記複数の
第１配線を覆う第１絶縁膜と、前記第１絶縁膜上におい
て前記半導体ウェハの縁に沿ってリング状に形成される
凸部と、平坦な表面を有し、その表面が前記凸部の上面
よりも低い位置に存在し、前記第１絶縁膜上に形成され
る第２絶縁膜と、前記半導体ウェハのチップ領域におい
て前記第２絶縁膜上に形成される複数の第２配線と、平
坦な表面を有し、その表面が前記凸部の上面の近傍に位
置し、前記複数の第２配線を覆うように前記第２絶縁膜
上に形成される第３絶縁膜とを具備することを特徴とす
る半導体装置。 - 【請求項３０】 半導体ウェハと、前記半導体ウェハの
半導体素子が形成される面の縁に沿ってリング状に形成
される凸部と、平坦な表面を有し、その表面が前記凸部
の上面の近傍に位置するように、前記半導体ウェハのチ
ップ領域上に形成される絶縁膜と、前記絶縁膜に形成さ
れる複数の配線溝と、前記複数の配線溝に満たされる導
電膜とを具備することを特徴とする半導体装置。 - 【請求項３１】 前記凸部は、それぞれポリシリコン、
窒化シリコン、カ−ボン、タングステン、タングステン
シリサイド、チタン、チタンシリサイドのいずれか１つ
から構成されていることを特徴とする請求項２９又は３
０記載の半導体装置。 - 【請求項３２】 前記凸部の幅は、それぞれ前記半導体
ウェハの縁からチップ領域の手前までの幅よりも短いこ
とを特徴とする請求項２９又は３０記載の半導体装置。 - 【請求項３３】 前記凸部の幅は、それぞれ０．５〜
１．５μｍの範囲の所定値に設定されていることを特徴
とする請求項３２記載の半導体装置。 - 【請求項３４】 前記第２及び第３絶縁膜は、ＢＰＳＧ
膜、ＴＥＯＳ膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つ
から構成されていることを特徴とする請求項２９記載の
半導体装置。 - 【請求項３５】 前記絶縁膜は、ＢＰＳＧ膜、ＴＥＯＳ
膜及びＬＰＤ−ＳｉＯ2 膜のいずれか１つから構成され
ていることを特徴とする請求項３０記載の半導体装置。 - 【請求項３６】 前記凸部を構成する材料は、前記第２
及び第３絶縁膜を構成する材料に対してＣＭＰの研磨レ
−トの選択比を有することを特徴とする請求項２９記載
の半導体装置。 - 【請求項３７】 前記凸部を構成する材料は、前記絶縁
膜を構成する材料に対してＣＭＰの研磨レ−トの選択比
を有することを特徴とする請求項３０記載の半導体装
置。 - 【請求項３８】 半導体ウェハの半導体素子が形成され
る面の縁に沿ってリング状の凸部を形成する工程と、前
記半導体ウェハのチップ領域上に絶縁膜を形成する工程
と、ＣＭＰにより、前記絶縁膜の表面が前記凸部の上面
の近傍に位置するようになるまで前記絶縁膜を研磨する
工程と、前記絶縁膜に配線溝を形成する工程と、前記配
線溝を完全に満たす導電膜を前記絶縁膜上に形成する工
程と、ＣＭＰにより前記導電膜を研磨し、前記導電膜を
前記配線溝にのみ残存させる工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項３９】 半導体ウェハの半導体素子が形成され
る面の縁に沿って導電体から構成されるリング状の凸部
を有する半導体装置を対象とするＣＭＰ装置であって、
プラテンと、前記プラテン上に配置される研磨パッド
と、前記半導体装置を保持すると共に前記半導体装置の
研磨面を前記研磨パッドに一定の圧力で擦り付けるウェ
ハキャリアと、前記研磨パッド上のスラリと前記半導体
装置の凸部との間に接続され、前記半導体装置の研磨面
の研磨量のモニタを行う測定器とを具備することを特徴
とするＣＭＰ装置。 - 【請求項４０】 前記測定器は、電流計であり、前記電
流計の電流値をモニタすることにより前記半導体装置の
研磨面の研磨量を把握することを特徴とする請求項３９
記載のＣＭＰ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34903796A JP3340333B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
| US08/996,402 US6091130A (en) | 1996-12-26 | 1997-12-22 | Semiconductor device having structure suitable for CMP process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34903796A JP3340333B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189509A JPH10189509A (ja) | 1998-07-21 |
| JP3340333B2 true JP3340333B2 (ja) | 2002-11-05 |
Family
ID=18401071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34903796A Expired - Fee Related JP3340333B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091130A (ja) |
| JP (1) | JP3340333B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11154675A (ja) | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100335770B1 (ko) * | 1999-06-25 | 2002-05-09 | 박종섭 | 반도체 소자의 제조 방법 |
| US6288648B1 (en) * | 1999-08-27 | 2001-09-11 | Lucent Technologies Inc. | Apparatus and method for determining a need to change a polishing pad conditioning wheel |
| JP2001308097A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | 半導体装置およびその製造方法 |
| US6780771B1 (en) | 2001-01-23 | 2004-08-24 | Cypress Semiconductor Corp. | Forming a substantially planar upper surface at the outer edge of a semiconductor topography |
| US6518166B1 (en) * | 2001-04-23 | 2003-02-11 | Taiwan Semiconductor Manufacturing Company | Liquid phase deposition of a silicon oxide layer for use as a liner on the surface of a dual damascene opening in a low dielectric constant layer |
| US20030039845A1 (en) * | 2001-04-24 | 2003-02-27 | Manabu Iguchi | Semiconductor device formed with metal wiring on a wafer by chemical mechanical polishing, and method of manufacturing the same |
| US6761619B1 (en) | 2001-07-10 | 2004-07-13 | Cypress Semiconductor Corp. | Method and system for spatial uniform polishing |
| JP3872319B2 (ja) | 2001-08-21 | 2007-01-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP3530158B2 (ja) * | 2001-08-21 | 2004-05-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP4086567B2 (ja) * | 2002-07-10 | 2008-05-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7923369B2 (en) * | 2008-11-25 | 2011-04-12 | Freescale Semiconductor, Inc. | Through-via and method of forming |
| US7985655B2 (en) * | 2008-11-25 | 2011-07-26 | Freescale Semiconductor, Inc. | Through-via and method of forming |
| JP5870833B2 (ja) * | 2012-04-24 | 2016-03-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US9330929B1 (en) * | 2014-10-13 | 2016-05-03 | Infineon Technologies Dresden Gmbh | Systems and methods for horizontal integration of acceleration sensor structures |
| US9748106B2 (en) * | 2016-01-21 | 2017-08-29 | Micron Technology, Inc. | Method for fabricating semiconductor package |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603374A (en) * | 1984-07-03 | 1986-07-29 | Motorola, Inc. | Packaging module for a semiconductor wafer |
| US4907065A (en) * | 1988-03-01 | 1990-03-06 | Lsi Logic Corporation | Integrated circuit chip sealing assembly |
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
| US5149675A (en) * | 1990-12-31 | 1992-09-22 | Texas Instruments Incorporated | Ring crystallization of wafers to prevent thermal shock |
| JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
| US5366911A (en) * | 1994-05-11 | 1994-11-22 | United Microelectronics Corporation | VLSI process with global planarization |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US5834845A (en) * | 1995-09-21 | 1998-11-10 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
| US5919548A (en) * | 1996-10-11 | 1999-07-06 | Sandia Corporation | Chemical-mechanical polishing of recessed microelectromechanical devices |
-
1996
- 1996-12-26 JP JP34903796A patent/JP3340333B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 US US08/996,402 patent/US6091130A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6091130A (en) | 2000-07-18 |
| JPH10189509A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3340333B2 (ja) | 半導体装置及びその製造方法 | |
| US5272117A (en) | Method for planarizing a layer of material | |
| US5923993A (en) | Method for fabricating dishing free shallow isolation trenches | |
| US5459096A (en) | Process for fabricating a semiconductor device using dual planarization layers | |
| US5943590A (en) | Method for improving the planarity of shallow trench isolation | |
| US6069081A (en) | Two-step chemical mechanical polish surface planarization technique | |
| US6358801B1 (en) | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination | |
| KR100190048B1 (ko) | 반도체 소자의 소자 분리 방법 | |
| JPH09162292A (ja) | 半導体装置の製造方法 | |
| US6136713A (en) | Method for forming a shallow trench isolation structure | |
| US6261923B1 (en) | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP | |
| KR19980018004A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2004363191A (ja) | 有機膜用化学的機械的研磨スラリー、有機膜の化学的機械的研磨方法および半導体装置の製造方法 | |
| US6964598B1 (en) | Polishing apparatus and method for forming an integrated circuit | |
| JP3302142B2 (ja) | 半導体装置の製造方法 | |
| US6107140A (en) | Method of patterning gate electrode conductor with ultra-thin gate oxide | |
| US20070093063A1 (en) | Method of chemical mechanical polishing and method of fabricating semiconductor device using the same | |
| US6443809B1 (en) | Polishing apparatus and method for forming an integrated circuit | |
| US6238997B1 (en) | Method of fabricating shallow trench isolation | |
| JP3161425B2 (ja) | Ｓｔｉの形成方法 | |
| US6087262A (en) | Method for manufacturing shallow trench isolation structure | |
| US6190999B1 (en) | Method for fabricating a shallow trench isolation structure | |
| KR100726746B1 (ko) | 반도체 장치의 제조 방법 | |
| US6265325B1 (en) | Method for fabricating dual gate dielectric layers | |
| US20070007246A1 (en) | Manufacture of semiconductor device with CMP |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |