JP3329707B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Applications Or Details Of Rotary Compressors (AREA)
- Rotary Pumps (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ型の埋込
み絶縁ゲートを有する半導体装置に係わり、特に、トレ
ンチの配列パターン及びソースとベースの同時コンタク
トの方式を改善することにより、チャネル密度を向上し
得る半導体装置に関する。
み絶縁ゲートを有する半導体装置に係わり、特に、トレ
ンチの配列パターン及びソースとベースの同時コンタク
トの方式を改善することにより、チャネル密度を向上し
得る半導体装置に関する。
【０００２】
【従来の技術】従来、スイッチング素子としての半導体
装置では、プレーナ構造よりもチップ単位面積当りのセ
ル数を増加でき、オン抵抗の低減を図り得るトレンチ構
造が広く知られている。
装置では、プレーナ構造よりもチップ単位面積当りのセ
ル数を増加でき、オン抵抗の低減を図り得るトレンチ構
造が広く知られている。
【０００３】図６はこの種のトレンチ構造を有する半導
体装置の半導体層の構成を示す平面図であり、図７は図
６の７−７線矢視断面図である。なお、図７は、半導体
層の断面構成に加え、図６では省略された電極構造をも
示している。この半導体装置では、ｎ- 型基板１上にｐ
型ベース層２が形成されている。ｐ型ベース層２表面に
は選択的にストライプ状に２．６μｍ幅のｎ+ 型ソース
層３が１μｍ間隔を有してｐ型ベース層２を露出させる
ように形成されている。また、ｎ+ 型ソース層３の中央
部に沿って０．６μｍ幅のストライプ状のトレンチ４が
ｐ型ベース層を貫通してｎ- 型基板１に到達する深さま
で形成されている。すなわち、各トレンチ４の間隔Ｔ0
は、３μｍとなる。また、各トレンチ４は、ゲート絶縁
膜５を介してポリシリコン等からなるゲート電極６が埋
め込まれている。また、各トレンチ４上部及びその両側
のｎ+ 型ソース層３の中央領域上には、層間絶縁膜７が
ストライプ状に形成されている。各層間絶縁膜７上に
は、各層間絶縁膜７の間から露出されるｎ+ 型ソース層
３及びｐ型ベース層２上にコンタクトするようにソース
電極８が形成されている。
体装置の半導体層の構成を示す平面図であり、図７は図
６の７−７線矢視断面図である。なお、図７は、半導体
層の断面構成に加え、図６では省略された電極構造をも
示している。この半導体装置では、ｎ- 型基板１上にｐ
型ベース層２が形成されている。ｐ型ベース層２表面に
は選択的にストライプ状に２．６μｍ幅のｎ+ 型ソース
層３が１μｍ間隔を有してｐ型ベース層２を露出させる
ように形成されている。また、ｎ+ 型ソース層３の中央
部に沿って０．６μｍ幅のストライプ状のトレンチ４が
ｐ型ベース層を貫通してｎ- 型基板１に到達する深さま
で形成されている。すなわち、各トレンチ４の間隔Ｔ0
は、３μｍとなる。また、各トレンチ４は、ゲート絶縁
膜５を介してポリシリコン等からなるゲート電極６が埋
め込まれている。また、各トレンチ４上部及びその両側
のｎ+ 型ソース層３の中央領域上には、層間絶縁膜７が
ストライプ状に形成されている。各層間絶縁膜７上に
は、各層間絶縁膜７の間から露出されるｎ+ 型ソース層
３及びｐ型ベース層２上にコンタクトするようにソース
電極８が形成されている。
【０００４】ここで、ｎ+ 型ソース層３及びｐ型ベース
層２とのコンタクト領域は、各トレンチ４の相互間に形
成され、１μｍという十分な合わせマージンの設定によ
り、トレンチゲートとの短絡が阻止されている。
層２とのコンタクト領域は、各トレンチ４の相互間に形
成され、１μｍという十分な合わせマージンの設定によ
り、トレンチゲートとの短絡が阻止されている。
【０００５】一方、ｎ- 型基板１の裏面には、ｎ+ 型ド
レイン層９を介してドレイン電極１０が形成されてい
る。なお、この半導体装置は、ドレイン層がｎ+ 型なの
で、縦型ＭＯＳＦＥＴとなる。また、ｎ+ 型ドレイン層
９に代えて、ｐ+ 型ドレイン層を有する場合、半導体装
置は縦型ＩＧＢＴとなる。また、ｐ+ 型ドレイン層を有
し、且つトレンチ４の幅や間隔及び深さ等が正孔をｎ-
型基板１に蓄積するよう適切に設定されると、半導体装
置はＩＥＧＴとなる。
レイン層９を介してドレイン電極１０が形成されてい
る。なお、この半導体装置は、ドレイン層がｎ+ 型なの
で、縦型ＭＯＳＦＥＴとなる。また、ｎ+ 型ドレイン層
９に代えて、ｐ+ 型ドレイン層を有する場合、半導体装
置は縦型ＩＧＢＴとなる。また、ｐ+ 型ドレイン層を有
し、且つトレンチ４の幅や間隔及び深さ等が正孔をｎ-
型基板１に蓄積するよう適切に設定されると、半導体装
置はＩＥＧＴとなる。
【０００６】このような半導体装置は、オン抵抗を低減
させる観点から、単位面積当りのチャネル幅を長くする
ことにより、チャネル密度の向上が図られている。な
お、周知の如く、チャネルはオン状態でトレンチ４側壁
に沿ってｐ型ベース層２内に形成される。すなわち、チ
ャネル密度はトレンチ密度に比例する。そこでチャネル
密度を向上させるために、具体的には、トレンチ間隔Ｔ
0 を狭める等によるトレンチ密度の向上が図られてい
る。
させる観点から、単位面積当りのチャネル幅を長くする
ことにより、チャネル密度の向上が図られている。な
お、周知の如く、チャネルはオン状態でトレンチ４側壁
に沿ってｐ型ベース層２内に形成される。すなわち、チ
ャネル密度はトレンチ密度に比例する。そこでチャネル
密度を向上させるために、具体的には、トレンチ間隔Ｔ
0 を狭める等によるトレンチ密度の向上が図られてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、以上の
ような半導体装置では、コンタクト領域とトレンチゲー
トとの間に合わせマージンを設定する必要がある。この
ため、トレンチ間隔Ｔ0が合わせマージンに律速（支
配）されるので、トレンチ間隔Ｔ0 を狭めることが困難
となっており、トレンチ密度の向上が難しくなってい
る。
ような半導体装置では、コンタクト領域とトレンチゲー
トとの間に合わせマージンを設定する必要がある。この
ため、トレンチ間隔Ｔ0が合わせマージンに律速（支
配）されるので、トレンチ間隔Ｔ0 を狭めることが困難
となっており、トレンチ密度の向上が難しくなってい
る。
【０００８】本発明は上記実情を考慮してなされたもの
で、トレンチの配列パターン及びソースとベースにおけ
る同時コンタクトの改善により、チャネル密度を向上し
得る半導体装置を提供することを目的とする。
で、トレンチの配列パターン及びソースとベースにおけ
る同時コンタクトの改善により、チャネル密度を向上し
得る半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の骨子は、コンタ
クト領域を局在させることにより、合わせマージンを要
する領域をも局在させ、コンタクト領域以外の領域にお
いて、他のトレンチとの間隔を狭めたり、自己のトレン
チを高密度に形成する等により、全体としてトレンチ密
度（チャネル密度）を増大させることにある。
クト領域を局在させることにより、合わせマージンを要
する領域をも局在させ、コンタクト領域以外の領域にお
いて、他のトレンチとの間隔を狭めたり、自己のトレン
チを高密度に形成する等により、全体としてトレンチ密
度（チャネル密度）を増大させることにある。
【００１０】ここで、コンタクト領域の局在パターンは
任意に適用可能である。例えば多角形又は正多角形を一
面に敷きつめた形状を仮定し、その多角形又は正多角形
の頂点の位置にコンタクト領域を配置した局在パターン
としてもよい。この場合、正多角形の方が電流を均一に
流す観点から好ましい。また、チャネル密度向上の観点
から、最密構造に対応する正三角形のパターンを用いる
ことが好ましい。
任意に適用可能である。例えば多角形又は正多角形を一
面に敷きつめた形状を仮定し、その多角形又は正多角形
の頂点の位置にコンタクト領域を配置した局在パターン
としてもよい。この場合、正多角形の方が電流を均一に
流す観点から好ましい。また、チャネル密度向上の観点
から、最密構造に対応する正三角形のパターンを用いる
ことが好ましい。
【００１１】同様に、トレンチの配列パターンは任意に
適用可能である。例えば、コンタクト領域を迂回するよ
うに方形波状又は台形パルス波状の平面形状を適用して
もよい。また、コンタクト領域を囲むように櫛歯状の平
面形状を用いてもよい。
適用可能である。例えば、コンタクト領域を迂回するよ
うに方形波状又は台形パルス波状の平面形状を適用して
もよい。また、コンタクト領域を囲むように櫛歯状の平
面形状を用いてもよい。
【００１２】さて、以上のような本発明の骨子に基づい
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、第１導電型高抵抗層と、前記第１
導電型高抵抗層上に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫通して前記第１導電型高抵
抗層に到達する深さまで形成され、隣接するもの同士が
線対称に配置され、第１の相互間隔と、前記第１の相互
間隔より広い第２の相互間隔を交互に形成する方形波状
の平面形状を有する複数のトレンチと、前記第２導電型
ベース層の表面領域で前記各トレンチの側面に形成さ
れ、隣接するトレンチの前記第２の相互間隔の位置に前
記第２導電型ベース層を露出させる第１導電型ソース層
と、前記各トレンチ内にゲート絶縁膜を介して埋込み形
成されたゲート電極と、前記各第２導電型ベース層とそ
の近傍の第１導電型ソース層とを露出させるように前記
第１導電型ソース層上に選択的に形成された層間絶縁層
と、前記各第２導電型ベース層とその近傍の第１導電型
ソース層とにコンタクトして前記層間絶縁層上に形成さ
れたソース電極と、前記第１導電型高抵抗層における前
記第２導電型ベース層とは反対面に形成されたドレイン
層と、前記ドレイン層上に形成されたドレイン電極とを
備えた半導体装置である。
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、第１導電型高抵抗層と、前記第１
導電型高抵抗層上に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫通して前記第１導電型高抵
抗層に到達する深さまで形成され、隣接するもの同士が
線対称に配置され、第１の相互間隔と、前記第１の相互
間隔より広い第２の相互間隔を交互に形成する方形波状
の平面形状を有する複数のトレンチと、前記第２導電型
ベース層の表面領域で前記各トレンチの側面に形成さ
れ、隣接するトレンチの前記第２の相互間隔の位置に前
記第２導電型ベース層を露出させる第１導電型ソース層
と、前記各トレンチ内にゲート絶縁膜を介して埋込み形
成されたゲート電極と、前記各第２導電型ベース層とそ
の近傍の第１導電型ソース層とを露出させるように前記
第１導電型ソース層上に選択的に形成された層間絶縁層
と、前記各第２導電型ベース層とその近傍の第１導電型
ソース層とにコンタクトして前記層間絶縁層上に形成さ
れたソース電極と、前記第１導電型高抵抗層における前
記第２導電型ベース層とは反対面に形成されたドレイン
層と、前記ドレイン層上に形成されたドレイン電極とを
備えた半導体装置である。
【００１３】また、請求項２に対応する発明は、請求項
１に対応する半導体装置において、前記各トレンチとし
ては、前記方形波状の平面形状に代えて、台形パルス波
状の平面形状を有する半導体装置である。
１に対応する半導体装置において、前記各トレンチとし
ては、前記方形波状の平面形状に代えて、台形パルス波
状の平面形状を有する半導体装置である。
【００１４】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応する半導体装置において、前記
ソース電極とのコンタクト領域を挟む位置の各トレンチ
間の距離が、他の位置の各トレンチ間の距離よりも長い
半導体装置である。
項１又は請求項２に対応する半導体装置において、前記
ソース電極とのコンタクト領域を挟む位置の各トレンチ
間の距離が、他の位置の各トレンチ間の距離よりも長い
半導体装置である。
【００１５】また、請求項４に対応する発明は、第１導
電型高抵抗層と、前記第１導電型高抵抗層上に形成され
た第２導電型ベース層と、前記第２導電型ベース層の表
面領域に選択的に形成され、前記第２導電型ベース層上
に三角形を連続的に敷きつめた形状を仮定し、前記各三
角形の頂点の位置に前記第２導電型ベース層を露出させ
る第１導電型ソース層と、前記第１導電型ソース層から
第２導電型ベース層を貫通して前記第１導電型高抵抗層
に到達する深さまで形成され、前記連続的に敷きつめた
三角形の辺が構成する隣接して並行した２つの直線に沿
った方向に露出された前記各第２導電型ベース層を互い
に分離する歯がそれぞれ配置され、前記２つの直線の間
に前記歯をつなぐ背骨が配置された櫛歯状の平面形状を
有する複数のトレンチと、前記各トレンチ内にゲート絶
縁膜を介して埋込み形成されたゲート電極と、前記各第
２導電型ベース層とその近傍の第１導電型ソース層とを
露出させるように前記第１導電型ソース層上に選択的に
形成された層間絶縁層と、前記各第２導電型ベース層と
その近傍の第１導電型ソース層とにコンタクトして前記
層間絶縁層上に形成されたソース電極と、前記第１導電
型高抵抗層における前記第２導電型ベース層とは反対面
に形成されたドレイン層と、前記ドレイン層上に形成さ
れたドレイン電極とを備えた半導体装置である。
電型高抵抗層と、前記第１導電型高抵抗層上に形成され
た第２導電型ベース層と、前記第２導電型ベース層の表
面領域に選択的に形成され、前記第２導電型ベース層上
に三角形を連続的に敷きつめた形状を仮定し、前記各三
角形の頂点の位置に前記第２導電型ベース層を露出させ
る第１導電型ソース層と、前記第１導電型ソース層から
第２導電型ベース層を貫通して前記第１導電型高抵抗層
に到達する深さまで形成され、前記連続的に敷きつめた
三角形の辺が構成する隣接して並行した２つの直線に沿
った方向に露出された前記各第２導電型ベース層を互い
に分離する歯がそれぞれ配置され、前記２つの直線の間
に前記歯をつなぐ背骨が配置された櫛歯状の平面形状を
有する複数のトレンチと、前記各トレンチ内にゲート絶
縁膜を介して埋込み形成されたゲート電極と、前記各第
２導電型ベース層とその近傍の第１導電型ソース層とを
露出させるように前記第１導電型ソース層上に選択的に
形成された層間絶縁層と、前記各第２導電型ベース層と
その近傍の第１導電型ソース層とにコンタクトして前記
層間絶縁層上に形成されたソース電極と、前記第１導電
型高抵抗層における前記第２導電型ベース層とは反対面
に形成されたドレイン層と、前記ドレイン層上に形成さ
れたドレイン電極とを備えた半導体装置である。
【００１６】なお、前記第１導電型高抵抗層と前記ドレ
イン電極との間のドレイン層は、電気伝導型が任意に設
定可能である。例えば、ドレイン層が第１導電型である
場合、半導体装置はＭＯＳＦＥＴとなる。一方、ドレイ
ン層が第２導電型である場合、半導体装置はＩＧＢＴと
なる。また、ドレイン層が第２導電型であり、且つトレ
ンチ幅やトレンチ間隔が正孔を第１導電型高抵抗層中に
蓄積するために適切に設定されていると、半導体装置は
ＩＥＧＴとなる。（作用）従って、請求項１に対応する
発明は以上のような手段を講じたことにより、半導体層
表面における第１導電型ソース層と第２導電型ベース層
とからなるソース電極とのコンタクト領域を略マトリッ
クス状に点在させ、且つ各コンタクト領域を交互に迂回
するように方形波状のトレンチを設けるように、トレン
チの配列パターン及びソースとベースにおける同時コン
タクトを改善し、単位面積当りのトレンチ密度を増加さ
せたことにより、チャネル密度を向上させることができ
る。
イン電極との間のドレイン層は、電気伝導型が任意に設
定可能である。例えば、ドレイン層が第１導電型である
場合、半導体装置はＭＯＳＦＥＴとなる。一方、ドレイ
ン層が第２導電型である場合、半導体装置はＩＧＢＴと
なる。また、ドレイン層が第２導電型であり、且つトレ
ンチ幅やトレンチ間隔が正孔を第１導電型高抵抗層中に
蓄積するために適切に設定されていると、半導体装置は
ＩＥＧＴとなる。（作用）従って、請求項１に対応する
発明は以上のような手段を講じたことにより、半導体層
表面における第１導電型ソース層と第２導電型ベース層
とからなるソース電極とのコンタクト領域を略マトリッ
クス状に点在させ、且つ各コンタクト領域を交互に迂回
するように方形波状のトレンチを設けるように、トレン
チの配列パターン及びソースとベースにおける同時コン
タクトを改善し、単位面積当りのトレンチ密度を増加さ
せたことにより、チャネル密度を向上させることができ
る。
【００１７】また、請求項２に対応する発明は、トレン
チの平面形状を台形パルス波状に代えた構成であり、請
求項１に対応する作用と同様の作用を奏することができ
る。また、請求項３に対応する発明は、ソース電極との
コンタクト領域を挟む位置の各トレンチ間の距離が、他
の位置の各トレンチ間の距離よりも長いので、請求項１
又は請求項２に対応する作用に加え、トレンチ下部の領
域にてキャリアを蓄積させ易い。このため、キャリアの
蓄積を要するＩＧＢＴやＩＥＧＴ等でオン抵抗の低減を
期待でき、特性の向上を図ることができる。
チの平面形状を台形パルス波状に代えた構成であり、請
求項１に対応する作用と同様の作用を奏することができ
る。また、請求項３に対応する発明は、ソース電極との
コンタクト領域を挟む位置の各トレンチ間の距離が、他
の位置の各トレンチ間の距離よりも長いので、請求項１
又は請求項２に対応する作用に加え、トレンチ下部の領
域にてキャリアを蓄積させ易い。このため、キャリアの
蓄積を要するＩＧＢＴやＩＥＧＴ等でオン抵抗の低減を
期待でき、特性の向上を図ることができる。
【００１８】さらに、請求項４に対応する発明は、半導
体層表面における第１導電型ソース層と第２導電型ベー
ス層とのコンタクト領域を連続的に略三角形状を展開す
る配置に点在させ、且つ各コンタクト領域を互いに分離
するように櫛歯状のトレンチを設けることにより、前述
した略マトリックス状のコンタクト領域を方形波状又は
台形パルス波状に迂回する平面構成よりも、単位面積当
りのトレンチ密度をより一層増加できるので、請求項１
又は請求項２に対応する作用に加え、さらに、チャネル
密度を向上させることができる。
体層表面における第１導電型ソース層と第２導電型ベー
ス層とのコンタクト領域を連続的に略三角形状を展開す
る配置に点在させ、且つ各コンタクト領域を互いに分離
するように櫛歯状のトレンチを設けることにより、前述
した略マトリックス状のコンタクト領域を方形波状又は
台形パルス波状に迂回する平面構成よりも、単位面積当
りのトレンチ密度をより一層増加できるので、請求項１
又は請求項２に対応する作用に加え、さらに、チャネル
密度を向上させることができる。
【００１９】
【発明の実施の形態】以下、本発明に係る各実施形態に
ついて図面を参照しながら説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
２は図１の２−２線矢視断面図である。なお、図２は、
半導体層の断面構成に加え、図１では省略された電極構
造をも示している。この半導体装置では、ｎ- 型基板１
１上にｐ型ベース層１２が形成されている。ｐ型ベース
層１２表面には、ｐ型ベース層１２を略マトリックス状
に点在させて露出するように、ｐ型ベース層１２のコン
タクト領域を除く全面にイオン注入もしくは固相拡散に
より、ｎ+ 型ソース層１３が選択的に形成されている。
なお、１点当りのｐ型ベース層１２の露出寸法は、ここ
では縦１μｍ×横１μｍとした。また、ｎ+ 型ソース層
１３表面には、露出された各ｐ型ベース層１２を交互に
迂回するように方形波状の平面形状を有する複数のトレ
ンチ１４が、ｎ+ 型ソース層１３からｐ型ベース層１２
を貫通してｎ- 型基板１１に到達する深さまで選択的に
０．６μｍ幅で形成されている。各トレンチ１４は、ゲ
ート絶縁膜１５を介してポリシリコン等からなるゲート
電極１６が埋め込まれている。また、ｎ+ 型ソース層１
３上には、各ｐ型ベース層１２とその周囲０．５μｍ幅
のｎ+ 型ソース層１３とからなるコンタクト領域Ｃを露
出させるように、層間絶縁層１７が選択的に形成されて
いる。層間絶縁膜１７上には、層間絶縁膜１７の間から
露出されるｎ+ 型ソース１３層及びｐ型ベース層１２上
にコンタクトするようにＡｌのソース電極１８が形成さ
れている。
ついて図面を参照しながら説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
２は図１の２−２線矢視断面図である。なお、図２は、
半導体層の断面構成に加え、図１では省略された電極構
造をも示している。この半導体装置では、ｎ- 型基板１
１上にｐ型ベース層１２が形成されている。ｐ型ベース
層１２表面には、ｐ型ベース層１２を略マトリックス状
に点在させて露出するように、ｐ型ベース層１２のコン
タクト領域を除く全面にイオン注入もしくは固相拡散に
より、ｎ+ 型ソース層１３が選択的に形成されている。
なお、１点当りのｐ型ベース層１２の露出寸法は、ここ
では縦１μｍ×横１μｍとした。また、ｎ+ 型ソース層
１３表面には、露出された各ｐ型ベース層１２を交互に
迂回するように方形波状の平面形状を有する複数のトレ
ンチ１４が、ｎ+ 型ソース層１３からｐ型ベース層１２
を貫通してｎ- 型基板１１に到達する深さまで選択的に
０．６μｍ幅で形成されている。各トレンチ１４は、ゲ
ート絶縁膜１５を介してポリシリコン等からなるゲート
電極１６が埋め込まれている。また、ｎ+ 型ソース層１
３上には、各ｐ型ベース層１２とその周囲０．５μｍ幅
のｎ+ 型ソース層１３とからなるコンタクト領域Ｃを露
出させるように、層間絶縁層１７が選択的に形成されて
いる。層間絶縁膜１７上には、層間絶縁膜１７の間から
露出されるｎ+ 型ソース１３層及びｐ型ベース層１２上
にコンタクトするようにＡｌのソース電極１８が形成さ
れている。
【００２０】ここで、ｎ+ 型ソース層１３及びｐ型ベー
ス層１２とのコンタクト領域Ｃは、各トレンチ１４の相
互間に形成され、ｎ+ 型ソース層１３の周囲０．５μｍ
幅の合わせマージンの設定により、トレンチゲートとの
短絡が阻止されている。また、これにより、ソース電極
１８とのコンタクト領域Ｃを挟む位置の各トレンチ１４
間の距離Ｔ1 は、従来と同じく、３μｍとなる。この３
μｍは、横１μｍのｐ型ベース層１２と、その両側の夫
々０．５μｍ幅のｎ+ 型ソース層１３と、その両側の夫
々０．５μｍ幅の合わせマージンとの合計である。な
お、本発明に係るソース電極１８とのコンタクト領域Ｃ
を挟まない位置の各トレンチ１４間の距離Ｔ2 は、１μ
ｍとし、コンタクト領域Ｃを挟む位置の各トレンチ１４
間の距離Ｔ1 よりも短くなっている（Ｔ2 ＜Ｔ1 ）。
ス層１２とのコンタクト領域Ｃは、各トレンチ１４の相
互間に形成され、ｎ+ 型ソース層１３の周囲０．５μｍ
幅の合わせマージンの設定により、トレンチゲートとの
短絡が阻止されている。また、これにより、ソース電極
１８とのコンタクト領域Ｃを挟む位置の各トレンチ１４
間の距離Ｔ1 は、従来と同じく、３μｍとなる。この３
μｍは、横１μｍのｐ型ベース層１２と、その両側の夫
々０．５μｍ幅のｎ+ 型ソース層１３と、その両側の夫
々０．５μｍ幅の合わせマージンとの合計である。な
お、本発明に係るソース電極１８とのコンタクト領域Ｃ
を挟まない位置の各トレンチ１４間の距離Ｔ2 は、１μ
ｍとし、コンタクト領域Ｃを挟む位置の各トレンチ１４
間の距離Ｔ1 よりも短くなっている（Ｔ2 ＜Ｔ1 ）。
【００２１】一方、ｎ- 型基板１１の裏面には、ｎ+ 型
ドレイン層１９を介してドレイン電極２０が形成されて
いる。以上のような構成により、本実施形態に係る半導
体装置は、ソース電極１８とのコンタクト領域Ｃを局在
させると共に、合わせマージンを要する領域を局在さ
せ、コンタクト領域Ｃ以外の領域において、他のトレン
チ１４との間隔Ｔ2 を狭めることにより、全体としてト
レンチ密度を増大させている。
ドレイン層１９を介してドレイン電極２０が形成されて
いる。以上のような構成により、本実施形態に係る半導
体装置は、ソース電極１８とのコンタクト領域Ｃを局在
させると共に、合わせマージンを要する領域を局在さ
せ、コンタクト領域Ｃ以外の領域において、他のトレン
チ１４との間隔Ｔ2 を狭めることにより、全体としてト
レンチ密度を増大させている。
【００２２】具体的には、半導体層表面におけるｎ+ 型
ソース層１３とｐ型ベース層１２とからなるソース電極
１８とのコンタクト領域Ｃを略マトリックス状に点在さ
せ、且つ各コンタクト領域Ｃを交互に迂回するように方
形波状のトレンチ１４を設けるように、トレンチ１４の
配列パターン及びソースとベースにおける同時コンタク
トを改善し、単位面積当りのトレンチ密度を増加させた
ことにより、チャネル密度を向上させることができる。
ソース層１３とｐ型ベース層１２とからなるソース電極
１８とのコンタクト領域Ｃを略マトリックス状に点在さ
せ、且つ各コンタクト領域Ｃを交互に迂回するように方
形波状のトレンチ１４を設けるように、トレンチ１４の
配列パターン及びソースとベースにおける同時コンタク
トを改善し、単位面積当りのトレンチ密度を増加させた
ことにより、チャネル密度を向上させることができる。
【００２３】例えば、本実施形態の半導体装置は、前述
した寸法通り、ソース電極１８とのコンタクト領域Ｃを
挟む位置の各トレンチ１４間の距離Ｔ1 を３μｍとし、
ソース電極１８とのコンタクト領域Ｃを挟まない位置の
各トレンチ１４間の距離Ｔ２を１μｍとした場合、チャ
ネル密度が９．８ｍ／ｃｍ２ となる。また同条件で、
コンタクト領域Ｃを挟まない位置の各トレンチ１４間の
距離Ｔ2 を０．６μｍとした場合、チャネル密度が約１
１．１ｍ／ｃｍ2 となる。
した寸法通り、ソース電極１８とのコンタクト領域Ｃを
挟む位置の各トレンチ１４間の距離Ｔ1 を３μｍとし、
ソース電極１８とのコンタクト領域Ｃを挟まない位置の
各トレンチ１４間の距離Ｔ２を１μｍとした場合、チャ
ネル密度が９．８ｍ／ｃｍ２ となる。また同条件で、
コンタクト領域Ｃを挟まない位置の各トレンチ１４間の
距離Ｔ2 を０．６μｍとした場合、チャネル密度が約１
１．１ｍ／ｃｍ2 となる。
【００２４】一方、従来のストライプ構造をもつ半導体
装置は、同様に、ソース電極８とのコンタクト領域を挟
む位置の各トレンチ４間の距離Ｔ0 を３μｍとした場
合、チャネル密度が約５．５ｍ／ｃｍ2 となる。
装置は、同様に、ソース電極８とのコンタクト領域を挟
む位置の各トレンチ４間の距離Ｔ0 を３μｍとした場
合、チャネル密度が約５．５ｍ／ｃｍ2 となる。
【００２５】すなわち、本実施形態によれば、従来に比
べ、約２倍もチャネル密度を増大させることができる。
なお、本実施形態では、ｎ+ 型ドレイン層１９を用いた
縦型ＭＯＳＦＥＴの場合を説明したが、これに限らず、
前述した通り、ｎ+ 型ドレイン層１９に代えてｐ+ 型ド
レイン層を用い、ＩＧＢＴ又はＩＥＧＴとしても同様の
効果を得ることができる。これは以下の各実施形態にお
いても同様である。
べ、約２倍もチャネル密度を増大させることができる。
なお、本実施形態では、ｎ+ 型ドレイン層１９を用いた
縦型ＭＯＳＦＥＴの場合を説明したが、これに限らず、
前述した通り、ｎ+ 型ドレイン層１９に代えてｐ+ 型ド
レイン層を用い、ＩＧＢＴ又はＩＥＧＴとしても同様の
効果を得ることができる。これは以下の各実施形態にお
いても同様である。
【００２６】また、ソース電極１８とのコンタクト領域
Ｃを挟む位置の各トレンチ１４間の距離Ｔ1 に比べ、コ
ンタクト領域Ｃを挟まない位置の各トレンチ１４間の距
離Ｔ2 が短いことにより、キャリア（正孔）の蓄積を生
じ易いため、キャリアの蓄積を要するＩＧＢＴやＩＥＧ
Ｔ等でオン抵抗の低減を期待でき、特性の向上を図るこ
とができる。また、ＩＧＢＴやＩＥＧＴの場合、コンタ
クト領域Ｃを挟まない位置から、ソース電極１８とのコ
ンタクト領域Ｃが離れているため、キャリアの閉込め効
果により、キャリアのライフタイムが長くなるので、オ
ン電圧を低下させることができる。
Ｃを挟む位置の各トレンチ１４間の距離Ｔ1 に比べ、コ
ンタクト領域Ｃを挟まない位置の各トレンチ１４間の距
離Ｔ2 が短いことにより、キャリア（正孔）の蓄積を生
じ易いため、キャリアの蓄積を要するＩＧＢＴやＩＥＧ
Ｔ等でオン抵抗の低減を期待でき、特性の向上を図るこ
とができる。また、ＩＧＢＴやＩＥＧＴの場合、コンタ
クト領域Ｃを挟まない位置から、ソース電極１８とのコ
ンタクト領域Ｃが離れているため、キャリアの閉込め効
果により、キャリアのライフタイムが長くなるので、オ
ン電圧を低下させることができる。
【００２７】なお、ＩＥＧＴ（又はＩＧＢＴ）の場合、
図１の３−３線矢視断面図としての図３に示すように、
ソース電極１８とのコンタクト領域Ｃを挟まない位置の
各トレンチ１４間において、ｎ+ 型ソース層１３を省略
してもよい。 （第２の実施形態）図４は本発明の第２の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
１と同一部分には同一符号を付してその詳しい説明を省
略し、ここでは異なる部分についてのみ述べる。なお、
以下の各実施形態についても同一部分には同一符号を付
して重複した説明を省略する。
図１の３−３線矢視断面図としての図３に示すように、
ソース電極１８とのコンタクト領域Ｃを挟まない位置の
各トレンチ１４間において、ｎ+ 型ソース層１３を省略
してもよい。 （第２の実施形態）図４は本発明の第２の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
１と同一部分には同一符号を付してその詳しい説明を省
略し、ここでは異なる部分についてのみ述べる。なお、
以下の各実施形態についても同一部分には同一符号を付
して重複した説明を省略する。
【００２８】すなわち、本実施形態は、第１に実施形態
の変形形態であり、各トレンチ１４ａとしては、方形波
状の平面形状に代えて、台形パルス波状の平面形状を有
する構成としたものである。また、コンタクト領域Ｃ1
は八角形状の平面形状を有している。
の変形形態であり、各トレンチ１４ａとしては、方形波
状の平面形状に代えて、台形パルス波状の平面形状を有
する構成としたものである。また、コンタクト領域Ｃ1
は八角形状の平面形状を有している。
【００２９】以上のような構成としても、第１の実施形
態と同様の効果を得ることができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
１の変形構成を示している。
態と同様の効果を得ることができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る半導体装置の半導体層の構成を示す平面図であり、図
１の変形構成を示している。
【００３０】すなわち、本実施形態は、第１の実施形態
の変形形態であり、具体的には、コンタクト領域の局在
パターンと、トレンチの平面形状とを変えたものであ
る。ここで、コンタクト領域Ｃ2 のｐ型ベース層１２
は、連続的に略三角形状を展開する配置に点在して、ｎ
+ 型ソース層１３から露出されている。すなわち、コン
タクト領域Ｃ2 は、三角形を連続的に一面に敷きつめた
形状を仮定し、その三角形の頂点の位置に局在して配置
されている。
の変形形態であり、具体的には、コンタクト領域の局在
パターンと、トレンチの平面形状とを変えたものであ
る。ここで、コンタクト領域Ｃ2 のｐ型ベース層１２
は、連続的に略三角形状を展開する配置に点在して、ｎ
+ 型ソース層１３から露出されている。すなわち、コン
タクト領域Ｃ2 は、三角形を連続的に一面に敷きつめた
形状を仮定し、その三角形の頂点の位置に局在して配置
されている。
【００３１】また、各トレンチ１４ｂは、このコンタク
ト領域Ｃ2 を互いに分離するように櫛歯状の平面形状を
有している。また、櫛歯状のトレンチの背骨方向に沿っ
た各歯間の断面構造は、図７に示す構造と同様である。
ト領域Ｃ2 を互いに分離するように櫛歯状の平面形状を
有している。また、櫛歯状のトレンチの背骨方向に沿っ
た各歯間の断面構造は、図７に示す構造と同様である。
【００３２】以上のような構成により、前述した略マト
リックス状のコンタクト領域を方形波状又は台形パルス
波状に迂回する平面構成よりも、単位面積当りのトレン
チ密度をより一層増加できるので、第１又は第２の実施
形態の効果に加え、さらに、チャネル密度を向上させる
ことができる。その他、本発明はその要旨を逸脱しない
範囲で種々変形して実施できる。
リックス状のコンタクト領域を方形波状又は台形パルス
波状に迂回する平面構成よりも、単位面積当りのトレン
チ密度をより一層増加できるので、第１又は第２の実施
形態の効果に加え、さらに、チャネル密度を向上させる
ことができる。その他、本発明はその要旨を逸脱しない
範囲で種々変形して実施できる。
【００３３】
【発明の効果】以上説明したように本発明によれば、ト
レンチの配列パターン及びソースとベースにおける同時
コンタクトの改善により、チャネル密度を向上できる半
導体装置を提供できる。
レンチの配列パターン及びソースとベースにおける同時
コンタクトの改善により、チャネル密度を向上できる半
導体装置を提供できる。
【図１】本発明の第１の実施形態に係る半導体装置の半
導体層の構成を示す平面図
導体層の構成を示す平面図
【図２】図１の２−２線矢視断面図
【図３】同実施の形態における変形構成を示す図１の３
−３線矢視断面図
−３線矢視断面図
【図４】本発明の第２の実施形態に係る半導体装置の半
導体層の構成を示す平面図
導体層の構成を示す平面図
【図５】本発明の第３の実施形態に係る半導体装置の半
導体層の構成を示す平面図
導体層の構成を示す平面図
【図６】従来のトレンチ構造を有する半導体装置の半導
体層の構成を示す平面図
体層の構成を示す平面図
【図７】図６の７−７線矢視断面図
１１…ｎ- 型基板 １２…ｐ型ベース層 １３…ｎ+ 型ソース層 １４，１４ａ，１４ｂ…トレンチ １５…ゲート絶縁膜 １６…ゲート電極 １７…層間絶縁層 １８…ソース電極 １９…ｎ+ 型ドレイン層 ２０…ドレイン電極 Ｃ，Ｃ1 ，Ｃ2 …コンタクト領域 Ｔ1 ，Ｔ2 …トレンチ間隔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土谷 政信 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 審査官 小野田 誠 (56)参考文献 特開 平９−55506（ＪＰ，Ａ) 特開 平７−235672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (4)
- 【請求項１】 第１導電型高抵抗層と、 前記第１導電型高抵抗層上に形成された第２導電型ベー
ス層と、前記第２導電型ベース層を貫通して前記第１導電型高抵
抗層に到達する深さまで形成され、隣接するもの同士が
線対称に配置され、第１の相互間隔と、前記第１の相互
間隔より広い第２の相互間隔を交互に形成する方形波状
の平面形状を有する複数のトレンチと、 前記第２導電型ベース層の表面領域で前記各トレンチの
側面に形成され、隣接するトレンチの前記第２の相互間
隔の位置に前記第２導電型ベース層を露出させる第１導
電型ソース層と、 前記各トレンチ内にゲート絶縁膜を介して埋込み形成さ
れたゲート電極と、 前記各第２導電型ベース層とその近傍の第１導電型ソー
ス層とを露出させるように前記第１導電型ソース層上に
選択的に形成された層間絶縁層と、 前記各第２導電型ベース層とその近傍の第１導電型ソー
ス層とにコンタクトして前記層間絶縁層上に形成された
ソース電極と、 前記第１導電型高抵抗層における前記第２導電型ベース
層とは反対面に形成されたドレイン層と、 前記ドレイン層上に形成されたドレイン電極とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記各トレンチは、前記方形波状の平面形状に代えて、
台形パルス波状の平面形状を有することを特徴とする半
導体装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置において、 前記ソース電極とのコンタクト領域を挟む位置の各トレ
ンチ間の距離は、他の位置の各トレンチ間の距離よりも
長いことを特徴とする半導体装置。 - 【請求項４】 第１導電型高抵抗層と、 前記第１導電型高抵抗層上に形成された第２導電型ベー
ス層と、前記第２導電型ベース層の表面領域に形成され、前記第
２導電型ベース層上に三角形を連続的に敷きつめた形状
を仮定し、前記各三角形の頂点の位置に前記第 ２導電型
ベース層を露出させる 第１導電型ソース層と、 前記第１導電型ソース層から第２導電型ベース層を貫通
して前記第１導電型高抵抗層に到達する深さまで形成さ
れ、前記連続的に敷きつめた三角形の辺が構成する隣接
して並行した２つの直線に上に露出された前記各第２導
電型ベース層を前記直線と直交方向に分離する複数の歯
と、前記２つの直線の間に直線と並行に配置され、前記
複数の歯をつなぐ背骨とからなる櫛歯状の平面形状を有
する複数のトレンチと、 前記各トレンチ内にゲート絶縁膜を介して埋込み形成さ
れたゲート電極と、 前記各第２導電型ベース層とその近傍の第１導電型ソー
ス層とを露出させるように前記第１導電型ソース層上に
選択的に形成された層間絶縁層と、 前記各第２導電型ベース層とその近傍の第１導電型ソー
ス層とにコンタクトして前記層間絶縁層上に形成された
ソース電極と、 前記第１導電型高抵抗層における前記第２導電型ベース
層とは反対面に形成されたドレイン層と、 前記ドレイン層上に形成されたドレイン電極とを備えた
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26587997A JP3329707B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
| US09/159,122 US6060747A (en) | 1997-09-30 | 1998-09-23 | Semiconductor device |
| US09/679,387 US6354825B1 (en) | 1997-09-30 | 2000-10-05 | Helical blade fluid compressor having an aluminum alloy rotating member |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26587997A JP3329707B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111976A JPH11111976A (ja) | 1999-04-23 |
| JP3329707B2 true JP3329707B2 (ja) | 2002-09-30 |
Family
ID=17423374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26587997A Expired - Lifetime JP3329707B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6060747A (ja) |
| JP (1) | JP3329707B2 (ja) |
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| JP7602665B2 (ja) | 2021-03-22 | 2024-12-18 | ヒタチ・エナジー・リミテッド | パワー半導体デバイス |
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