JP3326366B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 239000010410 layer Substances 0.000 claims description 268
- 239000012535 impurity Substances 0.000 claims description 68
- 210000000746 body region Anatomy 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 33
- 238000000059 patterning Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000002344 surface layer Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 108091006146 Channels Proteins 0.000 description 46
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
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- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、さらに詳しくいえば、パワーＭＯＳＦ
ＥＴの製造工程におけるマスク工程の削減等に関する。
製造方法に関し、さらに詳しくいえば、パワーＭＯＳＦ
ＥＴの製造工程におけるマスク工程の削減等に関する。
【０００２】
【従来の技術】以下で、従来のパワーＭＯＳＦＥＴにつ
いて図面を参照しながら説明する。図１９は、従来のプ
レーナ型のパワーＭＯＳＦＥＴの構造を説明する断面図
である。このパワーＭＯＳＦＥＴは、図１９に示すよう
に、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシャル
層からなるドレイン層２が形成され、その一部に、ｐ型
不純物拡散によって形成されたチャネル層３が形成され
ている。その中央にはｐ+ 型不純物が拡散されてなるボ
ディ領域層５が形成されており、これを挟むようにして
ｎ+ 型不純物拡散で形成されたソース領域層４がチャネ
ル層３の表層に設けられている。
いて図面を参照しながら説明する。図１９は、従来のプ
レーナ型のパワーＭＯＳＦＥＴの構造を説明する断面図
である。このパワーＭＯＳＦＥＴは、図１９に示すよう
に、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシャル
層からなるドレイン層２が形成され、その一部に、ｐ型
不純物拡散によって形成されたチャネル層３が形成され
ている。その中央にはｐ+ 型不純物が拡散されてなるボ
ディ領域層５が形成されており、これを挟むようにして
ｎ+ 型不純物拡散で形成されたソース領域層４がチャネ
ル層３の表層に設けられている。
【０００３】これらチャネル層３及びソース領域層４の
一部領域と重複するように、ゲート絶縁膜６，ゲート電
極７が順次チャネル層３上に形成されており、これらを
被覆するようにＰＳＧ（Phoso-Silicate Glass）膜８が
形成されている。このＰＳＧ膜８には、ボディ領域層５
の形成領域と、ソース領域層４の形成領域の一部に開口
が設けられており、ボディ領域層５、ソース領域層４の
一部は露出している。そしてこれらのボディ領域層５、
ソース領域層４の一部とコンタクトをとるための配線層
９が、これらの上と、ＰＳＧ膜８を被覆するように形成
されている。
一部領域と重複するように、ゲート絶縁膜６，ゲート電
極７が順次チャネル層３上に形成されており、これらを
被覆するようにＰＳＧ（Phoso-Silicate Glass）膜８が
形成されている。このＰＳＧ膜８には、ボディ領域層５
の形成領域と、ソース領域層４の形成領域の一部に開口
が設けられており、ボディ領域層５、ソース領域層４の
一部は露出している。そしてこれらのボディ領域層５、
ソース領域層４の一部とコンタクトをとるための配線層
９が、これらの上と、ＰＳＧ膜８を被覆するように形成
されている。
【０００４】このパワーＭＯＳＦＥＴの製造工程につい
て図２０〜図２５を参照しながら以下で説明する。ま
ず、ｎ+ 型の半導体基板１上に、ｎ- 型のドレイン層２
をエピタキシャル成長によって形成する。次に、その上
に厚い酸化膜を形成し、フォトリソグラフィ工程でレジ
スト膜を選択的に形成し、これをマスクにして厚い酸化
膜をパターニングしたのちに、再びゲート絶縁膜となる
酸化膜を形成する。この厚い酸化膜は、図２０〜図２５
のいずれにも図示していないが、ボンディングパッドを
形成する領域に必要な酸化膜である。
て図２０〜図２５を参照しながら以下で説明する。ま
ず、ｎ+ 型の半導体基板１上に、ｎ- 型のドレイン層２
をエピタキシャル成長によって形成する。次に、その上
に厚い酸化膜を形成し、フォトリソグラフィ工程でレジ
スト膜を選択的に形成し、これをマスクにして厚い酸化
膜をパターニングしたのちに、再びゲート絶縁膜となる
酸化膜を形成する。この厚い酸化膜は、図２０〜図２５
のいずれにも図示していないが、ボンディングパッドを
形成する領域に必要な酸化膜である。
【０００５】次いでその上面全面にポリシリコン層を形
成し、フォトレジスト膜を形成し、フォトリソグラフィ
法によってパターニングし、パターニングされたレジス
ト膜をマスクにしてポリシリコン層と酸化膜とをエッチ
ングして、図２０に示すようにゲート絶縁膜６とゲート
電極７とを形成する。次に、図２１に示すように、これ
らのゲート絶縁膜６，ゲート電極７をマスクにしてＰ型
の不純物を注入してドレイン層２上にチャネル層３を形
成する。
成し、フォトレジスト膜を形成し、フォトリソグラフィ
法によってパターニングし、パターニングされたレジス
ト膜をマスクにしてポリシリコン層と酸化膜とをエッチ
ングして、図２０に示すようにゲート絶縁膜６とゲート
電極７とを形成する。次に、図２１に示すように、これ
らのゲート絶縁膜６，ゲート電極７をマスクにしてＰ型
の不純物を注入してドレイン層２上にチャネル層３を形
成する。
【０００６】次いで、図２２に示すように全面にフォト
レジストを塗布し、フォトリソグラフィ法によってチャ
ネル層３の一部に開口が形成されるようにパターニング
する。そしてパターニングされたレジスト膜ＰＲ１をマ
スクにしてｐ型不純物をチャネル層３に注入してボディ
領域層５を形成する。その後、図２３に示すように、パ
ターニングされたレジスト膜ＰＲ１を除去した後、改め
てフォトレジストを全面に塗布し、フォトリソグラフィ
法によってパターニングしてボディ領域層５の形成領域
にレジスト膜ＰＲ２を形成し、レジスト膜ＰＲ２，ゲー
ト電極６等をマスクにして、ｎ型不純物をチャネル層３
上に注入する。
レジストを塗布し、フォトリソグラフィ法によってチャ
ネル層３の一部に開口が形成されるようにパターニング
する。そしてパターニングされたレジスト膜ＰＲ１をマ
スクにしてｐ型不純物をチャネル層３に注入してボディ
領域層５を形成する。その後、図２３に示すように、パ
ターニングされたレジスト膜ＰＲ１を除去した後、改め
てフォトレジストを全面に塗布し、フォトリソグラフィ
法によってパターニングしてボディ領域層５の形成領域
にレジスト膜ＰＲ２を形成し、レジスト膜ＰＲ２，ゲー
ト電極６等をマスクにして、ｎ型不純物をチャネル層３
上に注入する。
【０００７】次いで、図２４に示すように、ＰＳＧ膜８
を全面に形成する。その後、再び不図示のフォトレジス
トを塗布し、フォトリソグラフィ法によりボディ領域層
５とソース領域層４の一部領域上に開口が形成されるよ
うにこのレジストをパターニングする。次に、このレジ
ストをマスクにしてＰＳＧ膜８をエッチングしてボディ
領域層５とソース領域層４の一部領域を露出する。
を全面に形成する。その後、再び不図示のフォトレジス
トを塗布し、フォトリソグラフィ法によりボディ領域層
５とソース領域層４の一部領域上に開口が形成されるよ
うにこのレジストをパターニングする。次に、このレジ
ストをマスクにしてＰＳＧ膜８をエッチングしてボディ
領域層５とソース領域層４の一部領域を露出する。
【０００８】その後、全面にスパッタや蒸着法によって
アルミニウム等の金属膜を形成し、レジスト膜を形成
し、フォトリソグラフィ法によってパターニングし、こ
れをマスクにして金属膜をエッチング・除去して配線層
９を形成することにより、図１９に示すような構造のパ
ワーＭＯＳＦＥＴが完成する。以上説明したのは、プレ
ーナ型のパワーＭＯＳＦＥＴであったが、パワーＭＯＳ
ＦＥＴには、このほかにトレンチ型のパワーＭＯＳＦＥ
Ｔもある。これは基板にトレンチを形成し、ゲート電極
をその中に埋めこんで形成するものである。
アルミニウム等の金属膜を形成し、レジスト膜を形成
し、フォトリソグラフィ法によってパターニングし、こ
れをマスクにして金属膜をエッチング・除去して配線層
９を形成することにより、図１９に示すような構造のパ
ワーＭＯＳＦＥＴが完成する。以上説明したのは、プレ
ーナ型のパワーＭＯＳＦＥＴであったが、パワーＭＯＳ
ＦＥＴには、このほかにトレンチ型のパワーＭＯＳＦＥ
Ｔもある。これは基板にトレンチを形成し、ゲート電極
をその中に埋めこんで形成するものである。
【０００９】以下でトレンチ型のパワーＭＯＳＦＥＴに
ついて図２６を参照しながら説明する。このパワーＭＯ
ＳＦＥＴは、図２６に示すように、半導体基板１１と、
その上にエピタキシャル成長で形成されたｎ- 型のドレ
イン層１２と、その上に形成されたｐ型のチャネル層１
３とを有する。
ついて図２６を参照しながら説明する。このパワーＭＯ
ＳＦＥＴは、図２６に示すように、半導体基板１１と、
その上にエピタキシャル成長で形成されたｎ- 型のドレ
イン層１２と、その上に形成されたｐ型のチャネル層１
３とを有する。
【００１０】チャネル層１３とドレイン層１２の一部に
は、これらを貫通するトレンチが形成されており、この
トレンチの内面には酸化膜等からなるゲート絶縁膜１６
が形成されている。さらに、このトレンチを充填するよ
うにポリシリコン等からなるゲート電極１７が形成され
ている。また、ゲート電極１７を挟んだチャネル層１３
の表面には、ｎ+ 型不純物からなるソース領域層１５が
形成されている。このソース領域層１５の中央部には、
ｐ+ 型のボディ領域層１４が形成されている。
は、これらを貫通するトレンチが形成されており、この
トレンチの内面には酸化膜等からなるゲート絶縁膜１６
が形成されている。さらに、このトレンチを充填するよ
うにポリシリコン等からなるゲート電極１７が形成され
ている。また、ゲート電極１７を挟んだチャネル層１３
の表面には、ｎ+ 型不純物からなるソース領域層１５が
形成されている。このソース領域層１５の中央部には、
ｐ+ 型のボディ領域層１４が形成されている。
【００１１】さらに、ゲート電極１７を被覆するように
ＰＳＧ膜１８が形成されている。このＰＳＧ膜１８の一
部には開口が設けられており、ここからボディ領域層１
４と、これに接するソース領域層１５の一部が露出して
いる。そして、この露出したボディ領域層１４，ソース
領域層１５の一部とコンタクトをとるための配線層１９
が、この領域とＰＳＧ膜１８の上に形成されている。
ＰＳＧ膜１８が形成されている。このＰＳＧ膜１８の一
部には開口が設けられており、ここからボディ領域層１
４と、これに接するソース領域層１５の一部が露出して
いる。そして、この露出したボディ領域層１４，ソース
領域層１５の一部とコンタクトをとるための配線層１９
が、この領域とＰＳＧ膜１８の上に形成されている。
【００１２】
【発明が解決しようとする課題】以上で説明したにプレ
ーナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２０） ３）ボディ領域５を形成するためのレジストマスク形成
工程（図２２） ４）ソース領域４を形成するためのレジストマスク形成
工程（図２３） ５）ソース領域４のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程（図２５） ６）配線層をパターニングするためのレジストマスク形
成工程 においてパターニングのためのフォトリソ工程に用いる
フォトマスクが必要なので、都合６枚ものフォトマスク
が必要になる。
ーナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２０） ３）ボディ領域５を形成するためのレジストマスク形成
工程（図２２） ４）ソース領域４を形成するためのレジストマスク形成
工程（図２３） ５）ソース領域４のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程（図２５） ６）配線層をパターニングするためのレジストマスク形
成工程 においてパターニングのためのフォトリソ工程に用いる
フォトマスクが必要なので、都合６枚ものフォトマスク
が必要になる。
【００１３】このため、マスク工程やこれに付随する工
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。また、
トレンチ型のパワーＭＯＳＦＥＴについては、製造工程
において、ボディ領域層及びソース領域層を、フォトレ
ジストをマスクとして用いて形成している。このため、
微細化には限度があり、セル密度を増加させることが困
難であったという事情があった。
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。また、
トレンチ型のパワーＭＯＳＦＥＴについては、製造工程
において、ボディ領域層及びソース領域層を、フォトレ
ジストをマスクとして用いて形成している。このため、
微細化には限度があり、セル密度を増加させることが困
難であったという事情があった。
【００１４】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、一導電型の
半導体基板と、前記半導体基板の表層に形成された一導
電型のドレイン層と、前記ドレイン層上の一部領域に形
成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成
されたゲート電極と、前記ゲート電極上に形成された絶
縁膜と、前記ゲート絶縁膜，前記ゲート電極及び前記絶
縁膜の側壁に形成されたサイドウオールと、前記ゲート
電極及び前記サイドウオールの形成領域以外の領域の前
記ドレイン層上に形成された凹部と、前記凹部の形成領
域から前記ゲート電極の形成領域の周辺にわたって形成
された逆導電型のチャネル層と、前記凹部の外側の領域
の前記チャネル層上に形成された、一導電型のソース領
域層と、前記凹部より露出する前記チャネル層，前記サ
イドウオール及び前記絶縁膜を被覆するように形成され
た配線層とを有することを特徴とする半導体装置や、一
導電型の半導体基板と、前記半導体基板の表層に形成さ
れた一導電型のドレイン層と、前記ドレイン層上に形成
された逆導電型のチャネル層と、前記チャネル層を貫通
し、前記ドレイン層にまで達するように設けられたトレ
ンチと、前記トレンチの内壁から、前記トレンチの形成
領域の周辺の前記チャネル層上にわたって設けられたゲ
ート絶縁膜と、前記トレンチを充填するように前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記ゲート電極
上に形成された絶縁膜と、前記ゲート絶縁膜，前記ゲー
ト電極及び前記絶縁膜の側壁を被覆するように形成され
たサイドウオールと、前記ゲート電極及び前記サイドウ
オールの形成領域以外の領域の一部の前記チャネル層上
に形成された凹部と、前記凹部の外側の領域の前記チャ
ネル層上に形成されたソース領域層と、前記凹部の形成
領域の下の前記チャネル層に形成されたボディ領域層
と、前記ソース領域層，前記ボディ領域層，前記サイド
ウオール及び前記絶縁膜を被覆するように設けられた配
線層とを有することを特徴とする半導体装置や、一導電
型の半導体基板の表層に、一導電型のドレイン層を形成
する工程と、前記ドレイン層上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上に導電体層を形成する工
程と、前記導電体層上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜，導電体層及び前記第１の絶縁膜
をパターニングして、前記第１の絶縁膜よりゲート絶縁
膜を、前記導電体層よりゲート電極を、それぞれ形成す
る工程と、前記ゲート電極をマスクにして前記ドレイン
層の表層に逆導電型の不純物を注入してチャネル領域層
を形成する工程と、前記ゲート電極をマスクにして前記
チャネル領域層上に一導電型の不純物を注入して一導電
型不純物領域層を形成する工程と、前記一導電型不純物
領域層の表面と、前記ゲート絶縁膜，ゲート電極及び前
記第２の絶縁膜の側壁と、前記第２の絶縁膜の上面を被
覆するような第３の絶縁膜を形成する工程と、前記第３
の絶縁膜をエッチバックして、前記ゲート絶縁膜，ゲー
ト電極及び前記第２の絶縁膜の側壁に、前記第３の絶縁
膜よりなるサイドウオールを形成するとともに、前記一
導電型不純物領域層をエッチングして凹部を形成し、前
記一導電型不純物領域層の一部よりなるソース領域層を
形成する工程と、全面に金属層を形成し、これをパター
ニングして配線層を形成する工程とを有することを特徴
とする半導体装置の製造方法や、一導電型の半導体基板
の表層に、一導電型のドレイン層を形成したのちに、前
記ドレイン層の表層全面に逆導電型の不純物を拡散して
チャネル層を形成する工程と、前記チャネル層を貫通
し、前記ドレイン層にまで達するトレンチを複数形成す
る工程と、前記トレンチの内壁及び前記チャネル層の表
面にわたって第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に導電体層を形成する工程と、前記導電体層
上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜，前記導電体層及び前記第１の絶縁膜を同じマスクで
パターニングし、前記第１の絶縁膜よりゲート絶縁膜
を、前記導電体層よりゲート電極を、それぞれ形成する
工程と、前記ゲート電極をマスクにして前記チャネル層
表面に一導電型の不純物を注入して、一導電型不純物領
域層を形成する工程と、全面に第３の絶縁膜を形成する
工程と、前記第３の絶縁膜をエッチバックして前記ゲー
ト絶縁膜，ゲート電極及び前記第１の絶縁膜の側壁を被
覆するサイドウオールを形成する工程と、全面にフォト
レジストを塗布し、露光・現像して前記一導電型不純物
領域層の中央部に開口を形成し、前記レジスト膜をマス
クにしてエッチングし、前記一導電型不純物領域層の中
央部を貫通して前記チャネル層に達する凹部を形成する
とともに前記一導電型不純物領域層の一部よりなるソー
ス領域層を形成する工程と、前記レジスト膜をマスクに
して、前記凹部の下部に逆導電型不純物を注入して、ボ
ディ領域層を形成する工程と、前記レジスト膜を除去
し、前記ソース領域層，前記ボディ領域層，前記サイド
ウオール及び前記第２の絶縁膜を被覆する金属層を形成
し、該金属層をパターニングして配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り、上記課題を解決する。
に鑑み成されたもので、図１に示すように、一導電型の
半導体基板と、前記半導体基板の表層に形成された一導
電型のドレイン層と、前記ドレイン層上の一部領域に形
成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成
されたゲート電極と、前記ゲート電極上に形成された絶
縁膜と、前記ゲート絶縁膜，前記ゲート電極及び前記絶
縁膜の側壁に形成されたサイドウオールと、前記ゲート
電極及び前記サイドウオールの形成領域以外の領域の前
記ドレイン層上に形成された凹部と、前記凹部の形成領
域から前記ゲート電極の形成領域の周辺にわたって形成
された逆導電型のチャネル層と、前記凹部の外側の領域
の前記チャネル層上に形成された、一導電型のソース領
域層と、前記凹部より露出する前記チャネル層，前記サ
イドウオール及び前記絶縁膜を被覆するように形成され
た配線層とを有することを特徴とする半導体装置や、一
導電型の半導体基板と、前記半導体基板の表層に形成さ
れた一導電型のドレイン層と、前記ドレイン層上に形成
された逆導電型のチャネル層と、前記チャネル層を貫通
し、前記ドレイン層にまで達するように設けられたトレ
ンチと、前記トレンチの内壁から、前記トレンチの形成
領域の周辺の前記チャネル層上にわたって設けられたゲ
ート絶縁膜と、前記トレンチを充填するように前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記ゲート電極
上に形成された絶縁膜と、前記ゲート絶縁膜，前記ゲー
ト電極及び前記絶縁膜の側壁を被覆するように形成され
たサイドウオールと、前記ゲート電極及び前記サイドウ
オールの形成領域以外の領域の一部の前記チャネル層上
に形成された凹部と、前記凹部の外側の領域の前記チャ
ネル層上に形成されたソース領域層と、前記凹部の形成
領域の下の前記チャネル層に形成されたボディ領域層
と、前記ソース領域層，前記ボディ領域層，前記サイド
ウオール及び前記絶縁膜を被覆するように設けられた配
線層とを有することを特徴とする半導体装置や、一導電
型の半導体基板の表層に、一導電型のドレイン層を形成
する工程と、前記ドレイン層上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上に導電体層を形成する工
程と、前記導電体層上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜，導電体層及び前記第１の絶縁膜
をパターニングして、前記第１の絶縁膜よりゲート絶縁
膜を、前記導電体層よりゲート電極を、それぞれ形成す
る工程と、前記ゲート電極をマスクにして前記ドレイン
層の表層に逆導電型の不純物を注入してチャネル領域層
を形成する工程と、前記ゲート電極をマスクにして前記
チャネル領域層上に一導電型の不純物を注入して一導電
型不純物領域層を形成する工程と、前記一導電型不純物
領域層の表面と、前記ゲート絶縁膜，ゲート電極及び前
記第２の絶縁膜の側壁と、前記第２の絶縁膜の上面を被
覆するような第３の絶縁膜を形成する工程と、前記第３
の絶縁膜をエッチバックして、前記ゲート絶縁膜，ゲー
ト電極及び前記第２の絶縁膜の側壁に、前記第３の絶縁
膜よりなるサイドウオールを形成するとともに、前記一
導電型不純物領域層をエッチングして凹部を形成し、前
記一導電型不純物領域層の一部よりなるソース領域層を
形成する工程と、全面に金属層を形成し、これをパター
ニングして配線層を形成する工程とを有することを特徴
とする半導体装置の製造方法や、一導電型の半導体基板
の表層に、一導電型のドレイン層を形成したのちに、前
記ドレイン層の表層全面に逆導電型の不純物を拡散して
チャネル層を形成する工程と、前記チャネル層を貫通
し、前記ドレイン層にまで達するトレンチを複数形成す
る工程と、前記トレンチの内壁及び前記チャネル層の表
面にわたって第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に導電体層を形成する工程と、前記導電体層
上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜，前記導電体層及び前記第１の絶縁膜を同じマスクで
パターニングし、前記第１の絶縁膜よりゲート絶縁膜
を、前記導電体層よりゲート電極を、それぞれ形成する
工程と、前記ゲート電極をマスクにして前記チャネル層
表面に一導電型の不純物を注入して、一導電型不純物領
域層を形成する工程と、全面に第３の絶縁膜を形成する
工程と、前記第３の絶縁膜をエッチバックして前記ゲー
ト絶縁膜，ゲート電極及び前記第１の絶縁膜の側壁を被
覆するサイドウオールを形成する工程と、全面にフォト
レジストを塗布し、露光・現像して前記一導電型不純物
領域層の中央部に開口を形成し、前記レジスト膜をマス
クにしてエッチングし、前記一導電型不純物領域層の中
央部を貫通して前記チャネル層に達する凹部を形成する
とともに前記一導電型不純物領域層の一部よりなるソー
ス領域層を形成する工程と、前記レジスト膜をマスクに
して、前記凹部の下部に逆導電型不純物を注入して、ボ
ディ領域層を形成する工程と、前記レジスト膜を除去
し、前記ソース領域層，前記ボディ領域層，前記サイド
ウオール及び前記第２の絶縁膜を被覆する金属層を形成
し、該金属層をパターニングして配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り、上記課題を解決する。
【００１５】
（１）第１の実施形態 以下で、本発明の第１の実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴについて図面を参照しながら説明す
る。図１は、本実施形態に係るプレーナ型のパワーＭＯ
ＳＦＥＴの構造を示す断面図である。ここでは一例とし
てＮチャンネル型のトランジスタで説明するが、Ｐチャ
ンネル型のトランジスタでも適用できる。
ワーＭＯＳＦＥＴについて図面を参照しながら説明す
る。図１は、本実施形態に係るプレーナ型のパワーＭＯ
ＳＦＥＴの構造を示す断面図である。ここでは一例とし
てＮチャンネル型のトランジスタで説明するが、Ｐチャ
ンネル型のトランジスタでも適用できる。
【００１６】このパワーＭＯＳＦＥＴは、図１に示すよ
うに、ｎ+ 型の半導体基板２１上にｎ- 型のエピタキシ
ャル層からなるドレイン層２２が形成されている。この
ドレイン層２２の一部には、ゲート絶縁膜２５，ゲート
電極２６及びＮＳＧ膜２７が順次形成されている。これ
らのゲート絶縁膜２５，ゲート電極２６及びＮＳＧ膜２
７の側壁には、やはりＮＳＧ膜からなるサイドウオール
２８が形成されている。
うに、ｎ+ 型の半導体基板２１上にｎ- 型のエピタキシ
ャル層からなるドレイン層２２が形成されている。この
ドレイン層２２の一部には、ゲート絶縁膜２５，ゲート
電極２６及びＮＳＧ膜２７が順次形成されている。これ
らのゲート絶縁膜２５，ゲート電極２６及びＮＳＧ膜２
７の側壁には、やはりＮＳＧ膜からなるサイドウオール
２８が形成されている。
【００１７】ゲート絶縁膜２５，ゲート電極２６及びＮ
ＳＧ膜２７の形成領域を挟んだエピタキシャル層２２上
には、ｐ型不純物拡散によって形成されたチャネル層２
３が形成されている。このチャネル層２３の中央部に
は、サイドウオール２８の側壁とその端部が一致する凹
部が形成されており、その凹部の両側にｎ+ 型のソース
領域層２４が形成されている。
ＳＧ膜２７の形成領域を挟んだエピタキシャル層２２上
には、ｐ型不純物拡散によって形成されたチャネル層２
３が形成されている。このチャネル層２３の中央部に
は、サイドウオール２８の側壁とその端部が一致する凹
部が形成されており、その凹部の両側にｎ+ 型のソース
領域層２４が形成されている。
【００１８】さらに、上述の凹部におけるチャネル層２
３、サイドウオール２８，ＮＳＧ膜２７を被覆するよう
に、アルミ等の金属膜からなる配線層２９が形成されて
おり、これによってソース領域層２４とのコンタクトを
とることができる。以下で上述の構造のパワーＭＯＳＦ
ＥＴの製造方法について図面を参照しながら説明する。
図２〜図５は本実施形態に係るパワーＭＯＳＦＥＴの製
造方法を説明する断面図である。
３、サイドウオール２８，ＮＳＧ膜２７を被覆するよう
に、アルミ等の金属膜からなる配線層２９が形成されて
おり、これによってソース領域層２４とのコンタクトを
とることができる。以下で上述の構造のパワーＭＯＳＦ
ＥＴの製造方法について図面を参照しながら説明する。
図２〜図５は本実施形態に係るパワーＭＯＳＦＥＴの製
造方法を説明する断面図である。
【００１９】まず、ｎ+ 型の半導体基板２１上に、ｎ-
型のドレイン層２２をエピタキシャル成長によって形成
する。次に、その上に膜厚５０００〜１００００Å程度
の厚い酸化膜を形成し、フォトリソグラフィ法によって
レジスト膜を選択的に形成し、これをマスクにして酸化
膜をエッチングしてパターニングする。この厚い酸化膜
は、図２〜図５のいずれにも図示していないが、後にボ
ンディングパッドを形成する領域に必要な酸化膜であ
る。次に、改めて後にゲート絶縁膜となる酸化膜２５Ａ
を形成する。
型のドレイン層２２をエピタキシャル成長によって形成
する。次に、その上に膜厚５０００〜１００００Å程度
の厚い酸化膜を形成し、フォトリソグラフィ法によって
レジスト膜を選択的に形成し、これをマスクにして酸化
膜をエッチングしてパターニングする。この厚い酸化膜
は、図２〜図５のいずれにも図示していないが、後にボ
ンディングパッドを形成する領域に必要な酸化膜であ
る。次に、改めて後にゲート絶縁膜となる酸化膜２５Ａ
を形成する。
【００２０】次いでその上面全面に膜厚５０００Å程度
のポリシリコン層２６Ａを形成したのちに、膜厚５００
０〜１００００Å程度のＮＳＧ膜２７を全面に形成す
る。引き続いてフォトレジストを全面に塗布して露光・
現像してパターニングしてレジスト膜ＰＲを形成する。
ここまでの工程でパターニングされたレジスト膜ＰＲが
上面に形成された図２の構造を得る。
のポリシリコン層２６Ａを形成したのちに、膜厚５００
０〜１００００Å程度のＮＳＧ膜２７を全面に形成す
る。引き続いてフォトレジストを全面に塗布して露光・
現像してパターニングしてレジスト膜ＰＲを形成する。
ここまでの工程でパターニングされたレジスト膜ＰＲが
上面に形成された図２の構造を得る。
【００２１】次に、パターニングされたレジスト膜ＰＲ
をマスクにしてＮＳＧ膜２７，ポリシリコン層２６Ａ，
酸化膜２５Ａとをドライエッチングして、図３に示すよ
うにゲート絶縁膜２５，ゲート電極２６を同時に形成す
る。その後、これらのゲート絶縁膜２５，ゲート電極２
６をマスクにして、ドーズ量５×１０13／ｃｍ2，加速
電圧８０ＫｅＶの条件でｐ型の不純物であるボロンを注
入してｎ- 型エピタキシャル層２２上にチャネル層２３
を形成する。
をマスクにしてＮＳＧ膜２７，ポリシリコン層２６Ａ，
酸化膜２５Ａとをドライエッチングして、図３に示すよ
うにゲート絶縁膜２５，ゲート電極２６を同時に形成す
る。その後、これらのゲート絶縁膜２５，ゲート電極２
６をマスクにして、ドーズ量５×１０13／ｃｍ2，加速
電圧８０ＫｅＶの条件でｐ型の不純物であるボロンを注
入してｎ- 型エピタキシャル層２２上にチャネル層２３
を形成する。
【００２２】この工程に引き続いて、ゲート絶縁膜２
５，ゲート電極２６をマスクにしてドーズ量１×１０16
／ｃｍ2，加速電圧１４０ＫｅＶの条件でｎ型不純物で
あるＡｓを注入し、ｎ+ 型不純物拡散層２４Ａを表面に
形成する。次に、全面に再び膜厚８０００ÅのＮＳＧ膜
２８Ａを形成する。ここまでの工程で図４に示す構造を
得る。
５，ゲート電極２６をマスクにしてドーズ量１×１０16
／ｃｍ2，加速電圧１４０ＫｅＶの条件でｎ型不純物で
あるＡｓを注入し、ｎ+ 型不純物拡散層２４Ａを表面に
形成する。次に、全面に再び膜厚８０００ÅのＮＳＧ膜
２８Ａを形成する。ここまでの工程で図４に示す構造を
得る。
【００２３】次いで、全面を異方性エッチングでエッチ
バックする。この工程で、ゲート絶縁膜２５，ゲート電
極２６及びＮＳＧ膜２７の側壁にサイドウオール２８が
形成され、それとともにチャネル層２３の一部がエッチ
ングされてしまい、ここに深さ０．２〜０．６μｍ程度
の凹部ＯＢが形成される。このとき、凹部ＯＢが形成さ
れることによりｎ+ 型不純物拡散層２４Ａは図５に示す
ように分断され、ソース領域層２４が同時に形成される
ことになる。
バックする。この工程で、ゲート絶縁膜２５，ゲート電
極２６及びＮＳＧ膜２７の側壁にサイドウオール２８が
形成され、それとともにチャネル層２３の一部がエッチ
ングされてしまい、ここに深さ０．２〜０．６μｍ程度
の凹部ＯＢが形成される。このとき、凹部ＯＢが形成さ
れることによりｎ+ 型不純物拡散層２４Ａは図５に示す
ように分断され、ソース領域層２４が同時に形成される
ことになる。
【００２４】その後、ボロンを３５ＫｅＶ、５×１０15
／ｃｍ2の条件で打ち込み、Ｐ＋型のボディコンタクト
２３Ａを形成する。その後全面に蒸着又はスパッタ法に
よって膜厚３μｍ程度のアルミ等の金属膜を形成し、こ
れをパターニングすることにより、図１に示すようなプ
レーナ型のパワーＭＯＳＦＥＴが完成する。
／ｃｍ2の条件で打ち込み、Ｐ＋型のボディコンタクト
２３Ａを形成する。その後全面に蒸着又はスパッタ法に
よって膜厚３μｍ程度のアルミ等の金属膜を形成し、こ
れをパターニングすることにより、図１に示すようなプ
レーナ型のパワーＭＯＳＦＥＴが完成する。
【００２５】本実施形態に係る半導体装置の製造方法に
よれば、ゲート電極２６上にＮＳＧ膜２７を形成したの
ちにさらにＮＳＧ膜２８Ａを全面に形成し、これをエッ
チバックしてサイドウオール２８を形成するとともにエ
ピタキシャル層２２に凹部ＯＢを形成することによって
ソース領域２４を形成しているので、ソース領域２４を
形成する際に必要であったパターニングの際のフォトマ
スク工程が不要になる。
よれば、ゲート電極２６上にＮＳＧ膜２７を形成したの
ちにさらにＮＳＧ膜２８Ａを全面に形成し、これをエッ
チバックしてサイドウオール２８を形成するとともにエ
ピタキシャル層２２に凹部ＯＢを形成することによって
ソース領域２４を形成しているので、ソース領域２４を
形成する際に必要であったパターニングの際のフォトマ
スク工程が不要になる。
【００２６】本発明の第１の実施形態では、全工程を通
じて、フォトマスクが必要な工程は、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ３）配線層をパターニングするためのマスク形成工程 の３工程だけである。
じて、フォトマスクが必要な工程は、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ３）配線層をパターニングするためのマスク形成工程 の３工程だけである。
【００２７】このように、本実施形態では都合３枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。 （２）第２の実施形態 以下で、本発明の第２の実施形態について図面を参照し
ながら説明する。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。 （２）第２の実施形態 以下で、本発明の第２の実施形態について図面を参照し
ながら説明する。
【００２８】図６は本発明の第２の実施形態のプレーナ
型のパワーＭＯＳＦＥＴの構造について説明する断面図
である。本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴは、図６に示すように、図１で説明した第１の実施
形態のパワーＭＯＳＦＥＴと構造は酷似している。これ
との相違点は、ソース領域層３４の間にｐ+ 型のボディ
領域４０が形成されており、また、ソース領域層３４が
第１の実施形態よりも広く、その上面が露出している点
である。
型のパワーＭＯＳＦＥＴの構造について説明する断面図
である。本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴは、図６に示すように、図１で説明した第１の実施
形態のパワーＭＯＳＦＥＴと構造は酷似している。これ
との相違点は、ソース領域層３４の間にｐ+ 型のボディ
領域４０が形成されており、また、ソース領域層３４が
第１の実施形態よりも広く、その上面が露出している点
である。
【００２９】本発明の第２の実施形態に係るパワーＭＯ
ＳＦＥＴは、図６に示すように、ｎ+ 型の半導体基板３
１上にｎ- 型のエピタキシャル層３２が形成されてい
る。このエピタキシャル層３２の一部には、ゲート絶縁
膜３５，ゲート電極３６及びＮＳＧ膜３７が順次形成さ
れている。これらのゲート絶縁膜３５，ゲート電極３６
及びＮＳＧ膜３７の側壁には、やはりＮＳＧ膜からなる
サイドウオール３８が形成されている。
ＳＦＥＴは、図６に示すように、ｎ+ 型の半導体基板３
１上にｎ- 型のエピタキシャル層３２が形成されてい
る。このエピタキシャル層３２の一部には、ゲート絶縁
膜３５，ゲート電極３６及びＮＳＧ膜３７が順次形成さ
れている。これらのゲート絶縁膜３５，ゲート電極３６
及びＮＳＧ膜３７の側壁には、やはりＮＳＧ膜からなる
サイドウオール３８が形成されている。
【００３０】ゲート絶縁膜３５，ゲート電極３６及びＮ
ＳＧ膜３７の形成領域を挟んだエピタキシャル層３２上
には、ｐ型不純物拡散によって形成されたチャネル層３
３が形成されている。このチャネル層３３の中央部に
は、サイドウオール３８の側壁とその端部が一致する凹
部が形成されており、その凹部の両側にｎ+ 型のソース
領域層３４が形成されている。
ＳＧ膜３７の形成領域を挟んだエピタキシャル層３２上
には、ｐ型不純物拡散によって形成されたチャネル層３
３が形成されている。このチャネル層３３の中央部に
は、サイドウオール３８の側壁とその端部が一致する凹
部が形成されており、その凹部の両側にｎ+ 型のソース
領域層３４が形成されている。
【００３１】さらに、上述の凹部におけるチャネル層３
３、サイドウオール３８，ＮＳＧ膜３７を被覆するよう
に、アルミ等の金属膜からなる配線層３９が形成されて
おり、これによってソース領域層３４とのコンタクトを
とることができる。以下で上述の構造のパワーＭＯＳＦ
ＥＴの製造方法について図面を参照しながら説明する。
図７〜図１１は本実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
３、サイドウオール３８，ＮＳＧ膜３７を被覆するよう
に、アルミ等の金属膜からなる配線層３９が形成されて
おり、これによってソース領域層３４とのコンタクトを
とることができる。以下で上述の構造のパワーＭＯＳＦ
ＥＴの製造方法について図面を参照しながら説明する。
図７〜図１１は本実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
【００３２】まず、ｎ+ 型の半導体基板３１上に、ｎ-
型エピタキシャル層３２をエピタキシャル成長によって
形成する。次に、その上に厚い酸化膜を形成し、パター
ニングしたのちに、再びゲート絶縁膜となる酸化膜を形
成する。この厚い酸化膜は、図７〜図１１のいずれにも
図示していないが、ボンディングパッドを形成する領域
に必要な酸化膜である。
型エピタキシャル層３２をエピタキシャル成長によって
形成する。次に、その上に厚い酸化膜を形成し、パター
ニングしたのちに、再びゲート絶縁膜となる酸化膜を形
成する。この厚い酸化膜は、図７〜図１１のいずれにも
図示していないが、ボンディングパッドを形成する領域
に必要な酸化膜である。
【００３３】次いでその上面全面にポリシリコン層を形
成したのちに、ＮＳＧ膜をやはり全面に形成する。引き
続いてフォトレジストを全面に塗布し、露光・現像する
ことでパターニングする。次に、パターニングされたレ
ジスト膜ＰＲをマスクにしてＮＳＧ膜３７，ポリシリコ
ン層３６Ａ，酸化膜３５Ａとをエッチングでパターニン
グすることにより、図７に示すようにゲート絶縁膜３
５，ゲート電極３６を同時に形成し、これと同じパター
ンのＮＳＧ膜３７を得る。
成したのちに、ＮＳＧ膜をやはり全面に形成する。引き
続いてフォトレジストを全面に塗布し、露光・現像する
ことでパターニングする。次に、パターニングされたレ
ジスト膜ＰＲをマスクにしてＮＳＧ膜３７，ポリシリコ
ン層３６Ａ，酸化膜３５Ａとをエッチングでパターニン
グすることにより、図７に示すようにゲート絶縁膜３
５，ゲート電極３６を同時に形成し、これと同じパター
ンのＮＳＧ膜３７を得る。
【００３４】その後、図８に示すように、これらのゲー
ト絶縁膜３５，ゲート電極３６をマスクにしてｐ型の不
純物を注入してｎ- 型エピタキシャル層３２上にｐ型の
チャネル層３３を形成する。引き続いて、やはりゲート
絶縁膜３５，ゲート電極３６をマスクにしてｎ型不純物
を注入し、ｎ+ 型不純物拡散層３４Ａを表面に形成す
る。
ト絶縁膜３５，ゲート電極３６をマスクにしてｐ型の不
純物を注入してｎ- 型エピタキシャル層３２上にｐ型の
チャネル層３３を形成する。引き続いて、やはりゲート
絶縁膜３５，ゲート電極３６をマスクにしてｎ型不純物
を注入し、ｎ+ 型不純物拡散層３４Ａを表面に形成す
る。
【００３５】次に、全面に再びＮＳＧ膜３８Ａを形成
し、全面にフォトレジストを塗布する。そしてフォトマ
スクを用いて露光・現像してこれをパターニングするこ
とで、ボディ領域４０を後に形成する領域のレジストＰ
Ｒに開口を形成する（図９）。次いで、このレジストＰ
Ｒをマスクにしてエピタキシャル層３２の表面に形成さ
れたｎ+ 型不純物拡散層３４Ａをエッチングで除去して
凹部ＯＢ２を形成し、ソース領域層３４を形成する。そ
の後、引き続いてｐ型の不純物をこの凹部ＯＢ２に注入
することにより、ボディ領域４０を形成する（図１
０）。
し、全面にフォトレジストを塗布する。そしてフォトマ
スクを用いて露光・現像してこれをパターニングするこ
とで、ボディ領域４０を後に形成する領域のレジストＰ
Ｒに開口を形成する（図９）。次いで、このレジストＰ
Ｒをマスクにしてエピタキシャル層３２の表面に形成さ
れたｎ+ 型不純物拡散層３４Ａをエッチングで除去して
凹部ＯＢ２を形成し、ソース領域層３４を形成する。そ
の後、引き続いてｐ型の不純物をこの凹部ＯＢ２に注入
することにより、ボディ領域４０を形成する（図１
０）。
【００３６】次に、レジストを除去した後に、全面を異
方性エッチングでエッチバックする。この工程で、図１
１に示すように、ゲート絶縁膜３５，ゲート電極３６及
びＮＳＧ膜３７の側壁にサイドウオール３８が形成さ
れ、これと同時にソース領域３４が露出する。その後全
面に蒸着又はスパッタ法によってアルミ等の金属膜を形
成し、これをパターニングすることにより、図６に示す
ようなプレーナ型のパワーＭＯＳＦＥＴが完成する。
方性エッチングでエッチバックする。この工程で、図１
１に示すように、ゲート絶縁膜３５，ゲート電極３６及
びＮＳＧ膜３７の側壁にサイドウオール３８が形成さ
れ、これと同時にソース領域３４が露出する。その後全
面に蒸着又はスパッタ法によってアルミ等の金属膜を形
成し、これをパターニングすることにより、図６に示す
ようなプレーナ型のパワーＭＯＳＦＥＴが完成する。
【００３７】本実施形態に係る半導体装置の製造方法に
よれば、ゲート電極３６上にＮＳＧ膜３７を形成したの
ちにさらにＮＳＧ膜３８Ａを全面に形成し、これをエッ
チバックしてサイドウオール３８を形成しており、さら
に、エピタキシャル層３２にボディ領域形成のための凹
部ＯＢ２を形成することによってソース領域３４を形成
しているので、従来ソース領域を形成するパターニング
の際のフォトマスク工程が不要になる。
よれば、ゲート電極３６上にＮＳＧ膜３７を形成したの
ちにさらにＮＳＧ膜３８Ａを全面に形成し、これをエッ
チバックしてサイドウオール３８を形成しており、さら
に、エピタキシャル層３２にボディ領域形成のための凹
部ＯＢ２を形成することによってソース領域３４を形成
しているので、従来ソース領域を形成するパターニング
の際のフォトマスク工程が不要になる。
【００３８】本発明の第２の実施形態では、全工程を通
して、フォトマスクは、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程（図９） ４）配線層をパターニングするためのマスク形成工程 の４枚だけで足りることになる。
して、フォトマスクは、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程（図９） ４）配線層をパターニングするためのマスク形成工程 の４枚だけで足りることになる。
【００３９】このように、本実施形態では都合４枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。なお、上記の第２の実施形態における各種
の膜の膜厚などの条件は、第１の実施形態とほぼ同様な
ので、説明を省略している。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。なお、上記の第２の実施形態における各種
の膜の膜厚などの条件は、第１の実施形態とほぼ同様な
ので、説明を省略している。
【００４０】（３）第３の実施形態 以下で、本発明の実施形態に係るトレンチ構造のパワー
ＭＯＳＦＥＴについて図面を参照しながら説明する。図
１２は本実施形態に係るパワーＭＯＳＦＥＴの構造を示
す断面図である。最初にこのパワーＭＯＳＦＥＴの構造
について説明する。
ＭＯＳＦＥＴについて図面を参照しながら説明する。図
１２は本実施形態に係るパワーＭＯＳＦＥＴの構造を示
す断面図である。最初にこのパワーＭＯＳＦＥＴの構造
について説明する。
【００４１】このパワーＭＯＳＦＥＴにおいては、図２
に示すように、Ｎ+ 型シリコンからなる半導体基板４１
上に、エピタキシャル成長で形成されたＮ- 型のドレイ
ン層４２が形成されている。そしてこのドレイン層４２
の表層に、Ｐ+ 型不純物拡散層からなるチャネル層４３
が形成されている。この半導体基板４１にはチャネル層
４２を貫通して内部まで達するトレンチが複数形成され
ており、トレンチの表面には膜厚５００Å程度のシリコ
ン酸化膜からなるゲート絶縁膜４６が形成されている。
に示すように、Ｎ+ 型シリコンからなる半導体基板４１
上に、エピタキシャル成長で形成されたＮ- 型のドレイ
ン層４２が形成されている。そしてこのドレイン層４２
の表層に、Ｐ+ 型不純物拡散層からなるチャネル層４３
が形成されている。この半導体基板４１にはチャネル層
４２を貫通して内部まで達するトレンチが複数形成され
ており、トレンチの表面には膜厚５００Å程度のシリコ
ン酸化膜からなるゲート絶縁膜４６が形成されている。
【００４２】また、ゲート絶縁膜４６上には、トレンチ
を充填するようにポリシリコンからなるゲート電極４７
が形成されている。トレンチによって複数に分離された
チャネル層４３の表層の一部には凹部が形成されてい
る。この凹部を挟んでＮ+ 型不純物拡散層からなるソー
ス領域層４５がチャネル層４３上に形成されている。凹
部の下のチャネル層４３には、ｐ+ 型不純物からなるボ
ディ領域層４４が形成されている。ここでソース領域層
の形成は、トレンチ形成前でも良い。
を充填するようにポリシリコンからなるゲート電極４７
が形成されている。トレンチによって複数に分離された
チャネル層４３の表層の一部には凹部が形成されてい
る。この凹部を挟んでＮ+ 型不純物拡散層からなるソー
ス領域層４５がチャネル層４３上に形成されている。凹
部の下のチャネル層４３には、ｐ+ 型不純物からなるボ
ディ領域層４４が形成されている。ここでソース領域層
の形成は、トレンチ形成前でも良い。
【００４３】また、ゲート電極４７の上部を被覆するよ
うに、ゲート電極４７と同じパターンを有するＮＳＧ膜
４８が形成されている。加えて、ＮＳＧ膜４８，ゲート
電極４７，ゲート絶縁膜４６の側壁には、これもＮＳＧ
膜からなるサイドウオール４９が形成されている。さら
に、上記のＮＳＧ膜４８，サイドウオール４９，露出し
ているソース領域層４５及びボディ領域層４４を被覆す
るように、膜厚３μｍ程度のアルミ等の金属膜からなる
配線層５０が形成されている。
うに、ゲート電極４７と同じパターンを有するＮＳＧ膜
４８が形成されている。加えて、ＮＳＧ膜４８，ゲート
電極４７，ゲート絶縁膜４６の側壁には、これもＮＳＧ
膜からなるサイドウオール４９が形成されている。さら
に、上記のＮＳＧ膜４８，サイドウオール４９，露出し
ているソース領域層４５及びボディ領域層４４を被覆す
るように、膜厚３μｍ程度のアルミ等の金属膜からなる
配線層５０が形成されている。
【００４４】以下で、上記のトレンチ型パワーＭＯＳＦ
ＥＴの製造方法について図面を参照しながら説明する。
図１３〜図１８は、本実施形態に係るパワーＭＯＳＦＥ
Ｔの製造方法を説明する断面図である。まず、Ｎ+ 型の
半導体基板４１の表層にエピタキシャル成長法によって
Ｎ- 型のドレイン層４２を形成した後に、そのドレイン
層４２の表層の全面にｐ+ 型不純物であるボロンをドー
ズ量５×１０13ｃｍ-2の条件で注入して拡散することで
チャネル層４３を形成する。
ＥＴの製造方法について図面を参照しながら説明する。
図１３〜図１８は、本実施形態に係るパワーＭＯＳＦＥ
Ｔの製造方法を説明する断面図である。まず、Ｎ+ 型の
半導体基板４１の表層にエピタキシャル成長法によって
Ｎ- 型のドレイン層４２を形成した後に、そのドレイン
層４２の表層の全面にｐ+ 型不純物であるボロンをドー
ズ量５×１０13ｃｍ-2の条件で注入して拡散することで
チャネル層４３を形成する。
【００４５】次に、レジストマスクを形成して、これを
マスクにしてエッチングすることにより、チャネル層４
３を貫通してドレイン層４２にまで達するトレンチを複
数形成する。次いで、全面を酸化して、チャネル層４３
の表面からトレンチの内壁にわたるゲート絶縁膜４６を
形成し、その上面にＣＶＤ法によりポリシリコン層４７
Ａを５０００Å程度の厚さに形成する。
マスクにしてエッチングすることにより、チャネル層４
３を貫通してドレイン層４２にまで達するトレンチを複
数形成する。次いで、全面を酸化して、チャネル層４３
の表面からトレンチの内壁にわたるゲート絶縁膜４６を
形成し、その上面にＣＶＤ法によりポリシリコン層４７
Ａを５０００Å程度の厚さに形成する。
【００４６】その後、ＮＳＧ膜４８を全面に形成するこ
とで図１３に示すような構造を得る。次に、フォトレジ
ストを全面に塗布し、露光・現像してパターニングする
ことにより、トレンチの形成領域を含む領域のＮＳＧ膜
４８上に選択的に残存させ、これをマスクにしてポリシ
リコン層４７Ａ，ＮＳＧ膜４８をエッチング・除去して
ゲート電極４７を形成する。次いで、これをマスクにし
てｎ+ 型の不純物をチャネル層４３に注入して、ｎ型不
純物領域層４５Ａを形成する（図１４）。
とで図１３に示すような構造を得る。次に、フォトレジ
ストを全面に塗布し、露光・現像してパターニングする
ことにより、トレンチの形成領域を含む領域のＮＳＧ膜
４８上に選択的に残存させ、これをマスクにしてポリシ
リコン層４７Ａ，ＮＳＧ膜４８をエッチング・除去して
ゲート電極４７を形成する。次いで、これをマスクにし
てｎ+ 型の不純物をチャネル層４３に注入して、ｎ型不
純物領域層４５Ａを形成する（図１４）。
【００４７】その後、図１５に示すように、全面に再び
膜厚８０００Å程度のＮＳＧ膜４９Ａを形成する。次い
で、図１６に示すように、全面をエッチバックしてゲー
ト電極４７，ＮＳＧ膜４８の側壁にサイドウオール４９
を形成する。次に、図１７に示すように、レジストを全
面に塗布し、パターニングして、ｎ+ 型不純物領域層４
５Ａの中央に開口ＯＰが形成されたレジストマスクＰＲ
を形成する。そしてこれをマスクにしてｎ+ 型不純物領
域層４５Ａをエッチングし、これを貫通するような凹部
を形成する。
膜厚８０００Å程度のＮＳＧ膜４９Ａを形成する。次い
で、図１６に示すように、全面をエッチバックしてゲー
ト電極４７，ＮＳＧ膜４８の側壁にサイドウオール４９
を形成する。次に、図１７に示すように、レジストを全
面に塗布し、パターニングして、ｎ+ 型不純物領域層４
５Ａの中央に開口ＯＰが形成されたレジストマスクＰＲ
を形成する。そしてこれをマスクにしてｎ+ 型不純物領
域層４５Ａをエッチングし、これを貫通するような凹部
を形成する。
【００４８】引き続いて、図１８に示すように、レジス
トマスクＰＲを付けたままの状態で、全面にｐ型の不純
物を注入し、凹部の下部にｐ+ 型不純物よりなるボディ
領域層４４を形成する。その後、レジストマスクＰＲを
除去し、全面にアルミなどの金属膜を形成し、これをパ
ターニングすることで、図１２に示すような構造のトレ
ンチ型のパワーＭＯＳＦＥＴが形成されることになる。
トマスクＰＲを付けたままの状態で、全面にｐ型の不純
物を注入し、凹部の下部にｐ+ 型不純物よりなるボディ
領域層４４を形成する。その後、レジストマスクＰＲを
除去し、全面にアルミなどの金属膜を形成し、これをパ
ターニングすることで、図１２に示すような構造のトレ
ンチ型のパワーＭＯＳＦＥＴが形成されることになる。
【００４９】本実施形態に係るトレンチ型のパワーＭＯ
ＳＦＥＴの製造方法によれば、従来のように、ソース領
域、ボディ領域を形成する際にレジストマスクを用い
ず、ボディ領域を形成するためにｎ+ 型不純物領域をエ
ッチングして除去している。このため、微細化加工が可
能になるので、セル密度をさらに向上させることが可能
になるという利点もある。
ＳＦＥＴの製造方法によれば、従来のように、ソース領
域、ボディ領域を形成する際にレジストマスクを用い
ず、ボディ領域を形成するためにｎ+ 型不純物領域をエ
ッチングして除去している。このため、微細化加工が可
能になるので、セル密度をさらに向上させることが可能
になるという利点もある。
【００５０】また、上記の製造方法では、全部の工程を
通じて、フォトマスクは、 １）トレンチを形成するためのパターニング用マスクの
形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図１４） ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程（図１７） ４）配線層をパターニングするためのマスク形成工程 の４枚で足りることになるので、マスク工程やこれに付
随する工程が非常に多くなり、製造工程が繁雑になり、
製造コストが高くなってしまうという問題を極力抑止す
ることが可能になる。
通じて、フォトマスクは、 １）トレンチを形成するためのパターニング用マスクの
形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図１４） ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程（図１７） ４）配線層をパターニングするためのマスク形成工程 の４枚で足りることになるので、マスク工程やこれに付
随する工程が非常に多くなり、製造工程が繁雑になり、
製造コストが高くなってしまうという問題を極力抑止す
ることが可能になる。
【００５１】また、上記の第１〜第３の実施形態では、
ゲート電極をポリシリコンで形成しているが、本発明は
これに限らず、例えばポリサイドや、金属を用いてもよ
い。さらに、種々の膜厚その他の条件についても、上記
の数値に限られるものでないことはいうまでもない。
ゲート電極をポリシリコンで形成しているが、本発明は
これに限らず、例えばポリサイドや、金属を用いてもよ
い。さらに、種々の膜厚その他の条件についても、上記
の数値に限られるものでないことはいうまでもない。
【００５２】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、ゲート電極をマスクにして
ドレイン層の表層に逆導電型の不純物を注入してチャネ
ル領域層を形成し、ゲート電極をマスクにしてチャネル
領域層上に一導電型の不純物を注入して一導電型不純物
領域層を形成し、一導電型不純物領域層の表面と、ゲー
ト絶縁膜，ゲート電極及び第２の絶縁膜の側壁と、第２
の絶縁膜の上面を被覆するような第３の絶縁膜を形成
し、第３の絶縁膜をエッチバックして、ゲート絶縁膜，
ゲート電極及び第２の絶縁膜の側壁に、第３の絶縁膜よ
りなるサイドウオールを形成するとともに、一導電型不
純物領域層をエッチングして凹部を形成し、一導電型不
純物領域層の一部よりなるソース領域層を形成してい
る。
体装置の製造方法によれば、ゲート電極をマスクにして
ドレイン層の表層に逆導電型の不純物を注入してチャネ
ル領域層を形成し、ゲート電極をマスクにしてチャネル
領域層上に一導電型の不純物を注入して一導電型不純物
領域層を形成し、一導電型不純物領域層の表面と、ゲー
ト絶縁膜，ゲート電極及び第２の絶縁膜の側壁と、第２
の絶縁膜の上面を被覆するような第３の絶縁膜を形成
し、第３の絶縁膜をエッチバックして、ゲート絶縁膜，
ゲート電極及び第２の絶縁膜の側壁に、第３の絶縁膜よ
りなるサイドウオールを形成するとともに、一導電型不
純物領域層をエッチングして凹部を形成し、一導電型不
純物領域層の一部よりなるソース領域層を形成してい
る。
【００５３】このため、パターニング用のレジストマス
クを形成するためのフォトリソグラフィ工程において必
要なフォトマスクは、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程 ３）配線層をパターニングするためのマスク形成工程 の３枚だけで足りることになる。
クを形成するためのフォトリソグラフィ工程において必
要なフォトマスクは、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程 ３）配線層をパターニングするためのマスク形成工程 の３枚だけで足りることになる。
【００５４】これにより、プレーナ型のパワーＭＯＳＦ
ＥＴを製造する際に、６枚のフォトマスクを使用してい
た従来の製造方法に比して、マスク工程やこれに付随す
る工程の大幅な削減が可能になり、製造工程の省力化、
製造コストの大幅な削減が可能になる。また、本発明の
別の半導体装置の製造方法によれば、ゲート電極をマス
クにしてチャネル層表面に一導電型の不純物を注入し
て、一導電型不純物領域層を形成し、全面に第３の絶縁
膜を形成し、第３の絶縁膜をエッチバックしてゲート絶
縁膜，ゲート電極及び第１の絶縁膜の側壁を被覆するサ
イドウオールを形成し、全面にフォトレジストを塗布
し、露光・現像して一導電型不純物領域層の中央部に開
口を形成し、レジスト膜をマスクにしてエッチングし、
一導電型不純物領域層の中央部を貫通してチャネル層に
達する凹部を形成するとともに一導電型不純物領域層の
一部よりなるソース領域層を形成し、レジスト膜をマス
クにして、凹部の下部に逆導電型不純物を注入して、ボ
ディ領域層を形成し、レジスト膜を除去している。
ＥＴを製造する際に、６枚のフォトマスクを使用してい
た従来の製造方法に比して、マスク工程やこれに付随す
る工程の大幅な削減が可能になり、製造工程の省力化、
製造コストの大幅な削減が可能になる。また、本発明の
別の半導体装置の製造方法によれば、ゲート電極をマス
クにしてチャネル層表面に一導電型の不純物を注入し
て、一導電型不純物領域層を形成し、全面に第３の絶縁
膜を形成し、第３の絶縁膜をエッチバックしてゲート絶
縁膜，ゲート電極及び第１の絶縁膜の側壁を被覆するサ
イドウオールを形成し、全面にフォトレジストを塗布
し、露光・現像して一導電型不純物領域層の中央部に開
口を形成し、レジスト膜をマスクにしてエッチングし、
一導電型不純物領域層の中央部を貫通してチャネル層に
達する凹部を形成するとともに一導電型不純物領域層の
一部よりなるソース領域層を形成し、レジスト膜をマス
クにして、凹部の下部に逆導電型不純物を注入して、ボ
ディ領域層を形成し、レジスト膜を除去している。
【００５５】このため、パターニング用のレジストマス
クを形成するためのフォトリソグラフィ工程において必
要なフォトマスクは、 １）トレンチを形成するためのパターニング用マスクの
形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程 ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程 ４）配線層をパターニングするためのマスク形成工程 の４枚で足りる。
クを形成するためのフォトリソグラフィ工程において必
要なフォトマスクは、 １）トレンチを形成するためのパターニング用マスクの
形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程 ３）ボディ領域を形成するための凹部を形成するための
マスク形成工程 ４）配線層をパターニングするためのマスク形成工程 の４枚で足りる。
【００５６】このため、トレンチ型のパワーＭＯＳＦＥ
Ｔを製造する際に、６枚ものフォトマスクを用いていた
従来の製造方法に比して、フォトマスク工程やこれに付
随する工程を省略することができるので、製造工程が繁
雑になり、製造コストが高くなってしまうという従来生
じていた問題を極力抑止することが可能になる。
Ｔを製造する際に、６枚ものフォトマスクを用いていた
従来の製造方法に比して、フォトマスク工程やこれに付
随する工程を省略することができるので、製造工程が繁
雑になり、製造コストが高くなってしまうという従来生
じていた問題を極力抑止することが可能になる。
【図１】本発明の第１の実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの構造を説明する断面図である。
ワーＭＯＳＦＥＴの構造を説明する断面図である。
【図２】本発明の第１の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第１の断面図である。
ＥＴの製造方法を説明する第１の断面図である。
【図３】本発明の第１の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第２の断面図である。
ＥＴの製造方法を説明する第２の断面図である。
【図４】本発明の第１の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第３の断面図である。
ＥＴの製造方法を説明する第３の断面図である。
【図５】本発明の第１の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第４の断面図である。
ＥＴの製造方法を説明する第４の断面図である。
【図６】本発明の第２の実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの構造を説明する断面図である。
ワーＭＯＳＦＥＴの構造を説明する断面図である。
【図７】本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第１の断面図である。
ＥＴの製造方法を説明する第１の断面図である。
【図８】本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第２の断面図である。
ＥＴの製造方法を説明する第２の断面図である。
【図９】本発明の第２の実施形態に係るパワーＭＯＳＦ
ＥＴの製造方法を説明する第３の断面図である。
ＥＴの製造方法を説明する第３の断面図である。
【図１０】本発明の第２の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第４の断面図である。
ＦＥＴの製造方法を説明する第４の断面図である。
【図１１】本発明の第２の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第５の断面図である。
ＦＥＴの製造方法を説明する第５の断面図である。
【図１２】本発明の第３の実施形態に係るトレンチ型の
パワーＭＯＳＦＥＴの構造を説明する断面図である。
パワーＭＯＳＦＥＴの構造を説明する断面図である。
【図１３】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第１の断面図である。
ＦＥＴの製造方法を説明する第１の断面図である。
【図１４】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第２の断面図である。
ＦＥＴの製造方法を説明する第２の断面図である。
【図１５】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第３の断面図である。
ＦＥＴの製造方法を説明する第３の断面図である。
【図１６】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第４の断面図である。
ＦＥＴの製造方法を説明する第４の断面図である。
【図１７】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第５の断面図である。
ＦＥＴの製造方法を説明する第５の断面図である。
【図１８】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの製造方法を説明する第６の断面図である。
ＦＥＴの製造方法を説明する第６の断面図である。
【図１９】従来のプレーナ型のパワーＭＯＳＦＥＴの構
造を説明する断面図である。
造を説明する断面図である。
【図２０】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第１の断面図である。
する第１の断面図である。
【図２１】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第２の断面図である。
する第２の断面図である。
【図２２】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第３の断面図である。
する第３の断面図である。
【図２３】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第４の断面図である。
する第４の断面図である。
【図２４】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第５の断面図である。
する第５の断面図である。
【図２５】従来のパワーＭＯＳＦＥＴの製造方法を説明
する第６の断面図である。
する第６の断面図である。
【図２６】従来のトレンチ型のパワーＭＯＳＦＥＴの構
造を説明する断面図である。
造を説明する断面図である。
フロントページの続き (72)発明者 斎藤 洋明 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 桑子 栄一郎 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平６−163910（ＪＰ，Ａ) 特開 平５−48110（ＪＰ，Ａ) 特開 平３−185737（ＪＰ，Ａ) 特開 平９−45902（ＪＰ，Ａ) 特開 平９−23001（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の表層に形成された一導電型のドレイン
層と、 前記ドレイン層上に形成された逆導電型のチャネル層
と、 前記チャネル層を貫通し、前記ドレイン層まで達するよ
うに設けられたトレンチと、 前記トレンチの内壁から、前記トレンチ形成領域の周辺
の前記チャネル層上にわたって設けられたゲート絶縁膜
と、 前記トレンチを充填し、尚かつ前記ゲート絶縁膜と重畳
し前記トレンチ形成領域周辺の前記チャネル層上に渡っ
て設けられたゲート電極と、 前記ゲート電極上に形成された絶縁膜と、 前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜の側
壁を被覆するように形成されたサイドウオールと、 隣接する前記ゲート電極間で且つ前記トレンチの側壁か
ら離間した前記チャネル層の表層に設けた一導電型のソ
ース領域層と、 前記チャネル層上で、前記サイドウオールによる開口部
より小さく開口され且つ前記ソース領域層より深く設け
られた凹部と、 前記凹部の形成領域の下の前記チャネル層に形成された
ボディ領域層と、 前記ソース領域層、前記ボディ領域層、前記サイドウオ
ール及び前記絶縁膜を被覆するように形成された配線層
とを有し、 前記チャネル層表層に露出した前記ソース領域層の上面
と前記凹部側壁に露出した前記ソース領域層の側面が前
記配線層とコンタクトすることを特徴とする半導体装
置。 - 【請求項２】 一導電型の半導体基板の表層に、一導電
型のドレイン層を形成する工程と、 前記ドレイン層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に導電体層を形成する工程と、 前記導電体層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、導電体層及び前記第１の絶縁膜をパ
ターニングして、前記第１の絶縁膜よりゲート絶縁膜
を、前記導電体層よりゲート電極を、それぞれ形成する
工程と、 前記ゲート電極をマスクにして前記ドレイン層の表層に
逆導電型の不純物を注入してチャネル領域層を形成する
工程と、 前記ゲート電極をマスクにして前記チャネル領域層上に
一導電型の不純物を注入して一導電型不純物領域層を形
成する工程と、 前記一導電型不純物領域層の表面と、前記ゲート絶縁
膜、ゲート電極及び前記第２の絶縁膜の側壁と、前記第
２の絶縁膜の上面を被覆するような第３の絶縁膜を形成
する工程と、 前記一導電型不純物領域層の中央部に開口部を有するレ
ジストマスクを選択的に形成し、これをマスクにして前
記第３の絶縁膜及び前記一導電型不純物領域層を選択的
にエッチング・除去して、前記チャネル領域層に前記一
導電型不純物領域層より深い凹部を形成するとともに、
前記一導電型不純物領域層の一部よりなるソース領域層
を形成する工程と、 前記レジストマスクをマスクにして、逆導電型不純物を
前記凹部の下部に注入することでボディ領域層を形成す
る工程と、 前記レジストマスクを除去して、前記第３の絶縁膜の全
面をエッチバックして、前記ゲート絶縁膜、ゲート電極
及び前記第２の絶縁膜の側壁に、前記第３の絶縁膜より
なるサイドウオールを形成するとともに、該サイドウオ
ールと前記凹部の間の前記半導体基板表層に前記ソース
領域層を露出する工程と、 全面に金属層を形成し、これをパターニングして配線層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項３】 一導電型の半導体基板の表層に、一導電
型のドレイン層を形成したのちに、前記ドレイン層の表
層全面に逆導電型の不純物を拡散してチャネル層を形成
する工程と、 前記チャネル層を貫通し、前記ドレイン層にまで達する
トレンチを複数形成する工程と、 前記トレンチの内壁及び前記チャネル層の表面にわたっ
て第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に導電体層を形成する工程と、 前記導電体層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記導電体層及び前記第１の絶縁膜
を同じマスクでパターニングし、前記第１の絶縁膜より
ゲート絶縁膜を、前記導電体層より前記トレンチに充填
され且つ該トレンチ周辺の前記チャネル層上を覆うゲー
ト電極を、それぞれ形成する工程と、 前記トレンチ周辺部を覆うゲート電極をマスクにして前
記チャネル層表面に一導電型の不純物を注入し、前記ト
レンチの側壁から離間された前記チャネル層面に一導電
型不純物領域層を形成する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜をエッチバックして前記ゲート絶縁
膜、ゲート電極及び前記第１の絶縁膜の側壁を被覆する
サイドウオールを形成し、前記一導電型不純物領域層を
露出する工程と、 全面にフォトレジストを塗布し、露光・現像して前記一
導電型不純物領域層の中央部に、前記サイドウオールで
囲まれた開口部よりも小さい開口を形成し、前記レジス
ト膜をマスクにしてエッチングし、前記一導電型不純物
領域層の中央部を貫通して前記チャネル層に達する凹部
を形成するとともに、前記一導電型不純物領域層の一部
よりなるソース領域層を形成する工程と、 前記レジスト膜をマスクにして、前記凹部の下部に逆導
電型不純物を注入して、ボディ領域層を形成する工程
と、 前記レジスト膜を除去して前記サイドウオールと前記凹
部の間の前記半導体基板表層に前記ソース領域層を露出
し、該ソース領域層、前記ボディ領域層、前記サイドウ
オール及び前記第２の絶縁膜を被覆する金属層を形成
し、該金属層をパターニングして配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記ソース領域層をトレンチを形成する
前に形成する請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21502597A JP3326366B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21502597A JP3326366B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168093A JPH1168093A (ja) | 1999-03-09 |
| JP3326366B2 true JP3326366B2 (ja) | 2002-09-24 |
Family
ID=16665502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21502597A Expired - Fee Related JP3326366B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326366B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188105B1 (en) * | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| US6238981B1 (en) * | 1999-05-10 | 2001-05-29 | Intersil Corporation | Process for forming MOS-gated devices having self-aligned trenches |
| US6312993B1 (en) * | 2000-02-29 | 2001-11-06 | General Semiconductor, Inc. | High speed trench DMOS |
| JP2001345445A (ja) * | 2000-06-02 | 2001-12-14 | Nec Corp | 半導体装置 |
| US6445035B1 (en) * | 2000-07-24 | 2002-09-03 | Fairchild Semiconductor Corporation | Power MOS device with buried gate and groove |
| US6777745B2 (en) * | 2001-06-14 | 2004-08-17 | General Semiconductor, Inc. | Symmetric trench MOSFET device and method of making same |
| US6921699B2 (en) * | 2002-09-30 | 2005-07-26 | International Rectifier Corporation | Method for manufacturing a semiconductor device with a trench termination |
| JP4929579B2 (ja) * | 2004-10-26 | 2012-05-09 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP4982979B2 (ja) * | 2005-07-19 | 2012-07-25 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP2007088010A (ja) * | 2005-09-20 | 2007-04-05 | Denso Corp | 半導体装置およびその製造方法 |
| JP2006013556A (ja) * | 2005-09-26 | 2006-01-12 | Renesas Technology Corp | 半導体装置 |
| JP2007281512A (ja) * | 2007-06-25 | 2007-10-25 | Renesas Technology Corp | 半導体装置 |
| JP5412730B2 (ja) * | 2008-02-14 | 2014-02-12 | 住友電気工業株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-08-08 JP JP21502597A patent/JP3326366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1168093A (ja) | 1999-03-09 |
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