JP3314723B2 - ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 - Google Patents
ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は移動通信における線
形特性の良いディジタル化自動利得制御を行うディジタ
ル自動利得制御用（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏ
ｌ；以下、ＡＧＣと略す）用リニアライザに関し、特に
直線性の良くない低価格なＡＧＣ素子を用いてもプリデ
ィストーション機能を持ったディジタルＡＧＣ用リニア
ライザに関する。
形特性の良いディジタル化自動利得制御を行うディジタ
ル自動利得制御用（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏ
ｌ；以下、ＡＧＣと略す）用リニアライザに関し、特に
直線性の良くない低価格なＡＧＣ素子を用いてもプリデ
ィストーション機能を持ったディジタルＡＧＣ用リニア
ライザに関する。
【０００２】
【従来の技術】移動通信システム使用される変復調技術
としてＦＤＭＡ（ＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＴＤＭＡ（Ｔｉ
ｍｅＤｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓ
ｓ）そしてＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍ
ｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）がある。どのシステム
でも上り信号における電力制御が行われ、セル内、セル
外、或いは割付けられチャネル外の電界放射を許容値以
下に抑え、システム容量が最大になるよう考慮されてい
る。しかし、特にＣＤＭＡシステムでは、電力制御がシ
ステム容量に与える影響が大きく、システム性能を最大
限に引き出すためには電力制御が重要で注意深く扱う必
要がある。
としてＦＤＭＡ（ＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＴＤＭＡ（Ｔｉ
ｍｅＤｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓ
ｓ）そしてＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍ
ｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）がある。どのシステム
でも上り信号における電力制御が行われ、セル内、セル
外、或いは割付けられチャネル外の電界放射を許容値以
下に抑え、システム容量が最大になるよう考慮されてい
る。しかし、特にＣＤＭＡシステムでは、電力制御がシ
ステム容量に与える影響が大きく、システム性能を最大
限に引き出すためには電力制御が重要で注意深く扱う必
要がある。
【０００３】一般にディジタル変調のかかった受信信号
を受ける移動通信端末は、制御信号によって利得調整さ
れる可変利得素子を有している。この利得を受信信号の
レベルに応じて調整する処理はＡＧＣと呼ばれている。
通常、ディジタル移動通信では、可変利得素子の出力の
電力を検出することによってＡＧＣ（自動利得制御）を
かけている。
を受ける移動通信端末は、制御信号によって利得調整さ
れる可変利得素子を有している。この利得を受信信号の
レベルに応じて調整する処理はＡＧＣと呼ばれている。
通常、ディジタル移動通信では、可変利得素子の出力の
電力を検出することによってＡＧＣ（自動利得制御）を
かけている。
【０００４】通常、検出された値は希望の電力であるリ
ファレンス値と比較され誤差信号を発生させる。誤差信
号は可変利得素子の制御のために使われ、希望する電力
と一致するように可変利得素子が制御される。
ファレンス値と比較され誤差信号を発生させる。誤差信
号は可変利得素子の制御のために使われ、希望する電力
と一致するように可変利得素子が制御される。
【０００５】ディジタル化復調において最適なＳＮ比を
かせぐためには、ＡＧＣアンプの動作の線形性をベース
バンドにおけるアナログ・ディジタル・コンバータ（以
下、ＡＤＣと略す）のダイナミックレンジぎりぎりまで
に保たせる必要がある。このことは一般に、ＡＧＣアン
プがその全体のダイナミックレンジに渡って動作できる
必要があることを示している。
かせぐためには、ＡＧＣアンプの動作の線形性をベース
バンドにおけるアナログ・ディジタル・コンバータ（以
下、ＡＤＣと略す）のダイナミックレンジぎりぎりまで
に保たせる必要がある。このことは一般に、ＡＧＣアン
プがその全体のダイナミックレンジに渡って動作できる
必要があることを示している。
【０００６】一方、ＣＤＭＡの送信ＡＧＣは、良く知ら
れるようにオープンループの電力制御と基地局からの指
令に基づくクローズドループによる電力制御がある。送
信ＡＧＣアンプは移動端末のパワーアンプ入力に接続さ
れており、パワーアンプ出力はアンテナ共用器に接続さ
れる。
れるようにオープンループの電力制御と基地局からの指
令に基づくクローズドループによる電力制御がある。送
信ＡＧＣアンプは移動端末のパワーアンプ入力に接続さ
れており、パワーアンプ出力はアンテナ共用器に接続さ
れる。
【０００７】受信部では、アンテナによって受信された
信号がアンテナ共用器を通してロー・ノイズ・アンプ
（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ；以下、Ｌ
ＮＡと略す）に接続され、ＬＮＡによって増幅された信
号は受信ＡＧＣ素子に入力される。上述のようにＡＧＣ
素子は受信信号電力によって制御され、ＡＧＣ素子の出
力はベースバンドへと送られディジタル的に復調され
る。
信号がアンテナ共用器を通してロー・ノイズ・アンプ
（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ；以下、Ｌ
ＮＡと略す）に接続され、ＬＮＡによって増幅された信
号は受信ＡＧＣ素子に入力される。上述のようにＡＧＣ
素子は受信信号電力によって制御され、ＡＧＣ素子の出
力はベースバンドへと送られディジタル的に復調され
る。
【０００８】ＣＤＭＡ用移動端末では、送信電力は、オ
ープン・ループ制御では端末のみ推定に基づいて送信電
力が決定され、クローズド・ループ制御では接続されて
いる基地局からの指令に基づいて送信電力が決定され
る。端末のみでのオープン・ループ推定は基地局からの
受信電界強度を検出し、上り及び下りの無線回線が同じ
状態であるとみなして受信ＡＧＣ、送信ＡＧＣとも同じ
制御量で希望の動作ポイントに保つことができる。
ープン・ループ制御では端末のみ推定に基づいて送信電
力が決定され、クローズド・ループ制御では接続されて
いる基地局からの指令に基づいて送信電力が決定され
る。端末のみでのオープン・ループ推定は基地局からの
受信電界強度を検出し、上り及び下りの無線回線が同じ
状態であるとみなして受信ＡＧＣ、送信ＡＧＣとも同じ
制御量で希望の動作ポイントに保つことができる。
【０００９】
【発明が解決しようとする課題】しかし、実際の移動端
末においては、ＡＧＣの動作レンジが８０ｄＢ〜９０ｄ
Ｂといった広い範囲に渡る。このため、ｄＢ換算におけ
る線形性が保たれず、誤差が発生する。したがって、オ
ープン・ループ制御における送信パワーレベルに誤差が
生ずる。また、ＡＧＣを構成する可変利得素子の温度特
性や周波数特性によって利得に変動が生じ、送信ＡＧＣ
と受信ＡＧＣの間にばらつきが生じてパワー制御能力に
誤差を生じさせる。
末においては、ＡＧＣの動作レンジが８０ｄＢ〜９０ｄ
Ｂといった広い範囲に渡る。このため、ｄＢ換算におけ
る線形性が保たれず、誤差が発生する。したがって、オ
ープン・ループ制御における送信パワーレベルに誤差が
生ずる。また、ＡＧＣを構成する可変利得素子の温度特
性や周波数特性によって利得に変動が生じ、送信ＡＧＣ
と受信ＡＧＣの間にばらつきが生じてパワー制御能力に
誤差を生じさせる。
【００１０】さらにまた、低価格化に適したＡＧＣアン
プは可変利得素子の品質が悪く線形性が悪い。また低消
費電力化を考えた場合、低消費電力のＡＧＣアンプも同
様の傾向がある。以上の理由から、線形性をもったＡＧ
Ｃアンプの実現が求められている。
プは可変利得素子の品質が悪く線形性が悪い。また低消
費電力化を考えた場合、低消費電力のＡＧＣアンプも同
様の傾向がある。以上の理由から、線形性をもったＡＧ
Ｃアンプの実現が求められている。
【００１１】なお、自動利得制御回路を集積化する場合
には、回路面積をできるだけ抑える必要がある。特公平
７−２００３４号公報や特開平８−２９３７４８号公報
に記載されている自動利得制御回路は面積の削減に限界
がある。
には、回路面積をできるだけ抑える必要がある。特公平
７−２００３４号公報や特開平８−２９３７４８号公報
に記載されている自動利得制御回路は面積の削減に限界
がある。
【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＣＤＭＡ用移
動端末等の無線分野で使用される自動利得制御におい
て、広いダイナミックレンジに渡って精度の良い線形性
を有し、集積化が容易なディジタル自動利得制御用リニ
アライザ及びこれを用いたディジタル自動利得制御回路
を提供することにある。
るためになされたものであり、その目的はＣＤＭＡ用移
動端末等の無線分野で使用される自動利得制御におい
て、広いダイナミックレンジに渡って精度の良い線形性
を有し、集積化が容易なディジタル自動利得制御用リニ
アライザ及びこれを用いたディジタル自動利得制御回路
を提供することにある。
【００１３】
【課題を解決するための手段】本発明によるディジタル
ＡＧＣ用リニアライザは、利得を自動的に制御するため
の可変利得制御素子を、入力ディジタルデータを変換し
たアナログ信号によって制御するためのディジタル自動
利得制御用リニアライザであって、前記ディジタルデー
タを構成する上位複数ビットによって表現することので
きる２値データの範囲のうちの上端に相当する上端デー
タと下端に相当する下端データとを出力するメモリと、
前記上端データと下端データとの平均値を算出しさらに
その平均値と前記上端データ及び前記下端データのいず
れか一方との平均値を算出するという演算を所定回数繰
返す平均値算出手段とを含み、前記平均値算出手段は前
記ディジタルデータのうち前記上位複数ビットを除く下
位ビットの各ビットの値に応じて前記上端データ及び前
記下端データのいずれか一方を選択しその選択したデー
タとの平均値算出を前記下位ビットのビット数分繰り返
して行い、前記平均値算出手段によって算出される平均
値に応じて前記可変利得制御素子を制御するようにした
ことを特徴とする。
ＡＧＣ用リニアライザは、利得を自動的に制御するため
の可変利得制御素子を、入力ディジタルデータを変換し
たアナログ信号によって制御するためのディジタル自動
利得制御用リニアライザであって、前記ディジタルデー
タを構成する上位複数ビットによって表現することので
きる２値データの範囲のうちの上端に相当する上端デー
タと下端に相当する下端データとを出力するメモリと、
前記上端データと下端データとの平均値を算出しさらに
その平均値と前記上端データ及び前記下端データのいず
れか一方との平均値を算出するという演算を所定回数繰
返す平均値算出手段とを含み、前記平均値算出手段は前
記ディジタルデータのうち前記上位複数ビットを除く下
位ビットの各ビットの値に応じて前記上端データ及び前
記下端データのいずれか一方を選択しその選択したデー
タとの平均値算出を前記下位ビットのビット数分繰り返
して行い、前記平均値算出手段によって算出される平均
値に応じて前記可変利得制御素子を制御するようにした
ことを特徴とする。
【００１４】本発明によるディジタル自動利得制御回路
は、上記ディジタル自動利得制御用リニアライザによっ
て受信利得が制御される可変利得制御素子を含む自動利
得制御ループを有することを特徴とする。
は、上記ディジタル自動利得制御用リニアライザによっ
て受信利得が制御される可変利得制御素子を含む自動利
得制御ループを有することを特徴とする。
【００１５】本発明による他のディジタル自動利得制御
回路は、上記ディジタル自動利得制御用リニアライザに
よって送信利得が制御される可変利得制御素子を含む自
動利得制御ループを有することを特徴とする。
回路は、上記ディジタル自動利得制御用リニアライザに
よって送信利得が制御される可変利得制御素子を含む自
動利得制御ループを有することを特徴とする。
【００１６】本発明では、送信ＡＧＣと受信ＡＧＣを有
する移動体通信端末におけるＡＧＣアンプの線形化を目
的にしており、送信ＡＧＣはパワーアンプへ接続され、
受信ＡＧＣには受信電界強度に比例した受信信号が入力
されている。受信電界検出回路（以下、ＲＳＳＩと略
す）はこの受信ＡＧＣに接続されており、ＲＳＳＩ回路
はディジタル化されたＲＳＳＩ情報を発生する。
する移動体通信端末におけるＡＧＣアンプの線形化を目
的にしており、送信ＡＧＣはパワーアンプへ接続され、
受信ＡＧＣには受信電界強度に比例した受信信号が入力
されている。受信電界検出回路（以下、ＲＳＳＩと略
す）はこの受信ＡＧＣに接続されており、ＲＳＳＩ回路
はディジタル化されたＲＳＳＩ情報を発生する。
【００１７】ＲＳＳＩ信号は積分器によって積分され、
積分結果はディジタルＡＧＣアンプの制御信号として使
われる。したがってもし線形性が保たれていたならばこ
の制御信号レベルがｄＢ値で希望受信電力を保つための
受信ＡＧＣアンプ利得に比例していることになる。受信
ＡＧＣ用リニアライザはこの積分器に接続されており受
信ＡＧＣ用リニアライザは線形化されたディジタルＡＧ
Ｃ用制御信号を発生させＡＧＣアンプの可変利得素子の
非線形性を補償する役目をもっている。
積分結果はディジタルＡＧＣアンプの制御信号として使
われる。したがってもし線形性が保たれていたならばこ
の制御信号レベルがｄＢ値で希望受信電力を保つための
受信ＡＧＣアンプ利得に比例していることになる。受信
ＡＧＣ用リニアライザはこの積分器に接続されており受
信ＡＧＣ用リニアライザは線形化されたディジタルＡＧ
Ｃ用制御信号を発生させＡＧＣアンプの可変利得素子の
非線形性を補償する役目をもっている。
【００１８】受信ＡＧＣ用リニアライザの出力には、デ
ィジタル・アナログ・コンバータ（以下、ＤＡＣと略
す）が接続されており、ＤＡＣは受信ＡＧＣ用制御信号
をアナログの制御信号に変換し、アナログ信号は受信Ａ
ＧＣの可変利得素子に接続されてＡＧＣアンプの利得制
御となる。
ィジタル・アナログ・コンバータ（以下、ＤＡＣと略
す）が接続されており、ＤＡＣは受信ＡＧＣ用制御信号
をアナログの制御信号に変換し、アナログ信号は受信Ａ
ＧＣの可変利得素子に接続されてＡＧＣアンプの利得制
御となる。
【００１９】送信ＡＧＣ用リニアライザは受信ＡＧＣ用
リニアライザと同様に、ＲＳＳＩ用積分器に接続されて
おり、送信ＡＧＣ用リニアライザは送信アンプの非線形
性を補償するため積分器出力から線形化された送信ＡＧ
Ｃ用制御信号を作り出す。送信ＡＧＣ用リニアライザ出
力にも、ディジタル・アナログ・コンバーターが接続さ
れており、この送信ＡＧＣ用ＤＡＣによって送信ＡＧＣ
用制御信号をアナログの制御信号に変換して送信ＡＧＣ
の可変利得素子の利得制御となる。
リニアライザと同様に、ＲＳＳＩ用積分器に接続されて
おり、送信ＡＧＣ用リニアライザは送信アンプの非線形
性を補償するため積分器出力から線形化された送信ＡＧ
Ｃ用制御信号を作り出す。送信ＡＧＣ用リニアライザ出
力にも、ディジタル・アナログ・コンバーターが接続さ
れており、この送信ＡＧＣ用ＤＡＣによって送信ＡＧＣ
用制御信号をアナログの制御信号に変換して送信ＡＧＣ
の可変利得素子の利得制御となる。
【００２０】本発明のディジタルＡＧＣ用リニアライザ
は、送信ＡＧＣと受信ＡＧＣを有する移動通信端末に用
いられる。その移動通信端末は、ディジタル化された受
信電界を検出する手段を有する。
は、送信ＡＧＣと受信ＡＧＣを有する移動通信端末に用
いられる。その移動通信端末は、ディジタル化された受
信電界を検出する手段を有する。
【００２１】受信ＡＧＣのディジタルＡＧＣ用リニアラ
イザは、受信特性を表す複数個の値を有し、その受信Ａ
ＧＣの制御信号はディジタルＡＧＣ用リニアライザの出
力によって生成される。受信ディジタルＡＧＣ用リニア
ライザは、受信電界の検出出力を元に複数個の値より二
つを選択し、検出出力と選択された二つの値とを元にデ
ィジタルＡＧＣ用リニアライザの出力を決定する。
イザは、受信特性を表す複数個の値を有し、その受信Ａ
ＧＣの制御信号はディジタルＡＧＣ用リニアライザの出
力によって生成される。受信ディジタルＡＧＣ用リニア
ライザは、受信電界の検出出力を元に複数個の値より二
つを選択し、検出出力と選択された二つの値とを元にデ
ィジタルＡＧＣ用リニアライザの出力を決定する。
【００２２】また、送信ＡＧＣの送信ディジタルＡＧＣ
用リニアライザは、送信特性を表す複数個の値を有し、
送信ＡＧＣの制御信号は送信ディジタルＡＧＣ用リニア
ライザの出力によって生成される。送信ディジタルＡＧ
Ｃ用リニアライザは、受信信号に含まれる端末側送信電
力制御信号を元に複数個の値より二つを選択し、その送
信電力制御信号と選択された二つの値とを元に送信ディ
ジタルＡＧＣ用リニアライザの出力を決定する。
用リニアライザは、送信特性を表す複数個の値を有し、
送信ＡＧＣの制御信号は送信ディジタルＡＧＣ用リニア
ライザの出力によって生成される。送信ディジタルＡＧ
Ｃ用リニアライザは、受信信号に含まれる端末側送信電
力制御信号を元に複数個の値より二つを選択し、その送
信電力制御信号と選択された二つの値とを元に送信ディ
ジタルＡＧＣ用リニアライザの出力を決定する。
【００２３】さらに、夫々のＡＧＣ用リニアライザ出力
は、ＡＤコンバータに入力され、ディジタル制御信号が
アナログ制御信号に変換される。そして、この変換後の
アナログ制御信号によって受信ＡＧＣ及び送信ＡＧＣの
利得を制御する。
は、ＡＤコンバータに入力され、ディジタル制御信号が
アナログ制御信号に変換される。そして、この変換後の
アナログ制御信号によって受信ＡＧＣ及び送信ＡＧＣの
利得を制御する。
【００２４】なお周囲の温度を検出し、この温度条件も
パラメータとして追加しても良い。
パラメータとして追加しても良い。
【００２５】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。
【００２６】図１は本発明によるディジタルＡＧＣ用リ
ニアライザの実施の一形態を示すブロック図であり、本
リニアライザをＣＤＭＡ移動通信端末に適用したもので
ある。同図中、アンテナ共用器２を通じて図示せぬ基地
局からの信号はＬＮＡ１０に入力される。そこで増幅さ
れた受信信号は、受信ＡＧＣ素子１１に入力される。こ
のＡＧＣ素子１１は受信用のディジタルＡＧＣ用リニア
ライザ１８の出力によって制御されている。受信ＡＧＣ
素子１１からの信号は直交復調器１３に入力され、Ｉ信
号及びＱ信号の各信号成分が得られる。ＡＤコンバータ
１４はこのＩ信号，Ｑ信号をディジタル信号に変換す
る。変換されたＩ信号，Ｑ信号は、逆拡散回路１５に入
力されると共に、受信電界検出回路１７にも入力され
る。
ニアライザの実施の一形態を示すブロック図であり、本
リニアライザをＣＤＭＡ移動通信端末に適用したもので
ある。同図中、アンテナ共用器２を通じて図示せぬ基地
局からの信号はＬＮＡ１０に入力される。そこで増幅さ
れた受信信号は、受信ＡＧＣ素子１１に入力される。こ
のＡＧＣ素子１１は受信用のディジタルＡＧＣ用リニア
ライザ１８の出力によって制御されている。受信ＡＧＣ
素子１１からの信号は直交復調器１３に入力され、Ｉ信
号及びＱ信号の各信号成分が得られる。ＡＤコンバータ
１４はこのＩ信号，Ｑ信号をディジタル信号に変換す
る。変換されたＩ信号，Ｑ信号は、逆拡散回路１５に入
力されると共に、受信電界検出回路１７にも入力され
る。
【００２７】受信電界検出回路１７は、このディジタル
化された直交信号（Ｉ信号、Ｑ信号）の二乗和をとり予
め決められた時間平均化する。この時間平均化後の出力
は積分回路１６へと送られる。
化された直交信号（Ｉ信号、Ｑ信号）の二乗和をとり予
め決められた時間平均化する。この時間平均化後の出力
は積分回路１６へと送られる。
【００２８】ところで、移動通信端末の場合、小型化、
低消費電力化が重要なファクタであるので、ＬＳＩ化し
た時のチップ面積は増大せず、消費電流増加の元となる
乗算器の使用はなるべく避けたい。そこで、本実施例で
は、受信電界検出回路１７において、簡単な絶対値回路
及びマグネチュードコンパレータによって近似して二乗
和を求めている。
低消費電力化が重要なファクタであるので、ＬＳＩ化し
た時のチップ面積は増大せず、消費電流増加の元となる
乗算器の使用はなるべく避けたい。そこで、本実施例で
は、受信電界検出回路１７において、簡単な絶対値回路
及びマグネチュードコンパレータによって近似して二乗
和を求めている。
【００２９】積分回路１６では、まず希望の電力である
レファレンス値と比較することによって誤差信号を発生
させる。次に、この誤差信号をアキュムレータによる積
分回路１６で積分する。従来はこの積分結果が受信ＡＧ
Ｃ素子の制御電圧として直接使われていた。この閉じた
制御ループ上での積分回路１６による積分処理は、ルー
プフィルタの機能を果たすことになる。そして、希望す
る電力と得られる電力とが一致するように、受信ＡＧＣ
素子１１は制御されることになる。
レファレンス値と比較することによって誤差信号を発生
させる。次に、この誤差信号をアキュムレータによる積
分回路１６で積分する。従来はこの積分結果が受信ＡＧ
Ｃ素子の制御電圧として直接使われていた。この閉じた
制御ループ上での積分回路１６による積分処理は、ルー
プフィルタの機能を果たすことになる。そして、希望す
る電力と得られる電力とが一致するように、受信ＡＧＣ
素子１１は制御されることになる。
【００３０】受信信号をＡＤコンバータ１４によって変
換するディジタル化復調では、最適なＳＮ比（Ｓｉｇｎ
ａｌ／Ｎｏｉｓｅ）をかせぐためにＡＧＣアンプをベー
スバンドのダイナミックレンジぎりぎり迄に保たせる必
要がある。このことは、ＡＧＣアンプがその全体ダイナ
ミックレンジに渡って動作する必要があることを示して
いる。したがって、ＡＧＣアンプの線形性が悪いと、適
切なレベルダイヤの設定ができないことになる。そこで
本発明のディジタルＡＧＣ用リニアライザ１８が積分回
路１６とＡＧＣ素子１１との間に挿入され線形性が保た
れるようになっている。
換するディジタル化復調では、最適なＳＮ比（Ｓｉｇｎ
ａｌ／Ｎｏｉｓｅ）をかせぐためにＡＧＣアンプをベー
スバンドのダイナミックレンジぎりぎり迄に保たせる必
要がある。このことは、ＡＧＣアンプがその全体ダイナ
ミックレンジに渡って動作する必要があることを示して
いる。したがって、ＡＧＣアンプの線形性が悪いと、適
切なレベルダイヤの設定ができないことになる。そこで
本発明のディジタルＡＧＣ用リニアライザ１８が積分回
路１６とＡＧＣ素子１１との間に挿入され線形性が保た
れるようになっている。
【００３１】受信用のディジタルＡＧＣ用リニアライザ
１８の出力にはＤＡコンバータ１２が接続されている。
ＤＡコンバータ１２は受信ＡＧＣ用のディジタル制御信
号をアナログの制御信号に変換する。変換されたアナロ
グ信号は受信ＡＧＣ素子１１の制御端子に接続され、Ａ
ＧＣアンプ１０の利得を制御することになる。
１８の出力にはＤＡコンバータ１２が接続されている。
ＤＡコンバータ１２は受信ＡＧＣ用のディジタル制御信
号をアナログの制御信号に変換する。変換されたアナロ
グ信号は受信ＡＧＣ素子１１の制御端子に接続され、Ａ
ＧＣアンプ１０の利得を制御することになる。
【００３２】一方、良く知られているように、ＣＤＭＡ
の送信ＡＧＣの方法には、オープンループの電力制御
と、基地局からの指令に基づくクローズドループによる
電力制御とがある。拡散回路８によって広帯域化された
送信信号はＤＡコンバータ７によってアナログ信号に変
換された後、直交変調器６を経て送信ＡＧＣ素子５によ
りその送信電力が制御されパワーアンプ３へ送られる。
このパワーアンプ３の出力はアンテナ共用器２に接続さ
れている。
の送信ＡＧＣの方法には、オープンループの電力制御
と、基地局からの指令に基づくクローズドループによる
電力制御とがある。拡散回路８によって広帯域化された
送信信号はＤＡコンバータ７によってアナログ信号に変
換された後、直交変調器６を経て送信ＡＧＣ素子５によ
りその送信電力が制御されパワーアンプ３へ送られる。
このパワーアンプ３の出力はアンテナ共用器２に接続さ
れている。
【００３３】ＣＤＭＡ用移動端末において、オープンル
ープ制御では端末のみの推定に基づいて送信電力が決定
される。一方、クローズドループ制御では接続されてい
る基地局からの指令に基づいて送信電力が決定される。
端末のみのオープンループ推定では、基地局からの受信
電界強度を検出し、上り及び下りの無線回線が同じであ
ると見なして受信ＡＧＣ、送信ＡＧＣとも同じ制御量で
希望の動作ポイントに保つことができる。
ープ制御では端末のみの推定に基づいて送信電力が決定
される。一方、クローズドループ制御では接続されてい
る基地局からの指令に基づいて送信電力が決定される。
端末のみのオープンループ推定では、基地局からの受信
電界強度を検出し、上り及び下りの無線回線が同じであ
ると見なして受信ＡＧＣ、送信ＡＧＣとも同じ制御量で
希望の動作ポイントに保つことができる。
【００３４】しかし、実際にはＡＧＣの動作レンジが８
０ｄＢ〜９０ｄＢといった広範囲に渡るため、ｄＢ換算
における線形性が保たれず誤差が発生してしまう。その
結果オープンループ制御における送信パワーレベルに誤
差が生ずる。そこで、本実施形態のディジタルＡＧＣ用
リニアライザ１を、送信ＡＧＣアンプ５と積分回路１６
との間に挿入することによって、線形性を保つのであ
る。
０ｄＢ〜９０ｄＢといった広範囲に渡るため、ｄＢ換算
における線形性が保たれず誤差が発生してしまう。その
結果オープンループ制御における送信パワーレベルに誤
差が生ずる。そこで、本実施形態のディジタルＡＧＣ用
リニアライザ１を、送信ＡＧＣアンプ５と積分回路１６
との間に挿入することによって、線形性を保つのであ
る。
【００３５】なお、ここで、図１においては、積分回路
１６からではなく、受信用リニアライザ１８から加算器
９に信号線が接続されている。この信号線には、積分回
路１６の出力が加算器９に殆どそのままスルーで出力さ
れているものとする。また、加算器９はクローズドルー
プ制御時に基地局からの指示に基づいて電力制御を行う
ために設けられている。
１６からではなく、受信用リニアライザ１８から加算器
９に信号線が接続されている。この信号線には、積分回
路１６の出力が加算器９に殆どそのままスルーで出力さ
れているものとする。また、加算器９はクローズドルー
プ制御時に基地局からの指示に基づいて電力制御を行う
ために設けられている。
【００３６】したがって、本発明のディジタルＡＧＣリ
ニアライザを用いれば、制御信号レベルがｄＢ値で希望
受信電力を保つための受信ＡＧＣアンプ利得に比例する
ことになる。つまり、ディジタルＡＧＣ用リニアライザ
はＡＧＣアンプの非線形性を補償する役目を持っている
のである。
ニアライザを用いれば、制御信号レベルがｄＢ値で希望
受信電力を保つための受信ＡＧＣアンプ利得に比例する
ことになる。つまり、ディジタルＡＧＣ用リニアライザ
はＡＧＣアンプの非線形性を補償する役目を持っている
のである。
【００３７】送信用のディジタルＡＧＣ用リニアライザ
１の出力にはＤＡコンバータ４が接続されている。ＤＡ
コンバータ４は送信ＡＧＣ用のディジタル制御信号をア
ナログの制御信号に変換する。変換されたアナログ信号
は送信ＡＧＣ素子５の制御端子に接続され、ＡＧＣアン
プ３の利得を制御することになる。なお、ＤＡコンバー
タ４は図示せぬストローブ信号が入力された時に、アナ
ログ信号に変換すべきディジタル制御信号が確定するも
のとする。
１の出力にはＤＡコンバータ４が接続されている。ＤＡ
コンバータ４は送信ＡＧＣ用のディジタル制御信号をア
ナログの制御信号に変換する。変換されたアナログ信号
は送信ＡＧＣ素子５の制御端子に接続され、ＡＧＣアン
プ３の利得を制御することになる。なお、ＤＡコンバー
タ４は図示せぬストローブ信号が入力された時に、アナ
ログ信号に変換すべきディジタル制御信号が確定するも
のとする。
【００３８】図１中のディジタルＡＧＣ用リニアライザ
１及び１８の構成について図２を参照して説明する。同
図に示されているように、ディジタルＡＧＣ用リニアラ
イザは、入力されるディジタルデータを構成する上位複
数ビットの値に応じて送信特性を表す２つのデータを出
力する特性ＲＯＭ１０１と、この２つのデータに夫々対
応して設けられたセレクタ１０５、１０６と、このセレ
クタ１０５、１０６に夫々対応して設けられ対応するセ
レクタの出力を一時保持するラッチ回路１０７、１０８
と、これらラッチ回路１０７、１０８の出力を加算する
加算器１０９と、この加算器の加算出力の１／２の値を
算出する１／２回路１１０と、この１／２回路１１０の
出力とラッチ回路１０７の出力とを択一的に出力するセ
レクタ１１１と、１／２回路１１０の出力とラッチ回路
１０８の出力とを択一的に出力するセレクタ１１２とを
含んで構成されている。
１及び１８の構成について図２を参照して説明する。同
図に示されているように、ディジタルＡＧＣ用リニアラ
イザは、入力されるディジタルデータを構成する上位複
数ビットの値に応じて送信特性を表す２つのデータを出
力する特性ＲＯＭ１０１と、この２つのデータに夫々対
応して設けられたセレクタ１０５、１０６と、このセレ
クタ１０５、１０６に夫々対応して設けられ対応するセ
レクタの出力を一時保持するラッチ回路１０７、１０８
と、これらラッチ回路１０７、１０８の出力を加算する
加算器１０９と、この加算器の加算出力の１／２の値を
算出する１／２回路１１０と、この１／２回路１１０の
出力とラッチ回路１０７の出力とを択一的に出力するセ
レクタ１１１と、１／２回路１１０の出力とラッチ回路
１０８の出力とを択一的に出力するセレクタ１１２とを
含んで構成されている。
【００３９】特性ＲＯＭ１０１は、ディジタルデータを
構成する上位複数ビットによって表現することのできる
２値データの範囲のうちの上端に相当する上端データと
下端に相当する下端データとを出力する。この特性ＲＯ
Ｍ１０１に記憶されている送信特性及び受信特性を表す
複数個のデータは、予め決められた間隔の複数個の希望
利得入力に対する制御量を測定して得る。
構成する上位複数ビットによって表現することのできる
２値データの範囲のうちの上端に相当する上端データと
下端に相当する下端データとを出力する。この特性ＲＯ
Ｍ１０１に記憶されている送信特性及び受信特性を表す
複数個のデータは、予め決められた間隔の複数個の希望
利得入力に対する制御量を測定して得る。
【００４０】なお、セレクタ１１１及び１１２は、入力
されるディジタルデータを構成する下位複数ビットの値
を元に制御される。
されるディジタルデータを構成する下位複数ビットの値
を元に制御される。
【００４１】図２を用いて本発明のディジタルＡＧＣ用
リニアライザの動作を説明する。図１中の積分回路１６
から出力されるＡＧＣ制御信号は、入力ラッチ回路１０
２のゲイン制御ビット割当て部分に入力されている。ラ
ッチ回路１０２に入力されたデータのうち、上位４ビッ
トは特性ＲＯＭ１０１のアドレスバスＡＢに出力されて
おり、下位４ビットはセレクタ１０４に出力されてい
る。本実施例の場合、ＡＧＣアンプの利得は８ビットの
ストレートバイナリコードで表される。必要なダイナミ
ックレンジは８０ｄＢ以上であるので、 “００００００００”の時 −４５ｄＢ “１１１１１１１１”の時 ＋４０ｄＢ になるように設定されている。
リニアライザの動作を説明する。図１中の積分回路１６
から出力されるＡＧＣ制御信号は、入力ラッチ回路１０
２のゲイン制御ビット割当て部分に入力されている。ラ
ッチ回路１０２に入力されたデータのうち、上位４ビッ
トは特性ＲＯＭ１０１のアドレスバスＡＢに出力されて
おり、下位４ビットはセレクタ１０４に出力されてい
る。本実施例の場合、ＡＧＣアンプの利得は８ビットの
ストレートバイナリコードで表される。必要なダイナミ
ックレンジは８０ｄＢ以上であるので、 “００００００００”の時 −４５ｄＢ “１１１１１１１１”の時 ＋４０ｄＢ になるように設定されている。
【００４２】図３に、本実施例におけるＡＧＣ制御電圧
とＡＧＣゲイン（ｄＢ）との関係が示されている。本実
施例の場合には、“００００００００”から“１１１１
１１１１”までの２５６ステップで、−４５ｄＢから＋
４０ｄＢまでの８０ｄＢのダイナミックレンジとなる。
したがって、１ｄＢあたり、 ２５６／８５＝３［ステップ／ｄＢ］ …（１） となる。よって、３ステップがおよそ１ｄＢに相当す
る。なお、式（１）は近似的に成立する。
とＡＧＣゲイン（ｄＢ）との関係が示されている。本実
施例の場合には、“００００００００”から“１１１１
１１１１”までの２５６ステップで、−４５ｄＢから＋
４０ｄＢまでの８０ｄＢのダイナミックレンジとなる。
したがって、１ｄＢあたり、 ２５６／８５＝３［ステップ／ｄＢ］ …（１） となる。よって、３ステップがおよそ１ｄＢに相当す
る。なお、式（１）は近似的に成立する。
【００４３】図３に示されているように補間を行うため
に、−４５〜＋４０ｄＢを１６分割した領域を考える。
そして、この分割した各領域Ｒ０〜Ｒ１５をゲイン制御
データの上位４ビットの値ｎに対応させる。さらに、各
領域Ｒ０〜Ｒ１５の下端及び上端の利得に夫々対応する
制御電圧を測定し、これを上述した特性ＲＯＭ１０１に
記憶しておく。
に、−４５〜＋４０ｄＢを１６分割した領域を考える。
そして、この分割した各領域Ｒ０〜Ｒ１５をゲイン制御
データの上位４ビットの値ｎに対応させる。さらに、各
領域Ｒ０〜Ｒ１５の下端及び上端の利得に夫々対応する
制御電圧を測定し、これを上述した特性ＲＯＭ１０１に
記憶しておく。
【００４４】例えば、図３の領域Ｒ０（ゲイン制御デー
タの上位４ビットが“００００”）の場合、下端の制御
電圧はＰ（０）、上端はＰ（１）である。また、領域Ｒ
１０（ゲイン制御データの上位４ビットが“１０１
０”）の場合、下端の制御電圧はＰ（１０）、上端はＰ
（１１）である。一般的に書けば、領域Ｒｎの場合、下
端の制御電圧はＰ（ｎ）、上端の制御電圧はＰ（ｎ＋
１）となる。なお、上記の制御電圧Ｐ（ｎ）はＤＡコン
バータで生成されるアナログ電圧に対応するＤＡコンバ
ータの入力ディジタルデータを指している。この値は、
特性ＲＯＭ１０１に記憶されている。
タの上位４ビットが“００００”）の場合、下端の制御
電圧はＰ（０）、上端はＰ（１）である。また、領域Ｒ
１０（ゲイン制御データの上位４ビットが“１０１
０”）の場合、下端の制御電圧はＰ（１０）、上端はＰ
（１１）である。一般的に書けば、領域Ｒｎの場合、下
端の制御電圧はＰ（ｎ）、上端の制御電圧はＰ（ｎ＋
１）となる。なお、上記の制御電圧Ｐ（ｎ）はＤＡコン
バータで生成されるアナログ電圧に対応するＤＡコンバ
ータの入力ディジタルデータを指している。この値は、
特性ＲＯＭ１０１に記憶されている。
【００４５】このゲイン制御データの上位４ビットは特
性ＲＯＭ１０１へのアドレスとして入力され、１６分割
の内の領域ｎが決まる。更にＲＯＭ１０１から、その領
域の下端及び上端の制御データＰ（ｎ）及びＰ（ｎ＋
１）が、データバスＤＡＴＡを通じて読出される。
性ＲＯＭ１０１へのアドレスとして入力され、１６分割
の内の領域ｎが決まる。更にＲＯＭ１０１から、その領
域の下端及び上端の制御データＰ（ｎ）及びＰ（ｎ＋
１）が、データバスＤＡＴＡを通じて読出される。
【００４６】図２に戻り、タイミング制御回路１０３に
よって特性ＲＯＭ１０１から制御データＰ（ｎ）とＰ
（ｎ＋１）とを読出す時、セレクタ１０５、１０６はデ
ータバスＤＡＴＡ側を選択している状態になっているの
で、上端Ｐ（ｎ＋１）はラッチ回路１０７に、下端Ｐ
（ｎ）はラッチ回路１０８に一時記憶される。特性ＲＯ
Ｍ１０１から下端のデータと上端のデータとを取出した
後、セレクタ１０４は、図示せぬシフト回路によってデ
ータＤ３からＤ０へと１つずつ逐次的に内部のスイッチ
を切替える動作を行う。
よって特性ＲＯＭ１０１から制御データＰ（ｎ）とＰ
（ｎ＋１）とを読出す時、セレクタ１０５、１０６はデ
ータバスＤＡＴＡ側を選択している状態になっているの
で、上端Ｐ（ｎ＋１）はラッチ回路１０７に、下端Ｐ
（ｎ）はラッチ回路１０８に一時記憶される。特性ＲＯ
Ｍ１０１から下端のデータと上端のデータとを取出した
後、セレクタ１０４は、図示せぬシフト回路によってデ
ータＤ３からＤ０へと１つずつ逐次的に内部のスイッチ
を切替える動作を行う。
【００４７】このとき、セレクタ１１１は、リニアライ
ザへの入力の下位ビットの内の制御対象ビットが「１」
の時にラッチ回路１０７の出力を選択し、「０」の時に
１／２回路１１０の出力を選択するものとする。また、
セレクタ１１２は、リニアライザへの入力の下位ビット
内の該制御対象ビットが「０」の時にラッチ回路１０８
の出力を選択し、「１」の時に１／２回路１１０の出力
を選択するものとする。ここで、制御対象ビットは、リ
ニアライザ入力の下位ビットの内のＭＳＢ（Ｍｏｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＬＳＢ（Ｌｅａ
ｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）へと順次移す
こととする。このような選択制御を逐次的に行うことに
よってリニアライザ出力を決定するのである。
ザへの入力の下位ビットの内の制御対象ビットが「１」
の時にラッチ回路１０７の出力を選択し、「０」の時に
１／２回路１１０の出力を選択するものとする。また、
セレクタ１１２は、リニアライザへの入力の下位ビット
内の該制御対象ビットが「０」の時にラッチ回路１０８
の出力を選択し、「１」の時に１／２回路１１０の出力
を選択するものとする。ここで、制御対象ビットは、リ
ニアライザ入力の下位ビットの内のＭＳＢ（Ｍｏｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＬＳＢ（Ｌｅａ
ｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）へと順次移す
こととする。このような選択制御を逐次的に行うことに
よってリニアライザ出力を決定するのである。
【００４８】ラッチ回路１０７の出力及びラッチ回路１
０８の出力は、共に加算器１０９に入力される。加算器
１０９ではラッチ回路１０７及び１０８の両出力を加算
する。この加算結果は１／２回路１１０に入力され、加
算結果の１／２の値が出力される。つまり、加算器１０
９と１／２回路１１０とで、Ｐ（ｎ＋１）とＰ（ｎ）と
の平均値計算が行われることになる。そして、その平均
値の計算結果は、フィードバック用のセレクタ１１１及
び１１２に入力される。
０８の出力は、共に加算器１０９に入力される。加算器
１０９ではラッチ回路１０７及び１０８の両出力を加算
する。この加算結果は１／２回路１１０に入力され、加
算結果の１／２の値が出力される。つまり、加算器１０
９と１／２回路１１０とで、Ｐ（ｎ＋１）とＰ（ｎ）と
の平均値計算が行われることになる。そして、その平均
値の計算結果は、フィードバック用のセレクタ１１１及
び１１２に入力される。
【００４９】セレクタ１１１及び１１２のもう一方の入
力には、Ｐ（ｎ＋１）及びＰ（ｎ）の値の入ったラッチ
回路１０７の出力及び１０８の出力が夫々接続されてい
る。また、セレクタ１１１及び１１２におけるセレクト
のための制御信号、すなわちセレクタ１０４に入力され
るデータは、逐次的にＤ３，Ｄ２，Ｄ１，Ｄ０と切替わ
るものとする。
力には、Ｐ（ｎ＋１）及びＰ（ｎ）の値の入ったラッチ
回路１０７の出力及び１０８の出力が夫々接続されてい
る。また、セレクタ１１１及び１１２におけるセレクト
のための制御信号、すなわちセレクタ１０４に入力され
るデータは、逐次的にＤ３，Ｄ２，Ｄ１，Ｄ０と切替わ
るものとする。
【００５０】一旦特性ＲＯＭ１０１の内容Ｐ（ｎ＋１）
とＰ（ｎ）とを読込んだ後、セレクタ１０５、１０６は
フィードバック用のセレクタ１１１、１１２側に切替わ
る。このため、セレクタ１０４の出力の値によって、ラ
ッチ回路１０７及び１０８のどちらか一方は前の値を保
持し、他方は一つ前の二つのラッチ回路の値の平均値に
更新される。今Ｄ３＝“１”とすると、セレクタ１１
１、１１２は図中の上側を選択するように制御されるの
で、上端Ｐ（ｎ＋１）は値を維持し、下端Ｐ（ｎ）はＰ
（ｎ＋１）とＰ（ｎ）との平均値にその値を更新する。
同様に、Ｄ２、Ｄ１、Ｄ０に対して逐次的に処理してゆ
くと最後に下式で表される結果を得ることができる。 Ｘ（ｎ，ｍ）＝Ｐ（ｎ） ＋｛（ｍ／１６）＋（１／３２）｝・｛Ｐ（ｎ＋１）−Ｐ（ｎ）｝ …（２） なお式（２）において、Ｘ（ｎ，ｍ）は補間結果を表
し、ｍはゲイン制御データの下位４ビットの値を示して
いる。
とＰ（ｎ）とを読込んだ後、セレクタ１０５、１０６は
フィードバック用のセレクタ１１１、１１２側に切替わ
る。このため、セレクタ１０４の出力の値によって、ラ
ッチ回路１０７及び１０８のどちらか一方は前の値を保
持し、他方は一つ前の二つのラッチ回路の値の平均値に
更新される。今Ｄ３＝“１”とすると、セレクタ１１
１、１１２は図中の上側を選択するように制御されるの
で、上端Ｐ（ｎ＋１）は値を維持し、下端Ｐ（ｎ）はＰ
（ｎ＋１）とＰ（ｎ）との平均値にその値を更新する。
同様に、Ｄ２、Ｄ１、Ｄ０に対して逐次的に処理してゆ
くと最後に下式で表される結果を得ることができる。 Ｘ（ｎ，ｍ）＝Ｐ（ｎ） ＋｛（ｍ／１６）＋（１／３２）｝・｛Ｐ（ｎ＋１）−Ｐ（ｎ）｝ …（２） なお式（２）において、Ｘ（ｎ，ｍ）は補間結果を表
し、ｍはゲイン制御データの下位４ビットの値を示して
いる。
【００５１】図６を参照して式（２）の逐次処理動作に
ついて説明する。ここでは、ゲイン制御データの下位４
ビットの値ｍが１５、繰返し回数ｋ＝４、入力されるＰ
（ｎ）とＰ（ｎ＋１）との差をΔとする。すると、１回
目のフィードバック（ｋ＝１）の結果は、Ｐ（ｎ）＋Δ
／２となる。２回目のフィードバック（ｋ＝２）の結果
は、Ｐ（ｎ）＋Δ／２＋Δ／２2 となる。３回目のフィ
ードバック（ｋ＝３）の結果は、Ｐ（ｎ）＋Δ／２＋Δ
／２2 ＋Δ／２3 となる。４回目のフィードバック（ｋ
＝４）の結果は、Ｐ（ｎ）＋Δ／２＋Δ／２2 ＋Δ／２
3 ＋Δ／２4 となる。さらに、最小間隔の中点をとるた
めに、Δ／２5 （本例では１／３２）を加える。
ついて説明する。ここでは、ゲイン制御データの下位４
ビットの値ｍが１５、繰返し回数ｋ＝４、入力されるＰ
（ｎ）とＰ（ｎ＋１）との差をΔとする。すると、１回
目のフィードバック（ｋ＝１）の結果は、Ｐ（ｎ）＋Δ
／２となる。２回目のフィードバック（ｋ＝２）の結果
は、Ｐ（ｎ）＋Δ／２＋Δ／２2 となる。３回目のフィ
ードバック（ｋ＝３）の結果は、Ｐ（ｎ）＋Δ／２＋Δ
／２2 ＋Δ／２3 となる。４回目のフィードバック（ｋ
＝４）の結果は、Ｐ（ｎ）＋Δ／２＋Δ／２2 ＋Δ／２
3 ＋Δ／２4 となる。さらに、最小間隔の中点をとるた
めに、Δ／２5 （本例では１／３２）を加える。
【００５２】一般化すると、補間結果Ｘ（ｎ，ｍ）＝Ｐ
（ｎ）＋（ｍ／２k ＋Δ／２k+1 ）・｛Ｐ（ｎ＋１）−
Ｐ（ｎ）｝となる。本例ではＰ（ｎ）＋Δ／２＋Δ／２
2 ＋Δ／２3 ＋Δ／２4 ＋Δ／２5 ＝Ｐ（ｎ）＋（１５
／１６＋１／３２）・Δとなる。なお、１／３２は最小
間隔の中点をとるためのものであるため、必ずしも加え
なくても良い。
（ｎ）＋（ｍ／２k ＋Δ／２k+1 ）・｛Ｐ（ｎ＋１）−
Ｐ（ｎ）｝となる。本例ではＰ（ｎ）＋Δ／２＋Δ／２
2 ＋Δ／２3 ＋Δ／２4 ＋Δ／２5 ＝Ｐ（ｎ）＋（１５
／１６＋１／３２）・Δとなる。なお、１／３２は最小
間隔の中点をとるためのものであるため、必ずしも加え
なくても良い。
【００５３】以上説明したように、本実施形態のディジ
タルＡＧＣ用リニアライザを用いれば、フィードバック
処理を繰返すことにより、ＬＳＩ化に際しチップ面積は
増大せず、消費電流の増大を招く乗算器が不要であり、
簡単な加算器及びシフト回路のみで実現できるので、低
消費電力で回路規模の小さい携帯端末を提供することが
できる。
タルＡＧＣ用リニアライザを用いれば、フィードバック
処理を繰返すことにより、ＬＳＩ化に際しチップ面積は
増大せず、消費電流の増大を招く乗算器が不要であり、
簡単な加算器及びシフト回路のみで実現できるので、低
消費電力で回路規模の小さい携帯端末を提供することが
できる。
【００５４】更に、本発明のディジタルＡＧＣ用リニア
ライザを用いれば、広いダイナミックレンジに渡って精
度の良い線形性をもったＡＧＣアンプを提供することが
できるので、電力制御がシステム容量に与える影響の大
きいＣＤＭＡシステムであっても適した移動体端末を提
供することができる。更に、本発明のディジタルＡＧＣ
用リニアライザを用いれば、低価格で線形性の悪い低品
質な可変利得素子を用いても、広範囲に渡って精度よく
線形化することができるので、低価格化を考慮し携帯電
話端末に適したＡＧＣアンプを提供することができる。
ライザを用いれば、広いダイナミックレンジに渡って精
度の良い線形性をもったＡＧＣアンプを提供することが
できるので、電力制御がシステム容量に与える影響の大
きいＣＤＭＡシステムであっても適した移動体端末を提
供することができる。更に、本発明のディジタルＡＧＣ
用リニアライザを用いれば、低価格で線形性の悪い低品
質な可変利得素子を用いても、広範囲に渡って精度よく
線形化することができるので、低価格化を考慮し携帯電
話端末に適したＡＧＣアンプを提供することができる。
【００５５】更に、本発明のディジタルＡＧＣ用リニア
ライザを用いれば、線形性の悪い低消費電力型の可変利
得素子を用いても、広範囲に渡って精度の良い線形化さ
れた制御を行うことができるので使用時間の長い低消費
電力に適した携帯電話端末を実現することができる。
ライザを用いれば、線形性の悪い低消費電力型の可変利
得素子を用いても、広範囲に渡って精度の良い線形化さ
れた制御を行うことができるので使用時間の長い低消費
電力に適した携帯電話端末を実現することができる。
【００５６】次に、本発明の他の実施形態について図４
及び図５を用いて説明する。本実施形態は、動作温度に
よって可変利得素子の特性が変化する場合における変形
例である。
及び図５を用いて説明する。本実施形態は、動作温度に
よって可変利得素子の特性が変化する場合における変形
例である。
【００５７】一般に可変利得素子は温度に対してその特
性が大きく変化する。また対象となる信号の周波数帯域
によっても特性が異なる。したがって、送信と受信と
で、ＡＧＣを通過する信号の周波数帯域が異なる場合、
個別に温度補正をかける必要がある。
性が大きく変化する。また対象となる信号の周波数帯域
によっても特性が異なる。したがって、送信と受信と
で、ＡＧＣを通過する信号の周波数帯域が異なる場合、
個別に温度補正をかける必要がある。
【００５８】図４には図１の構成に温度検出器１９を追
加した場合が示されている。同図において、温度検出器
１９から出力される温度情報は、受信用のディジタルＡ
ＧＣ用リニアライザ１８及び送信用のディジタルＡＧＣ
用リニアライザ１に夫々入力されるものとする。
加した場合が示されている。同図において、温度検出器
１９から出力される温度情報は、受信用のディジタルＡ
ＧＣ用リニアライザ１８及び送信用のディジタルＡＧＣ
用リニアライザ１に夫々入力されるものとする。
【００５９】図５には入力された温度情報の具体的な処
理が示されている。温度情報は一旦ラッチ回路１０２に
保持された後、特性ＲＯＭ１０１に対するアドレスバス
ＡＢの上位のアドレスとして展開される。特性ＲＯＭ１
０１に対するアドレスバスＡＢの下位のアドレスは、図
２の場合と同様に、ゲイン制御データである。
理が示されている。温度情報は一旦ラッチ回路１０２に
保持された後、特性ＲＯＭ１０１に対するアドレスバス
ＡＢの上位のアドレスとして展開される。特性ＲＯＭ１
０１に対するアドレスバスＡＢの下位のアドレスは、図
２の場合と同様に、ゲイン制御データである。
【００６０】特性ＲＯＭ１０１には、各温度条件に合わ
せて上述の場合と同様に１６分割した領域の下端及び上
端の利得を実現する制御電圧の測定データが予め記憶さ
れている。この特性ＲＯＭ１０１に記憶されている送信
特性及び受信特性を表す複数個のデータは、予め決めら
れた間隔の複数個の温度条件及び予め決められた間隔の
複数個の希望利得入力に対する制御量を測定して得る。
したがって、この特性ＲＯＭ１０１に対するアドレスバ
スＡＢの上位のアドレス及び下位のアドレスを与えるこ
とによって、上述の場合と同様にその温度に合わせた補
間データが出力される。
せて上述の場合と同様に１６分割した領域の下端及び上
端の利得を実現する制御電圧の測定データが予め記憶さ
れている。この特性ＲＯＭ１０１に記憶されている送信
特性及び受信特性を表す複数個のデータは、予め決めら
れた間隔の複数個の温度条件及び予め決められた間隔の
複数個の希望利得入力に対する制御量を測定して得る。
したがって、この特性ＲＯＭ１０１に対するアドレスバ
スＡＢの上位のアドレス及び下位のアドレスを与えるこ
とによって、上述の場合と同様にその温度に合わせた補
間データが出力される。
【００６１】この出力された補間データはＤＡコンバー
タ１２、４によってアナログ電圧値に変換され、この変
換されたアナログ電圧値によってＡＧＣアンプ１１及び
５の制御を行っている。なお、受信用のディジタルＡＧ
Ｃ用リニアライザ１８と送信用のディジタルＡＧＣ用リ
ニアライザ１とは、特性ＲＯＭの記憶内容を除き、同じ
回路を使用して構成するものとする。
タ１２、４によってアナログ電圧値に変換され、この変
換されたアナログ電圧値によってＡＧＣアンプ１１及び
５の制御を行っている。なお、受信用のディジタルＡＧ
Ｃ用リニアライザ１８と送信用のディジタルＡＧＣ用リ
ニアライザ１とは、特性ＲＯＭの記憶内容を除き、同じ
回路を使用して構成するものとする。
【００６２】以上説明したように、本実施形態のディジ
タルＡＧＣ用リニアライザを用いれば、上述した実施形
態の場合と同様に、ＬＳＩ化に際しチップ面積は増大せ
ず、消費電流の増大を招く乗算器が不要であり、簡単な
加算器及びシフト回路のみで実現できるので、低消費電
力で回路規模の小さい携帯端末を提供することができ
る。さらに本実施形態においては、動作温度によって可
変利得素子の特性が変化しても広範囲に渡って精度の良
い線形化された制御を行うことができるので、使用時間
の長い低消費電力に適した携帯電話端末を実現すること
ができる。
タルＡＧＣ用リニアライザを用いれば、上述した実施形
態の場合と同様に、ＬＳＩ化に際しチップ面積は増大せ
ず、消費電流の増大を招く乗算器が不要であり、簡単な
加算器及びシフト回路のみで実現できるので、低消費電
力で回路規模の小さい携帯端末を提供することができ
る。さらに本実施形態においては、動作温度によって可
変利得素子の特性が変化しても広範囲に渡って精度の良
い線形化された制御を行うことができるので、使用時間
の長い低消費電力に適した携帯電話端末を実現すること
ができる。
【００６３】特にＣＤＭＡシステムでは、電力制御がシ
ステム容量に与える影響が大きく、システム性能を最大
限に引き出す上で、重要なファクタを握る線形精度の良
いＡＧＣアンプを本発明により実現することができる。
ステム容量に与える影響が大きく、システム性能を最大
限に引き出す上で、重要なファクタを握る線形精度の良
いＡＧＣアンプを本発明により実現することができる。
【００６４】また、本発明を用いることにより、低価格
で線形性の悪い低品質な可変利得素子を用いても、広い
ダイナミックレンジに渡って精度良く線形化することが
できるので、低価格化を考慮した携帯電話端末に適用し
たＡＧＣアンプを実現することができる。
で線形性の悪い低品質な可変利得素子を用いても、広い
ダイナミックレンジに渡って精度良く線形化することが
できるので、低価格化を考慮した携帯電話端末に適用し
たＡＧＣアンプを実現することができる。
【００６５】さらに本発明を用いることにより、一般に
線形性の悪い低消費電力型の可変利得素子を用いても、
広い範囲に亘って精度の良い線形化された制御を行うこ
とができるので、使用時間の長い低消費電力に適した携
帯電話端末等の無線分野で使用される自動利得制御回路
において、広いダイナミックレンジに渡って精度の良い
線形性をもったディジタル自動利得制御用リニアライザ
及びこれを用いたディジタル自動利得制御回路を実現す
ることができる。
線形性の悪い低消費電力型の可変利得素子を用いても、
広い範囲に亘って精度の良い線形化された制御を行うこ
とができるので、使用時間の長い低消費電力に適した携
帯電話端末等の無線分野で使用される自動利得制御回路
において、広いダイナミックレンジに渡って精度の良い
線形性をもったディジタル自動利得制御用リニアライザ
及びこれを用いたディジタル自動利得制御回路を実現す
ることができる。
【００６６】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００６７】（１）前記可変利得制御素子によって利得
が制御された受信信号に対して逆拡散処理を行うように
したことを特徴とする請求項６記載のディジタル自動利
得制御回路。
が制御された受信信号に対して逆拡散処理を行うように
したことを特徴とする請求項６記載のディジタル自動利
得制御回路。
【００６８】（２）送信すべき送信信号に対して拡散処
理を行った後、前記可変利得制御素子によって前記利得
を制御するようにしたことを特徴とする請求項７記載の
ディジタル自動利得制御回路。
理を行った後、前記可変利得制御素子によって前記利得
を制御するようにしたことを特徴とする請求項７記載の
ディジタル自動利得制御回路。
【００６９】（３）前記ループフィルタは、積分器であ
ることを特徴とする請求項８記載のディジタル自動利得
制御回路。
ることを特徴とする請求項８記載のディジタル自動利得
制御回路。
【００７０】
【発明の効果】以上説明したように本発明は、簡単な加
算器及びシフト回路のみで逐次処理を行って中点を算出
するリニアライザを採用することにより、集積化に際し
チップ面積は増大せず、消費電流の増大を招く乗算器が
不要であり、簡単な回路構成でディジタル自動利得制御
回路を実現できるという効果がある。
算器及びシフト回路のみで逐次処理を行って中点を算出
するリニアライザを採用することにより、集積化に際し
チップ面積は増大せず、消費電流の増大を招く乗算器が
不要であり、簡単な回路構成でディジタル自動利得制御
回路を実現できるという効果がある。
【図１】本発明の第１の実施形態によるディジタルＡＧ
Ｃ用リニアライザの構成を示すブロック図である。
Ｃ用リニアライザの構成を示すブロック図である。
【図２】図１中のＡＧＣ用リニアライザの内部構成を示
すブロック図である。
すブロック図である。
【図３】本実施例におけるＡＧＣ制御電圧とＡＧＣゲイ
ンとの関係を示す図である。
ンとの関係を示す図である。
【図４】本発明の第２の実施形態によるディジタルＡＧ
Ｃ用リニアライザの構成を示すブロック図である。
Ｃ用リニアライザの構成を示すブロック図である。
【図５】図４中のＡＧＣ用リニアライザの内部構成を示
すブロック図である。
すブロック図である。
【図６】平均化の逐次処理動作を示す図である。
１、１８ ディジタルＡＧＣ用リニアライザ ２ アンテナ共用器 ３ パワーアンプ ４、７、１２ ＤＡコンバータ ５、１１ ＡＧＣ素子 ６ 直交変調器 ８ 拡散回路 ９、１０９ 加算器 １０ ＡＧＣアンプ １３ 直交復調器 １４ ＡＤコンバータ １６ 積分回路 １７ 受信電界検出回路 １０１ 特性ＲＯＭ １０２、１０７、１０８ ラッチ回路 １０３ タイミング制御回路 １０４〜１０６、１１１、１１２ セレクタ
Claims (8)
- 【請求項１】 利得を自動的に制御するための可変利得
制御素子を、入力ディジタルデータを変換したアナログ
信号によって制御するためのディジタル自動利得制御用
リニアライザであって、前記ディジタルデータを構成す
る上位複数ビットによって表現することのできる２値デ
ータの範囲のうちの上端に相当する上端データと下端に
相当する下端データとを出力するメモリと、前記上端デ
ータと下端データとの平均値を算出しさらにその平均値
と前記上端データ及び前記下端データのいずれか一方と
の平均値を算出するという演算を所定回数繰返す平均値
算出手段とを含み、前記平均値算出手段は前記ディジタ
ルデータのうち前記上位複数ビットを除く下位ビットの
各ビットの値に応じて前記上端データ及び前記下端デー
タのいずれか一方を選択しその選択したデータとの平均
値算出を前記下位ビットのビット数分繰り返して行い、
前記平均値算出手段によって算出される平均値に応じて
前記可変利得制御素子を制御するようにしたことを特徴
とするディジタル自動利得制御用リニアライザ。 - 【請求項２】 前記平均値算出手段によって算出される
平均値をアナログ信号に変換した変換結果に応じて前記
可変利得制御素子を制御するようにしたことを特徴とす
る請求項１記載のディジタル自動利得制御用リニアライ
ザ。 - 【請求項３】 前記平均値算出手段は、前記上端データ
が入力される第１のラッチ回路と、前記下端データが入
力される第２のラッチ回路と、これらラッチ回路のラッ
チ出力を加算する加算器と、この加算出力の１／２の値
を算出する１／２算出手段と、この算出結果と前記上端
データとを択一的に前記第１のラッチ回路に入力せしめ
る第１のセレクタと、前記算出結果と前記下端データと
を択一的に前記第２のラッチ回路に入力せしめる第２の
セレクタとを含み、前記第１及び第２のセレクタのいず
れか一方において前記算出結果を選択し続けることによ
って前記平均値算出を所定回数繰返すことを特徴とする
請求項１又は２記載のディジタル自動利得制御用リニア
ライザ。 - 【請求項４】 前記入力ディジタルデータは、制御すべ
き利得に対応するデータであることを特徴とする請求項
１〜３のいずれかに記載のディジタル自動利得制御用リ
ニアライザ。 - 【請求項５】 前記入力ディジタルデータは、周囲の温
度に対応するデータであることを特徴とする請求項１〜
３のいずれかに記載のディジタル自動利得制御用リニア
ライザ。 - 【請求項６】 請求項１〜５のいずれかに記載のディジ
タル自動利得制御用リニアライザによって受信利得が制
御される可変利得制御素子を含む自動利得制御ループを
有することを特徴とするディジタル自動利得制御回路。 - 【請求項７】 請求項１〜５のいずれかに記載のディジ
タル自動利得制御用リニアライザによって送信利得が制
御される可変利得制御素子を含む自動利得制御ループを
有することを特徴とするディジタル自動利得制御回路。 - 【請求項８】 前記自動利得制御ループはループフィル
タを有し、このフィルタの出力を前記ディジタル自動利
得制御用リニアライザの入力としたことを特徴とする請
求項６又は７記載のディジタル自動利得制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122698A JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
| US09/327,260 US6553084B1 (en) | 1998-06-10 | 1999-06-07 | Digital automatic gain control linearizer and digital automatic gain control circuit using the same |
| GB9913215A GB2338361B (en) | 1998-06-10 | 1999-06-07 | Digital automatic gain control linearizer and digital automatic gain control circuit using the same |
| KR1019990021500A KR100314334B1 (ko) | 1998-06-10 | 1999-06-10 | 디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122698A JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355078A JPH11355078A (ja) | 1999-12-24 |
| JP3314723B2 true JP3314723B2 (ja) | 2002-08-12 |
Family
ID=15731036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16122698A Expired - Fee Related JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6553084B1 (ja) |
| JP (1) | JP3314723B2 (ja) |
| KR (1) | KR100314334B1 (ja) |
| GB (1) | GB2338361B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209875A (ja) * | 2011-03-30 | 2012-10-25 | Nippon Telegr & Teleph Corp <Ntt> | 自動利得制御装置 |
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| JP2001196872A (ja) * | 2000-01-17 | 2001-07-19 | Sony Corp | 利得制御回路およびこれを用いた無線通信装置 |
| DE60124809T2 (de) * | 2000-03-23 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd., Kadoma | Digitaler Empfänger |
| US6654594B1 (en) * | 2000-05-30 | 2003-11-25 | Motorola, Inc. | Digitized automatic gain control system and methods for a controlled gain receiver |
| JP2002033629A (ja) | 2000-07-14 | 2002-01-31 | Nec Corp | 利得可変増幅回路、およびそれを備えた端末装置 |
| DE10043744C1 (de) * | 2000-09-05 | 2002-07-11 | Infineon Technologies Ag | Empfangsschaltung für Mobilfunkempfänger mit automatischer Verstärkungssteuerung |
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| KR100663514B1 (ko) * | 2001-12-06 | 2007-01-02 | 삼성전자주식회사 | 이동 통신 단말기에서 선형 자동 이득 제어를 위한 선형화장치 및 그 제어 방법 |
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-
1998
- 1998-06-10 JP JP16122698A patent/JP3314723B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-07 GB GB9913215A patent/GB2338361B/en not_active Expired - Fee Related
- 1999-06-07 US US09/327,260 patent/US6553084B1/en not_active Expired - Lifetime
- 1999-06-10 KR KR1019990021500A patent/KR100314334B1/ko not_active IP Right Cessation
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