JP3309399B2 - アラーム検出回路 - Google Patents
アラーム検出回路Info
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- JP3309399B2 JP3309399B2 JP14569491A JP14569491A JP3309399B2 JP 3309399 B2 JP3309399 B2 JP 3309399B2 JP 14569491 A JP14569491 A JP 14569491A JP 14569491 A JP14569491 A JP 14569491A JP 3309399 B2 JP3309399 B2 JP 3309399B2
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Description
【０００１】
【産業上の利用分野】本発明は、多チャネルのアラーム
を監視するアラーム監視装置に関する。
を監視するアラーム監視装置に関する。
【０００２】
【従来の技術】近年、情報伝送装置における高速化の要
求に伴い、各種装置と接続できるマルチメディア化が要
求されている。このための各種伝送装置が提供されてい
るが、多数の装置を接続するため、それぞれの装置のア
ラームを監視する回路が必要になる。
求に伴い、各種装置と接続できるマルチメディア化が要
求されている。このための各種伝送装置が提供されてい
るが、多数の装置を接続するため、それぞれの装置のア
ラームを監視する回路が必要になる。
【０００３】以下、図４にて従来回路を説明する。図４
において、11はセレクタ、12はレジスタ、13はＯＲゲー
トである。図４に示すように、セレクタ11において時分
割処理のシリアルアラームをチャネルアドレスを用いて
選択して例えばｎ本のパラレルデータに変換し、該ｎ本
のパラレルデータをレジスタ12にラッチし、第１チャネ
ル〜第Ｎチャネルのアラーム情報をＯＲゲート13で一本
に集約し、アラーム表示として形成する。
において、11はセレクタ、12はレジスタ、13はＯＲゲー
トである。図４に示すように、セレクタ11において時分
割処理のシリアルアラームをチャネルアドレスを用いて
選択して例えばｎ本のパラレルデータに変換し、該ｎ本
のパラレルデータをレジスタ12にラッチし、第１チャネ
ル〜第Ｎチャネルのアラーム情報をＯＲゲート13で一本
に集約し、アラーム表示として形成する。
【０００４】ところが、この回路ではアラーム情報のチ
ャネル数の増大に伴って回路規模も増大し、多チャネル
のアラーム処理を行う上でハード的、例えば部品実装面
積の制約条件が生じる。
ャネル数の増大に伴って回路規模も増大し、多チャネル
のアラーム処理を行う上でハード的、例えば部品実装面
積の制約条件が生じる。
【０００５】
【発明が解決しようとする課題】従って、ハード的な制
約からアラーム処理のチャネル数に制限が生じ、多チャ
ネルのアラーム処理を行うことが出来ないという課題が
ある。
約からアラーム処理のチャネル数に制限が生じ、多チャ
ネルのアラーム処理を行うことが出来ないという課題が
ある。
【０００６】本発明は、アラームのチャネル数に依存す
ることなく、小規模でアラーム検出を行うことのできる
アラーム検出回路を提供することを目的とする。
ることなく、小規模でアラーム検出を行うことのできる
アラーム検出回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、各チャネルとのアラームＯＲ取りを行う
アラームＯＲ取り部１と、該アラームＯＲ取り部１のＯ
Ｒ取りデータを保持するアラーム保持部２とを設け、前
記アラーム保持部２が保持する全チャネルのアラーム取
りデータをアラーム表示信号に構成する。
め本発明では、各チャネルとのアラームＯＲ取りを行う
アラームＯＲ取り部１と、該アラームＯＲ取り部１のＯ
Ｒ取りデータを保持するアラーム保持部２とを設け、前
記アラーム保持部２が保持する全チャネルのアラーム取
りデータをアラーム表示信号に構成する。
【０００８】
【作用】本発明は図１と図２に示すごとく、アラームＯ
Ｒ取り部１においてシリアルアラーム情報として入力さ
れる各チャネルのシリアルアラームと今までＯＲ取りを
行ってきたＯＲアラームとのＯＲ取りを行うようにして
いる。
Ｒ取り部１においてシリアルアラーム情報として入力さ
れる各チャネルのシリアルアラームと今までＯＲ取りを
行ってきたＯＲアラームとのＯＲ取りを行うようにして
いる。
【０００９】従って、このＯＲ取り結果をアラーム保持
部２においてフレームの最終チャネルまで保持させるこ
とにより、アラーム表示信号を形成することができる。
部２においてフレームの最終チャネルまで保持させるこ
とにより、アラーム表示信号を形成することができる。
【００１０】
【実施例】以下、図２と図３により本発明の一実施例を
説明する。図２において、１は論理和のＯＲゲート１ａ
を備えたアラームＯＲ取り部である。２はフリップフロ
ップ回路（以下、ＦＦ回路と称す）２ａ，２ｂ，２ｃ及
びインバータ２ｄを備えたアラーム保持部である。又、
ＦＦ回路２ａ、２ｂは各チャネル別にアラームのＯＲデ
ータを保持し、ＦＦ回路２ｃは全チャネルのＯＲ取りデ
ータを保持するものである。
説明する。図２において、１は論理和のＯＲゲート１ａ
を備えたアラームＯＲ取り部である。２はフリップフロ
ップ回路（以下、ＦＦ回路と称す）２ａ，２ｂ，２ｃ及
びインバータ２ｄを備えたアラーム保持部である。又、
ＦＦ回路２ａ、２ｂは各チャネル別にアラームのＯＲデ
ータを保持し、ＦＦ回路２ｃは全チャネルのＯＲ取りデ
ータを保持するものである。
【００１１】図３において、（ａ）はシリアルアラー
ム、（ｂ）はＦＦ回路２ａの出力である。尚、（ｃ）は
ＦＦ回路２ｂの出力、（ｄ）はチャネルクロック、
（ｅ）はＯＲゲート1aの出力、そして（ｆ）はＦＦ回路
2cより出力されるアラーム表示、又（ｇ）はフレームパ
ルスである。そして、図２と図３の信号（ａ）〜信号
（ｇ）は同一のものである。
ム、（ｂ）はＦＦ回路２ａの出力である。尚、（ｃ）は
ＦＦ回路２ｂの出力、（ｄ）はチャネルクロック、
（ｅ）はＯＲゲート1aの出力、そして（ｆ）はＦＦ回路
2cより出力されるアラーム表示、又（ｇ）はフレームパ
ルスである。そして、図２と図３の信号（ａ）〜信号
（ｇ）は同一のものである。
【００１２】図２と図３に示すように、フレームパルス
（ｇ）の‘Ｈ’レベルにてＦＦ回路２ａをクリア（ＣＬ
Ｒ）し、ＦＦ回路２ａの出力（ｂ）をＯＲゲート１ａと
ＦＦ回路２ａ，２ｂにてフレーム単位のアラーム取りを
行うことができるようにしている。
（ｇ）の‘Ｈ’レベルにてＦＦ回路２ａをクリア（ＣＬ
Ｒ）し、ＦＦ回路２ａの出力（ｂ）をＯＲゲート１ａと
ＦＦ回路２ａ，２ｂにてフレーム単位のアラーム取りを
行うことができるようにしている。
【００１３】例えば、図３中ののタイミングでは、フ
レームパルス（ｇ）の‘Ｈ’レベルにてＦＦ回路２ａの
内容をクリア（ＣＬＲ）し、ＦＦ回路２ｂの内容を
‘０’にする。
レームパルス（ｇ）の‘Ｈ’レベルにてＦＦ回路２ａの
内容をクリア（ＣＬＲ）し、ＦＦ回路２ｂの内容を
‘０’にする。
【００１４】このＦＦ回路２ｂの出力（ｃ）の‘０’と
シリアルアラームからのＣＨ１アラームデータをＯＲゲ
ート１ａによりＯＲ取りを行って出力（ｅ）を作り、こ
の出力（ｅ）をＦＦ回路２ａでチャネルクロック（ｄ）
の半クロックをシフトし、更にＦＦ回路２ｂでチャネル
クロック（ｄ）の半クロックをシフトする。このように
してＦＦ回路２ｂの出力を次のＣＨ２まで１チャネルク
ロックをシフトさせ、ＯＲゲート１ａにて同様に次のＣ
Ｈ２とのＯＲ取りを行う。この動作をＮ回繰り返すこと
により、ＣＨ１〜ＣＨ２・・・ＣＨ１〜ＣＨＮまでのデ
ータＯＲ取りを行うようにする。
シリアルアラームからのＣＨ１アラームデータをＯＲゲ
ート１ａによりＯＲ取りを行って出力（ｅ）を作り、こ
の出力（ｅ）をＦＦ回路２ａでチャネルクロック（ｄ）
の半クロックをシフトし、更にＦＦ回路２ｂでチャネル
クロック（ｄ）の半クロックをシフトする。このように
してＦＦ回路２ｂの出力を次のＣＨ２まで１チャネルク
ロックをシフトさせ、ＯＲゲート１ａにて同様に次のＣ
Ｈ２とのＯＲ取りを行う。この動作をＮ回繰り返すこと
により、ＣＨ１〜ＣＨ２・・・ＣＨ１〜ＣＨＮまでのデ
ータＯＲ取りを行うようにする。
【００１５】この結果をＦＦ回路２ｃで最終ＣＨでラッ
チすることによってフレーム単位のアラームＯＲ取りを
行う。
チすることによってフレーム単位のアラームＯＲ取りを
行う。
【００１６】
【発明の効果】以上の説明から明らかなように本発明に
よれば、多チャネル処理を小規模ハードで実現すること
ができ、アラーム監視回路の性能向上に大きく寄与する
効果を奏する。
よれば、多チャネル処理を小規模ハードで実現すること
ができ、アラーム監視回路の性能向上に大きく寄与する
効果を奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図３】 本発明の一実施例回路のタイムチャートを示
す図である。
す図である。
【図４】 従来の一実施例の回路構成を示す図である。
１はアラームＯＲ取り部 ２はアラーム保持部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00 G06F 11/28 - 11/34 G06F 13/00 G06F 13/38 - 13/42 H03M 3/00 - 11/00 H03K 19/098 - 19/23
Claims (1)
- 【請求項１】 各チャネルとのアラームＯＲ取りを行う
アラームＯＲ取り部(1) と、該アラームＯＲ取り部(1)
のＯＲ取りデータを保持するアラーム保持部(2) とを設
け、前記アラーム保持部(2)が保持する全チャネルのア
ラーム取りデータをアラーム表示信号にしたことを特徴
とするアラーム検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569491A JP3309399B2 (ja) | 1991-06-18 | 1991-06-18 | アラーム検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569491A JP3309399B2 (ja) | 1991-06-18 | 1991-06-18 | アラーム検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369062A JPH04369062A (ja) | 1992-12-21 |
| JP3309399B2 true JP3309399B2 (ja) | 2002-07-29 |
Family
ID=15390945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14569491A Expired - Fee Related JP3309399B2 (ja) | 1991-06-18 | 1991-06-18 | アラーム検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3309399B2 (ja) |
-
1991
- 1991-06-18 JP JP14569491A patent/JP3309399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369062A (ja) | 1992-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
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| LAPS | Cancellation because of no payment of annual fees |