JP3301114B2 - Alignment method and alignment confirmation method in SOI structure formation - Google Patents
Alignment method and alignment confirmation method in SOI structure formationInfo
- Publication number
- JP3301114B2 JP3301114B2 JP19486192A JP19486192A JP3301114B2 JP 3301114 B2 JP3301114 B2 JP 3301114B2 JP 19486192 A JP19486192 A JP 19486192A JP 19486192 A JP19486192 A JP 19486192A JP 3301114 B2 JP3301114 B2 JP 3301114B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- insulating material
- semiconductor
- soi structure
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 33
- 238000012790 confirmation Methods 0.000 title claims description 9
- 230000015572 biosynthetic process Effects 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ構造における位
置合わせ方法、及び位置合わせ確認方法に関する。本明
細書中、ＳＯＩ構造とは、絶縁材料上に半導体部分が形
成され、これにより半導体装置等の各種素子等が形成さ
れるものを総称する。本発明は、このような意味でのＳ
ＯＩ構造の形成の際に、汎用できるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alignment method in an SOI structure and an alignment confirmation method. In this specification, the term “SOI structure” is a general term for a structure in which a semiconductor portion is formed over an insulating material, thereby forming various elements such as a semiconductor device. The present invention provides S in this sense.
It can be widely used when forming an OI structure.
【０００２】[0002]
【従来の技術】ＳＯＩ構造は各種の用途に用いられてお
り、例えば、絶縁材料上の半導体部分に素子を形成する
ことにより、当初から良好な素子分離がなされた半導体
装置を得ることが行われている。2. Description of the Related Art An SOI structure is used for various purposes. For example, a semiconductor device having good element isolation is obtained from the beginning by forming an element on a semiconductor portion on an insulating material. ing.
【０００３】本発明を適用できるＳＯＩ構造の例につい
て説明すると、次のとおりである。The following is a description of an example of an SOI structure to which the present invention can be applied.
【０００４】ＳＯＩ構造の半導体装置については数多く
の提案があり、その形成手段も多数あって、本発明を適
用する場合も、いずれの手段を用いてもよいものである
が、その形成方法の一つとして、はり合わせＳＯＩ構造
の形成方法と称される手法が知られている。以下この手
法を例にとってＳＯＩ構造の形成について図９を参照し
て説明すると、次のとおりである（Extended Abstracts
of the 21st Conference on Solid State Devices and
Materials,TOKYO,1989,pp.89-92のM.Hashimoto et.a
l., 「Low Leakage SOIMOSFETs Fabricated Using a Wa
fer Bonding Method」参照）。There have been many proposals for a semiconductor device having an SOI structure, and there are many means for forming the same. When applying the present invention, any means may be used. One known technique is a method called a method of forming a bonded SOI structure. Hereinafter, the formation of the SOI structure will be described with reference to FIG. 9 using this method as an example (Extended Abstracts
of the 21st Conference on Solid State Devices and
Materials, TOKYO, 1989, pp. 89-92, M. Hashimoto et.a
l., `` Low Leakage SOIMOSFETs Fabricated Using a Wa
fer Bonding Method ").
【０００５】図９（ａ）に示すようなシリコン基板１
（一般に高平坦度シリコンウェーハを用いる。これを基
板Ａとする）の一方の側の面をフォトリソグラフィー技
術やエッチング技術を用いてパターニングし、１５００
Åあるいはこれより小さい位の深さの凹部を形成する。
次に、この面にＳｉＯ2 膜をＣＶＤ等で形成する等によ
って絶縁部２を形成し、シリコン基板１の一方の側に絶
縁部２が形成された構造を得る。絶縁部２は、パターニ
ングされたシリコン基板１の表面形状に従って、図示の
如く凹凸をもった膜として形成される。更にこの絶縁部
２上に接着層３としてのポリシリコン膜等をＣＶＤ等に
より５μｍ厚程度で形成する。以上によって図９（ａ）
の構造が得られる。接着層３であるポリシリコン膜は、
後の工程で別の基板（図９（ｃ）にＢにて示す基板４）
をはり合わせる際に、高度に平滑なはり合わせ面を形成
するためのものである。[0005] A silicon substrate 1 as shown in FIG.
A surface of one side of a silicon wafer (generally, a high flatness silicon wafer is used as a substrate A) is patterned by using a photolithography technique or an etching technique to 1500
凹 部 Form a recess with a depth of or less.
Next, an insulating portion 2 is formed on this surface by forming a SiO 2 film by CVD or the like, and a structure in which the insulating portion 2 is formed on one side of the silicon substrate 1 is obtained. The insulating portion 2 is formed as a film having irregularities as shown in the figure according to the surface shape of the patterned silicon substrate 1. Further, a polysilicon film or the like as the adhesive layer 3 is formed on the insulating portion 2 to a thickness of about 5 μm by CVD or the like. As described above, FIG.
Is obtained. The polysilicon film as the adhesive layer 3 is
Another substrate (substrate 4 indicated by B in FIG. 9C) in a later step
This is for forming a highly smooth bonding surface when bonding the surfaces.
【０００６】次に、接着層３の表面を平坦化研磨し、高
度に平滑な面とする（図９（ｂ））。ここで残膜として
接着層３（ポリシリコン膜）が３μｍ厚かそれ以下にな
るようにする。Next, the surface of the adhesive layer 3 is flattened and polished to obtain a highly smooth surface (FIG. 9B). Here, the thickness of the adhesive layer 3 (polysilicon film) as a residual film is set to 3 μm or less.
【０００７】この接着層３の研磨面に、別の基板４（こ
れを基板Ｂとする）を密着させる。密圧着によって両面
は接合し、この結果図９（ｃ）に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、いわめて強固なはり合わせを達成する。はり合わせ
強度は一般に２００ｋｇ／ｃｍ2 以上であり、場合によ
っては２，０００ｋｇ／ｃｍ2 にもなる。はり合わせる
別の基板４（基板Ｂ）は、基板１（基板Ａ）と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
工程を経ることが多いので、熱膨張等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図９に示す従来技術
にあっては別の基板４は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板４（基板Ｂ）の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。Another substrate 4 (hereinafter referred to as substrate B) is brought into close contact with the polished surface of the adhesive layer 3. The two surfaces are joined by the tight compression bonding, and as a result, a joined structure as shown in FIG. 9C is obtained. Generally, it is said that a firm bond is achieved by hydrogen bonding due to the action of water or a hydroxyl group present on both surfaces. This is usually heated and thermally joined to achieve a firm bond. The bonding strength is generally 200 kg / cm 2 or more, and in some cases, 2,000 kg / cm 2 . As another substrate 4 (substrate B) to be bonded, a silicon substrate similar to the substrate 1 (substrate A) is usually used. This is because a heating step is often performed after bonding, and if the physical properties such as thermal expansion are not equal, inconvenience may occur.
If there is no such a problem, for example, in the prior art shown in FIG. 9, another substrate 4 only plays a role of a support, so that this is not necessarily a silicon substrate. However, when an element is also formed on another substrate 4 (substrate B) to be bonded, it is necessary that the semiconductor substrate be a semiconductor substrate on which the element can be formed.
【０００８】次に、基板１を研削し、基板１のシリコン
部分が残膜として５μｍ程度かそれ以下になるようにし
て、図９（ｄ）の構造とする。図９（ｃ）以降は、図９
（ｂ）と上下が逆になっているが、これは、図９（ｄ）
の構造を得るための研削や、次の選択研磨のため、上下
を逆にして基板１を上側にしたためである。Next, the substrate 1 is ground so that the silicon portion of the substrate 1 has a remaining film of about 5 μm or less to obtain the structure shown in FIG. 9D. 9 (c) and thereafter, FIG.
The upper and lower parts are opposite to those shown in FIG. 9B.
This is because the substrate 1 is turned upside down for grinding to obtain the above structure and for the next selective polishing.
【０００９】次いで、選択研磨を行う。ここでは、丁度
絶縁部２が露出するまで、精密な仕上げの研磨で行う。
これにより、図９（ｅ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がＳＯＩ膜
となる。このように絶縁部２上にシリコン部分10が存在
する構造（ＳＯＩ構造）について、そのシリコン部分10
に各素子を形成する。図９（ｅ）に示すように、各シリ
コン部分10が絶縁部２に囲まれているので、当初より完
全な素子分離がなされた構造となっている。Next, selective polishing is performed. Here, the polishing is performed by precise finishing until the insulating portion 2 is just exposed.
As a result, as shown in FIG. 9E, a structure in which the silicon portion 10 exists on the insulating portion 2 surrounded by the insulating portion 2 having irregularities is obtained. This silicon portion 10 becomes an SOI film. As described above, regarding the structure in which the silicon portion 10 exists on the insulating portion 2 (SOI structure), the silicon portion 10
Next, each element is formed. As shown in FIG. 9E, since each silicon portion 10 is surrounded by the insulating portion 2, a structure in which complete element isolation has been performed from the beginning.
【００１０】例えばはり合わせ法によるＳＯＩ構造の素
子分離パターン形成は、ＳＯＩウェーハのフォトリソグ
ラフィーによって形成されるが、このフォトリソグラフ
ィー工程においては、以下の問題がある。即ち、一般
に、フォトリソグラフィー工程における位置合わせのた
めにアライメントマークと称される位置合わせ用のマー
クが１チップに数か所程度形成されている。また別途、
位置合わせ確認等のために、バーニアと称される部分
が、一般に１チップに各マークについて１か所ずつ形成
されている。例えば、図２及び図３に、ポジ型の場合の
アライメントマークを例示する。図３はアライメントマ
ーク部断面形状を示し、図２に平面上の構成を示す。図
２において、この場合はポジ型であるので、図２中のＡ
の部分が半導体部分をなすＳＯＩ層で、Ｂの部分が絶縁
材料をなすＳｉＯ2 となる（なお、ネガ型の場合、逆に
ＡがＳｉＯ2 、ＢがＳＯＩ層となる）。図２中、Ｏは座
標の中心（原点）である。For example, the formation of an element isolation pattern having an SOI structure by a bonding method is performed by photolithography of an SOI wafer. However, this photolithography process has the following problems. That is, generally, several alignment marks called alignment marks are formed on one chip for alignment in a photolithography process. Also separately,
In general, a portion called a vernier is formed for each mark on a single chip for checking the alignment. For example, FIGS. 2 and 3 show alignment marks in the case of a positive type. FIG. 3 shows a cross-sectional shape of the alignment mark portion, and FIG. 2 shows a configuration on a plane. In FIG. 2, since this case is a positive type, A in FIG.
Is an SOI layer that forms a semiconductor portion, and B is SiO 2 that forms an insulating material (in the case of a negative type, A is SiO 2 and B is an SOI layer). In FIG. 2, O is the center (origin) of the coordinates.
【００１１】ゲート窓あけを行う際の、アライメントマ
ークの断面構造を図３に示す。図３中、10がこの例にお
ける半導体部分（Ｓｉ）であり、２がこの半導体部分を
囲う絶縁部（ＳｉＯ2 ）である。５はポリＳｉ層、６は
タングステンシリサイド等の上層である。ここでＳＯＩ
層をなす半導体部分10と、絶縁材料２であるＳｉＯ2部
分の段差は、たかだか４０ｎｍである（図３参照）。こ
のようなマークを用いて、極めて反射率の高い膜上にレ
ジストパターンを形成しようという場合、露光装置はわ
ずか４０ｎｍの段差を正確に検出しなければならない。
この検出は実際には非常に困難である。[0011] When opening the gate window,
FIG. 3 shows a cross-sectional structure of the work. In FIG. 3, reference numeral 10 denotes a semiconductor portion (Si) in this example, and reference numeral 2 denotes an insulating portion (SiO 2 ) surrounding the semiconductor portion. Reference numeral 5 denotes a poly-Si layer, and reference numeral 6 denotes an upper layer such as tungsten silicide. Where SOI
The step between the semiconductor portion 10 forming the layer and the SiO 2 portion as the insulating material 2 is at most 40 nm (see FIG. 3). If a resist pattern is to be formed on a film having extremely high reflectance using such marks, the exposure apparatus must accurately detect a step of only 40 nm.
This detection is very difficult in practice.
【００１２】図４に従来技術におけるアライメント信号
波形を示すが、図示のとおりＳ／Ｎ比は極めて小さく、
偽信号を拾う可能性が高い。図４中、Ｏで示すのが信号
ピークである。FIG. 4 shows an alignment signal waveform in the prior art. As shown, the S / N ratio is extremely small.
It is likely to pick up fake signals. In FIG. 4, a signal peak is indicated by O.
【００１３】また露光後の合わせ計測においても、バー
ニアと称される部分を利用するが、同一の理由によりバ
ーニアの目視が困難で、正確な合わせの計測ができな
い。In the alignment measurement after exposure, a portion called a vernier is used. However, it is difficult to visually check the vernier for the same reason, and accurate alignment measurement cannot be performed.
【００１４】[0014]
【発明の目的】本発明は上述した問題点を解決して、合
わせマークを用いてアライメント信号を正確に検出で
き、また正確な合わせずれ評価を可能とするＳＯＩ構造
における位置合わせ方法、及び位置合わせ確認方法を提
供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, to provide an alignment method in an SOI structure and to enable an alignment signal to be accurately detected by using an alignment mark and to enable accurate evaluation of an alignment error. The purpose is to provide a confirmation method.
【００１５】[0015]
【課題を解決するための手段】本出願の請求項１の発明
は、絶縁材料上に、該絶縁材料により底面及び側周全面
が囲まれて素子分離されている半導体部分が形成された
ＳＯＩ構造を形成する際に、合わせマーク部における該
絶縁材料により底面及び側周全面が囲まれて素子分離さ
れている半導体部分をエッチングして周囲との段差を確
保し、該周囲との段差を確保した半導体部分により位置
合わせを行うことを特徴とするＳＯＩ構造形成における
位置合わせ方法であって、これにより上記した目的を達
成するものである。According to a first aspect of the present invention, an insulating material is provided on the bottom surface and the entire peripheral surface by the insulating material.
In forming the SOI structure semiconductor portion is formed which is has been isolation surrounded, said at alignment mark portion
Insulation material surrounds the bottom surface and the entire side circumference to isolate the device.
Etch the semiconductor part that is
A method of aligning an SOI structure , wherein the alignment is performed by using a semiconductor portion having a step with respect to the periphery of the semiconductor device , thereby achieving the object described above.
【００１６】本出願の請求項２の発明は、絶縁材料上
に、該絶縁材料により底面及び側周全面が囲まれて素子
分離されている半導体部分が形成されたＳＯＩ構造を形
成する際に、バーニア部における該絶縁材料により底面
及び側周全面が囲まれて素子分離されている半導体部分
をエッチングして周囲との段差を確保し、該周囲との段
差を確保した半導体部分により位置合わせを行うことを
特徴とするＳＯＩ構造形成における位置合わせ方法であ
って、これにより上記した目的を達成するものである。According to a second aspect of the present invention, there is provided an element having a structure in which the bottom surface and the entire side periphery are surrounded by the insulating material.
When forming the SOI structure in which the separated semiconductor portion is formed, the bottom surface is formed by the insulating material in the vernier portion .
And the semiconductor portion where the element is isolated by surrounding the entire side circumference
Is etched to secure a step with the surroundings, and a step with the surroundings
An alignment method for forming an SOI structure, characterized in that alignment is performed by using a semiconductor portion in which a difference is ensured , thereby achieving the above object.
【００１７】本出願の請求項３の発明は、絶縁材料上
に、該絶縁材料により底面及び側周全面が囲まれて素子
分離されている半導体部分が形成されたＳＯＩ構造を形
成する際に、合わせマーク部及び／またはバーニア部に
おける該絶縁材料により底面及び側周全面が囲まれて素
子分離されている半導体部分をエッチングして周囲との
段差を確保し、該周囲との段差を確保した半導体部分に
より位置合わせ及び／または位置合わせ確認を行うこと
を特徴とするＳＯＩ構造形成における位置合わせ・位置
合わせ確認方法であって、これにより上記した目的を達
成するものである。According to a third aspect of the present invention, there is provided an element having a structure in which the bottom surface and the entire side periphery are surrounded by the insulating material.
When forming an SOI structure in which a separated semiconductor portion is formed, an alignment mark portion and / or a vernier portion may be formed.
The bottom surface and the entire side circumference are surrounded by the insulating material in
Etch the semiconductor part which is separated
In the semiconductor part where the step is secured and the step with the surroundings is secured
A method for performing alignment and / or alignment confirmation in SOI structure formation, wherein alignment and / or alignment confirmation is performed, thereby achieving the object described above.
【００１８】[0018]
【作用】本発明によれば、合わせマーク部（アライメン
トマーク部）及び／またはバーニア部の半導体部分（Ｓ
ＯＩ層）をエッチングして、これらのパターンにおける
段差を十分に確保することによって、アライメント信号
の正確な検出及び／または正確な合わせずれ評価が可能
ならしめられる。According to the present invention, the semiconductor portion (S) of the alignment mark portion (alignment mark portion) and / or the vernier portion is provided.
By etching the OI layer) to ensure a sufficient level difference in these patterns, accurate detection of alignment signals and / or accurate misalignment evaluation can be performed.
【００１９】[0019]
【実施例】以下本発明の一実施例について、図面を参照
して説明する。但し当然のことではあるが、本発明は以
下の実施例により限定されるものではない。An embodiment of the present invention will be described below with reference to the drawings. However, needless to say, the present invention is not limited by the following examples.
【００２０】実施例１ この実施例は、ＳＯＩ構造半導体装置の製造について、
本発明を適用したものである。Embodiment 1 This embodiment relates to the manufacture of a semiconductor device having an SOI structure.
This is an application of the present invention.
【００２１】本実施例においては、図１のフロー図に示
すようなプロセスシーケンスに従って、ＳＯＩ構造形成
における位置合わせ、及び位置合わせ確認を行った。即
ち本実施例では、まずＳＯＩ基板形成工程Ｉを行った。
ここでは先に説明したはり合わせ技術によって、ＳＯＩ
構造を有する基板を得た。次に、フォトリソグラフィー
工程ＩＩにより、素子分離パターンに対して合わせを行
い、合わせマーク部（アライメントマーク部）及びバー
ニア部のみレジスト開口を行う。次に、Ｓｉエッチング
工程ＩＩＩを行い、合わせマーク部（アライメントマー
ク部）及びバーニア部の半導体部分（Ｓｉ部分）を除去
する。レジスト剥離工程ＩＶを行い、その後、合わせマ
ーク部を用いた位置合わせ、及びバーニア部を用いた位
置合わせ確認を行う。In this embodiment, the alignment and the confirmation of the alignment in the formation of the SOI structure were performed according to the process sequence shown in the flow chart of FIG. That is, in this embodiment, first, the SOI substrate forming step I was performed.
Here, the SOI by the bonding technique described above is used.
A substrate having a structure was obtained. Next, in a photolithography process II, alignment is performed on the element isolation pattern, and a resist opening is made only in an alignment mark portion (alignment mark portion) and a vernier portion. Next, a Si etching step III is performed to remove the alignment mark portion (alignment mark portion) and the semiconductor portion (Si portion) of the vernier portion. The resist stripping step IV is performed, and thereafter, alignment using the alignment mark portion and alignment confirmation using the vernier portion are performed.
【００２２】更に詳しくは、素子分離パターン付きＳＯ
Ｉウェーハについては、通常以下のプロセスが取られ
る。 素子分離パターン作成工程（絶縁部形成） はり合わせＳＯＩウェーハ作成工程（はり合わせ及
び研磨） デバイス作成工程More specifically, SO with element isolation pattern
For an I wafer, the following process is usually taken. Device isolation pattern creation process (insulation portion formation) Bonded SOI wafer creation process (bonding and polishing) Device creation process
【００２３】上記を終了してに投入することを、ラ
イン再投入と呼んでいるが、本実施例においては、この
ライン再投入に際して、素子分離パターン付きＳＯＩウ
ェーハについて最初にそのアライメントマーク部及びバ
ーニア部のＳＯＩ層をエッチングして、これらのパター
ンにおける段差を十分に確保する。他の部分（例えば素
子形成部）のＳＯＩ層は、レジストでマスクして、エッ
チングしない。このため、当然下地の素子分離パターン
に合わせたフォトリソグラフィー工程が必要となるが、
この時には以下の理由によりアライメント信号波形の検
出は十分可能である。 （１）パターン表面が反射率の異なるＳｉＯ2 ，Ｓｉと
いう２つの物質で構成されている。 （２）合わせずれに対する許容範囲が広い（例えばこの
ときは、０．１５μｍというような微細な合わせは不必
要で、２μｍ程度まででよい）。The refilling after completion of the above is called line reloading. In the present embodiment, when the line is reloaded, the alignment mark portion and the vernier of the SOI wafer with the element isolation pattern are firstly read. The portions of the SOI layer are etched to ensure sufficient steps in these patterns. The SOI layer in another portion (for example, an element formation portion) is masked with a resist and is not etched. For this reason, a photolithography process is naturally required according to the underlying element isolation pattern.
At this time, the detection of the alignment signal waveform is sufficiently possible for the following reason. (1) The pattern surface is composed of two substances, SiO 2 and Si, having different reflectivities. (2) The allowable range for misalignment is wide (for example, in this case, fine alignment such as 0.15 μm is unnecessary, and may be up to about 2 μm).
【００２４】この結果、図５から図８に示すように、明
瞭なマーク信号波形が得られた。図５は、Ｘ方向でレジ
ストコーティング前の検出マーク信号波形、図６はＹ方
向でレジストコーティング前の検出マーク信号波形、図
７はＸ方向でレジストコーティング後の検出マーク信号
波形、図８はＹ方向でレジストコーティング後の検出マ
ーク信号波形を示す。[0024] Consequently, as shown in FIGS. 5-8, clear mark signal waveform is obtained. 5 shows a detection mark signal waveform before the resist coating in the X direction, FIG. 6 shows a detection mark signal waveform before the resist coating in the Y direction, FIG. 7 shows a detection mark signal waveform after the resist coating in the X direction, and FIG. The detection mark signal waveform after resist coating is shown in the direction.
【００２５】これにより、本出願の発明を適用した本実
施例にあっては、マーク部の段差が確保できるので、十
分なＳ／Ｎ比を持った信号が得られることがわかる。As a result, in the present embodiment to which the invention of the present application is applied, it can be seen that a signal having a sufficient S / N ratio can be obtained because a step in the mark portion can be secured.
【００２６】[0026]
【発明の効果】本発明によれば、上述したように、合わ
せマークを用いてアライメント信号を正確に検出でき、
また正確な合わせずれ評価を可能とするＳＯＩ構造にお
ける位置合わせ方法、及び位置合わせ確認方法を提供す
ることができる。According to the present invention, as described above, the alignment signal can be accurately detected by using the alignment mark.
Further, it is possible to provide an alignment method and an alignment confirmation method in an SOI structure that enable accurate misalignment evaluation.
【図面の簡単な説明】[Brief description of the drawings]
【図１】実施例１のプロセスシーケンスを示すフロー図
である。FIG. 1 is a flowchart illustrating a process sequence according to a first embodiment.
【図２】アライメントマーク（合わせマーク）形状の例
を示す平面構成図である。FIG. 2 is a plan view showing an example of the shape of an alignment mark (alignment mark).
【図３】アライメントマーク（合わせマーク）部断面形
状（ポジ型）を示す図である。FIG. 3 is a diagram showing a cross-sectional shape (positive type) of an alignment mark (alignment mark).
【図４】従来技術におけるアライメント信号波形を示す
図である。FIG. 4 is a diagram showing an alignment signal waveform according to the related art.
【図５】実施例１のマーク信号波形（Ｘ方向，レジスト
コーティング前）を示す図である。FIG. 5 is a diagram showing a mark signal waveform (X direction, before resist coating) according to the first embodiment.
【図６】実施例１のマーク信号波形（Ｙ方向，レジスト
コーティング前）を示す図である。FIG. 6 is a diagram showing a mark signal waveform (Y direction, before resist coating) according to the first embodiment.
【図７】実施例１のマーク信号波形（Ｘ方向，レジスト
コーティング後）を示す図である。FIG. 7 is a diagram illustrating a mark signal waveform (X direction, after resist coating) according to the first embodiment.
【図８】実施例１のマーク信号波形（Ｙ方向，レジスト
コーティング後）を示す図である。FIG. 8 is a diagram showing a mark signal waveform (Y direction, after resist coating) according to the first embodiment.
【図９】ＳＯＩ構造の形成例を示す従来技術である。FIG. 9 is a prior art showing an example of forming an SOI structure.
Ａ 合わせマーク（アライメントマーク） ２ 絶縁材料 10 半導体部分（ＳＯＩ） A Alignment mark (alignment mark) 2 Insulating material 10 Semiconductor part (SOI)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/12 H01L 21/02 H01L 21/027 H01L 21/30 H01L 21/336 H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77 H01L 29/786 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/12 H01L 21/02 H01L 21/027 H01L 21/30 H01L 21/336 H01L 21/70-21 / 74 H01L 21/76-21/765 H01L 21/77 H01L 29/786
Claims (3)
側周全面が囲まれて素子分離されている半導体部分が形
成されたＳＯＩ構造を形成する際に、 合わせマーク部における該絶縁材料により底面及び側周
全面が囲まれて素子分離されている半導体部分をエッチ
ングして周囲との段差を確保し、 該周囲との段差を確保した半導体部分により 位置合わせ
を行うことを特徴とするＳＯＩ構造形成における位置合
わせ方法。1. A method according to claim 1, wherein the insulating material has a bottom surface and an insulating material.
When forming an SOI structure in which a semiconductor portion which is element-isolated around the entire side circumference is formed, the bottom surface and the side circumference are formed by the insulating material in the alignment mark portion .
Etch the semiconductor part where the whole surface is surrounded and separated
A step of securing a step with respect to the surroundings, and performing positioning using a semiconductor portion having a step with respect to the surroundings .
側周全面が囲まれて素子分離されている半導体部分が形
成されたＳＯＩ構造を形成する際に、 バーニア部における該絶縁材料により底面及び側周全面
が囲まれて素子分離されている半導体部分をエッチング
して周囲との段差を確保し、 該周囲との段差を確保した半導体部分により 位置合わせ
を行うことを特徴とするＳＯＩ構造形成における位置合
わせ方法。2. The method according to claim 1 , wherein the insulating material has a bottom surface and an insulating material.
When forming an SOI structure in which a semiconductor portion which is element-isolated around the entire side periphery is formed, the bottom surface and the entire side periphery are formed by the insulating material in the vernier portion .
Etching the semiconductor part which is surrounded by
A step of securing a step with respect to the surroundings and performing alignment using a semiconductor portion having a step with respect to the surroundings .
側周全面が囲まれて素子分離されている半導体部分が形
成されたＳＯＩ構造を形成する際に、 合わせマーク部及び／またはバーニア部における該絶縁
材料により底面及び側周全面が囲まれて素子分離されて
いる半導体部分をエッチングして周囲との段差を確保
し、 該周囲との段差を確保した半導体部分により 位置合わせ
及び／または位置合わせ確認を行うことを特徴とするＳ
ＯＩ構造形成における位置合わせ・位置合わせ確認方
法。3. An insulating material having a bottom surface and an insulating material.
When forming an SOI structure in which a semiconductor portion which is element-isolated around the entire side circumference is formed, the insulation at the alignment mark portion and / or the vernier portion is formed.
The element is separated by surrounding the bottom surface and the entire side circumference with the material.
Etch semiconductor part to secure step with surrounding area
S which is characterized by aligning and / or positioning confirmed by a semiconductor moiety ensure a level difference between the ambient
Alignment and alignment confirmation method in OI structure formation.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19486192A JP3301114B2 (en) | 1992-06-29 | 1992-06-29 | Alignment method and alignment confirmation method in SOI structure formation |
| KR1019930008702A KR100289348B1 (en) | 1992-05-25 | 1993-05-20 | Insulated board silicon semiconductor device and manufacturing method |
| US08/063,641 US5478782A (en) | 1992-05-25 | 1993-05-20 | Method bonding for production of SOI transistor device |
| US08/230,713 US5427973A (en) | 1992-05-25 | 1994-04-21 | Method for production of SOI transistor device having a storage cell |
| US08/230,734 US5523254A (en) | 1992-05-25 | 1994-04-21 | Method for production of SOI transistor device and SOI transistor |
| US08/427,798 US5493137A (en) | 1992-05-25 | 1995-04-26 | Method for production of SOI transistor device and SOI transistor device |
| KR1020000050036A KR100327943B1 (en) | 1992-05-25 | 2000-08-28 | A semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19486192A JP3301114B2 (en) | 1992-06-29 | 1992-06-29 | Alignment method and alignment confirmation method in SOI structure formation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621406A JPH0621406A (en) | 1994-01-28 |
| JP3301114B2 true JP3301114B2 (en) | 2002-07-15 |
Family
ID=16331516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19486192A Expired - Fee Related JP3301114B2 (en) | 1992-05-25 | 1992-06-29 | Alignment method and alignment confirmation method in SOI structure formation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3301114B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3553327B2 (en) * | 1997-07-25 | 2004-08-11 | 沖電気工業株式会社 | Semiconductor substrate alignment mark and method of manufacturing the same |
| JP3665275B2 (en) | 2001-05-28 | 2005-06-29 | 沖電気工業株式会社 | Method for forming alignment mark |
| CN110416078A (en) * | 2019-08-02 | 2019-11-05 | 武汉新芯集成电路制造有限公司 | Determination method, device and device manufacturing method for expansion compensation of photolithography process |
-
1992
- 1992-06-29 JP JP19486192A patent/JP3301114B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621406A (en) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5493137A (en) | Method for production of SOI transistor device and SOI transistor device | |
| US6239031B1 (en) | Stepper alignment mark structure for maintaining alignment integrity | |
| JP3895987B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5578519A (en) | Method for forming align key pattern in semiconductor device | |
| JPH02276232A (en) | Manufacture of semiconductor device | |
| JP3175188B2 (en) | Method of forming alignment mark | |
| US6303944B1 (en) | Method of manufacturing a semiconductor device having a monitor pattern, and a semiconductor device manufactured thereby | |
| US6821687B2 (en) | Photo mask for fabricating semiconductor device having dual damascene structure | |
| JPH08236788A (en) | Manufacture of semiconductor sensor | |
| US7105381B2 (en) | Wafer alignment method | |
| JP3301114B2 (en) | Alignment method and alignment confirmation method in SOI structure formation | |
| US6809002B2 (en) | Method of manufacturing an alignment mark | |
| JPH06295908A (en) | Manufacture of semiconductor device | |
| JP2625362B2 (en) | Method for manufacturing semiconductor device | |
| JP2555964B2 (en) | Alignment accuracy survey pattern | |
| JP2993339B2 (en) | Method for manufacturing semiconductor device | |
| JPH01305534A (en) | Manufacturing method of semiconductor substrate | |
| JPH06221945A (en) | Semiconductor pressure sensor and manufacture thereof | |
| JPH1154607A (en) | Manufacture of semiconductor device | |
| JPH0290511A (en) | Semiconductor device | |
| JP2001284204A (en) | Semiconductor device and its manufacturing method | |
| JP3556154B2 (en) | Method for manufacturing semiconductor device | |
| JPH0346346A (en) | Semiconductor integrated circuit device | |
| JPH07135162A (en) | Method of manufacturing semiconductor device | |
| JPS6097639A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |