JP3295454B2 - Ｇｐｓ受信機の信号処理方法 - Google Patents
Ｇｐｓ受信機の信号処理方法Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7085—Synchronisation aspects using a code tracking loop, e.g. a delay-locked loop
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S19/00—Satellite radio beacon positioning systems; Determining position, velocity or attitude using signals transmitted by such systems
- G01S19/01—Satellite radio beacon positioning systems transmitting time-stamped messages, e.g. GPS [Global Positioning System], GLONASS [Global Orbiting Navigation Satellite System] or GALILEO
- G01S19/13—Receivers
- G01S19/24—Acquisition or tracking or demodulation of signals transmitted by the system
- G01S19/29—Acquisition or tracking or demodulation of signals transmitted by the system carrier including Doppler, related
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- Signal Processing (AREA)
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- General Physics & Mathematics (AREA)
- Position Fixing By Use Of Radio Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＧＰＳ受信機の信号処
理方法に関する。
理方法に関する。
【０００２】
【従来の技術】ＧＰＳ衛星から送信される信号の中で民
間に利用できるのは、キャリア（搬送波）を衛星の軌道
情報などで構成された航法データにより位相変調し、さ
らに各衛星に設定された固有のＣ／Ａコードと呼ばれる
符号でスペクトル拡散変調した信号である。
間に利用できるのは、キャリア（搬送波）を衛星の軌道
情報などで構成された航法データにより位相変調し、さ
らに各衛星に設定された固有のＣ／Ａコードと呼ばれる
符号でスペクトル拡散変調した信号である。
【０００３】ＧＰＳ受信機では、この信号に含まれるＣ
／Ａコードに同期したコードを発生させてスペクトル逆
拡散を行なった後、信号のキャリア成分に同期したキャ
リアを再生して航法データを復調する。
／Ａコードに同期したコードを発生させてスペクトル逆
拡散を行なった後、信号のキャリア成分に同期したキャ
リアを再生して航法データを復調する。
【０００４】キャリアの同期追跡は、コスタス・ループ
（Costas Loop)で行なうが、そのためにＩレジスタとＱ
レジスタおよびキャリア発生回路を１組設けている。ま
た、コードの同期追跡は、ＤＬＬ（Delay Lock Loop)で
行なうが、そのためにＥレジスタとＬレジスタおよびコ
ード発生回路を１組設けている。
（Costas Loop)で行なうが、そのためにＩレジスタとＱ
レジスタおよびキャリア発生回路を１組設けている。ま
た、コードの同期追跡は、ＤＬＬ（Delay Lock Loop)で
行なうが、そのためにＥレジスタとＬレジスタおよびコ
ード発生回路を１組設けている。
【０００５】信号を捕捉する際には、受信機内で発生さ
せたキャリアとコードをＩ，Ｑレジスタに供給して受信
信号との相関を求めるようにし、キャリアの周波数とコ
ードの周波数を変えながら相関のピークをサーチし、目
的とする衛星の信号を捕捉する。
せたキャリアとコードをＩ，Ｑレジスタに供給して受信
信号との相関を求めるようにし、キャリアの周波数とコ
ードの周波数を変えながら相関のピークをサーチし、目
的とする衛星の信号を捕捉する。
【０００６】受信信号の捕捉後は、Ｉ，Ｑレジスタを用
いて受信信号と受信機内で発生したキャリアとの位相差
を計測し、キャリア発生回路を制御して受信信号のキャ
リア成分の同期追跡を行なう。これに同時に、Ｅ，Ｌレ
ジスタを用いて受信信号と受信機で発生させたコードと
の位相差を計測し、コード発生回路を制御して受信信号
のコード成分の同期追跡を行なう。
いて受信信号と受信機内で発生したキャリアとの位相差
を計測し、キャリア発生回路を制御して受信信号のキャ
リア成分の同期追跡を行なう。これに同時に、Ｅ，Ｌレ
ジスタを用いて受信信号と受信機で発生させたコードと
の位相差を計測し、コード発生回路を制御して受信信号
のコード成分の同期追跡を行なう。
【０００７】以下、従来のＧＰＳ受信機のＲＦ回路と信
号処理回路について、図４および図５を参照して具体的
に説明する。
号処理回路について、図４および図５を参照して具体的
に説明する。
【０００８】まず、図４のＲＦ回路について説明する。
ＧＰＳ衛星からの電波をアンテナ１で受信して低雑音増
幅器（ＬＮＡ）２で増幅した後、ミキサ３で局部発振器
（ＬＯ）４の出力と混合し、中間周波数（ＩＦ）に変換
する。この信号をＩＦパンドパスフィルタ（ＩＦ−ＢＰ
Ｆ）５に通して余分な雑音や妨害成分を除去した後、Ｉ
Ｆ増幅器（ＡＭＰ）６で増幅し、さらに、以後の信号処
理をディジタル的に行なうために、リミッタ７で１ビッ
ト量子化し、これをＩＦ信号として図５の信号処理回路
へ出力する。
ＧＰＳ衛星からの電波をアンテナ１で受信して低雑音増
幅器（ＬＮＡ）２で増幅した後、ミキサ３で局部発振器
（ＬＯ）４の出力と混合し、中間周波数（ＩＦ）に変換
する。この信号をＩＦパンドパスフィルタ（ＩＦ−ＢＰ
Ｆ）５に通して余分な雑音や妨害成分を除去した後、Ｉ
Ｆ増幅器（ＡＭＰ）６で増幅し、さらに、以後の信号処
理をディジタル的に行なうために、リミッタ７で１ビッ
ト量子化し、これをＩＦ信号として図５の信号処理回路
へ出力する。
【０００９】基準発振器８は、局部発振器４に周波数の
基準となる信号を供給する。局部発振器４は、この基準
信号を基にＰＬＬ（Phase Locked Loop)を構成し、衛星
の信号を中間周波信号に変換するための局部信号を発生
する。基準発振器８は、図５の信号処理回路に対しても
基準クロックを供給している。
基準となる信号を供給する。局部発振器４は、この基準
信号を基にＰＬＬ（Phase Locked Loop)を構成し、衛星
の信号を中間周波信号に変換するための局部信号を発生
する。基準発振器８は、図５の信号処理回路に対しても
基準クロックを供給している。
【００１０】次に、図５の信号処理回路について説明す
る。入力してくるＩＦ信号は、乗算器に相当するＥＸＯ
Ｒ（排他的論理和）回路１１においてコード発生回路１
２からのコード信号を乗算されることによりコード成分
を除去された後、Ｉカウンタ１３とＱカウンタ１４のＵ
Ｐ端子に供給される。
る。入力してくるＩＦ信号は、乗算器に相当するＥＸＯ
Ｒ（排他的論理和）回路１１においてコード発生回路１
２からのコード信号を乗算されることによりコード成分
を除去された後、Ｉカウンタ１３とＱカウンタ１４のＵ
Ｐ端子に供給される。
【００１１】Ｉカウンタ１３とＱカウンタ１４は、同期
型のアップ・ダウン・カウンタである。このカウンタ１
３，１４は、ＵＰ端子が“１”の時にＣＫ端子のクロッ
クの立ち上がりでカウント・アップし、ＵＰ端子が
“０”の時にはＣＫ端子のクロックの立ち上がりでカウ
ント・ダウンする。
型のアップ・ダウン・カウンタである。このカウンタ１
３，１４は、ＵＰ端子が“１”の時にＣＫ端子のクロッ
クの立ち上がりでカウント・アップし、ＵＰ端子が
“０”の時にはＣＫ端子のクロックの立ち上がりでカウ
ント・ダウンする。
【００１２】キャリア発生回路１５は、ＣＰＵ１６によ
って設定される所定周波数のクロックＩＣＫとＱＣＫを
発生する。このクロックＩＣＫとＱＣＫは互いに位相が
９０°ずれた関係にあり、それぞれＩカウンタ１３とＱ
カウンタ１４のＣＫ端子に供給されている。
って設定される所定周波数のクロックＩＣＫとＱＣＫを
発生する。このクロックＩＣＫとＱＣＫは互いに位相が
９０°ずれた関係にあり、それぞれＩカウンタ１３とＱ
カウンタ１４のＣＫ端子に供給されている。
【００１３】Ｉカウンタ１３とＱカウンタ１４のカウン
ト値は、それぞれＩレジスタ１７とＱレジスタ１８に格
納された後、バスを介してＣＰＵ１６へ転送される。Ｃ
ＰＵ１６は、信号の同期追跡時には、Ｉレジスタ値とＱ
レジスタ値を使って、キャリア発生回路１５の出力する
クロックＩＣＫ，ＱＣＫと、ＩＦ信号との位相差を計測
し、また、信号の捕捉時には、例えばＩ2 ＋Ｑ2 の値を
計算し、受信信号の信号強度を計測する。
ト値は、それぞれＩレジスタ１７とＱレジスタ１８に格
納された後、バスを介してＣＰＵ１６へ転送される。Ｃ
ＰＵ１６は、信号の同期追跡時には、Ｉレジスタ値とＱ
レジスタ値を使って、キャリア発生回路１５の出力する
クロックＩＣＫ，ＱＣＫと、ＩＦ信号との位相差を計測
し、また、信号の捕捉時には、例えばＩ2 ＋Ｑ2 の値を
計算し、受信信号の信号強度を計測する。
【００１４】コード発生回路１２は、受信信号に含まれ
るコード成分に同期したＣＯＤＥ信号、このＣＯＤＥ信
号に対して０．５チップ位相の進んだＥＡＲＬＹ信号、
０．５チップ位相の遅れたＬＡＴＥ信号を発生する。Ｃ
ＯＤＥ信号の内容は、受信したい衛星のＣ／Ａコードに
一致するようにＣＰＵ１６から設定される。
るコード成分に同期したＣＯＤＥ信号、このＣＯＤＥ信
号に対して０．５チップ位相の進んだＥＡＲＬＹ信号、
０．５チップ位相の遅れたＬＡＴＥ信号を発生する。Ｃ
ＯＤＥ信号の内容は、受信したい衛星のＣ／Ａコードに
一致するようにＣＰＵ１６から設定される。
【００１５】また、前記ＣＯＤＥ信号、ＥＡＲＬＹ信号
およびＬＡＴＥ信号の位相は、ＣＰＵ１６からの命令
で、適当な大きさだけ進めたり、遅らせたりすることが
できる。コード発生回路１２は、ＣＯＤＥ信号に同期し
たＥＰＯＣＨ信号も作成しており、カウンタ制御回路１
９とＣＰＵ１６に供給している。ＥＰＯＣＨ信号は、例
えばＣＯＤＥ信号の先頭でのみ“１”となるような信号
であり、カウンタとレジスタの動作を制御する基準信号
となる。
およびＬＡＴＥ信号の位相は、ＣＰＵ１６からの命令
で、適当な大きさだけ進めたり、遅らせたりすることが
できる。コード発生回路１２は、ＣＯＤＥ信号に同期し
たＥＰＯＣＨ信号も作成しており、カウンタ制御回路１
９とＣＰＵ１６に供給している。ＥＰＯＣＨ信号は、例
えばＣＯＤＥ信号の先頭でのみ“１”となるような信号
であり、カウンタとレジスタの動作を制御する基準信号
となる。
【００１６】一方、ＥＸＯＲ回路２０において、キャリ
ア発生回路１５からのクロックＱＣＫを乗算されてキャ
リア成分を除去されたＩＦ信号は、次のＥＸＯＲ回路２
１，２２で、それぞれコード発生回路１２からのＥＡＲ
ＬＹ信号とＬＡＴＥ信号を乗算された後、Ｅカウンタ２
３とＬカウンタ２４のＵＰ端子に入力され、クロック発
生回路２７の出力するクロックＥＬＣＫに従って、アッ
プ・カウントまたはダウンカウントされる。
ア発生回路１５からのクロックＱＣＫを乗算されてキャ
リア成分を除去されたＩＦ信号は、次のＥＸＯＲ回路２
１，２２で、それぞれコード発生回路１２からのＥＡＲ
ＬＹ信号とＬＡＴＥ信号を乗算された後、Ｅカウンタ２
３とＬカウンタ２４のＵＰ端子に入力され、クロック発
生回路２７の出力するクロックＥＬＣＫに従って、アッ
プ・カウントまたはダウンカウントされる。
【００１７】Ｅカウンタ２３とＬカウンタ２４のカウン
ト値は、それぞれＥレジスタ２５とＬレジスタ２６に格
納された後、バスを介してＣＰＵ１６へ転送される。こ
のＥレジスタ２５とＬレジスタ２６の値は、ＩＦ信号と
ＥＡＲＬＹ信号、ＩＦ信号とＬＡＴＥ信号の相関の程度
をそれぞれ示している。ＣＰＵ１６は、コードの同期追
跡時には、このＥレジスタ値とＬレジスタ値との差を求
め、その値からコード発生回路１２が出力するＣＯＤＥ
信号と、ＩＦ信号に含まれるコード成分との位相差を計
測する。
ト値は、それぞれＥレジスタ２５とＬレジスタ２６に格
納された後、バスを介してＣＰＵ１６へ転送される。こ
のＥレジスタ２５とＬレジスタ２６の値は、ＩＦ信号と
ＥＡＲＬＹ信号、ＩＦ信号とＬＡＴＥ信号の相関の程度
をそれぞれ示している。ＣＰＵ１６は、コードの同期追
跡時には、このＥレジスタ値とＬレジスタ値との差を求
め、その値からコード発生回路１２が出力するＣＯＤＥ
信号と、ＩＦ信号に含まれるコード成分との位相差を計
測する。
【００１８】４個のカウンタ１３，１４，２３，２４
は、カウント動作を制御するためのＥＮ（イネーブル）
端子とＣＬ（クリア）端子を備えている。ＥＮ端子は、
“１”が入力されている時にカウント動作を可能とし、
“０”が入力されている時にはカウント動作を禁止す
る。ＣＬ端子は、“１”が入力されている時にＣＫ端子
に入力されているクロックが立ち上がると、カウント値
が０にクリアされ、“０”が入力されている時はクリア
されない。
は、カウント動作を制御するためのＥＮ（イネーブル）
端子とＣＬ（クリア）端子を備えている。ＥＮ端子は、
“１”が入力されている時にカウント動作を可能とし、
“０”が入力されている時にはカウント動作を禁止す
る。ＣＬ端子は、“１”が入力されている時にＣＫ端子
に入力されているクロックが立ち上がると、カウント値
が０にクリアされ、“０”が入力されている時はクリア
されない。
【００１９】４個のレジスタ１７，１８，２５，２６
は、それぞれＬＤ（ロード）端子が“１”に立ち上がる
時に入力端子Ｄｎの値を取り込み、以後Ｄｎ端子が変化
してもＬＤ端子が再び立ち上がるまでは取り込んだ値を
保持し続け、Ｑｎ端子に出力する。
は、それぞれＬＤ（ロード）端子が“１”に立ち上がる
時に入力端子Ｄｎの値を取り込み、以後Ｄｎ端子が変化
してもＬＤ端子が再び立ち上がるまでは取り込んだ値を
保持し続け、Ｑｎ端子に出力する。
【００２０】カウンタ制御回路１９は、コード発生回路
１２から供給されるＥＰＯＣＨ信号を基準として、各カ
ウンタのためのイネーブル信号ＥＮとクリア信号ＣＬ、
各レジスタのためのロード信号ＬＤを出力する。各カウ
ンタは、Ｃ／Ａコードの１周期（１ｍｓｅｃ）の間、ア
ップ・カウントとダウン・カウントを繰り返すことによ
り積算動作を行ない、その積算値（カウント値）を各レ
ジスタに転送する。
１２から供給されるＥＰＯＣＨ信号を基準として、各カ
ウンタのためのイネーブル信号ＥＮとクリア信号ＣＬ、
各レジスタのためのロード信号ＬＤを出力する。各カウ
ンタは、Ｃ／Ａコードの１周期（１ｍｓｅｃ）の間、ア
ップ・カウントとダウン・カウントを繰り返すことによ
り積算動作を行ない、その積算値（カウント値）を各レ
ジスタに転送する。
【００２１】例えば、コードの先頭でコード発生回路１
２からＥＰＯＣＨ信号が発生すると、カウンタ制御回路
１９はイネーブル信号ＥＮを“０”として各カウンタの
動作を止め、ロード信号ＬＤを出力することによりそれ
までの積算値をそれぞれのレジスタに読み込ませる。
２からＥＰＯＣＨ信号が発生すると、カウンタ制御回路
１９はイネーブル信号ＥＮを“０”として各カウンタの
動作を止め、ロード信号ＬＤを出力することによりそれ
までの積算値をそれぞれのレジスタに読み込ませる。
【００２２】前記のようにして積算値をカウンタからレ
ジスタに転送した後、カウンタ制御回路１９はクリア信
号ＣＬを出力して各カウンタの内容を０にクリアし、さ
らにイネーブル信号ＥＮを“１”に戻して各カウンタの
カウント動作を再開し、再びＣ／Ａコードの１周期にわ
たって積算動作を実行する。
ジスタに転送した後、カウンタ制御回路１９はクリア信
号ＣＬを出力して各カウンタの内容を０にクリアし、さ
らにイネーブル信号ＥＮを“１”に戻して各カウンタの
カウント動作を再開し、再びＣ／Ａコードの１周期にわ
たって積算動作を実行する。
【００２３】クロック発生回路１５は、ＲＦ回路（図
４）の基準発振器８から供給される基準クロックを基
に、信号処理回路の各部に供給するクロック信号ＭＣＫ
とＥＬＣＫを作成する。コード発生回路１２、キャリア
発生回路１５およびカウンタ制御回路１９には、これら
の回路の動作の基準となるマスタクロックＭＣＫを供給
し、Ｅカウンタ２３とＬカウンタ２４には所定の周波数
からなるクロックＥＬＣＫを供給している。
４）の基準発振器８から供給される基準クロックを基
に、信号処理回路の各部に供給するクロック信号ＭＣＫ
とＥＬＣＫを作成する。コード発生回路１２、キャリア
発生回路１５およびカウンタ制御回路１９には、これら
の回路の動作の基準となるマスタクロックＭＣＫを供給
し、Ｅカウンタ２３とＬカウンタ２４には所定の周波数
からなるクロックＥＬＣＫを供給している。
【００２４】ＣＰＵ１６は、ＲＡＭ２９を利用してＲＯ
Ｍ２８に内蔵されている受信機の制御プログラムを実行
する。ＣＰＵ１６の割り込み端子ＩＮＴにはＥＰＯＣＨ
信号が入力されており、このＥＰＯＣＨ信号によって割
り込み処理プログラムが起動され、ＥＰＯＣＨ信号に同
期して各レジスタに格納されている値をＣＰＵ１６内に
読み込む。
Ｍ２８に内蔵されている受信機の制御プログラムを実行
する。ＣＰＵ１６の割り込み端子ＩＮＴにはＥＰＯＣＨ
信号が入力されており、このＥＰＯＣＨ信号によって割
り込み処理プログラムが起動され、ＥＰＯＣＨ信号に同
期して各レジスタに格納されている値をＣＰＵ１６内に
読み込む。
【００２５】衛星の信号を捕捉していない状態では、Ｃ
ＰＵ１６は、キャリア発生回路１５とコード発生回路１
２を制御してキャリア周波数とコード位相のサーチを行
なう。キャリア周波数のサーチ範囲は、衛星のドップラ
ー周波数範囲と、受信機の基準発振器８の周波数偏差で
決まる。また、コード位相のサーチ範囲は、コードの１
周期（１０２３チップ）である。
ＰＵ１６は、キャリア発生回路１５とコード発生回路１
２を制御してキャリア周波数とコード位相のサーチを行
なう。キャリア周波数のサーチ範囲は、衛星のドップラ
ー周波数範囲と、受信機の基準発振器８の周波数偏差で
決まる。また、コード位相のサーチ範囲は、コードの１
周期（１０２３チップ）である。
【００２６】サーチ中のＣＰＵ１６は、あるキャリア周
波数において、コードの位相を１チップづつ変化させて
いきながら相関の大きさを監視し、１０２３チップにわ
たってサーチを終了すると、適当な周波数幅だけキャリ
ア周波数を移動させ、この新たなキャリア周波数位置
で、再び前記コード位相のサーチを繰り返す。
波数において、コードの位相を１チップづつ変化させて
いきながら相関の大きさを監視し、１０２３チップにわ
たってサーチを終了すると、適当な周波数幅だけキャリ
ア周波数を移動させ、この新たなキャリア周波数位置
で、再び前記コード位相のサーチを繰り返す。
【００２７】１回の相関を求めるには、通常、コードの
１周期の長さである１ｍｓｅｃかかる。したがって、周
波数と位相の全サーチ範囲を一巡するには、（周波数の
総ステップ数）×１０２３×１ｍｓｅｃの時間がかか
る。ＣＰＵ１６は、Ｉレジスタ１７とＱレジスタ１８の
値からＩ2 ＋Ｑ2 や｜Ｉ｜＋｜Ｑ｜などの相関の目安と
なる値を計算し、この値があるしきい値を越えると衛星
の信号を受信したものとみなしてサーチ動作を終了し、
以後、信号の追跡動作に移行する。
１周期の長さである１ｍｓｅｃかかる。したがって、周
波数と位相の全サーチ範囲を一巡するには、（周波数の
総ステップ数）×１０２３×１ｍｓｅｃの時間がかか
る。ＣＰＵ１６は、Ｉレジスタ１７とＱレジスタ１８の
値からＩ2 ＋Ｑ2 や｜Ｉ｜＋｜Ｑ｜などの相関の目安と
なる値を計算し、この値があるしきい値を越えると衛星
の信号を受信したものとみなしてサーチ動作を終了し、
以後、信号の追跡動作に移行する。
【００２８】信号の同期追跡時には、ＣＰＵ１６は、Ｉ
レジスタ１７とＱレジスタ１８の値から、受信信号とキ
ャリア発生回路１５で発生したキャリアとの位相差に相
当する値を求め、この値にループフィルタの演算を施し
た結果を基に、キャリア発生回路を制御してキャリアの
周波数を受信信号に追従させる。これと同時に、ＣＰＵ
１６は、Ｅレジスタ２５とＬレジスタ２６の値から、受
信信号とコード発生回路１２で作成したコードとの位相
差を求め、この値にループフィルタの演算を施した結果
を基に、コード発生回路１２を制御してコードの位相を
受信信号に追従させる。
レジスタ１７とＱレジスタ１８の値から、受信信号とキ
ャリア発生回路１５で発生したキャリアとの位相差に相
当する値を求め、この値にループフィルタの演算を施し
た結果を基に、キャリア発生回路を制御してキャリアの
周波数を受信信号に追従させる。これと同時に、ＣＰＵ
１６は、Ｅレジスタ２５とＬレジスタ２６の値から、受
信信号とコード発生回路１２で作成したコードとの位相
差を求め、この値にループフィルタの演算を施した結果
を基に、コード発生回路１２を制御してコードの位相を
受信信号に追従させる。
【００２９】
【発明が解決しようとする課題】図５の従来の信号処理
回路の場合、実際に受信している信号に対してキャリア
周波数とコード位相の両者をサーチするので、あるキャ
リア周波数とコード位相において相関を算出するための
積算時間は、コード１周期の実際の時間にほぼ等しくす
る必要がある。積算時間をコードの１周期よりも大幅に
短くすると、相関値に偽のピークを生じ、位相サーチ時
に誤検出してしまうので、積算時間はコードの１周期の
時間でほぼ決まってしまう。
回路の場合、実際に受信している信号に対してキャリア
周波数とコード位相の両者をサーチするので、あるキャ
リア周波数とコード位相において相関を算出するための
積算時間は、コード１周期の実際の時間にほぼ等しくす
る必要がある。積算時間をコードの１周期よりも大幅に
短くすると、相関値に偽のピークを生じ、位相サーチ時
に誤検出してしまうので、積算時間はコードの１周期の
時間でほぼ決まってしまう。
【００３０】したがって、信号を捕捉するまでの時間
は、最悪の場合、キャリア周波数とコード位相のサーチ
範囲で決まる総ステップ数にコードの１周期の時間を掛
けただけかかる。さらに、コスト削減のために基準発振
器として周波数偏差の大きなものを用いると、周波数の
サーチ範囲が広がり、信号を捕捉するまでの時間がさら
に長くなり、受信機の性能が低下するという問題があっ
た。
は、最悪の場合、キャリア周波数とコード位相のサーチ
範囲で決まる総ステップ数にコードの１周期の時間を掛
けただけかかる。さらに、コスト削減のために基準発振
器として周波数偏差の大きなものを用いると、周波数の
サーチ範囲が広がり、信号を捕捉するまでの時間がさら
に長くなり、受信機の性能が低下するという問題があっ
た。
【００３１】本発明は、前記問題を解決するためになさ
れたもので、その目的とするところは、信号を捕捉する
までの時間を短縮することのできるＧＰＳ受信機の信号
処理方法を提供するものである。
れたもので、その目的とするところは、信号を捕捉する
までの時間を短縮することのできるＧＰＳ受信機の信号
処理方法を提供するものである。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明方法は、量子化された受信信号を受信機内部
で発生させたキャリア信号で標本化してコードの１周期
分に相当する信号を記憶できる記憶回路に書き込んだ
後、書き込み時より速い速度で読み出しながら受信機内
部で発生させたコード信号との相関を求め、受信信号の
キャリア周波数とコード位相のサーチを行なうようにし
たものである。
め、本発明方法は、量子化された受信信号を受信機内部
で発生させたキャリア信号で標本化してコードの１周期
分に相当する信号を記憶できる記憶回路に書き込んだ
後、書き込み時より速い速度で読み出しながら受信機内
部で発生させたコード信号との相関を求め、受信信号の
キャリア周波数とコード位相のサーチを行なうようにし
たものである。
【００３３】
【作 用】本発明方法の場合、相関を算出する際の積算
時間は、書き込み速度とは関係なしに、読み出し時のコ
ードの１周期の時間に合わせて決めればよいので、読み
出し速度を書き込み速度よりも速くすれば、１回の相関
を求めるのに必要な積算時間をそれだけ短くすることが
でき、信号を捕捉するまでの時間を短縮することができ
る。
時間は、書き込み速度とは関係なしに、読み出し時のコ
ードの１周期の時間に合わせて決めればよいので、読み
出し速度を書き込み速度よりも速くすれば、１回の相関
を求めるのに必要な積算時間をそれだけ短くすることが
でき、信号を捕捉するまでの時間を短縮することができ
る。
【００３４】
【実施例】図１に、本発明方法を適用して構成したＧＰ
Ｓ受信機の信号処理回路の１実施例を示す。なお、従来
例（図５）と同一の部分には同一の符号を付し、その説
明を省略する。
Ｓ受信機の信号処理回路の１実施例を示す。なお、従来
例（図５）と同一の部分には同一の符号を付し、その説
明を省略する。
【００３５】図１の実施例の場合、従来の信号処理回路
（図５）と同一の回路構成において、ＥＸＯＲ回路１１
を１１ａと１１ｂの２つに分け、この２つに分けたＥＸ
ＯＲ回路１１ａと１１ｂのそれぞれの入力端に、ＩＦ信
号を格納記録するための記憶回路３０と３１を設けたも
のである。クロック発生回路２７は、この記憶回路３
０，３１にＩＦ信号を書き込む場合と読み出す場合でそ
の速度を変えるために、ＣＰＵ１６の指示によって発生
するクロックＭＣＫの周波数を切り換えることができる
ように構成されている。
（図５）と同一の回路構成において、ＥＸＯＲ回路１１
を１１ａと１１ｂの２つに分け、この２つに分けたＥＸ
ＯＲ回路１１ａと１１ｂのそれぞれの入力端に、ＩＦ信
号を格納記録するための記憶回路３０と３１を設けたも
のである。クロック発生回路２７は、この記憶回路３
０，３１にＩＦ信号を書き込む場合と読み出す場合でそ
の速度を変えるために、ＣＰＵ１６の指示によって発生
するクロックＭＣＫの周波数を切り換えることができる
ように構成されている。
【００３６】記憶回路３０，３１は、あるキャリア周波
数で標本化したＩＦ信号を記録し、コード位相のサーチ
中には、記録したＩＦ信号を書き込み速度と異なる速度
で読み出し、Ｉカウンタ１３，Ｑカウンタ１４（図１）
へ送り出すものである。
数で標本化したＩＦ信号を記録し、コード位相のサーチ
中には、記録したＩＦ信号を書き込み速度と異なる速度
で読み出し、Ｉカウンタ１３，Ｑカウンタ１４（図１）
へ送り出すものである。
【００３７】記憶回路３０，３１の書き込みと読み出し
動作は、ＣＴＬ端子を通じてＣＰＵ１６により制御され
る。例えば、ＣＴＬ端子が“０”の場合、記憶回路３
０，３１はＩＦ信号をＣＫ端子に入力されるクロックで
標本化して記録する。この時、記憶回路３０，３１のＯ
ＵＴ端子には、ＩＦ信号がそのまま出力される。ＣＴＬ
端子が“１”の場合には、記憶回路３０，３１は記録さ
れたＩＦ信号をＣＫ端子に入力されるクロックで読み出
し、ＯＵＴ端子に出力する。したがって、書き込み時と
読み出し時でＣＫ端子に加えるクロックの周波数を切り
換えれば、ＩＦ信号を書き込み時と異なる速度で読み出
すことができる。
動作は、ＣＴＬ端子を通じてＣＰＵ１６により制御され
る。例えば、ＣＴＬ端子が“０”の場合、記憶回路３
０，３１はＩＦ信号をＣＫ端子に入力されるクロックで
標本化して記録する。この時、記憶回路３０，３１のＯ
ＵＴ端子には、ＩＦ信号がそのまま出力される。ＣＴＬ
端子が“１”の場合には、記憶回路３０，３１は記録さ
れたＩＦ信号をＣＫ端子に入力されるクロックで読み出
し、ＯＵＴ端子に出力する。したがって、書き込み時と
読み出し時でＣＫ端子に加えるクロックの周波数を切り
換えれば、ＩＦ信号を書き込み時と異なる速度で読み出
すことができる。
【００３８】クロック発生回路２７は、ＣＴＬ端子に与
えられるコントロール信号によって、コード発生回路１
２，キャリア発生回路１５，カウンタ制御回路１９に供
給するマスタクロックＭＣＫの周波数を切り換えること
ができる。例えば、ＣＴＬ端子が“０”の場合、通常の
周波数のマスタクロックＭＣＫを出力するが、ＣＴＬ端
子が“１”の場合、例えば通常の１０倍の周波数のクロ
ックを出力する。マスタクロックＭＣＫの周波数が１０
倍になると、コード発生回路１２，キャリア発生回路１
５，カウンタ制御回路１９の全ては通常の１０倍の速度
で動作し、コードやキャリアの周波数も１０倍になる。
えられるコントロール信号によって、コード発生回路１
２，キャリア発生回路１５，カウンタ制御回路１９に供
給するマスタクロックＭＣＫの周波数を切り換えること
ができる。例えば、ＣＴＬ端子が“０”の場合、通常の
周波数のマスタクロックＭＣＫを出力するが、ＣＴＬ端
子が“１”の場合、例えば通常の１０倍の周波数のクロ
ックを出力する。マスタクロックＭＣＫの周波数が１０
倍になると、コード発生回路１２，キャリア発生回路１
５，カウンタ制御回路１９の全ては通常の１０倍の速度
で動作し、コードやキャリアの周波数も１０倍になる。
【００３９】ＣＰＵ１６は、キャリア周波数とコード位
相のサーチを行なう際、まずキャリア周波数をある値に
設定しておき、ＣＴＬ信号を“０”として、設定周波数
で標本化したＩＦ信号を記憶回路３０，３１に記録す
る。コードの１周期に相当する１ｍｓｅｃのＩＦ信号を
記録した後、ＣＴＬ信号を“１”として記憶回路３０，
３１を読み出し状態に切り換え、クロック発生回路２７
のマスタクロックＭＣＫの周波数を１０倍にする。
相のサーチを行なう際、まずキャリア周波数をある値に
設定しておき、ＣＴＬ信号を“０”として、設定周波数
で標本化したＩＦ信号を記憶回路３０，３１に記録す
る。コードの１周期に相当する１ｍｓｅｃのＩＦ信号を
記録した後、ＣＴＬ信号を“１”として記憶回路３０，
３１を読み出し状態に切り換え、クロック発生回路２７
のマスタクロックＭＣＫの周波数を１０倍にする。
【００４０】この状態では、全てのクロック周波数が１
０倍となり、Ｉカウンタ１３とＱカウンタ１４の積算動
作も１０倍の速度で行われる。したがって、記憶回路３
０，３１から、記録されているＩＦ信号が書き込み時の
１０倍速で読み出される。
０倍となり、Ｉカウンタ１３とＱカウンタ１４の積算動
作も１０倍の速度で行われる。したがって、記憶回路３
０，３１から、記録されているＩＦ信号が書き込み時の
１０倍速で読み出される。
【００４１】ＣＰＵ１６は、ＩＦ信号に対してあるコー
ドの位相を設定して相関の値を求め、得られた値をしき
い値と比較し、しきい値を越えていなければコードの位
相を１チップづつ次々とずらしながら、相関のピークを
サーチする。したがって、周波数と位相の全サーチ範囲
を一巡するのに必要な時間は、（周波数の総ステップ
数）×１０２３×０．１ｍｓｅｃとなり、従来の信号処
理回路の１／１０の時間で済むようになる。
ドの位相を設定して相関の値を求め、得られた値をしき
い値と比較し、しきい値を越えていなければコードの位
相を１チップづつ次々とずらしながら、相関のピークを
サーチする。したがって、周波数と位相の全サーチ範囲
を一巡するのに必要な時間は、（周波数の総ステップ
数）×１０２３×０．１ｍｓｅｃとなり、従来の信号処
理回路の１／１０の時間で済むようになる。
【００４２】前記のようにして衛星の信号を捕捉した後
は、ＣＰＵ１６はＣＴＬ端子を“０”とする。これによ
り、記憶回路３０，３１は入力されたＩＦ信号をそのま
まＯＵＴ端子に出力するので、従来と同様に、Ｉレジス
タ２５とＱレジスタ２６の値を用いて信号の同期追跡を
行なうことができる。
は、ＣＰＵ１６はＣＴＬ端子を“０”とする。これによ
り、記憶回路３０，３１は入力されたＩＦ信号をそのま
まＯＵＴ端子に出力するので、従来と同様に、Ｉレジス
タ２５とＱレジスタ２６の値を用いて信号の同期追跡を
行なうことができる。
【００４３】図２に、前記実施例中の記憶回路３０，３
１の第１の具体例を示す。この第１の例は、ＲＡＭを用
いて構成した場合の一例である。図２において、５１は
ＩＦ信号を標本化して記録するためのＲＡＭ、５２は入
力信号用のシフトレジスタ、５３は出力信号用のシフト
レジスタ、５４は制御回路、５５はマルチプレクサであ
る。
１の第１の具体例を示す。この第１の例は、ＲＡＭを用
いて構成した場合の一例である。図２において、５１は
ＩＦ信号を標本化して記録するためのＲＡＭ、５２は入
力信号用のシフトレジスタ、５３は出力信号用のシフト
レジスタ、５４は制御回路、５５はマルチプレクサであ
る。
【００４４】ＲＡＭ５１は、例えば８ビットを１ワード
として、処理に必要なワード数を備えており、各ワード
には番地（アドレス）が付けられている。このＲＡＭ５
１のＷＲ端子を“１”とすると、アドレス信号Ａｎで指
定される番地に、Ｄｎ端子から入力された１ワードのデ
ータが書き込まれる。一方、ＲＤ端子を“１”とする
と、アドレス信号Ａｎで指定された番地の１ワードのデ
ータがＱｎ端子に出力される。ＲＡＭ５１の容量は、記
録させたいＩＦ信号の標本値の数だけ用意する。通常
は、コード位相のサーチ時にコードの１周期について信
号の相関を算出するので、コードの１周期分の標本値を
記録させる。
として、処理に必要なワード数を備えており、各ワード
には番地（アドレス）が付けられている。このＲＡＭ５
１のＷＲ端子を“１”とすると、アドレス信号Ａｎで指
定される番地に、Ｄｎ端子から入力された１ワードのデ
ータが書き込まれる。一方、ＲＤ端子を“１”とする
と、アドレス信号Ａｎで指定された番地の１ワードのデ
ータがＱｎ端子に出力される。ＲＡＭ５１の容量は、記
録させたいＩＦ信号の標本値の数だけ用意する。通常
は、コード位相のサーチ時にコードの１周期について信
号の相関を算出するので、コードの１周期分の標本値を
記録させる。
【００４５】第１のシフトレジスタ５２は、ＩＦ信号の
標本化と、ＲＡＭ５１に書き込むための直列信号から並
列信号への変換を行なうもので、ＳＩＮ端子に入力され
たＩＦ信号をＣＫ端子に与えられたクロックＣＫの立ち
上がりで標本化し、直列信号から並列信号に変換してＱ
ｎ端子に出力する。
標本化と、ＲＡＭ５１に書き込むための直列信号から並
列信号への変換を行なうもので、ＳＩＮ端子に入力され
たＩＦ信号をＣＫ端子に与えられたクロックＣＫの立ち
上がりで標本化し、直列信号から並列信号に変換してＱ
ｎ端子に出力する。
【００４６】第２のシフトレジスタ５３は、ＲＡＭ５１
から読み出された並列信号を直列信号に変換する。ＬＤ
端子を“１”にすると、ＲＡＭ５１から出力された１ワ
ードのデータを取り込み、ＣＫ端子に与えられたクロッ
クＣＫの立ち上がり毎に１ビットづつＳＯＵＴ端子に出
力する。
から読み出された並列信号を直列信号に変換する。ＬＤ
端子を“１”にすると、ＲＡＭ５１から出力された１ワ
ードのデータを取り込み、ＣＫ端子に与えられたクロッ
クＣＫの立ち上がり毎に１ビットづつＳＯＵＴ端子に出
力する。
【００４７】制御回路５４は、ＣＰＵ１６（図１）から
のＣＴＬ信号に基づいてアドレス信号Ａｎ，書き込み信
号ＷＲ，読み出し信号ＲＤを作成し、ＲＡＭ５１へのデ
ータの書き込みと読み出しを制御する。ＣＴＬ信号が
“０”の時に、第１のシフトレジスタ５２に１ワード分
の信号が取り込まれると、制御回路５４はＲＡＭ５１の
アドレス信号Ａｎを１番地だけ増やし、書き込み信号Ｗ
Ｒを出力してＲＡＭ５１へシフトレジスタ５２の内容を
書き込む。ＣＴＬ信号が“１”の場合には、制御回路５
４は、所定のアドレス信号Ａｎを設定して読み出し信号
ＲＤを出力し、ＲＡＭ５１に記録されている信号を読み
出して第２のシフトレジスタ５３に転送する。
のＣＴＬ信号に基づいてアドレス信号Ａｎ，書き込み信
号ＷＲ，読み出し信号ＲＤを作成し、ＲＡＭ５１へのデ
ータの書き込みと読み出しを制御する。ＣＴＬ信号が
“０”の時に、第１のシフトレジスタ５２に１ワード分
の信号が取り込まれると、制御回路５４はＲＡＭ５１の
アドレス信号Ａｎを１番地だけ増やし、書き込み信号Ｗ
Ｒを出力してＲＡＭ５１へシフトレジスタ５２の内容を
書き込む。ＣＴＬ信号が“１”の場合には、制御回路５
４は、所定のアドレス信号Ａｎを設定して読み出し信号
ＲＤを出力し、ＲＡＭ５１に記録されている信号を読み
出して第２のシフトレジスタ５３に転送する。
【００４８】マルチプレクサ５５は、ＳＥＬ端子が
“０”の場合にＡ端子の信号をＸ端子に出力し、“１”
の場合にはＢ端子の信号をＸ端子に出力する。信号の同
期追跡時にはＣＰＵ１６（図１）がＣＴＬ信号を“０”
とするので、入力されたＩＦ信号はそのままマルチプレ
クサ５５のＸ端子からＯＵＴ信号として出力される。
“０”の場合にＡ端子の信号をＸ端子に出力し、“１”
の場合にはＢ端子の信号をＸ端子に出力する。信号の同
期追跡時にはＣＰＵ１６（図１）がＣＴＬ信号を“０”
とするので、入力されたＩＦ信号はそのままマルチプレ
クサ５５のＸ端子からＯＵＴ信号として出力される。
【００４９】図３に、前記実施例中の記憶回路３０，３
１の第２の具体例を示す。この第２の例は、シフトレジ
スタを用いて構成した場合の一例である。図３におい
て、６１はシフトレジスタ、６２は第１のマルチプレク
サ、６３は第２のマルチプレクサである。
１の第２の具体例を示す。この第２の例は、シフトレジ
スタを用いて構成した場合の一例である。図３におい
て、６１はシフトレジスタ、６２は第１のマルチプレク
サ、６３は第２のマルチプレクサである。
【００５０】シフトレジスタ６１は、記録させたいＩＦ
信号の標本値の個数だけ、Ｄフリップフロックなどを直
列に接続して構成されている。通常は、コードの１周期
分に相当する段数のシフトレジスタが用いられる。この
シフトレジスタ６１は、ＣＫ端子のクロックに従ってＳ
ＩＮ端子に入力される信号を取り込み、その段数分だけ
シフトしてＯＵＴ端子から出力する。
信号の標本値の個数だけ、Ｄフリップフロックなどを直
列に接続して構成されている。通常は、コードの１周期
分に相当する段数のシフトレジスタが用いられる。この
シフトレジスタ６１は、ＣＫ端子のクロックに従ってＳ
ＩＮ端子に入力される信号を取り込み、その段数分だけ
シフトしてＯＵＴ端子から出力する。
【００５１】ＣＰＵ１６（図１）からのＣＴＬ信号が
“０”の場合、第１のマルチプレクサ６２はＡ端子側に
接続されてＩＦ信号を選択するので、シフトレジスタ６
２にはＣＫ端子に供給されるクロックＣＫで標本化され
たＩＦ信号が記録される。同時に、第２のマルチプレク
サ６３もＡ端子側を選択しているので、マルチプレクサ
６３のＸ端子から、入力されたＩＦ信号がそのままＯＵ
Ｔ信号として出力される。
“０”の場合、第１のマルチプレクサ６２はＡ端子側に
接続されてＩＦ信号を選択するので、シフトレジスタ６
２にはＣＫ端子に供給されるクロックＣＫで標本化され
たＩＦ信号が記録される。同時に、第２のマルチプレク
サ６３もＡ端子側を選択しているので、マルチプレクサ
６３のＸ端子から、入力されたＩＦ信号がそのままＯＵ
Ｔ信号として出力される。
【００５２】ＣＴＬ信号が“１”の場合、第１のマルチ
プレクサ６２はＢ端子を選択し、シフトレジスタ６１の
ＳＯＵＴ端子の出力をシフトレジスタ６２のＳＩＮ端子
に供給する。このため、シフトレジスタ６１に取り込ま
れたＩＦ信号の標本値は、ＣＫ端子に供給されるクロッ
クＣＫでシフトされながら循環し続ける。同時に、第２
のマルチプレクサ６３もＢ端子側に接続され、シフトレ
ジスタ６１のＳＯＵＴ信号を選択しているので、シフト
レジスタ６１に記録されたＩＦ信号の標本値がマルチプ
レクサ６３のＸ端子からＯＵＴ信号として出力される。
プレクサ６２はＢ端子を選択し、シフトレジスタ６１の
ＳＯＵＴ端子の出力をシフトレジスタ６２のＳＩＮ端子
に供給する。このため、シフトレジスタ６１に取り込ま
れたＩＦ信号の標本値は、ＣＫ端子に供給されるクロッ
クＣＫでシフトされながら循環し続ける。同時に、第２
のマルチプレクサ６３もＢ端子側に接続され、シフトレ
ジスタ６１のＳＯＵＴ信号を選択しているので、シフト
レジスタ６１に記録されたＩＦ信号の標本値がマルチプ
レクサ６３のＸ端子からＯＵＴ信号として出力される。
【００５３】以上述べた実施例では、同一構成になる２
つの記憶回路３０，３１をＩレジスタ１７とＱレジスタ
１８の入力端にそれぞれ設けたが、記憶回路を図２のよ
うにＲＡＭを用いて構成する場合には、使用するＲＡＭ
の数を減らすために、ＩレジスタとＱレジスタ用のＩＦ
信号を１個のＲＡＭに記録するようにしてもよい。
つの記憶回路３０，３１をＩレジスタ１７とＱレジスタ
１８の入力端にそれぞれ設けたが、記憶回路を図２のよ
うにＲＡＭを用いて構成する場合には、使用するＲＡＭ
の数を減らすために、ＩレジスタとＱレジスタ用のＩＦ
信号を１個のＲＡＭに記録するようにしてもよい。
【００５４】この場合、Ｉ，Ｑの各信号に応じて、ＲＡ
Ｍのアドレス空間を上位と下位の２つに分けたり、奇数
アドレスと偶数アドレスの２つに分けたり、あるいは、
同一アドレスにＩ，Ｑ用の２ワードを割り当てたりする
ことにより、１個のＲＡＭを２個のＩ，Ｑレジスタのた
めに使用するようにすればよい。
Ｍのアドレス空間を上位と下位の２つに分けたり、奇数
アドレスと偶数アドレスの２つに分けたり、あるいは、
同一アドレスにＩ，Ｑ用の２ワードを割り当てたりする
ことにより、１個のＲＡＭを２個のＩ，Ｑレジスタのた
めに使用するようにすればよい。
【００５５】
【発明の効果】以上述べたところから明らかなように、
本発明のＧＰＳ受信機の信号処理方法によるときは、量
子化された受信信号を受信機内部で発生させたキャリア
信号で標本化して記憶回路に書き込んだ後、書き込み時
より速い速度で読み出しながら受信機内部で発生させた
コード信号との相関を求め、受信信号のキャリア周波数
とコード位相のサーチを行なうようにしたので、１回の
相関を求めるのに必要な積算時間を短くすることがで
き、信号を捕捉するまでの時間を短縮することができ
る。
本発明のＧＰＳ受信機の信号処理方法によるときは、量
子化された受信信号を受信機内部で発生させたキャリア
信号で標本化して記憶回路に書き込んだ後、書き込み時
より速い速度で読み出しながら受信機内部で発生させた
コード信号との相関を求め、受信信号のキャリア周波数
とコード位相のサーチを行なうようにしたので、１回の
相関を求めるのに必要な積算時間を短くすることがで
き、信号を捕捉するまでの時間を短縮することができ
る。
【図１】本発明方法を適用して構成したＧＰＳ受信機の
信号処理回路の１実施例を示す回路図である。
信号処理回路の１実施例を示す回路図である。
【図２】実施例中の記憶回路の第１の具体例を示す回路
図である。
図である。
【図３】実施例中の記憶回路の第２の具体例を示す回路
図である。
図である。
【図４】従来のＧＰＳ受信機のＲＦ回路を示すブロック
図である。
図である。
【図５】従来のＧＰＳ受信機の信号処理回路を示す回路
図である。
図である。
１１ ＥＸＯＲ回路 １２ コード発生回路 １３ Ｉカウンタ １４ Ｑカウンタ １５ キャリア発生回路 １６ ＣＰＵ １７ Ｉレジスタ １８ Ｑレジスタ １９ カウンタ制御回路 ２０ ＥＸＯＲ回路 ２１ ＥＸＯＲ回路 ２２ ＥＸＯＲ回路 ２３ Ｅカウンタ ２４ Ｌカウンタ ２５ Ｅレジスタ ２６ Ｌレジスタ ２７ クロック発生回路 ２８ ＲＯＭ ２９ ＲＡＭ ３０ 記憶回路 ３１ 記憶回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01S 5/00 - 5/14 H04B 1/69 - 1/713 H03L 1/00 - 7/26
Claims (1)
- 【請求項１】 量子化された受信信号を受信機内部で発
生させたキャリア信号で標本化してコードの１周期分に
相当する信号を記憶できる記憶回路に書き込んだ後、書
き込み時より速い速度で読み出しながら受信機内部で発
生させたコード信号との相関を求め、受信信号のキャリ
ア周波数とコード位相のサーチを行なうことを特徴とす
るＧＰＳ受信機の信号処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20876892A JP3295454B2 (ja) | 1992-08-05 | 1992-08-05 | Ｇｐｓ受信機の信号処理方法 |
| US08/100,143 US5329549A (en) | 1992-08-05 | 1993-08-02 | Signal processing method for a GPS receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20876892A JP3295454B2 (ja) | 1992-08-05 | 1992-08-05 | Ｇｐｓ受信機の信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659012A JPH0659012A (ja) | 1994-03-04 |
| JP3295454B2 true JP3295454B2 (ja) | 2002-06-24 |
Family
ID=16561774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20876892A Expired - Lifetime JP3295454B2 (ja) | 1992-08-05 | 1992-08-05 | Ｇｐｓ受信機の信号処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329549A (ja) |
| JP (1) | JP3295454B2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| ZA957858B (en) * | 1994-09-30 | 1996-04-22 | Qualcomm Inc | Multipath search processor for a spread spectrum multiple access communication system |
| US5710768A (en) * | 1994-09-30 | 1998-01-20 | Qualcomm Incorporated | Method of searching for a bursty signal |
| US5650785A (en) * | 1994-11-01 | 1997-07-22 | Trimble Navigation Limited | Low power GPS receiver |
| US5654979A (en) * | 1995-01-13 | 1997-08-05 | Qualcomm Incorporated | Cell site demodulation architecture for a spread spectrum multiple access communication systems |
| US5841808A (en) * | 1995-03-23 | 1998-11-24 | Mcdonnell Douglas Corporation | Spread spectrum chip rate tracking system |
| US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
| US5561432A (en) * | 1995-05-12 | 1996-10-01 | Trimble Navigation | Out of plane antenna vector system and method |
| US5884214A (en) | 1996-09-06 | 1999-03-16 | Snaptrack, Inc. | GPS receiver and method for processing GPS signals |
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| TW330358B (en) * | 1996-02-28 | 1998-04-21 | Toshiba Kk | Correlator and synchronous tracking apparatus of spectrum expansion receiver thereof |
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| EP1271102B1 (en) * | 1996-04-25 | 2012-09-05 | SiRF Technology, Inc. | Spread spectrum receiver with multi-bit correlator |
| US6917644B2 (en) * | 1996-04-25 | 2005-07-12 | Sirf Technology, Inc. | Spread spectrum receiver with multi-path correction |
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| EP0895599B1 (en) * | 1996-04-25 | 2002-08-07 | Sirf Technology, Inc. | Spread spectrum receiver with multi-bit correlator |
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