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JP3290983B2 - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JP3290983B2
JP3290983B2 JP28396190A JP28396190A JP3290983B2 JP 3290983 B2 JP3290983 B2 JP 3290983B2 JP 28396190 A JP28396190 A JP 28396190A JP 28396190 A JP28396190 A JP 28396190A JP 3290983 B2 JP3290983 B2 JP 3290983B2
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JP
Japan
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coverage
monitor
chip
section
scribe line
Prior art date
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正樹 長澤
一貴 小林
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Fujitsu Ltd
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Fujitsu Ltd
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】TECHNICAL FIELD OF THE INVENTION

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

【0002】 例えばアルミニウム配線層を設計するとき、その断面
積を、必要とする電流密度に対応するように計算で求め
ている。然るに、実際の製造工程においては設計通りの
断面積にはならずにばらつきを生じ、このままパッケー
ジに搭載して使用すると種々の問題を生じる。特に、近
年の半導体装置は、微細技術の導入と市場ニーズの高速
化に伴ってますます薄膜化されてきており、配線層のカ
バレッジの管理が重要なポイントとなっている。そこ
で、カバレッジの最も厳しい部分は配線層のコンタクト
部分であるので、この配線層コンタクト部分のカバレッ
ジ管理が必要である。
For example, when designing an aluminum wiring layer, its cross-sectional area is obtained by calculation so as to correspond to a required current density. However, in an actual manufacturing process, the cross-sectional area does not become the designed cross-sectional area but varies, and various problems occur when mounted in a package and used. In particular, semiconductor devices in recent years have become increasingly thinner with the introduction of fine technology and the speeding up of market needs, and management of the coverage of wiring layers has become an important point. Therefore, since the strictest portion of the coverage is the contact portion of the wiring layer, it is necessary to manage the coverage of the contact portion of the wiring layer.

【0003】[0003]

【従来の技術】[Prior art]

従来、管理工程上、ウェハのある一部分のチップを取
出し、配線層コンタクト部分を走査電子顕微鏡(SEM)
によって斜め方向から観察していた。この場合、断面を
観察することはできないので、コンタクト部分の凹み具
合を基にして経験と勘とでカバレッジの良否を決断して
いた。
Conventionally, in the management process, a chip from a certain part of the wafer is taken out, and the contact part of the wiring layer is scanned with a scanning electron microscope (SEM)
Observing from an oblique direction. In this case, since the cross section cannot be observed, the quality of the coverage is determined based on experience and intuition based on the degree of depression of the contact portion.

【0004】[0004]

【発明が解決しようとする課題】[Problems to be solved by the invention]

従来は、経験と勘とでカバレッジ管理を行なっていた
ため、その判断には観察者及び環境などによって誤差が
ありすぎ、正確なカバレッジ管理ができない問題点があ
った。そこで、このような不都合をなくすため、従来、
断面研磨によって配線層コンタクト部分を切断してその
断面を観察することも行なわれているが、チップの端部
から配線層コンタクト部分まで徐々に断面研磨していく
作業は時間がかかり、又、ICパターン形成部を破壊する
ためにチップを無駄にしてしまう問題点があった。
Conventionally, since coverage management is performed based on experience and intuition, there is a problem in that the determination has too much error depending on the observer, environment, and the like, and accurate coverage management cannot be performed. Therefore, in order to eliminate such inconvenience,
Cutting the wiring layer contact part by cross section polishing and observing the cross section is also performed, but the work of gradually polishing the cross section from the end of the chip to the wiring layer contact part takes time, and IC There is a problem that chips are wasted to destroy the pattern forming portion.

【0005】 本発明は、配線層などのカバレッジを正確かつ迅速に
観察できる半導体装置を提供することを目的とする。
An object of the present invention is to provide a semiconductor device capable of accurately and quickly observing coverage of a wiring layer and the like.

【0006】[0006]

【課題を解決するための手段】[Means for Solving the Problems]

図1(A),(B)は本発明の原理図を示す。 同図(A)中、33はカバレッジモニタ部で、ウェハ30の
スクライブライン31とチップ領域32との両方に掛かるよ
うに形成されている。この場合、カバレッジモニタ部
は、スクライブラインの切断によってモニタ用上層配線
層の断面が現われる現状に形成されている。一方、同図
(B)中、34はカバレッジモニタ部で、モニタ用上層配
線層がコンタクトホールの中央部でカットされたパター
ニング形状に形成されている。この場合、カバレッジモ
ニタ部は、ウェハ30のスクライブライン31のみに形成さ
れている。
1A and 1B show the principle of the present invention. In FIG. 2A, reference numeral 33 denotes a coverage monitor section which is formed so as to cover both the scribe line 31 and the chip area 32 of the wafer 30. In this case, the coverage monitor section is formed so that the cross section of the monitor upper wiring layer appears by cutting the scribe line. On the other hand, in FIG. 3B, reference numeral 34 denotes a coverage monitor portion, in which the upper wiring layer for monitoring is formed in a patterned shape cut at the center of the contact hole. In this case, the coverage monitor is formed only on the scribe line 31 of the wafer 30.

【0007】 上記構成おいて、ウェハからチップを得るに際し、ス
クライブラインを切断する。本発明では、カバレッジモ
ニタ部をスクライブラインとチップ領域との両方に掛か
るように形成し、スクライブラインの切断によってモニ
タ用上層配線層の断面が現われるようにしているので、
カバレッジ観察のために特別の切断を行なわないでもス
クライブラインの断面にモニタ用上層配線層の断面が現
われ、コンタクト部分の凹み具合を斜め方向から観察す
る方法よりもカバレッジを正確に観察でき、しかも断面
研磨を行なうよりも迅速に観察できる。又、カバレッジ
モニタ部をスクライブラインとチップ領域とに形成して
いるので、ICパターン形成部(実デバイス部)を破壊さ
せないでもカバレッジ観察できる。
In the above configuration, a scribe line is cut when a chip is obtained from a wafer. In the present invention, since the coverage monitor is formed so as to extend over both the scribe line and the chip region, and the cut of the scribe line causes the cross section of the monitor upper wiring layer to appear,
The cross section of the monitor upper wiring layer appears in the cross section of the scribe line without special cutting for coverage observation, and the coverage can be observed more accurately than the method of observing the dent state of the contact portion from an oblique direction, and the cross section It can be observed more quickly than polishing. Further, since the coverage monitor is formed in the scribe line and the chip area, coverage observation can be performed without destroying the IC pattern forming section (real device section).

【0008】[0008]

【0009】[0009]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

図2は本発明の第1実施例の平面図を示す。同図中、
11〜16はカバレッジモニタ部で、チップ2のモニタ領域
2aからチップ3のモニタ領域3aにかけて順次その位置を
ずらして形成されている。4はスクライブライン(切断
領域)で、図3にウェハ5全体の概略図(図面を簡略化
するためにチップを9個のみ示す)を示す如く、各チッ
プ2,3,…の隣接部分に設けられている。カバレッジモニ
タ部11〜16はこの切断領域4を含み、チップ2のモニタ
領域2a又はチップ3のモニタ領域3aに掛かるように形成
されている。
FIG. 2 shows a plan view of the first embodiment of the present invention. In the figure,
11 to 16 are coverage monitor sections, and the monitor area of chip 2
The position is sequentially shifted from 2a to the monitor area 3a of the chip 3. Reference numeral 4 denotes a scribe line (cut area), which is provided adjacent to each chip 2, 3,... As shown in FIG. 3 which shows a schematic view of the entire wafer 5 (only 9 chips are shown for simplification of the drawing). Have been. The coverage monitoring units 11 to 16 include the cutting area 4 and are formed so as to cover the monitoring area 2a of the chip 2 or the monitoring area 3a of the chip 3.

【0010】 再び図2中、モニタ領域2a,3aのカバレッジモニタ部1
1〜16を除いた左部分には、従来例と同様、トランジス
タの電気的特性をモニタするためのトランジスタモニタ
部(図示せず)が設けられている。61,62,…はチップ2
のパッド、71,72,…はチップ3のパッドである。
Referring again to FIG. 2, the coverage monitor unit 1 of the monitor areas 2a and 3a
A transistor monitor (not shown) for monitoring the electrical characteristics of the transistor is provided on the left part excluding 1 to 16 as in the conventional example. 61,62,… is chip 2
Are the pads of the chip 3.

【0011】 ここで、カバレッジモニタ部11〜16は、通常のアルミ
ニウム配線製造工程において同時に形成され、上層アル
ミニウム層と下層アルミニウム層とをコンタクトホール
を介して接続された形状とされている。図2中切断領域
4で切断された断面は、カバレッジモニタ部11〜16のう
ちの一つを示すと図4の如くとなり、ウェハ基板10上に
下層アルミニウム層11,コンタクトホール12aを設けられ
たアイソレーション12,上層アルミニウム層(モニタ用
アルミニウムパターン)13が形成されている。
Here, the coverage monitors 11 to 16 are simultaneously formed in a normal aluminum wiring manufacturing process, and have a shape in which an upper aluminum layer and a lower aluminum layer are connected via a contact hole. 2 shows one of the coverage monitoring units 11 to 16 as shown in FIG. 4, and a lower aluminum layer 11 and a contact hole 12 a are provided on the wafer substrate 10. An isolation 12 and an upper aluminum layer (monitor aluminum pattern) 13 are formed.

【0012】 ウェハ5からチップ2,3,…を得るに際し、ウェハ5を
切断領域4で切断する。ここで、カバレッジ管理工程に
おいて、カバレッジ観察を行なう際、SEMによってその
切断面を観察する。カバレッジモニタ部11〜16はチップ
2のモニタ領域2a又はチップ3のモニタ領域3aに掛かる
ように設けられているため、切断領域4に沿って切断す
ると、その切断面には図4に示すようにカバレッジモニ
タ部11〜16の断面が現われる。
When the chips 2, 3,... Are obtained from the wafer 5, the wafer 5 is cut at the cutting area 4. Here, in the coverage management step, when performing coverage observation, the cut surface is observed by SEM. Since the coverage monitor sections 11 to 16 are provided so as to extend over the monitor area 2a of the chip 2 or the monitor area 3a of the chip 3, when cut along the cutting area 4, the cut surface becomes as shown in FIG. Cross sections of the coverage monitor units 11 to 16 appear.

【0013】 この場合、カバレッジモニタ部11〜16は切断領域4に
おいて順次その位置を切断領域4の表示方向と直角方向
にずらして形成されているので、切断領域4の切断精度
があまり高くなくてもいくつかのカバレッジモニタ部の
断面が確実に現われることになる。カバレッジモニタ部
11〜16はウェハ5の通常のアルミニウム配線製造工程に
おいて同時に形成されているので、ウェハ5のカバレッ
ジを観察するモニタ部となり得る。
In this case, since the coverage monitor sections 11 to 16 are sequentially formed in the cutting area 4 with their positions shifted in the direction perpendicular to the display direction of the cutting area 4, the cutting accuracy of the cutting area 4 is not so high. Also, some cross sections of the coverage monitor section will surely appear. Coverage monitor section
Since 11 to 16 are formed at the same time in the normal aluminum wiring manufacturing process of the wafer 5, they can be a monitor unit for observing the coverage of the wafer 5.

【0014】 本発明は、カバレッジモニタ部11〜16の断面そのもの
を観察できるので、コンタクト部分の凹み具合を斜め方
向から観察していた従来例に比してカバレッジを正確に
判断でき、しかも、カバレッジ観察のためにコンタクト
部分をわざわざ断面研磨するのではなく、通常のスクラ
イブ工程で切断された切断面をそのまま利用して観察し
ているので断面研磨の方法に比して手間も多くを必要と
せず、プロセスの異常を早急に発見でき、短時間で解析
工程に移すことができる。又、各チップ2,3,…における
カバレッジを夫々正確に観察できるので、ウェハ5全体
における各チップの場所推定を正確に行なうことがで
き、チップ管理に便利である。更に、カバレッジモニタ
部11〜16を切断領域4及びモニタ領域2a,3aに形成して
いるので、ICパターン形成部(実デバイス部)を破壊さ
せなくてもカバレッジ観察でき、チップを無駄にするこ
とはない。
According to the present invention, since the cross-sections of the coverage monitor sections 11 to 16 can be observed, the coverage can be determined more accurately than the conventional example in which the degree of depression of the contact portion is obliquely observed. The contact part is not polished in cross section for observation, but it is observed using the cut surface cut in the normal scribe process as it is, so it does not require much labor compared to the cross section polishing method In addition, a process abnormality can be quickly detected, and the process can be moved to the analysis process in a short time. Also, since the coverage of each of the chips 2, 3,... Can be accurately observed, the location of each chip on the entire wafer 5 can be accurately estimated, which is convenient for chip management. Further, since the coverage monitoring sections 11 to 16 are formed in the cutting area 4 and the monitoring areas 2a and 3a, coverage observation can be performed without destroying the IC pattern forming section (real device section), and chips are wasted. There is no.

【0015】 図5は本発明の第2実施例の平面図を示し、同図中、
図2と同一機能を有する部分には同一番号を付してその
説明を省略する。図5中151,152はカバレッジモニタ部
で、夫々、切断領域4を介してチップ2とチップ3とに
またがって形成されている。カバレッジモニタ部151,15
2の断面も図4に示す形状とされており、第1実施例と
同様に、切断領域4の切断によって現われる切断面を観
察することにより、カバレッジを正確に観察できる。カ
バレッジモニタ部151,152はチップ2とチップ3とにま
たがって形成されているため、このものも切断精度があ
まり高くなくてもカバレッジモニタ部151,152の断面を
確実に現わすことができる。
FIG. 5 shows a plan view of a second embodiment of the present invention, in which FIG.
Portions having the same functions as those in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 5, reference numerals 15 1 and 15 2 denote coverage monitors, which are formed over the chip 2 and the chip 3 via the cutting region 4 respectively. Coverage monitor 15 1 , 15
The cross section 2 has the shape shown in FIG. 4, and the coverage can be accurately observed by observing the cut surface that appears by cutting the cutting area 4 as in the first embodiment. Since the coverage monitor sections 15 1 and 15 2 are formed over the chip 2 and the chip 3, the cross sections of the coverage monitor sections 15 1 and 15 2 surely appear even if the cutting accuracy is not so high. be able to.

【0016】 図6は本発明の第3実施例の平面図を示し、同図中、
図2と同一機能を有する部分には同一番号を付してその
説明を省略する。図6中、20はカバレッジモニタ部で、
切断領域4に形成されており、上層アルミニウム層(モ
ニタ用アルミニウムパターン)21,コンタクトホール22
a,下層アルミニウム層23にて構成されている。22はアイ
ソレーションである。カバレッジモニタ部20は通常のア
ルミニウム配線製造工程において同時に形成され、特
に、上層アルミニウム層(モニタ用アルミニウムパター
ン)21の形成に際しては、通常の上層アルミニウム層の
パターニングと異なった、コンタクトホール22aの中央
部でカットされるパターニング(即ち、梨地部分のみ残
るようなパターニング)によってエッチング形成されて
いる。
FIG. 6 shows a plan view of a third embodiment of the present invention, in which FIG.
Portions having the same functions as those in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 6, reference numeral 20 denotes a coverage monitor unit.
An upper aluminum layer (aluminum pattern for monitoring) 21 and a contact hole 22 are formed in the cutting region 4.
a, composed of a lower aluminum layer 23. 22 is an isolation. The coverage monitor section 20 is formed simultaneously in the normal aluminum wiring manufacturing process. In particular, when forming the upper aluminum layer (monitor aluminum pattern) 21, the central portion of the contact hole 22a is different from the patterning of the normal upper aluminum layer. Is formed by patterning (that is, patterning that leaves only the satin portion).

【0017】 ここで、図6に示す矢印方向からコンタクトホール22
a近傍のカバレッジモニタ部20を観た斜視図を図7に示
す。図7中、図6と同一部分には同一番号を付す。第2
実施例では、上層アルミニウム層(モニタ用アルミニウ
ムパターン)21をコンタクトホール22aの中央部でカッ
トされたパターニング形状に形成されているため、コン
タクトホール22aには上層アルミニウム層21のカバレッ
ジ(図6に矢印で示す)が現われることになり、前述の
第1実施例のようにウェハを切断しなくてもアルミニウ
ム配線製造工程の段階においてSEMを用いてカバレッジ
観察を正確に行なうことができ、プロセスの増加なく、
コストダウンを図り得る。又、第1実施例と同様、断面
研磨を行なう従来例に比して手間を多く必要とせず、し
かも、ICパターン形成部(実デバイス部)を破壊させな
くても済み、更に、各チップの場所推定を正確に行なう
ことができる。
Here, the contact holes 22 shown in FIG.
FIG. 7 shows a perspective view of the coverage monitor section 20 near a. 7, the same parts as those in FIG. 6 are denoted by the same reference numerals. Second
In the embodiment, since the upper aluminum layer (monitor aluminum pattern) 21 is formed in a patterned shape cut at the center of the contact hole 22a, the coverage of the upper aluminum layer 21 (see the arrow in FIG. 6) is provided in the contact hole 22a. ) Appears, and the coverage observation can be accurately performed using the SEM at the stage of the aluminum wiring manufacturing process without cutting the wafer as in the above-described first embodiment, and the number of processes does not increase. ,
Cost can be reduced. In addition, as in the first embodiment, it does not require much trouble as compared with the conventional example in which the cross section is polished, and does not need to destroy the IC pattern forming portion (actual device portion). The location can be accurately estimated.

【0018】[0018]

【発明の効果】【The invention's effect】

以上説明した如く、本発明によれば、スクライブライ
ンとチップ領域との両方に掛かるようにカバレッジモニ
タ部を形成しているため、通常のスクライブ工程による
切断にてモニタ用上層配線層の断面が現われるので、従
来例よりもカバレッジを正確に観察でき、又、断面研磨
を行なう方法よりも迅速に観察でき、しかもチップを無
駄にすることはない。
As described above, according to the present invention, since the coverage monitor portion is formed so as to cover both the scribe line and the chip region, a cross section of the monitor upper wiring layer appears by cutting in a normal scribe process. Therefore, the coverage can be observed more accurately than in the conventional example, the observation can be performed more quickly than in the method of polishing the cross section, and the chip is not wasted.

【0019】[0019]

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の原理図である。FIG. 1 is a principle diagram of the present invention.

【図2】 本発明の第1実施例の平面図である。FIG. 2 is a plan view of the first embodiment of the present invention.

【図3】 本発明におけるウェハ全体の概略図である。FIG. 3 is a schematic view of an entire wafer according to the present invention.

【図4】 カバレッジモニタ部の断面図である。FIG. 4 is a sectional view of a coverage monitor unit.

【図5】 本発明の第2実施例の平面図である。FIG. 5 is a plan view of a second embodiment of the present invention.

【図6】 本発明の第3実施例の平面図である。FIG. 6 is a plan view of a third embodiment of the present invention.

【図7】 第3実施例におけるカバレッジモニタ部の斜視図であ
る。
FIG. 7 is a perspective view of a coverage monitor according to a third embodiment.

【符号の説明】[Explanation of symbols]

11〜16,151,152,20,33,34……カバレッジモニタ部、 2,3……チップ、 2a,3a……モニタ領域、 4,31……スクライブライン(切断領域)、 5,30……ウェハ、 11,23……下層アルミニウム層、 12,22……アイソレーション、 12a,22a……コンタクトホール、 13,21……上層アルミニウム層(モニタ用アルミニウム
パターン)(モニタ用上層配線層)、 32……チップ領域
11-16,15 1 , 15 2 , 20,33,34… coverage monitor, 2,3… chip, 2a, 3a… monitor area, 4,31… scribe line (cut area), 5, 30 Wafer, 11, 23 Lower aluminum layer, 12, 22 Isolation, 12a, 22a Contact hole, 13, 21 Upper aluminum layer (aluminum pattern for monitor) (upper wiring layer for monitor) ), 32 ... chip area

フロントページの続き (56)参考文献 特開 平1−232748(JP,A) 特開 昭64−59231(JP,A) 特開 昭63−234544(JP,A) 特開 昭63−208252(JP,A) 特開 昭63−107037(JP,A) 特開 平1−123430(JP,A) 特開 昭59−107532(JP,A) 特開 平2−270342(JP,A) 特開 平1−109735(JP,A) 特開 平2−235356(JP,A) 特開 昭63−278242(JP,A) 特開 昭59−46042(JP,A) 実開 平2−129730(JP,U) 特表 昭61−501738(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/66 Continuation of front page (56) References JP-A 1-2232748 (JP, A) JP-A 64-59231 (JP, A) JP-A 63-234544 (JP, A) JP-A 63-208252 (JP JP-A-63-107037 (JP, A) JP-A-1-123430 (JP, A) JP-A-59-107532 (JP, A) JP-A-2-270342 (JP, A) JP-A-2-235356 (JP, A) JP-A-63-278242 (JP, A) JP-A-59-46042 (JP, A) JP-A-2-129730 (JP, A) U) Tokuhyo Sho 61-501738 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/66

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板のスクライブラインとチップ領
域の両方に掛かるように形成された配線層のカバレッジ
モニタ部を備えた半導体装置であって、 前記カバレッジモニタ部が、前記スクライブラインの切
断によって前記配線層の断面が現われる形状に形成され
てなることを特徴とする半導体装置。
1. A semiconductor device comprising a coverage monitor of a wiring layer formed so as to extend over both a scribe line and a chip area of a semiconductor substrate, wherein the coverage monitor is configured to cut the scribe line to cut the scribe line. A semiconductor device formed in a shape in which a cross section of a wiring layer appears.
【請求項2】前記カバレッジモニタ部が、順次その位置
を前記スクライブラインの長手方向と直角方向にずらし
て、複数個形成されたことを特徴とする請求項1記載の
半導体装置。
2. The semiconductor device according to claim 1, wherein a plurality of said coverage monitors are formed by sequentially shifting their positions in a direction perpendicular to a longitudinal direction of said scribe line.
【請求項3】前記カバレッジモニタ部が、スクライブラ
インを介して隣接する2つのチップ領域にまたがって形
成されてなることを特徴とする請求項1記載の半導体装
置。
3. The semiconductor device according to claim 1, wherein said coverage monitor is formed over two adjacent chip regions via a scribe line.
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