JP3288190B2 - LSI layout design method and device - Google Patents
LSI layout design method and deviceInfo
- Publication number
- JP3288190B2 JP3288190B2 JP30850894A JP30850894A JP3288190B2 JP 3288190 B2 JP3288190 B2 JP 3288190B2 JP 30850894 A JP30850894 A JP 30850894A JP 30850894 A JP30850894 A JP 30850894A JP 3288190 B2 JP3288190 B2 JP 3288190B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- layout
- cells
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、大規模集積回路（ＬＳ
Ｉ）のレイアウト設計を行う方法および装置に関するも
のであり、特に、機能および性能が同一仕様であり且つ
形状またはセル端子位置の異なるセル群を備えたセルラ
イブラリと多層配線技術とを前提として、回路ブロック
面積を最小にすることを目的とするレイアウト設計方法
および装置に関する。The present invention relates to a large scale integrated circuit (LS).
More particularly, the present invention relates to a method and apparatus for performing the layout design of I), and more particularly, to a circuit library and a multilayer wiring technology provided with a cell library having cells having the same specifications in function and performance and having different shapes or cell terminal positions. The present invention relates to a layout design method and apparatus for minimizing a block area.
【０００２】[0002]
【従来の技術】近年、半導体基板上に多数の回路が構成
されたいわゆる大規模集積回路（ＬＳＩ）が、様々な分
野において利用されている。また、微細加工等の製造技
術の進歩により、その集積度は益々向上している。2. Description of the Related Art In recent years, a so-called large-scale integrated circuit (LSI) having a large number of circuits formed on a semiconductor substrate has been used in various fields. Further, with the advance of manufacturing technology such as microfabrication, the degree of integration is increasing more and more.
【０００３】ＬＳＩの集積度の向上に伴い、回路設計を
効率よく行うための設計支援技術が発達してきた。論理
設計の結果に従って、ＬＳＩ製造のマスク原画となるマ
スクパターンを作成するレイアウト設計においても、様
々なデザインオートメーション（ＤＡ）技術が実現され
ている。また、製造コストを下げるために回路ブロック
面積をできるだけ小さくすることを目的とするレイアウ
ト設計手法もいくつか提案されている。With the improvement in the degree of integration of LSIs, design support techniques for efficiently designing circuits have been developed. Various design automation (DA) technologies have also been realized in a layout design for creating a mask pattern to be a mask original for LSI manufacture according to the result of the logic design. In addition, several layout design methods aiming at minimizing the circuit block area in order to reduce the manufacturing cost have been proposed.
【０００４】図１７は、従来のレイアウト設計方法の基
本的な処理の流れを示すフローチャートである。FIG. 17 is a flowchart showing a basic processing flow of a conventional layout design method.
【０００５】入力処理Ｓ１は、論理設計により得られた
セル間の結線データとセルライブラリデータとを入力
し、計算機のメモリ上に格納する処理である。The input process S1 is a process of inputting connection data between cells and cell library data obtained by logic design and storing the data in a memory of a computer.
【０００６】セル間の結線データは、論理設計終了後、
論理回路データベースなどからネットリストとして出力
される。ネットリストとは、論理シミュレータＶｅｒｉ
ｌｏｇ（市販品）における回路入力形式などにあるよう
に、セル名、端子名および信号名を記述してセル間の結
線情報を表現するものである。同一の信号名が記述され
ている端子同士は、レイアウト設計において配線により
結線されなければならない。[0006] The connection data between cells, after the completion of logic design,
It is output as a netlist from a logic circuit database or the like. Netlist is a logic simulator Veri
As described in a circuit input format of a log (commercially available product), a cell name, a terminal name, and a signal name are described to represent connection information between cells. Terminals in which the same signal name is described must be connected by wiring in the layout design.
【０００７】また、セルライブラリデータとは、ＬＳＩ
設計において用意される論理機能とそれを実現するトラ
ンジスタレイアウトの組（セル）の情報のことであり、
通常、特定の論理機能を持つセルは一種類だけ用意され
る。また、同一論理機能を持ちながらトランジスタ駆動
能力の異なるセルが、それぞれ用意される場合もある。The cell library data is an LSI
Information of a set (cell) of a logic function prepared in the design and a transistor layout for realizing it.
Usually, only one cell having a specific logic function is prepared. In some cases, cells having the same logic function but different transistor driving capabilities may be prepared.
【０００８】セル配置処理Ｓ２は、ネットリストに記載
されているセルをセルライブラリから選択して、複数の
セル列からなる配置領域を設計する処理である。セル配
置の方法については、すでに従来から多くの技術が提供
されている。The cell placement process S2 is a process of selecting a cell described in a netlist from a cell library and designing a placement region consisting of a plurality of cell columns. Many techniques have already been provided for cell placement methods.
【０００９】ここでは、ペア交換法を例にとって説明す
る。ペア交換法とは、セルの位置をランダムに入れ替え
ながら、セルの配置の質を数値化する配置評価関数の値
が最も小さくなるようなレイアウトを求める方法であ
る。Here, a pair exchange method will be described as an example. The pair exchange method is a method of obtaining a layout that minimizes the value of an arrangement evaluation function for quantifying the quality of cell arrangement while randomly replacing cell positions.
【００１０】図１８は、ペア交換法の処理の流れを示す
フローチャートである。まず、ステップａ１において、
セルをランダムに配置し初期配置とする。次に、ステッ
プａ２において、初期配置における配置評価関数の値を
計算しその値をＥ０とする。また、繰り返し回数は１と
しておく。FIG. 18 is a flowchart showing the flow of the processing of the pair exchange method. First, in step a1,
The cells are randomly arranged to be the initial arrangement. Next, in step a2, the value of the placement evaluation function in the initial placement is calculated, and the value is set to E0. The number of repetitions is set to 1.
【００１１】次に、ステップａ３において、セルをラン
ダムに２つ選択し、その２つのセルの配置位置を入れ替
える。ステップａ４において、ステップａ３において実
行した配置変更に対して配置評価関数の値を計算しその
値をＥ１とする。ステップａ５において、Ｅ０＜Ｅ１な
らば、ステップａ６へ進み、セル配置をステップａ３に
おける配置変更前の状態にもどし、ステップａ８へ進
む。Ｅ０≧Ｅ１ならば、ステップａ７へ進み、Ｅ０にＥ
１を代入し、繰り返し回数を１にして、ステップａ３へ
もどる。Next, in step a3, two cells are selected at random, and the arrangement positions of the two cells are exchanged. In step a4, the value of the placement evaluation function is calculated for the placement change executed in step a3, and the value is set to E1. If E0 <E1 in step a5, the process proceeds to step a6, the cell arrangement is returned to the state before the arrangement change in step a3, and the process proceeds to step a8. If E0 ≧ E1, the process proceeds to step a7, where E0
1 is substituted, the number of repetitions is set to 1, and the process returns to step a3.
【００１２】ステップａ８において、繰り返し回数が指
定回数以上であれば処理を終了する。そうでなければ、
ステップａ９へ進み、繰り返し回数に１を加えてステッ
プａ３へもどる。In step a8, if the number of repetitions is equal to or greater than the specified number, the process is terminated. Otherwise,
Proceed to step a9, add 1 to the number of repetitions, and return to step a3.
【００１３】以上のような処理により、配置評価関数の
値が最小となるセルのレイアウトが得られる。By the above-described processing, a cell layout in which the value of the placement evaluation function is minimized is obtained.
【００１４】配線処理Ｓ５は、配置されたセル群に対し
て詳細な配線設計を行いセル間の配線のレイアウトを求
める処理である。The wiring process S5 is a process of performing a detailed wiring design for the arranged cell group and obtaining a wiring layout between the cells.
【００１５】マスクパターン作成処理Ｓ６は、セルおよ
びセル間の配線のレイアウトに基づきマスクパターンを
作成する処理であり、作成されたマスクパターンは半導
体製造のための後処理にわたされる。The mask pattern creation process S6 is a process of creating a mask pattern based on the layout of cells and wiring between cells, and the created mask pattern is passed to post-processing for semiconductor manufacturing.
【００１６】図１９は、従来のレイアウト設計方法によ
る設計結果の一例である。図１９において、１００はセ
ル、１０１はセル端子、２０１は第１層金属配線、２０
２は第２層金属配線、２３０はコンタクト、２４０は純
配線領域である。純配線領域２４０とは、配線の下にセ
ル１００が配置されていない配線のみの領域を示す。ま
たここでは、配線は２層までしか重ねられない、いわゆ
る２層配線によるレイアウト設計を前提にしている。FIG. 19 shows an example of a design result by a conventional layout design method. In FIG. 19, 100 is a cell, 101 is a cell terminal, 201 is a first layer metal wiring, 20
2 is a second-layer metal wiring, 230 is a contact, and 240 is a pure wiring area. The pure wiring area 240 indicates a wiring-only area where no cell 100 is arranged below the wiring. In addition, here, it is assumed that the layout design is based on so-called two-layer wiring in which wiring can be stacked only up to two layers.
【００１７】２層配線を前提にした場合、セルを構成す
る段階で配線がすでに使用されるため、セル１００上に
おいては、利用できる配線層数が限定される。そのた
め、図１９に示すように、純配線領域２４０においての
み配線を行っている。If two-layer wiring is assumed, wiring is already used at the stage of forming a cell, so that the number of wiring layers that can be used on the cell 100 is limited. Therefore, as shown in FIG. 19, wiring is performed only in the pure wiring region 240.
【００１８】一方、配線を３層以上重ねることができ
る、いわゆる多層配線技術の利用を前提にしたレイアウ
ト設計方法も、従来からいくつか実現されている。On the other hand, several layout design methods based on the use of a so-called multi-layer wiring technique, which allows three or more wirings to be stacked, have been realized.
【００１９】図２０は、多層配線技術の利用を前提にし
た場合の従来のレイアウト設計方法による設計結果の一
例である。図２０において、１００はセル、１０１はセ
ル端子、１５０はセル上配線領域、２０１は第１層金属
配線、２０２は第２層金属配線、２０３は第３層金属配
線、２３０はコンタクト、２４０は純配線領域、３０１
は第１の配線領域、３０２は第２の配線領域である。こ
こでは、多層配線技術の利用により３層以上の配線が可
能なので、セル１００が１層配線で構成されていると
し、セル１００上においても残りの２層の配線は自由に
利用可能であるとみなして設計を行っている。第１の配
線領域３０１はセル上配線領域１５０と純配線領域２４
０とで構成され、第２の配線領域３０２はセル上配線領
域１５０のみで構成されている。FIG. 20 shows an example of a design result by a conventional layout design method on the assumption that the multilayer wiring technology is used. 20, reference numeral 100 denotes a cell, 101 denotes a cell terminal, 150 denotes an on-cell wiring region, 201 denotes a first-layer metal wiring, 202 denotes a second-layer metal wiring, 203 denotes a third-layer metal wiring, 230 denotes a contact, and 240 denotes a contact. Pure wiring area, 301
Denotes a first wiring region, and 302 denotes a second wiring region. Here, since three or more layers of wiring can be formed by using the multi-layer wiring technology, it is assumed that the cell 100 is constituted by one layer wiring, and the remaining two layers of wiring can be freely used on the cell 100. Designed as deemed. The first wiring region 301 includes the on-cell wiring region 150 and the pure wiring region 24.
0, and the second wiring region 302 includes only the on-cell wiring region 150.
【００２０】図２０に示すような配線のレイアウトは、
例えば、配線処理Ｓ５において、２層配線による詳細配
線を行った後に２層配線への多層割り付けを行い、さら
にコンパクションにより、セル上配線領域１５０、純配
線領域２４０を含めて設計仕様を満足する最小の配線領
域を実現する配線形状を生成することによって、設計さ
れる。The wiring layout as shown in FIG.
For example, in the wiring process S5, after performing the detailed wiring by the two-layer wiring, the multi-layer allocation to the two-layer wiring is performed, and further, by compaction, the minimum including the on-cell wiring region 150 and the pure wiring region 240 that satisfies the design specification is obtained. Is designed by generating a wiring shape that realizes the wiring region of FIG.
【００２１】図１９においては、全配線が純配線領域２
４０において実現されている。これに対し、図２０にお
いては、配線は純配線領域２４０およびセル上配線領域
１５０において実現されているので、図１９と比べると
純配線領域２４０は格段に小さくなる。したがって、全
体の回路ブロック面積も小さくできる。このような、多
層配線技術を用いて回路ブロック面積を小さくする方法
については、例えば、B.Wu等の著した「Over-the-Cell
Routers for New Cell Model」（29-th ACM/IEEE Desig
n Automation Conference, pp604-607, 1992年）におい
て、報告されている。In FIG. 19, all wirings are pure wiring regions 2
40. On the other hand, in FIG. 20, since the wiring is realized in the pure wiring region 240 and the on-cell wiring region 150, the pure wiring region 240 is much smaller than in FIG. Therefore, the entire circuit block area can be reduced. Such a method of reducing the circuit block area using the multilayer wiring technique is described in, for example, "Over-the-Cell" by B. Wu et al.
Routers for New Cell Model ”(29-th ACM / IEEE Desig
n Automation Conference, pp604-607, 1992).
【００２２】[0022]
【発明が解決しようとする課題】しかし、前記従来のレ
イアウト設計方法において、以下のような問題がある。However, the conventional layout design method has the following problems.
【００２３】図２０から明らかなように、多層配線技術
を前提としてレイアウト設計を行っても、配線が集中す
る領域においては純配線領域２４０は必ずしもなくなら
ない場合がある。As is apparent from FIG. 20, even when the layout design is performed on the premise of the multilayer wiring technique, the pure wiring area 240 may not always disappear in the area where the wiring is concentrated.
【００２４】純配線領域２４０をさらに削減するために
は、例えば、配線が集中する領域において各セルをセル
上配線領域１５０の大きな形状を持つセルに変更するよ
うなセル変更方法を備えたレイアウト設計方法が必要と
なる。In order to further reduce the pure wiring area 240, for example, a layout design having a cell changing method for changing each cell to a cell having a large shape of the on-cell wiring area 150 in an area where wiring is concentrated is used. A method is needed.
【００２５】レイアウト設計方法におけるセル変更方法
としては、特開平４−３５４３５３により、回路の特性
保証を目的としてトランジスタの大きさを変更するため
の方法およびセル列の長さの均等化を目的とする方法
が、報告されている。As a cell changing method in a layout design method, Japanese Patent Application Laid-Open No. 4-354353 discloses a method for changing the size of a transistor for the purpose of assuring circuit characteristics and a method for equalizing the length of a cell row. Methods have been reported.
【００２６】しかしながら、前記のセル変更方法は、多
層配線技術の利用を前提にしておらず、セル上配線領域
１５０の大きさに着目したものでもない。また、セル変
更に伴うセル上スルー配線長の増加によって発生する配
線遅延の問題についても考慮がなされていない。However, the above-described cell changing method does not presuppose the use of the multilayer wiring technology, and does not pay attention to the size of the on-cell wiring region 150. Also, no consideration has been given to the problem of wiring delay caused by an increase in the through-wiring length on the cell accompanying the cell change.
【００２７】本発明の目的は、多層配線技術の利用を前
提として、回路ブロック面積を小さくするために、回路
特性への影響を最小限に押さえつつセル間配線のための
純配線領域を大幅に削減することのできるセル変更処理
を備えた、ＬＳＩレイアウト設計方法およびその装置を
提供することにある。An object of the present invention is to reduce the circuit block area on the premise of the use of the multi-layer wiring technology, and to greatly reduce the influence on the circuit characteristics while greatly increasing the pure wiring area for inter-cell wiring. An object of the present invention is to provide an LSI layout design method and an apparatus having a cell change process that can be reduced.
【００２８】[0028]
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、ＬＳＩの設計
工程において、回路設計情報に従い半導体基板上のセル
およびセル間の配線のレイアウトを設計し、該レイアウ
トに基づきマスクパターンを作成するＬＳＩのレイアウ
ト設計方法を対象とし、前記回路設計情報と配置可能な
セル群の情報とを入力する入力処理と、前記回路設計情
報に従い前記配置可能なセル群の中からセルを選択して
平面上に二次元的に配置し、並列状態の複数のセル列か
らなるセルのレイアウトを設計するセル配置処理と、前
記セル配置処理により設計されたセルのレイアウトにお
いて、配線のためにセル列とセル列との間に必要となる
必要配線領域の、セル列と垂直をなす方向の長さである
配線領域高さを推定する配線領域高さ見積り処理と、前
記配線領域高さ見積もり処理によって推定された必要配
線領域の配線領域高さを用いて、セル上における配線可
能な領域であるセル上配線領域以外に前記必要配線領域
の配線領域高さを確保するのに必要となる、配線のみの
領域である純配線領域の面積を低減するために、前記セ
ル配置処理により設計されたセルのレイアウト上に配置
されているセルを前記配置可能なセル群の中にある同一
仕様であり且つ形状およびセル上配線領域の配線領域高
さ、またはセル端子位置の異なるセルに変更することに
よりセルのレイアウトを修正するセル変更処理と、前記
セル変更処理により修正されたセルのレイアウトおよび
前記回路設計情報に従いセル間の配線のレイアウトを設
計する配線処理と、以上の各処理により設計されたセル
およびセル間の配線のレイアウトに基づきマスクパター
ンを作成するマスクパターン作成処理とを備えている構
成とするものである。Means for Solving the Problems To achieve the above object, a solution taken by the invention of claim 1 is to provide a method for designing a cell on a semiconductor substrate and wiring between cells according to circuit design information in an LSI design process. An input process of inputting the circuit design information and information on a group of cells that can be arranged, the input processing being directed to an LSI layout design method of designing a layout and creating a mask pattern based on the layout; A cell is selected from a group of possible cells, two-dimensionally arranged on a plane, and a cell layout process for designing a layout of cells composed of a plurality of cell columns in a parallel state, and a cell layout process designed by the cell layout process. In the cell layout, estimate the wiring area height, which is the length in the direction perpendicular to the cell columns, of the required wiring area required between the cell columns for wiring. Using the wiring area height estimation processing to be performed and the wiring area height of the required wiring area estimated by the wiring area height estimation processing, The cells arranged on the cell layout designed by the cell arrangement processing in order to reduce the area of the pure wiring area, which is a wiring-only area, required to secure the wiring area height of the area Of the same specification and the shape and the wiring area height of the wiring area on the cell in the group of cells which can be arranged.
Is, or design and cell change processing for correcting the layout of the cells by changing to different cells of cell terminal position, the layout of the wiring between cells in accordance with the layout and the circuit design information of the cells that are modified by the cell change processing And a mask pattern creating process for creating a mask pattern based on the layout of cells and interconnects between cells designed by each of the above processes.
【００２９】請求項２の発明は、請求項１の発明の構成
に、前記セル変更処理は、前記必要配線領域の配線領域
高さの最大値を求める処理と、前記セル配置処理により
配置された全てのセルを、同一仕様であり且つセル上配
線領域の配線領域高さが前記必要配線領域の配線領域高
さの最大値以上となる形状を持つセルに変更する処理と
からなる構成を付加するものである。According to a second aspect of the present invention, in the configuration of the first aspect, the cell change processing is performed by processing for obtaining a maximum value of a wiring area height of the necessary wiring area and the cell arrangement processing. A process of changing all cells to cells having the same specification and having a shape in which the wiring area height of the wiring area above the cell is equal to or greater than the maximum value of the wiring area height of the necessary wiring area. Things.
【００３０】請求項３の発明は、請求項１の発明の構成
に、前記セル変更処理は、前記セル配置処理により配置
された各セル列における、セル列を挟む２つの必要配線
領域の配線領域高さの平均値を求める処理と、前記セル
配置処理により配置された各セル列に対して、セル列を
構成する全てのセルを、同一仕様であり且つセル上配線
領域の配線領域高さが前記平均値以上となる形状を持つ
セルに変更する処理とからなる構成を付加するものであ
る。According to a third aspect of the present invention, in the configuration according to the first aspect of the present invention, the cell change processing includes a wiring area of two necessary wiring areas sandwiching the cell row in each cell row arranged by the cell arrangement processing. With respect to the process of calculating the average value of the height, and for each cell column arranged by the cell arrangement process, all the cells constituting the cell column have the same specifications and the wiring region height of the on-cell wiring region is A process of changing to a cell having a shape that is equal to or greater than the average value.
【００３１】請求項４の発明は、請求項３の発明の構成
に、前記セル配置処理は、配線長と、配線集中の度合
と、セル列の長さのばらつきの度合とを表す配置評価関
数の値が最小になるようにセルのレイアウトを設計する
処理である構成を付加するものである。According to a fourth aspect of the present invention, in the configuration according to the third aspect of the present invention, the cell placement processing includes a placement evaluation function representing a wiring length, a degree of wiring concentration, and a degree of variation in the length of a cell column. Is added, which is a process of designing the cell layout so that the value of.
【００３２】請求項５の発明は、請求項１〜４の発明の
構成に、前記セル変更処理は、セル列を挟む第１の必要
配線領域および第２の必要配線領域の配線領域高さを求
め、前記セル列を構成する全てのセルを、同一仕様であ
り且つ前記第１の必要配線領域の配線領域高さと前記第
２の必要配線領域の配線領域高さとの比にセル上配線領
域を分割する位置にセル端子を持つセルに変更する処理
を、前記セル配置処理により配置された各セル列に対し
て行う処理を有する構成を付加するものである。According to a fifth aspect of the present invention, in the configuration of the first to fourth aspects of the present invention, the cell change processing includes the step of reducing the wiring area height of the first required wiring area and the second required wiring area sandwiching the cell column. All the cells constituting the cell row are determined to have the same specifications and the on-cell wiring area is determined by the ratio of the wiring area height of the first required wiring area to the wiring area height of the second required wiring area. A configuration having a process of performing a process of changing a cell having a cell terminal at a dividing position to each cell row arranged by the cell arrangement process is added.
【００３３】請求項６の発明は、ＬＳＩの設計工程にお
いて、回路設計情報に従い半導体基板上のセルおよびセ
ル間の配線のレイアウトを設計し、該レイアウトに基づ
きマスクパターンを作成するＬＳＩのレイアウト設計装
置を対象とし、前記回路設計情報と配置可能なセル群の
情報とを入力する入力手段と、前記入力手段により入力
された回路設計情報に従い、前記入力手段により入力さ
れた配置可能なセル群の中からセルを選択して平面上に
二次元的に配置し、並列状態の複数のセル列からなるセ
ルのレイアウトを設計するセル配置手段と、前記セル配
置手段により設計されたセルのレイアウトにおいて、配
線のためにセル列とセル列との間に必要となる必要配線
領域の、セル列と垂直な方向の長さである配線領域高さ
を推定する配線領域高さ見積り手段と、前記配線領域高
さ見積もり手段によって推定された必要配線領域の配線
領域高さを用いて、セル上における配線可能な領域であ
るセル上配線領域以外に前記必要配線領域の配線領域高
さを確保するのに必要となる、配線のみの領域である純
配線領域の面積を低減するために、前記セル配置手段に
より設計されたセルのレイアウト上に配置されているセ
ルを前記配置可能なセル群の中にある同一仕様であり且
つ形状およびセル上配線領域の配線領域高さ、またはセ
ル端子位置の異なるセルに変更することによりセルのレ
イアウトを修正するセル変更手段と、前記セル変更手段
により修正されたセルのレイアウトおよび前記回路設計
情報に従いセル間の配線のレイアウトを設計する配線手
段と、以上の各手段により設計されたセルおよびセル間
の配線のレイアウトに基づきマスクパターンを作成する
マスクパターン作成手段とを備えている構成とするもの
である。According to a sixth aspect of the present invention, in an LSI design process, an LSI layout design apparatus designs a layout of cells on a semiconductor substrate and wiring between cells in accordance with circuit design information, and creates a mask pattern based on the layout. Input means for inputting the circuit design information and the information of the cell group which can be arranged, and the placeable cell group inputted by the input means according to the circuit design information inputted by the input means. Cell layout means for selecting a cell from a plurality of cells arranged two-dimensionally on a plane and designing a layout of a cell composed of a plurality of cell rows in a parallel state; and wiring in a cell layout designed by the cell layout means. Area for estimating the height of the wiring area, which is the length in the direction perpendicular to the cell row, of the required wiring area required between cell rows for Using the height estimating means and the wiring area height of the required wiring area estimated by the wiring area height estimating means, the wiring of the required wiring area is performed in addition to the on-cell wiring area which is a routable area on the cell. In order to reduce the area of a pure wiring region, which is a region only for wiring, which is necessary to secure the region height, the cells arranged on the cell layout designed by the cell arranging means are arranged in the cell layout. A cell changing means for correcting a cell layout by changing to a cell having the same specification in a possible cell group and having a different shape, a different wiring area height of a wiring area on a cell , or a different cell terminal position; A wiring means for designing a wiring layout between cells according to the cell layout and the circuit design information corrected by the changing means; It is an arrangement and a mask pattern creating means for creating a mask pattern based on the layout of the wiring between cells and cell.
【００３４】請求項７の発明は、請求項６の発明の構成
に、前記セル変更手段は、前記必要配線領域の配線領域
高さの最大値を求める手段と、前記セル配置手段により
配置された全てのセルを、同一仕様であり且つセル上配
線領域の配線領域高さが前記必要配線領域の配線領域高
さの最大値以上となる形状を持つセルに変更する手段と
からなる構成を付加するものである。According to a seventh aspect of the present invention, in the configuration of the sixth aspect, the cell changing means is arranged by means for obtaining a maximum value of a wiring area height of the necessary wiring area and the cell arranging means. Means for changing all cells to cells having the same specification and having a shape in which the wiring area height of the wiring area above the cell is equal to or greater than the maximum value of the wiring area height of the required wiring area. Things.
【００３５】請求項８の発明は、請求項６の発明の構成
に、前記セル変更手段は、前記セル配置手段により配置
された各セル列におけるセル列を挟む２つの必要配線領
域の配線領域高さの平均値を求める手段と、前記セル配
置手段により配置された各セル列に対して、セル列を構
成する全てのセルを同一仕様であり且つセル上配線領域
の配線領域高さが前記平均値以上である形状を持つセル
に変更する手段とからなる構成を付加するものである。According to an eighth aspect of the present invention, in the configuration of the sixth aspect of the present invention, the cell changing means includes a wiring area height of two necessary wiring areas sandwiching a cell row in each cell row arranged by the cell arranging means. Means for calculating the average value of the cell lines, and for each cell row arranged by the cell arranging means, all cells constituting the cell row have the same specifications and the wiring area height of the on-cell wiring area is the average. And a means for changing to a cell having a shape that is equal to or greater than the value.
【００３６】請求項９の発明は、請求項８の発明の構成
に、前記セル配置手段は、配線長と、配線集中の度合
と、セル列の長さのばらつきの度合とを表す配置評価関
数の値が最小になるようにセルのレイアウトを設計する
手段である構成を付加するものである。According to a ninth aspect of the present invention, in the configuration of the eighth aspect, the cell arranging means includes an arrangement evaluation function representing a wiring length, a degree of wiring concentration, and a degree of variation in the length of the cell column. Is added as a means for designing the cell layout so that the value of.
【００３７】請求項１０の発明は、請求項６〜９の発明
の構成に、前記セル変更手段は、セル列を挟む第１の必
要配線領域および第２の必要配線領域の配線領域高さを
求め、前記セル列を構成する全てのセルを同一仕様であ
り且つ前記第１の必要配線領域の配線領域高さと前記第
２の必要配線領域の配線領域高さとの比にセル上配線領
域を分割する位置にセル端子を持つセルに変更する処理
を、前記セル配置手段により配置された各セル列に対し
て行う手段を有している構成を付加するものである。According to a tenth aspect of the present invention, in the configuration of the sixth to ninth aspects, the cell changing means sets the wiring area height of the first required wiring area and the second required wiring area sandwiching the cell column. Calculate and divide the on-cell wiring area to the ratio of the wiring area height of the first required wiring area to the wiring area height of the second required wiring area, wherein all cells constituting the cell row have the same specifications. This is to add a configuration having means for performing a process of changing a cell having a cell terminal at a position to be performed for each cell row arranged by the cell arranging means.
【００３８】[0038]
【作用】請求項１の発明の構成により、セル配置処理に
おいて一旦配置されたセルを、セル変更処理において、
配置可能なセル群の中にある同一仕様であり且つ形状お
よびセル上配線領域の配線領域高さ、またはセル端子位
置の異なるセルに適宜変更することにより配線のみの領
域である純配線領域を大幅に削減することができるの
で、従来よりも回路ブロック面積が格段に小さくてす
む、セルおよびセル間の配線のレイアウトが設計でき
る。According to the configuration of the first aspect of the present invention, the cells once arranged in the cell arrangement processing are replaced in the cell change processing.
The same specifications and shape and
By appropriately changing the wiring area height of the wiring area on the cell or the cell having a different cell terminal position, the pure wiring area, which is a wiring-only area, can be greatly reduced. It is possible to design a cell and a wiring layout between cells, which can be much smaller.
【００３９】請求項２の発明の構成により、セル変更処
理において、配置されたセルを、同一仕様であり且つ必
要配線領域の配線領域高さの最大値以上の高さのセル上
配線領域を持つセルに変更するので、配線のみの領域で
ある純配線領域を確実に削減することができる。According to the configuration of the second aspect of the present invention, in the cell change processing, the arranged cells have an on-cell wiring area having the same specification and a height not less than the maximum value of the wiring area height of the necessary wiring area. Since the cell is changed to a cell, a pure wiring region, which is a region including only wiring, can be reliably reduced.
【００４０】請求項３の発明の構成により、セル変更処
理において、配置されたセルを、同一仕様であり且つ、
そのセルが属するセル列を挟む２つの必要配線領域の配
線領域高さの平均値以上の高さのセル上配線領域を持つ
セルに変更するので、配線のみの領域である純配線領域
を、確実に、無駄無く削減することができる。According to the configuration of the third aspect of the present invention, in the cell change processing, the arranged cells are of the same specification and
Since the cell is changed to a cell having an on-cell wiring area having a height equal to or higher than the average value of the wiring area heights of the two necessary wiring areas sandwiching the cell row to which the cell belongs, the pure wiring area, which is a wiring-only area, can be reliably used. In addition, reduction can be achieved without waste.
【００４１】請求項４の発明の構成により、セル変更処
理の前に、セル配置処理において、セル列の長さのばら
つきが最小になるようなセルのレイアウトが得られてい
るので、セル変更処理に伴う回路ブロック面積の増大や
セル上を通過する配線長さの増加等の影響を抑制するこ
とができる。According to the configuration of the fourth aspect of the invention, before the cell change processing, a cell layout that minimizes the variation in the length of the cell row is obtained in the cell arrangement processing. This can suppress the effects of an increase in the circuit block area and an increase in the length of the wiring passing over the cell.
【００４２】請求項５の発明の構成により、セル変更処
理において、配置されたセルを、同一仕様であり且つ、
そのセルが属するセル列を挟む２つの必要配線領域の配
線領域高さの比にセル上配線領域を分割する位置にセル
端子を持つセルに変更するので、セル上配線領域を効率
よく利用することができ、配線のみの領域である純配線
領域を、さらに削減することができる。According to the configuration of the fifth aspect of the present invention, in the cell change processing, the arranged cells are of the same specification and
Since the cell is changed to a cell having a cell terminal at a position at which the on-cell wiring area is divided by the ratio of the wiring area height of two necessary wiring areas sandwiching the cell column to which the cell belongs, the on-cell wiring area is used efficiently. Thus, the pure wiring region, which is a region including only wiring, can be further reduced.
【００４３】請求項６の発明の構成により、セル配置手
段において一旦配置されたセルを、セル変更手段におい
て、配置可能なセル群の中にある同一仕様であり且つ形
状およびセル上配線領域の配線領域高さ、またはセル端
子位置の異なるセルに適宜変更することにより配線のみ
の領域である純配線領域を大幅に削減することができる
ので、従来よりも回路ブロック面積が格段に小さくてす
む、セルおよびセル間の配線のレイアウトが設計でき
る。According to the configuration of the sixth aspect of the present invention, the cells once arranged by the cell arranging means can be replaced by the cell changing means with the same specification and the same shape and the wiring of the on-cell wiring area in the group of cells which can be arranged. By appropriately changing to a cell having a different area height or cell terminal position, a pure wiring area, which is a wiring-only area, can be significantly reduced, so that the circuit block area can be significantly smaller than in the past. And the layout of wiring between cells can be designed.
【００４４】請求項７の発明の構成により、セル変更手
段において、配置されたセルを、同一仕様であり且つ必
要配線領域の配線領域高さの最大値以上の高さのセル上
配線領域を持つセルに変更するので、配線のみの領域で
ある純配線領域を確実に削減することができる。According to the seventh aspect of the present invention, in the cell changing means, the arranged cells have an on-cell wiring area having the same specification and a height not less than the maximum value of the wiring area height of the necessary wiring area. Since the cell is changed to a cell, a pure wiring region, which is a region including only wiring, can be reliably reduced.
【００４５】請求項８の発明の構成により、セル変更手
段において、配置されたセルを、同一仕様であり且つ、
そのセルが属するセル列を挟む２つの必要配線領域の配
線領域高さの平均値以上の高さのセル上配線領域を持つ
セルに変更するので、配線のみの領域である純配線領域
を、確実に、無駄無く削減することができる。According to the configuration of the eighth aspect of the present invention, in the cell changing means, the cells arranged have the same specifications and
Since the cell is changed to a cell having an on-cell wiring area having a height equal to or higher than the average value of the wiring area heights of the two necessary wiring areas sandwiching the cell row to which the cell belongs, the pure wiring area, which is a wiring-only area, can be reliably used. In addition, reduction can be achieved without waste.
【００４６】請求項９の発明の構成により、セル変更手
段においてセル変更を行う前に、セル配置手段により、
セル列の長さのばらつきが最小になるようなセルのレイ
アウトが得られているので、セル変更に伴う回路ブロッ
ク面積の増大やセル上を通過する配線長さの増加等の影
響を抑制することができる。According to the ninth aspect of the present invention, before the cell changing means changes the cell, the cell arranging means sets
A cell layout that minimizes the variation in cell row length has been obtained, so it is necessary to suppress the effects of an increase in the circuit block area due to cell change and an increase in the length of wiring passing over the cell. Can be.
【００４７】請求項１０の発明の構成により、セル変更
手段において、配置されたセルを、同一仕様であり且
つ、そのセルが属するセル列を挟む２つの必要配線領域
の配線領域高さの比にセル上配線領域を分割する位置に
セル端子を持つセルに変更するので、セル上配線領域を
効率よく利用することができ、配線のみの領域である純
配線領域を、さらに削減することができる。According to the configuration of the tenth aspect of the present invention, in the cell changing means, the arranged cells are made to have the same specification and the ratio of the wiring area height of two necessary wiring areas sandwiching the cell column to which the cell belongs. Since the cell is changed to a cell having a cell terminal at a position where the on-cell wiring area is divided, the on-cell wiring area can be used efficiently, and the pure wiring area, which is a wiring-only area, can be further reduced.
【００４８】[0048]
【実施例】以下、本発明の実施例に係るＬＳＩのレイア
ウト設計方法および装置について、図面を参照しながら
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an LSI layout design method and apparatus according to an embodiment of the present invention will be described with reference to the drawings.
【００４９】（第１の実施例） 図１は、本発明の第１の実施例に係るＬＳＩのレイアウ
ト設計方法および装置について、基本的な処理の流れを
示すフローチャートである。(First Embodiment) FIG. 1 is a flowchart showing a basic processing flow of an LSI layout design method and apparatus according to a first embodiment of the present invention.
【００５０】入力処理Ｓ１は、論理設計により得られた
セル間の結線データとセルライブラリデータとを入力
し、計算機のメモリに格納する処理である。本実施例に
おいて特徴的なことは、セルライブラリが、同一仕様で
且つ形状の異なる複数のセルの情報を備えていることで
ある。The input process S1 is a process of inputting connection data between cells and cell library data obtained by logic design and storing the data in a memory of a computer. What is characteristic in this embodiment is that the cell library has information on a plurality of cells having the same specifications and different shapes.
【００５１】従来は、セルを設計するためには膨大な工
数が必要であった。しかし、近年のセル自動合成技術の
発達により、同一論理および同一トランジスタ駆動能力
のセルを、形状を変化させて生成することが容易になっ
た。Conventionally, enormous man-hours were required to design a cell. However, with the recent development of the automatic cell synthesis technology, it has become easier to generate cells having the same logic and the same transistor driving ability by changing the shape.
【００５２】図２は、２種類のセル形状１００ａおよび
１００ｂの概略構造を示す平面図である。図２におい
て、１０１はセル端子、１５０はセル上配線領域、１５
１はセル上配線領域１５０において横方向に配線可能で
あることを示す配線仮想線である。セル形状１００ａは
横長の形であり、セル形状１００ｂは縦長の形である。
同一層の配線間の距離ピッチをｗ0 としたとき、セル上
配線領域１５０内に横方向に並列して配置可能となる配
線の数を、そのセル形状の配線高さと呼ぶ。図２におい
て、セル形状１００ａは配線高さが２であり、セル形状
１００ｂは配線高さが４である。FIG. 2 is a plan view showing a schematic structure of two types of cell shapes 100a and 100b. In FIG. 2, 101 is a cell terminal, 150 is a wiring region on a cell, 15
Reference numeral 1 denotes a wiring virtual line indicating that wiring is possible in the horizontal direction in the on-cell wiring area 150. The cell shape 100a has a horizontally long shape, and the cell shape 100b has a vertically long shape.
When the distance pitch between wirings in the same layer is w0, the number of wirings that can be arranged in parallel in the horizontal direction in the on-cell wiring area 150 is called the wiring height of the cell shape. In FIG. 2, the cell shape 100a has a wiring height of 2, and the cell shape 100b has a wiring height of 4.
【００５３】また、セルの面積は、形状変化に伴ってト
ランジスタ間の配線図形が変化するために若干の増減は
予想されるが、大きく変わることはない。図２におい
て、セル形状１００ａは、論理回路仕様に対して最小の
面積で実現されているとし、セル形状１００ｂは１００
ａよりも微小量δだけ面積が大きいとする。Although the cell area is expected to slightly increase or decrease due to the change in the wiring pattern between the transistors due to the shape change, it does not change much. In FIG. 2, it is assumed that the cell shape 100a is realized with a minimum area with respect to the logic circuit specification, and the cell shape 100b is 100
It is assumed that the area is larger than a by a minute amount δ.
【００５４】第１の実施例において、図２に示している
２つのセル形状が利用可能であるとする。In the first embodiment, it is assumed that the two cell shapes shown in FIG. 2 are available.
【００５５】セル配置処理Ｓ２は、セルライブラリから
セルを選択して平面上に配置し、複数のセル列からなる
セルのレイアウトを設計する処理である。従来の方法と
同様に、ペア交換法などによって行われる。またここで
は、セル形状として、最も面積の小さなセル形状１００
ａを選択する。The cell arrangement process S2 is a process of selecting cells from a cell library, arranging them on a plane, and designing a layout of cells composed of a plurality of cell columns. This is performed by a pair exchange method or the like as in the conventional method. Here, as the cell shape, the cell shape 100 having the smallest area is used.
Select a.
【００５６】ここで、セル配置処理Ｓ２において用いら
れる配置評価関数について説明する。Here, the placement evaluation function used in the cell placement processing S2 will be described.
【００５７】高性能なＬＳＩを設計するためには、ま
ず、信号遅延を最小にするために配線長をできるだけ短
くする必要がある。したがって、配置評価関数として、
セル位置とネットリストから配線長を推定する式を用い
る。In order to design a high-performance LSI, first, it is necessary to minimize the wiring length in order to minimize the signal delay. Therefore, as a placement evaluation function,
An equation for estimating the wiring length from the cell position and the netlist is used.
【００５８】また、通常、配線集中が生じると配線が困
難になり、必要となる配線領域の面積が増加するので、
配線集中はできるだけ避ける必要がある。したがって、
配置評価関数として、セル列間の配線領域に仮想的に格
子線を設けて、各格子線で囲まれた格子領域毎に通過す
る配線数を求めてその自乗の和をとることにより配線集
中の度合を表す式を用いる。In general, when wiring concentration occurs, wiring becomes difficult, and the required wiring area increases.
It is necessary to avoid wiring concentration as much as possible. Therefore,
As a placement evaluation function, grid lines are virtually provided in the wiring region between the cell columns, the number of wires passing through each grid region surrounded by each grid line is determined, and the sum of the squares thereof is calculated to reduce wiring concentration. An expression representing the degree is used.
【００５９】具体例として、配置評価関数は以下のよう
になる。As a specific example, the arrangement evaluation function is as follows.
【００６０】 Ｃ（φ）＝Σ1 Σ2 ｛｜Ｘ（ｉ）−Ｘ（ｊ）｜＋｜Ｙ（ｉ）−Ｙ（ｊ）｜｝ ＋Σ3 ｛ｄｅｎｓ（ｐ）｝2 …（１） ただし、Ｘ（ｉ）、Ｙ（ｉ）は、ｉ番目のセルの座標で
あり、｜Ｘ（ｉ）−Ｘ（ｊ）｜＋｜Ｙ（ｉ）−Ｙ（ｊ）
｜は、ｉ番目のセルとｊ番目のセルとの距離の近似値を
表す。Σ2 は、ネットリストに記述された同一配線で結
線される端子を持つセルｉとセルｊとの距離の総和を求
めることを表し、Σ1 は、ネットリストにおいて全セル
ｉについてΣ2 の総和を求めることを表す。すなわち、
第１項は配線長を推定する式である。また、ｄｅｎｓ
（ｐ）は、格子点ｐを通る配線通過数を表し、Σ3 は、
全ての格子点における配線通過数の自乗の和を求めるこ
とを表す。すなわち、第２項は配線集中の度合を表す式
である。また、φは、配置状況を表す変数とする。C (φ) = { 1 } 2 } | X (i) −X (j) | + | Y (i) −Y (j) |｝ +｝ 3 {dens (p)} 2 (1) Where X (i) and Y (i) are the coordinates of the i-th cell, and | X (i) −X (j) | + | Y (i) −Y (j)
| Represents an approximate value of the distance between the i-th cell and the j-th cell. Sigma 2 represents the determination of the sum of the distances between the cell i and cell j with terminals that are connected by the same wire that is described in the net list, sigma 1 is the sum of the sigma 2 for all cells i in the netlist Represents that That is,
The first term is an equation for estimating the wiring length. Also, dens
(P) denotes the number of line passing through the grid points p, sigma 3 is
This means that the sum of the squares of the number of wiring passages at all grid points is obtained. That is, the second term is an expression representing the degree of wiring concentration. In addition, φ is a variable representing the arrangement status.
【００６１】前記の配置評価関数を用いて、従来例で説
明したペア交換法などによってセル配置処理Ｓ２は行わ
れる。Using the above-mentioned arrangement evaluation function, the cell arrangement processing S2 is performed by the pair exchange method described in the conventional example.
【００６２】次に、配線領域高さの見積もり処理Ｓ３を
行う。この処理は、セル配置処理Ｓ２により設計された
セルのレイアウトにおいて、セル列とセル列との間にセ
ル列と平行に配置する必要のある配線の本数（以下、配
線通過本数と呼ぶ）を求め、求めた配線通過本数に基づ
いて、必要となる配線領域の、セル列と垂直をなす方向
の長さである配線領域高さを見積もるものである。Next, a wiring area height estimation processing S3 is performed. In this process, in the cell layout designed by the cell arrangement process S2, the number of wires that need to be arranged between the cell columns in parallel with the cell columns (hereinafter, referred to as the number of wires passing) is obtained. Based on the obtained number of wiring passages, the wiring area height, which is the length of the required wiring area in the direction perpendicular to the cell rows, is estimated.
【００６３】同一層の配線間の距離ピッチをｗ0 とする
と、ｉ番目の配線領域の高さｈ（ｉ）は、次式で求めら
れる。Assuming that the distance pitch between the wirings in the same layer is w 0 , the height h (i) of the i-th wiring area can be obtained by the following equation.
【００６４】 ｈ（ｉ）＝ｗ0 ×ｎ（ｉ） …（２） ただし、ｎ（ｉ）はｉ番目の配線領域における配線通過
本数である。配線通過本数ｎ（ｉ）は、セル配置に対し
て実際に詳細配線を行うことにより求めても良いし、式
（１）のｄｅｎｓ（ｐ）を利用して算出することも可能
である。本実施例においては、ｗ0 ＝１とし、配線領域
の高さｈ（ｉ）は配線通過本数ｎ（ｉ）に等しいものと
する。このとき、配線領域の高さｈ（ｉ）と先に説明し
たセル形状における配線高さとは対応することになる。H (i) = w 0 × n (i) (2) where n (i) is the number of wires passing through the i-th wiring region. The wiring passage number n (i) may be obtained by actually performing detailed wiring for the cell arrangement, or may be calculated by using dens (p) in Expression (1). In the present embodiment, it is assumed that w 0 = 1, and the height h (i) of the wiring region is equal to the number n (i) of passing wires. At this time, the height h (i) of the wiring region corresponds to the wiring height in the cell shape described above.
【００６５】次に、セル変更処理Ｓ４を行う。セル変更
処理Ｓ４は、図３に示したように、２つの処理から成
る。Next, a cell change process S4 is performed. The cell change process S4 includes two processes as shown in FIG.
【００６６】まず、配線領域の高さの最大値Ｈを求める
処理Ｓ４１ａを行う。処理Ｓ４１ａは、以下の式により
容易に実現することができる。First, processing S41a for obtaining the maximum value H of the height of the wiring area is performed. The processing S41a can be easily realized by the following equation.
【００６７】 Ｈ＝ＭＡＸ（ｈ（ｉ））（ｉ＝１，２，．．，配線領域数） …（３） ここでＭＡＸ（）は、与えられた数値の中で最大値を求
める関数である。H = MAX (h (i)) (i = 1, 2,..., Number of wiring regions) (3) where MAX () is a function for finding the maximum value among given numerical values. is there.
【００６８】続いて、処理Ｓ４１ｂを行う。従来のレイ
アウト設計方法において、図４に示すようなレイアウト
が得られる場合を考える。図４において、１００はセ
ル、１０１はセル端子、２０１は第１層金属配線、２０
２は第２層金属配線、２０３は第３層金属配線、２３０
はコンタクト、３０１は第１の配線領域、３０２は第２
の配線領域である。また、セル１００として、セル形状
１００ａが利用されている。Subsequently, processing S41b is performed. Consider a case where a layout as shown in FIG. 4 is obtained in a conventional layout design method. In FIG. 4, reference numeral 100 denotes a cell, 101 denotes a cell terminal, 201 denotes a first-layer metal wiring,
2 is a second layer metal wiring, 203 is a third layer metal wiring, 230
Is a contact, 301 is a first wiring region, 302 is a second wiring region.
This is the wiring area. As the cell 100, a cell shape 100a is used.
【００６９】この処理では、全セルを、同一仕様であり
且つ配線高さＨｃが、 Ｈｃ ≧ Ｈ …（４） を満足する形状のセルに変更する。図４に示すレイアウ
トにおいて、第１の配線領域３０１における配線通過本
数は４本、第２の配線領域３０２における配線通過本数
は２本であるので、 ｎ（１）＝４、ｎ（２）＝２ となる。したがって、式（２）、（３）および（４）か
ら、 ｈ（１）＝１×４＝４、ｈ（２）＝１×２＝２、 ∴ Ｈ＝Ｍａｘ｛ｈ（１），ｈ（２）｝＝４ ∴ Ｈｃ ≧ ４ となり、配線高さＨｃが４以上であるセル形状に変更す
れば良いことになる。図２に示すセル形状１００ｂは配
線高さが４であるから、全セルの形状を１００ｂに変更
する。In this process, all the cells are changed to cells having the same specifications and a shape in which the wiring height Hc satisfies Hc ≧ H (4). In the layout shown in FIG. 4, since the number of wires passing through the first wiring region 301 is four and the number of wires passing through the second wiring region 302 is two, n (1) = 4 and n (2) = It becomes 2. Therefore, from equations (2), (3) and (4), h (1) = 1 × 4 = 4, h (2) = 1 × 2 = 2, ∴ H = Max ｛h (1), h ( 2)｝ = 4∴Hc ≧ 4, and it suffices to change the cell shape so that the wiring height Hc is 4 or more. Since the cell shape 100b shown in FIG. 2 has a wiring height of 4, the shape of all cells is changed to 100b.
【００７０】次に、配線処理Ｓ５において、従来の方法
と同様に、多層配線技術を前提とした詳細な配線設計が
行われる。Next, in the wiring process S5, similar to the conventional method, a detailed wiring design based on the multilayer wiring technology is performed.
【００７１】最後に、マスクパターン作成処理Ｓ６にお
いて、セルおよびセル間の配線のレイアウトに基づきマ
スクパターンが作成される。Finally, in a mask pattern creation process S6, a mask pattern is created based on the layout of the cells and the wiring between the cells.
【００７２】図５は、本実施例に係るレイアウト設計方
法による設計結果の一例である。図５において、１００
はセル、１０１はセル端子、２０２は第２層金属配線、
２０３は第３層金属配線、２３０はコンタクトである。
図４と比べると、セル１００の形状を１００ｂに変更し
たことにより、純配線領域がなくなっていることがわか
る。FIG. 5 is an example of a design result by the layout design method according to the present embodiment. In FIG. 5, 100
Is a cell, 101 is a cell terminal, 202 is a second layer metal wiring,
203 is a third-layer metal wiring, and 230 is a contact.
Compared to FIG. 4, it can be seen that the pure wiring area is eliminated by changing the shape of the cell 100 to 100b.
【００７３】セル１００の形状を１００ａから１００ｂ
に変更したことにより、各セル面積はδだけ増加する。
しかし、通常、δは非常に小さいので全セル面積はほと
んど増加しない。したがって、純配線領域が削減された
ことにより、回路ブロック面積は格段に小さくなる。The shape of the cell 100 is changed from 100a to 100b.
, Each cell area increases by δ.
However, since δ is usually very small, the total cell area hardly increases. Therefore, the circuit block area is significantly reduced due to the reduction of the pure wiring area.
【００７４】また、式（４）を満足させる形状を持つセ
ルがセルライブラリに存在しない場合でも、同一仕様を
持つセル群の中で最も大きな配線高さを持つセルに変更
するることにより、純配線領域を削減することができ
る。Even when a cell having a shape satisfying the expression (4) does not exist in the cell library, by changing the cell having the largest wiring height to a cell having the same specification, The wiring area can be reduced.
【００７５】また、セル列の長さは全セル列について同
様に増減することになるので、ばらつきの発生は少な
い。したがって、セル列の長さのばらつきに起因する空
き領域発生による回路ブロック面積の増加は生じない。Further, since the length of the cell row increases and decreases in the same manner for all the cell rows, there is little variation. Therefore, an increase in the circuit block area does not occur due to the generation of the empty area due to the variation in the length of the cell row.
【００７６】さらに、図６に示すようなセル変更処理Ｓ
４を行っても、前記と同様の効果が得られる。処理Ｓ４
１ｃにおいて、各セル列をはさむ２つの配線領域の高さ
ｈU（ｉ）およびｈd （ｉ）を求め、処理Ｓ４１ｄにお
いて、各セル列を構成するセルを、ｈU （ｉ）およびｈ
d （ｉ）の平均値ＨM 以上の配線高さをもつセルに変更
する。Further, the cell change processing S shown in FIG.
The same effect as described above can be obtained by performing the above operation. Processing S4
In 1c, obtains the height h U (i) and h d (i) of the two wiring areas which sandwich each cell column, in the process S41d, the cells constituting each cell column, h U (i) and h
Change the cell with the average value H M or more wiring height of d (i).
【００７７】なお、本実施例においてセル形状は２種類
であるとしたが、本発明はこれに限るものでなく、ま
た、完全自動による可変セルを用いて行っても同等以上
の効果が得られる。In this embodiment, there are two types of cell shapes. However, the present invention is not limited to this, and the same or more effect can be obtained even if the operation is performed using a fully automatic variable cell. .
【００７８】（第２の実施例） 基本的な処理の流れは、第１の実施例と同じであり、図
１に示しているフローチャートに従う。(Second Embodiment) The basic processing flow is the same as that of the first embodiment, and follows the flowchart shown in FIG.
【００７９】入力処理Ｓ１は、第１の実施例と同様に行
われる。第２の実施例において特徴的なことは、セルラ
イブラリが、仕様および形状は等しいが、セル端子位置
の異なる複数のセルの情報を備えていることである。The input processing S1 is performed in the same manner as in the first embodiment. A characteristic of the second embodiment is that the cell library has information of a plurality of cells having the same specifications and shapes but different cell terminal positions.
【００８０】図７は、３種類のセル端子位置１００Ａ、
１００Ｂおよび１００Ｃの概略構造を示す平面図であ
る。図７において、１０１はセル端子、１５０はセル上
配線領域、１５１はセル上配線領域１５０において配線
が通過することが可能であることを示す配線仮想線であ
る。図７に示すセルの配線高さはいずれも２である。セ
ル端子位置１００Ａは、セル端子１０１がセル上配線領
域を１：１に分割するように置かれている。セル端子位
置１００Ｂは、セル端子１０１がセル上配線領域を０：
２に分割するように置かれている。セル端子位置１００
Ｃは、セル端子１０１がセル上配線領域を２：０に分割
するように置かれている。第２の実施例において、図７
に示すような３つのセル端子位置が利用可能であるとす
る。FIG. 7 shows three types of cell terminal positions 100A,
It is a top view which shows schematic structure of 100B and 100C. In FIG. 7, 101 is a cell terminal, 150 is a wiring area on the cell, and 151 is a virtual wiring line indicating that wiring can pass through the wiring area 150 on the cell. The wiring height of each of the cells shown in FIG. The cell terminal position 100A is placed so that the cell terminal 101 divides the on-cell wiring area 1: 1. In the cell terminal position 100B, the cell terminal 101 sets the on-cell wiring region to 0:
It is placed so that it is divided into two. Cell terminal position 100
C is placed so that the cell terminal 101 divides the on-cell wiring area into 2: 0. In the second embodiment, FIG.
It is assumed that three cell terminal positions as shown in FIG.
【００８１】セル配置処理Ｓ２および配線領域高さの見
積り処理Ｓ３は、第１の実施例と同様に行われる。The cell placement processing S2 and the wiring area height estimation processing S3 are performed in the same manner as in the first embodiment.
【００８２】次に、セル変更処理Ｓ４を行う。セル変更
処理Ｓ４は、図８に示すように、各セル列ごとに２つの
処理を実行することにより実現される。Next, a cell change process S4 is performed. The cell change process S4 is realized by executing two processes for each cell column, as shown in FIG.
【００８３】従来のレイアウト設計方法において、図９
に示すようなレイアウトが得られる場合を考える。図９
において、１００はセル、１０１はセル端子、２０１は
第１層金属配線、２０２は第２層金属配線、２０３は第
３層金属配線、２３０はコンタクト、３０１は第１の配
線領域、３０２は第２の配線領域である。また、セル１
００には、図７におけるセル端子位置１００Ａが利用さ
れている。In the conventional layout design method, FIG.
Consider a case where a layout as shown in FIG. FIG.
, 100 denotes a cell, 101 denotes a cell terminal, 201 denotes a first-layer metal wiring, 202 denotes a second-layer metal wiring, 203 denotes a third-layer metal wiring, 230 denotes a contact, 301 denotes a first wiring region, and 302 denotes a first wiring region. 2 is a wiring area. Also, cell 1
For 00, the cell terminal position 100A in FIG. 7 is used.
【００８４】まず、処理Ｓ４２ａにおいて、ｉ番目のセ
ル列をはさむ２つの配線領域の高さｈu （ｉ）およびｈ
d （ｉ）を求める。配線領域の高さは、配線領域高さの
見積もり処理Ｓ３においてすでに求められている。図９
において、中央すなわち２番目のセル列に着目したと
き、第１の配線領域３０１の高さは４、第２の配線領域
３０２の高さは１であるので、 ｈu （２）＝４、ｈd （２）＝１ となる。First, in step S42a, the heights h u (i) and h of the two wiring regions sandwiching the i-th cell column
d (i) is obtained. The height of the wiring area has already been obtained in the wiring area height estimation processing S3. FIG.
In the case of focusing on the center, that is, the second cell column, the height of the first wiring region 301 is 4 and the height of the second wiring region 302 is 1, so that h u (2) = 4, h d (2) = 1.
【００８５】次に、処理Ｓ４２ｂにおいて、セル上配線
領域１５０をｈu （ｉ）：ｈd （ｉ）の比に分割する位
置にセル端子１０１があるセルに変更する。Next, in step S42b, the cell area 101 is changed to a cell having the cell terminal 101 at a position where the on-cell wiring area 150 is divided at a ratio of h u (i): h d (i).
【００８６】ｈu （２）：ｈd （２）＝４：１ となるので、２番目のセル列のセルを、セル上配線領域
１５０を４：１に分割する位置にセル端子１０１がある
ようなセルに変更する。いま、セルライブラリには、セ
ル上配線領域１５０を４：１に分割する位置にセル端子
１０１を持つセルはないので、図７に示す３種類のセル
端子位置の中から最も適切なものを選択するようにす
る。この場合、セル端子位置１００Ｃを選択し、２番目
のセル列のセルをセル端子位置１００Ｃのセルに変更す
る。Since h u (2): h d (2) = 4: 1, the cell terminal 101 is located at a position where the cells in the second cell row are divided into the on-cell wiring regions 150 in a 4: 1 ratio. Change to a cell like Now, in the cell library, there is no cell having the cell terminal 101 at the position where the on-cell wiring region 150 is divided into 4: 1. Therefore, the most appropriate cell terminal is selected from the three types of cell terminal positions shown in FIG. To do it. In this case, the cell terminal position 100C is selected, and the cell in the second cell column is changed to the cell at the cell terminal position 100C.
【００８７】配線処理Ｓ５およびマスクパターン生成処
理Ｓ６は、第１の実施例と同様に行われる。The wiring processing S5 and the mask pattern generation processing S6 are performed in the same manner as in the first embodiment.
【００８８】図１０は、本実施例に係るレイアウト設計
方法による設計結果の一例である。図１０において、１
００はセル、１０１はセル端子、２０１は第１層金属配
線、２０２は第２層金属配線、２０３は第３層金属配
線、２３０はコンタクト、２４０は純配線領域である。
図９と比べると、セル１００を端子位置の異なるセルに
置き替えたことにより、純配線領域が削減されているこ
とがわかる。FIG. 10 shows an example of a design result by the layout design method according to the present embodiment. In FIG. 10, 1
00 is a cell, 101 is a cell terminal, 201 is a first-layer metal wiring, 202 is a second-layer metal wiring, 203 is a third-layer metal wiring, 230 is a contact, and 240 is a pure wiring area.
Compared to FIG. 9, it can be seen that the replacement of the cell 100 with a cell having a different terminal position reduces the pure wiring area.
【００８９】なお、本実施例においてセル端子位置は３
種類としたが、さらに多くの種類のセル端子位置を準備
した場合や、端子位置をパラメータにより可変にした場
合も、本発明により同等以上の効果が得られる。In this embodiment, the cell terminal position is 3
However, even when more types of cell terminal positions are prepared and when the terminal positions are made variable by parameters, the same or more effects can be obtained by the present invention.
【００９０】（第３の実施例） 基本的な処理の流れは、第１および第２の実施例と同じ
であり、図１に示しているフローチャートに従う。(Third Embodiment) The basic processing flow is the same as in the first and second embodiments, and follows the flowchart shown in FIG.
【００９１】入力処理Ｓ１は、第１および第２の実施例
と同様に行われる。第３の実施例において、セルライブ
ラリは、同一仕様であり且つ形状の異なる複数のセルの
情報を備えており、また、仕様および形状は等しいがセ
ル端子位置の異なる複数のセルの情報も備えているもの
とする。The input processing S1 is performed in the same manner as in the first and second embodiments. In the third embodiment, the cell library includes information on a plurality of cells having the same specifications and different shapes, and also includes information on a plurality of cells having the same specifications and shapes but different cell terminal positions. Shall be
【００９２】セル配置処理Ｓ２は、実施例１とほぼ同様
に行われるが、配置評価関数として以下のような式を用
いる。The cell placement processing S2 is performed in substantially the same manner as in the first embodiment, but uses the following equation as a placement evaluation function.
【００９３】 Ｚ（φ）＝Σ1 Σ2 ｛｜Ｘ（ｉ）−Ｘ（ｊ）｜＋｜Ｙ（ｉ）−Ｙ（ｊ）｜｝ ＋Σ3 ｛ｄｅｎｓ（ｐ）｝2 ＋Σ4 ｛Ｓs （ｉ）／［｛ｈu （ｉ）＋ｈd （ｉ）｝／２］｝2 …（５） ただし、Ｘ（ｉ）およびＹ（ｉ）は、ｉ番目のセルの座
標であり、ｄｅｎｓ（ｐ）は、ある格子領域ｐにおける
配線通過数を示している。また、Ｓs （ｉ）は、ｉ番目
のセル列の面積であり、ｈu （ｉ）およびｈd （ｉ）
は、ｉ番目のセル列の上下に必要な配線領域の高さであ
る。Z (φ) = Σ 1 Σ 2 Ｘ | X (i) −X (j) | + | Y (i) −Y (j) |｝ + Σ 3 ｅｎdens (p)｝ 2 + Σ 4 ｛S s (i) / [{ hu (i) + hd (i)} / 2]} 2 (5) where X (i) and Y (i) are the coordinates of the i-th cell, and dens (P) indicates the number of passing wires in a certain lattice region p. S s (i) is the area of the i-th cell column, h u (i) and h d (i)
Is the height of the wiring area required above and below the i-th cell column.
【００９４】前記の配置評価関数において、第１項およ
び第２項は、実施例１において式（１）で示した配置評
価関数と同じであり、配線長および配線集中の度合を表
している。また、第３項において、Σ4 は、全てのセル
列に対してセル列の長さの自乗和を求めることを表し、
セル変更に対するセル列の長さのばらつきを最小限にす
る評価が加えられている。図１１は、式（５）を配置評
価関数として用いた場合のセル配置処理Ｓ２の流れを示
している。式（５）の第１項は処理Ｓ２１に相当し、第
２項は処理Ｓ２２に相当し、第３項は処理Ｓ２３に相当
する。処理Ｓ２４は、式（５）の値がより小さくなるよ
うにセルの配置を改善する処理である。In the above placement evaluation function, the first and second terms are the same as the placement evaluation function shown in equation (1) in the first embodiment, and represent the wiring length and the degree of wiring concentration. In the third term, Σ 4 indicates that the sum of the squares of the lengths of the cell columns is obtained for all the cell columns,
Evaluations have been made to minimize the variation in the length of the cell row due to the cell change. FIG. 11 shows a flow of the cell arrangement processing S2 when the equation (5) is used as the arrangement evaluation function. The first term in equation (5) corresponds to processing S21, the second term corresponds to processing S22, and the third term corresponds to processing S23. Process S24 is a process of improving the cell arrangement so that the value of Expression (5) becomes smaller.
【００９５】配線領域高さの見積り処理Ｓ３は、第１の
実施例と同様に行われる。The wiring area height estimation processing S3 is performed in the same manner as in the first embodiment.
【００９６】次に、セル変更処理Ｓ４を行う。セル変更
処理Ｓ４は、図１２に示すように、各セル列ごとに３つ
の処理を実行することにより実現される。Next, a cell change process S4 is performed. As shown in FIG. 12, the cell change process S4 is realized by executing three processes for each cell column.
【００９７】まず、処理Ｓ４３ａにおいて、ｉ番目のセ
ル列の上下に必要な配線領域の高さｈu （ｉ）およびｈ
d （ｉ）を求める。配線領域の高さは、配線領域見積も
り処理Ｓ３においてすでに求められているので、その値
を用いる。First, in step S43a, the heights h u (i) and h of the wiring area required above and below the i-th cell column
d (i) is obtained. Since the height of the wiring area has already been obtained in the wiring area estimation processing S3, the value is used.
【００９８】次に、処理Ｓ４３ｂにおいて、ｉ番目のセ
ル列のセルを、ｈu （ｉ）およびｈd （ｉ）の平均値Ｈ
M 以上の配線高さを持つセル形状に変更する。図１３
は、この処理の終了時におけるセルのレイアウトを示
す。図１３において、１００はセル、１０１はセル端
子、１５１はセル上配線領域において配線可能であるこ
とを示す配線仮想線、２４１は純配線領域において必要
な配線本数を示す配線仮想線である。中央すなわち２番
目のセル列に着目したとき、 ｈu （２）＝５、ｈd （２）＝２ ∴ ＨM ＝３．５ となるので、中央のセル列のセルの配線高さは４以上に
する必要がある。この段階で配線を行ったとすると、図
１４のようになる。図１４において、１００はセル、１
０１はセル端子、２０１は第１層金属配線、２０２は第
２層金属配線、２０３は第３層金属配線、２３０はコン
タクト、２４０は純配線領域である。純配線領域２４０
が、わずかに残っているのがわかる。[0098] Next, in the process S43b, the i-th cell of the cell column, h u (i) and h mean value H of d (i)
Change to a cell shape with a wiring height of M or more. FIG.
Indicates the cell layout at the end of this processing. In FIG. 13, reference numeral 100 denotes a cell, 101 denotes a cell terminal, 151 denotes a virtual wiring line indicating that wiring is possible in the on-cell wiring area, and 241 denotes a virtual wiring line indicating the required number of wirings in the pure wiring area. When attention is paid to the central i.e. the second cell row, h u (2) = 5 , h d (2) = 2 ∴ H M = 3.5 and since the wiring height of the cell in the center of the cell column 4 It is necessary to do above. If wiring is performed at this stage, the result is as shown in FIG. In FIG. 14, 100 is a cell, 1
01 is a cell terminal, 201 is a first-layer metal wiring, 202 is a second-layer metal wiring, 203 is a third-layer metal wiring, 230 is a contact, and 240 is a pure wiring area. Pure wiring area 240
However, it can be seen that a small amount remains.
【００９９】さらに、処理Ｓ４３ｃにおいて、ｉ番目の
セル列のセルを、セル上配線領域をｈu （ｉ）：ｈ
d （ｉ）の比に分割する位置にセル端子１０１があるセ
ルに変更する。図１５は、この処理の終了時におけるセ
ルのレイアウトを示す。図１５において、１００はセ
ル、１０１はセル端子、１５１はセル上配線領域におい
て配線可能であることを示す配線仮想線、２４１は純配
線領域において必要な配線本数を示す配線仮想線であ
る。中央すなわち２番目のセル列に着目したとき、中央
のセル列のセルの配線高さは４であるので、 ｈu （２）：ｈd （２）＝５：２ ＝４×５／（５＋２）：４×２／（５＋２） ＝２．８６：１．１４ となる。したがって、中央のセル列のセルを、セル上配
線領域を３：１の比に分割する位置にセル端子１０１が
あるセルに変更する。Further, in the process S43c, the cell in the i-th cell column is set to the wiring area on the cell h u (i): h
The cell is changed to a cell having the cell terminal 101 at the position where the cell is divided by the ratio of d (i). FIG. 15 shows the cell layout at the end of this processing. In FIG. 15, reference numeral 100 denotes a cell, 101 denotes a cell terminal, 151 denotes a virtual wiring line indicating that wiring is possible in the on-cell wiring area, and 241 denotes a virtual wiring line indicating the required number of wirings in the pure wiring area. Focusing on the center, that is, the second cell row, since the wiring height of the cell in the center cell row is 4, h u (2): hd (2) = 5: 2 = 4 × 5 / (5 + 2) ): 4 × 2 / (5 + 2) = 2.86: 1.14 Therefore, the cell in the center cell row is changed to a cell having the cell terminal 101 at a position that divides the on-cell wiring region at a ratio of 3: 1.
【０１００】このとき、セル列の長さのばらつきは、セ
ル配置処理Ｓ２において式（５）で示された配置評価関
数を用いることによりすでに最小限に押さえられている
ので、セル変更処理Ｓ４においてセル列の長さに多少の
変化が生じても、それに起因する空き領域発生による面
積増加はほとんど生じない。At this time, the variation in the length of the cell row has already been minimized by using the placement evaluation function shown in equation (5) in the cell placement processing S2. Even if there is some change in the length of the cell row, there is almost no increase in area due to the generation of a free area.
【０１０１】また、セル形状の変更は、あるセル列の上
下に必要な配線領域の高さの平均値が、セル上配線領域
の高さよりも大きいときにしか発生しないので、セル上
スルー配線長の増加やセル形状変更に伴うセル面積増加
を最小限に抑えることが可能である。Further, the cell shape change occurs only when the average value of the heights of the wiring areas required above and below a certain cell column is larger than the height of the wiring area on the cell. It is possible to minimize an increase in cell area due to an increase in cell size and a change in cell shape.
【０１０２】配線処理Ｓ５およびマスクパターン生成処
理Ｓ６は、第１の実施例と同様に行われる。The wiring processing S5 and the mask pattern generation processing S6 are performed in the same manner as in the first embodiment.
【０１０３】図１６は、本実施例に係るレイアウト設計
方法による設計結果の一例である。図１６において、１
００はセル、１０１はセル端子、２０２は第２層金属配
線、２０３は第３層金属配線、２３０はコンタクトであ
る。図１４と比べると、純配線領域２４０がなくなった
ことがわかる。FIG. 16 shows an example of a design result by the layout design method according to the present embodiment. In FIG. 16, 1
00 is a cell, 101 is a cell terminal, 202 is a second-layer metal wiring, 203 is a third-layer metal wiring, and 230 is a contact. 14 that the pure wiring area 240 is eliminated.
【０１０４】なお、本実施例において、端子の位置およ
び形状をパラメータにより可変にした場合も、同様の効
果が得られる。In this embodiment, the same effect can be obtained even when the position and shape of the terminal are made variable by parameters.
【０１０５】また、本実施例において、セル配置処理Ｓ
２、配線領域高さ見積り処理Ｓ３および配線処理Ｓ５を
分けて行ったが、同時に実施したとしても本実施例と同
様の効果が得られる。また、本実施例で採用したセル配
置技術および配線技術は、説明のための一例であり、他
のセル配置技術および配線技術を利用しても、本実施例
と同様の効果が得られる。In this embodiment, the cell placement processing S
2. Although the wiring area height estimation processing S3 and the wiring processing S5 are performed separately, the same effects as those of the present embodiment can be obtained even if they are performed simultaneously. Further, the cell placement technology and the wiring technology adopted in the present embodiment are merely examples for explanation, and the same effects as those of the present embodiment can be obtained by using other cell placement technology and the wiring technology.
【０１０６】[0106]
【発明の効果】以上説明したように、請求項１の発明に
係るＬＳＩのレイアウト設計方法によると、セル変更処
理において、配線のみの領域である純配線領域を大幅に
削減することができるので、従来よりも回路ブロック面
積が格段に小さくてすむ、セルおよびセル間の配線のレ
イアウトが設計できる。したがって、回路ブロック面積
に応じて増加するＬＳＩの製造コストを削減することが
できる。As described above, according to the LSI layout design method according to the first aspect of the present invention, in the cell change processing, the pure wiring area, which is the area only for wiring, can be greatly reduced. The layout of the cells and the wiring between the cells can be designed so that the circuit block area is much smaller than before. Therefore, it is possible to reduce the LSI manufacturing cost which increases according to the circuit block area.
【０１０７】請求項２の発明に係るＬＳＩのレイアウト
設計方法によると、配線のみの領域である純配線領域を
確実に削減することができる。また、形状の異なるセル
の情報を追加入力するだけで、従来のレイアウト設計環
境をそのまま利用して回路ブロック面積の小さいレイア
ウトを設計できる。According to the layout design method for an LSI according to the second aspect of the present invention, it is possible to surely reduce a pure wiring region which is a region only for wiring. Further, a layout having a small circuit block area can be designed using the conventional layout design environment as it is simply by additionally inputting information on cells having different shapes.
【０１０８】請求項３の発明に係るＬＳＩのレイアウト
設計方法によると、配線のみの領域である純配線領域
を、確実に、無駄無く削減することができる。また、形
状の異なるセルの情報を追加入力するだけで、従来のレ
イアウト設計環境をそのまま利用して回路ブロック面積
の小さいレイアウトを設計できる。According to the layout design method for an LSI according to the third aspect of the present invention, a pure wiring area, which is an area only for wiring, can be reduced without waste. Further, a layout having a small circuit block area can be designed using the conventional layout design environment as it is simply by additionally inputting information on cells having different shapes.
【０１０９】請求項４の発明に係るＬＳＩのレイアウト
設計方法によると、セル変更処理に伴う回路ブロック面
積の増大やセル上を通過する配線長さの増加等の影響を
抑制することができる。According to the layout design method for an LSI according to the fourth aspect of the present invention, it is possible to suppress the effects of an increase in the circuit block area and an increase in the length of the wiring passing over the cell due to the cell change processing.
【０１１０】請求項５の発明に係るＬＳＩのレイアウト
設計方法によると、セル上配線領域を効率よく利用する
ことができ、配線のみの領域である純配線領域を、さら
に削減することができる。According to the LSI layout designing method according to the fifth aspect of the present invention, the on-cell wiring area can be used efficiently, and the pure wiring area, which is a wiring-only area, can be further reduced.
【０１１１】また、請求項６の発明に係るＬＳＩのレイ
アウト設計装置によると、セル変更手段において、配線
のみの領域である純配線領域を大幅に削減することがで
きるので、従来よりも回路ブロック面積が格段に小さく
てすむ、セルおよびセル間の配線のレイアウトが設計で
きる。したがって、回路ブロック面積に応じて増加する
ＬＳＩの製造コストを削減することができる。Further, according to the LSI layout design apparatus of the present invention, since the cell changing means can greatly reduce the pure wiring area which is the area of only the wiring, the circuit block area can be reduced as compared with the prior art. Can be designed much smaller, and the layout of cells and wiring between cells can be designed. Therefore, it is possible to reduce the LSI manufacturing cost which increases according to the circuit block area.
【０１１２】請求項７の発明に係るＬＳＩのレイアウト
設計装置によると、配線のみの領域である純配線領域を
確実に削減することができる。また、形状の異なるセル
の情報を追加入力するだけで、従来のレイアウト設計環
境をそのまま利用して回路ブロック面積の小さいレイア
ウトを設計できる。According to the LSI layout design apparatus according to the seventh aspect of the present invention, it is possible to surely reduce a pure wiring area which is an area only for wiring. Further, a layout having a small circuit block area can be designed using the conventional layout design environment as it is simply by additionally inputting information on cells having different shapes.
【０１１３】請求項８の発明に係るＬＳＩのレイアウト
設計装置によると、配線のみの領域である純配線領域
を、確実に、無駄無く削減することができる。また、形
状の異なるセルの情報を追加入力するだけで、従来のレ
イアウト設計環境をそのまま利用して回路ブロック面積
の小さいレイアウトを設計できる。According to the LSI layout design apparatus according to the eighth aspect of the present invention, the pure wiring area, which is the area only for wiring, can be reduced without waste. Further, a layout having a small circuit block area can be designed using the conventional layout design environment as it is simply by additionally inputting information on cells having different shapes.
【０１１４】請求項９の発明に係るＬＳＩのレイアウト
設計装置によると、セル変更手段に伴う回路ブロック面
積の増大やセル上を通過する配線長さの増加等の影響を
抑制することができる。According to the LSI layout design apparatus of the ninth aspect, it is possible to suppress the effects of an increase in the circuit block area and an increase in the length of the wiring passing over the cell due to the cell changing means.
【０１１５】請求項１０の発明に係るＬＳＩのレイアウ
ト設計装置によると、セル上配線領域を効率よく利用す
ることができ、配線のみの領域である純配線領域を、さ
らに削減することができる。According to the layout design apparatus for an LSI according to the tenth aspect of the present invention, the on-cell wiring area can be used efficiently, and the pure wiring area, which is a wiring-only area, can be further reduced.
【図１】本発明に係るＬＳＩのレイアウト設計方法の基
本的な処理の流れを示すフローチャートである。FIG. 1 is a flowchart showing a basic processing flow of an LSI layout design method according to the present invention.
【図２】２種類のセル形状の概略構造を示す平面図であ
る。FIG. 2 is a plan view showing a schematic structure of two types of cell shapes.
【図３】第１の実施例におけるセル変更処理の流れを示
すフローチャートである。FIG. 3 is a flowchart illustrating a flow of a cell change process according to the first embodiment.
【図４】従来技術によるレイアウト設計結果のレイアウ
ト図である。FIG. 4 is a layout diagram of a layout design result according to the related art.
【図５】第１の実施例によるレイアウト設計結果のレイ
アウト図である。FIG. 5 is a layout diagram of a layout design result according to the first embodiment.
【図６】第１の実施例におけるセル変更処理の流れを示
すフローチャートである。FIG. 6 is a flowchart illustrating a flow of a cell change process in the first embodiment.
【図７】３種類のセル端子位置の概略構造を示す平面図
である。FIG. 7 is a plan view showing a schematic structure of three types of cell terminal positions.
【図８】第２の実施例におけるセル変更処理の流れを示
すフローチャートである。FIG. 8 is a flowchart illustrating a flow of a cell change process in the second embodiment.
【図９】従来技術によるレイアウト設計結果のレイアウ
ト図である。FIG. 9 is a layout diagram of a layout design result according to the related art.
【図１０】第２の実施例によるレイアウト設計結果のレ
イアウト図である。FIG. 10 is a layout diagram of a layout design result according to the second embodiment.
【図１１】第３の実施例に係るセル配置処理の流れを示
すフローチャートである。FIG. 11 is a flowchart illustrating a flow of a cell arrangement process according to the third embodiment.
【図１２】第３の実施例に係るセル変更処理の流れを示
すフローチャートである。FIG. 12 is a flowchart illustrating a flow of a cell change process according to the third embodiment.
【図１３】第３の実施例に係るセル変更処理の中途にお
けるセル配置のレイアウト図である。FIG. 13 is a layout diagram of a cell arrangement in the middle of a cell change process according to the third embodiment.
【図１４】図１３のセル配置に配線処理を行った場合の
レイアウト設計結果のレイアウト図である。FIG. 14 is a layout diagram of a layout design result when wiring processing is performed on the cell arrangement of FIG. 13;
【図１５】第３の実施例に係るセル変更処理の終了時に
おけるセル配置のレイアウト図である。FIG. 15 is a layout diagram of a cell arrangement at the end of a cell change process according to the third embodiment.
【図１６】第３の実施例によるレイアウト設計結果のレ
イアウト図である。FIG. 16 is a layout diagram of a layout design result according to the third embodiment.
【図１７】従来のレイアウト設計方法の基本的な処理の
流れを示すフローチャートである。FIG. 17 is a flowchart showing a basic processing flow of a conventional layout design method.
【図１８】ペア交換法の処理の流れを示すフローチャー
トである。FIG. 18 is a flowchart showing the flow of processing of the pair exchange method.
【図１９】２層配線を前提にした場合の従来技術におけ
るレイアウト設計結果のレイアウト図である。FIG. 19 is a layout diagram of a layout design result in the related art on the premise of two-layer wiring.
【図２０】多層配線技術を前提にした場合の従来技術に
おけるレイアウト設計結果のレイアウト図である。FIG. 20 is a layout diagram of a layout design result in a conventional technique on the premise of a multilayer wiring technique.
【符号の説明】 １００ セル １０１ セル端子 １５０ セル上配線領域 １５１ セル上配線仮想線 ２０１ 第１層金属配線 ２０２ 第２層金属配線 ２０３ 第３層金属配線 ２３０ コンタクト ２４０ 純配線領域 ２４１ 純配線領域上配線仮想線 ３０１ 第１の配線領域 ３０２ 第２の配線領域DESCRIPTION OF SYMBOLS 100 cell 101 cell terminal 150 on-cell wiring area 151 on-cell wiring virtual line 201 first-layer metal wiring 202 second-layer metal wiring 203 third-layer metal wiring 230 contact 240 pure wiring area 241 on pure wiring area Virtual wiring line 301 First wiring area 302 Second wiring area
フロントページの続き (72)発明者 秋濃 俊郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−140505（ＪＰ，Ａ) 特開 平４−80878（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 Continuation of the front page (72) Inventor Toshiro Akino 1006 Kazuma Kadoma, Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (56) References JP-A-6-140505 (JP, A) JP-A-4-80878 ( JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/82 G06F 17/50
Claims (10)
報に従い半導体基板上のセルおよびセル間の配線のレイ
アウトを設計し、該レイアウトに基づきマスクパターン
を作成するＬＳＩのレイアウト設計方法であって、 前記回路設計情報と配置可能なセル群の情報とを入力す
る入力処理と、 前記回路設計情報に従い前記配置可能なセル群の中から
セルを選択して平面上に二次元的に配置し、並列状態の
複数のセル列からなるセルのレイアウトを設計するセル
配置処理と、 前記セル配置処理により設計されたセルのレイアウトに
おいて、配線のためにセル列とセル列との間に必要とな
る必要配線領域の、セル列と垂直な方向の長さである配
線領域高さを推定する配線領域高さ見積り処理と、 前記配線領域高さ見積もり処理によって推定された必要
配線領域の配線領域高さを用いて、セル上における配線
可能な領域であるセル上配線領域以外に前記必要配線領
域の配線領域高さを確保するのに必要となる、配線のみ
の領域である純配線領域の面積を低減するために、前記
セル配置処理により設計されたセルのレイアウト上に配
置されているセルを前記配置可能なセル群の中にある同
一仕様であり且つ形状およびセル上配線領域の配線領域
高さ、またはセル端子位置の異なるセルに変更すること
によりセルのレイアウトを修正するセル変更処理と、 前記セル変更処理により修正されたセルのレイアウトお
よび前記回路設計情報に従いセル間の配線のレイアウト
を設計する配線処理と、 以上の各処理により設計されたセルおよびセル間の配線
のレイアウトに基づきマスクパターンを作成するマスク
パターン作成処理とを備えていることを特徴とするＬＳ
Ｉのレイアウト設計方法。1. An LSI layout design method for designing a layout of cells on a semiconductor substrate and wiring between cells in accordance with circuit design information in an LSI design process, and creating a mask pattern based on the layout. An input process of inputting circuit design information and information on a cell group that can be arranged; selecting cells from the group of cells that can be arranged according to the circuit design information, and arranging the cells two-dimensionally on a plane; A cell arrangement process for designing a cell layout composed of a plurality of cell columns; and a necessary wiring area required between the cell columns for wiring in the cell layout designed by the cell arrangement process. The wiring area height estimation processing for estimating the wiring area height which is the length in the direction perpendicular to the cell row, and the wiring area height estimation processing. Using the wiring area height of the required wiring area, a wiring-only area, which is necessary to secure the wiring area height of the required wiring area in addition to the on-cell wiring area which is a routable area on the cell, In order to reduce the area of a certain pure wiring region, the cells arranged on the cell layout designed by the cell arrangement processing are replaced with the cells having the same specification in the group of cells which can be arranged and have the same shape and Wiring area of wiring area
A cell change process for correcting the cell layout by changing the height or the cell terminal position to a different cell; and a cell layout corrected by the cell change process and a wiring layout between the cells according to the circuit design information. LS characterized by comprising a wiring process for designing, and a mask pattern creation process for creating a mask pattern based on a layout of cells and wiring between cells designed by each of the above processes.
I layout design method.
と、 前記セル配置処理により配置された全てのセルを、同一
仕様であり且つセル上配線領域の配線領域高さが前記必
要配線領域の配線領域高さの最大値以上となる形状を持
つセルに変更する処理とからなることを特徴とする請求
項１に記載のＬＳＩのレイアウト設計方法。2. The cell change processing includes: a processing for obtaining a maximum value of a wiring area height of the required wiring area; and all cells arranged by the cell arranging processing having the same specification and an on-cell wiring area. 2. The LSI layout design method according to claim 1, further comprising the step of: changing the cell to a cell having a shape in which the wiring region height is equal to or larger than the maximum value of the wiring region height of the necessary wiring region.
セル列を挟む２つの必要配線領域の配線領域高さの平均
値を求める処理と、 前記セル配置処理により配置された各セル列に対して、
セル列を構成する全てのセルを、同一仕様であり且つセ
ル上配線領域の配線領域高さが前記平均値以上である形
状を持つセルに変更する処理とからなることを特徴とす
る請求項１に記載のＬＳＩのレイアウト設計方法。3. The method according to claim 1, wherein the cell change processing includes:
A process of calculating an average value of the wiring region heights of two necessary wiring regions sandwiching the cell column; and for each cell column arranged by the cell arrangement process,
2. A process for changing all cells constituting a cell column to cells having the same specification and a shape in which a wiring area height of a wiring area on a cell is equal to or larger than the average value. 3. The LSI layout design method described in 1. above.
の度合とを表す配置評価関数の値が最小になるようにセ
ルのレイアウトを設計する処理であることを特徴とする
請求項３に記載のＬＳＩのレイアウト設計方法。4. The cell layout processing includes designing a cell layout such that a value of a layout evaluation function representing a wiring length, a degree of wiring concentration, and a degree of variation in the length of a cell column is minimized. 4. The method according to claim 3, wherein the processing is processing.
領域の配線領域高さを求め、前記セル列を構成する全て
のセルを、同一仕様であり且つ前記第１の必要配線領域
の配線領域高さと前記第２の必要配線領域の配線領域高
さとの比にセル上配線領域を分割する位置にセル端子を
持つセルに変更する処理を、前記セル配置処理により配
置された各セル列に対して行う処理を有していることを
特徴とする請求項１〜４に記載のＬＳＩのレイアウト設
計方法。5. The cell change processing includes determining wiring area heights of a first required wiring area and a second required wiring area sandwiching a cell row, and all cells constituting the cell row are made to have the same specification. Changing the cell having a cell terminal at a position where the on-cell wiring region is divided into a ratio of the wiring region height of the first required wiring region to the wiring region height of the second required wiring region. 5. The LSI layout design method according to claim 1, further comprising a process performed for each cell column arranged by the cell arrangement process.
報に従い半導体基板上のセルおよびセル間の配線のレイ
アウトを設計し、該レイアウトに基づきマスクパターン
を作成するＬＳＩのレイアウト設計装置であって、 前記回路設計情報と配置可能なセル群の情報とを入力す
る入力手段と、 前記入力手段により入力された回路設計情報に従い、前
記入力手段により入力された配置可能なセル群の中から
セルを選択して平面上に二次元的に配置し、並列状態の
複数のセル列からなるセルのレイアウトを設計するセル
配置手段と、 前記セル配置手段により設計されたセルのレイアウトに
おいて、配線のためにセル列とセル列との間に必要とな
る必要配線領域の、セル列と垂直な方向の長さである配
線領域高さを推定する配線領域高さ見積り手段と、 前記配線領域高さ見積もり手段によって推定された必要
配線領域の配線領域高さを用いて、セル上における配線
可能な領域であるセル上配線領域以外に前記必要配線領
域の配線領域高さを確保するのに必要となる、配線のみ
の領域である純配線領域の面積を低減するために、前記
セル配置手段により設計されたセルのレイアウト上に配
置されているセルを前記配置可能なセル群の中にある同
一仕様であり且つ形状およびセル上配線領域の配線領域
高さ、またはセル端子位置の異なるセルに変更すること
によりセルのレイアウトを修正するセル変更手段と、 前記セル変更手段により修正されたセルのレイアウトお
よび前記回路設計情報に従いセル間の配線のレイアウト
を設計する配線手段と、 以上の各手段により設計されたセルおよびセル間の配線
のレイアウトに基づきマスクパターンを作成するマスク
パターン作成手段とを備えていることを特徴とするＬＳ
Ｉのレイアウト設計装置。6. An LSI layout design apparatus which designs a layout of cells on a semiconductor substrate and wiring between cells in a LSI design process according to circuit design information and creates a mask pattern based on the layout. Input means for inputting circuit design information and information on a group of cells which can be arranged; and selecting cells from the group of cells which can be arranged by the input means according to the circuit design information inputted by the input means. Cell layout means for two-dimensionally arranging cells on a plane and designing a layout of cells composed of a plurality of cell rows in a parallel state; in the cell layout designed by the cell layout means, a cell row for wiring And a wiring area height estimating means for estimating a wiring area height which is a length in a direction perpendicular to the cell row of a necessary wiring area required between the cell row and Using the wiring area height of the required wiring area estimated by the wiring area height estimating means, the wiring area height of the required wiring area is secured in addition to the on-cell wiring area which is a routable area on a cell. In order to reduce the area of a pure wiring region, which is a region only for wiring, which is necessary for performing the above operation, the cells arranged on the cell layout designed by the cell arranging means are arranged in a cell group that can be arranged. Inside the wiring area of the same specification and shape and wiring area on the cell
A cell changing means for correcting the cell layout by changing to a cell having a different height or a cell terminal position; and a wiring layout between cells according to the cell layout corrected by the cell changing means and the circuit design information. LS comprising: wiring means for designing; and mask pattern creating means for creating a mask pattern based on a layout of cells and wiring between cells designed by the above means.
I layout design equipment.
と、 前記セル配置手段により配置された全てのセルを、同一
仕様であり且つセル上配線領域の配線領域高さが前記必
要配線領域の配線領域高さの最大値以上となる形状を持
つセルに変更する手段とからなることを特徴とする請求
項６に記載のＬＳＩのレイアウト設計装置。7. The cell changing means, comprising: means for calculating a maximum value of a wiring area height of the required wiring area; and all cells arranged by the cell arranging means having the same specification and an on-cell wiring area. 7. The LSI layout designing apparatus according to claim 6, further comprising: means for changing the cell to a cell having a shape in which the wiring region height is equal to or greater than the maximum value of the wiring region height of the required wiring region.
セル列を挟む２つの必要配線領域の配線領域高さの平均
値を求める手段と、 前記セル配置手段により配置された各セル列に対して、
セル列を構成する全てのセルを、同一仕様であり且つセ
ル上配線領域の配線領域高さが前記平均値以上である形
状を持つセルに変更する手段とからなることを特徴とす
る請求項６に記載のＬＳＩのレイアウト設計装置。8. The method according to claim 8, wherein the cell changing unit includes:
Means for calculating an average value of wiring area heights of two necessary wiring areas sandwiching the cell row; and for each cell row arranged by the cell arranging means,
7. A means for changing all cells constituting a cell row to cells having the same specification and a shape in which the wiring area height of the wiring area on the cell is equal to or larger than the average value. An LSI layout design apparatus according to item 1.
の度合とを表す配置評価関数の値が最小になるようにセ
ルのレイアウトを設計する手段であることを特徴とする
請求項８に記載のＬＳＩのレイアウト設計装置。9. The cell layout unit designs a cell layout such that a value of an arrangement evaluation function representing a wiring length, a degree of wiring concentration, and a degree of variation in the length of a cell column is minimized. 9. The LSI layout design apparatus according to claim 8, wherein said means is a means.
領域の配線領域高さを求め、前記セル列を構成する全て
のセルを、同一仕様であり且つ前記第１の必要配線領域
の配線領域高さと前記第２の必要配線領域の配線領域高
さとの比にセル上配線領域を分割する位置にセル端子を
持つセルに変更する処理を、前記セル配置手段により配
置された各セル列に対して行う手段を有していることを
特徴とする請求項６〜９に記載のＬＳＩのレイアウト設
計装置。10. The cell changing means obtains wiring region heights of a first required wiring region and a second required wiring region sandwiching a cell column, and makes all cells constituting the cell column have the same specification. Changing the cell having a cell terminal at a position where the on-cell wiring region is divided into a ratio of the wiring region height of the first required wiring region to the wiring region height of the second required wiring region. 10. The LSI layout designing apparatus according to claim 6, further comprising means for performing each cell row arranged by the cell arranging means.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30850894A JP3288190B2 (en) | 1994-12-13 | 1994-12-13 | LSI layout design method and device |
| US08/571,130 US5852562A (en) | 1994-12-13 | 1995-12-12 | Method and apparatus for designing an LSI layout utilizing cells having a predetermined wiring height in order to reduce wiring zones |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30850894A JP3288190B2 (en) | 1994-12-13 | 1994-12-13 | LSI layout design method and device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167652A JPH08167652A (en) | 1996-06-25 |
| JP3288190B2 true JP3288190B2 (en) | 2002-06-04 |
Family
ID=17981873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30850894A Expired - Fee Related JP3288190B2 (en) | 1994-12-13 | 1994-12-13 | LSI layout design method and device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288190B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| US6041169A (en) * | 1997-08-21 | 2000-03-21 | International Business Machines Corporation | Method and apparatus for performing integrated circuit timing including noise |
| JP5402430B2 (en) * | 2009-09-10 | 2014-01-29 | 富士通セミコンダクター株式会社 | Design method |
-
1994
- 1994-12-13 JP JP30850894A patent/JP3288190B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167652A (en) | 1996-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Roy et al. | High-performance routing at the nanometer scale | |
| US6182272B1 (en) | Metal layer assignment | |
| CN111291525B (en) | Layer assignment method considering bus and non-bus nets | |
| KR102514044B1 (en) | Integrated circuit and method for designing integrated circuit | |
| JP3615191B2 (en) | Semiconductor integrated circuit device design method, design device, and design program | |
| CN112131774B (en) | Mixed-order finite element method and device for integrated circuit triangular prism mesh subdivision | |
| JPH08221451A (en) | Layout design method for data path circuit | |
| TW201926217A (en) | Method, system, and storage medium of resource planning for designing semiconductor device | |
| JP3288190B2 (en) | LSI layout design method and device | |
| JP2001338006A (en) | Logic automatic design support method and apparatus | |
| CN116562218B (en) | A layout planning method and system for rectangular macro cells based on reinforcement learning | |
| US12248744B2 (en) | Poly-bit cells | |
| JP4772988B2 (en) | Method and apparatus for analyzing potential of integrated circuit board | |
| JP3554479B2 (en) | Automatic placement and routing method and automatic placement and routing device | |
| US6189129B1 (en) | Figure operation of layout for high speed processing | |
| JP3001416B2 (en) | Layout method of semiconductor integrated circuit | |
| JP3464092B2 (en) | Method for calculating wiring resistance of semiconductor circuit and CAD system for semiconductor circuit | |
| US20030135837A1 (en) | Method and apparatus for automatic arrangement and wiring for a semiconductor integrated circuit design and wiring program therefor | |
| US20250004444A1 (en) | Flexible Pin Extensions | |
| JP2002134622A (en) | Layout method for semiconductor integrated circuit | |
| CN1316596C (en) | Method of generating interconnection pattern | |
| JPH06216249A (en) | Automatic layout design system for ic chip | |
| JP2006285445A (en) | Layout design method, layout design program, and layout design apparatus | |
| JPH06349947A (en) | Method and apparatus for designing mask pattern of semiconductor integrated circuit device | |
| JPH09269958A (en) | Automatic layout device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020226 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |