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JP3277410B2 - パワーオンリセット回路 - Google Patents

パワーオンリセット回路

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JP3277410B2
JP3277410B2 JP17976193A JP17976193A JP3277410B2 JP 3277410 B2 JP3277410 B2 JP 3277410B2 JP 17976193 A JP17976193 A JP 17976193A JP 17976193 A JP17976193 A JP 17976193A JP 3277410 B2 JP3277410 B2 JP 3277410B2
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node
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flop
supply voltage
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Sony Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
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    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電源投入時にリセット
信号を発生するパワーオンリセット回路に関し、特に電
源電圧がある閾値電圧に達したときにリセット信号を発
生するパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来、この種のパワーオンリセット回路
として、図５に示す如き回路構成のものが知られてい
る。図５において、Ｖcc電源と接地間に抵抗Ｒ５１及び
コンデンサＣ５１が直列接続され、その共通接続点であ
るノードＮ５１はインバータ５１の入力端に接続されて
いる。インバータ５１は、Ｖcc電源と接地間に直列接続
されかつ各ゲートが共通接続されたＰチャネルＭＯＳト
ランジスタＱ５１及びＮチャネルＭＯＳトランジスタＱ
５２によって構成されている。このインバータ５１にお
いて、両ＭＯＳトランジスタＱ５１，Ｑ５２のゲート共
通接続点が入力端となってノードＮ５１に接続され、ド
レイン共通接続点であるノードＮ５２が出力端となって
リセット信号を出力する。
【０００３】次に、かかる構成の従来回路の回路動作に
ついて説明する。先ず、Ｖcc電源が投入されると、電源
電圧Ｖccが上昇し、ノードＮ５１との間の電位差がＰチ
ャネルＭＯＳトランジスタＱ５１の閾値電圧を越えた時
点で、当該ＭＯＳトランジスタＱ５１がオン状態とな
る。なお、この電源投入の初期状態では、コンデンサＣ
５１の充電電圧は低い。ＰチャネルＭＯＳトランジスタ
Ｑ５１がオンすることにより、ノードＮ５２の電位が高
レベルとなってリセット信号が出力される。そして、時
間経過に伴いコンデンサＣ５１の充電電圧が高くなり、
ノードＮ５１の電位がＮチャネルＭＯＳトランジスタＱ
５２の閾値電圧を越えると、当該ＭＯＳトランジスタＱ
５２がオン状態となる。これにより、ノードＮ５２の電
位が低レベルとなってリセット信号の出力が停止され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のパワーオンリセット回路では、電源電圧Ｖcc
の急速な立上げ時には、上述した回路動作によってリセ
ット信号を安定して発生できることになるが、電源電圧
Ｖccが非常に緩やかに上昇するような場合には、電源電
圧ＶccとノードＮ５１の電位との間の電位差がＰチャネ
ルＭＯＳトランジスタＱ５１の閾値電圧を越える以前
に、ノードＮ５１の電位がＮチャネルＭＯＳトランジス
タＱ５２の閾値電圧を越える事態が発生するため、リセ
ット信号を発生することができないという問題があっ
た。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電源電圧の立上がり
特性に左右されることなく、安定してリセット信号を発
生することができるパワーオンリセット回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のパワーオンリセット回路は、負荷及
びこの負荷と直列接続されたＭＩＳトランジスタを有す
る一対のインバータを交差接続させてなるフリップフロ
ップと、第１電源と第２電源間に直列接続されたダイオ
ード及びコンデンサからなりかつその共通接続点がフリ
ップフロップの一方の出力端に接続された直列接続回路
と、フリップフロップのいずれか一方の出力信号の信号
変化に基づいてリセット信号を発生するリセット信号発
生回路とを具備し、フリップフロップがＭＩＳトランジ
スタに直列接続されたダイオードを有する構成を採って
いる。
【０００７】請求項２記載のパワーオンリセット回路
は、請求項１記載のパワーオンリセット回路におけるフ
リップフロップにおいて、インバータの負荷として高抵
抗素子を用いた構成となっている。
【０００８】
【作用】請求項１記載のパワーオンリセット回路におい
て、フリップフロップは、電源電圧が十分低い場合は安
定点を１つしか持たなく、電源電圧が十分高い場合は２
つの安定点を持つ。このフリップフロップによって電源
電圧が高い状態と低い状態を認識し、その境界でリセッ
ト信号を発生する。これによれば、電源電圧が非常に緩
やかに上昇するような場合であっても、リセット信号を
発生できるため、電源の立上がり時間に全く左右される
ことなく、安定してリセット信号を発生できる。特に、
フリップフロップを構成するインバータの駆動用トラン
ジスタに直列にダイオードが接続されていることで、電
源電圧が急激に０Ｖに降下したときに、出力側のインバ
ータの駆動用トランジスタがオンすることはない。した
がって、再度電源電圧が上昇したときでも、リセット信
号を発生させることができる。
【０００９】請求項２記載のパワーオンリセット回路で
は、フリップフロップを構成するインバータの抵抗が高
抵抗素子であることで、リーク電流を十分低く抑えるこ
とができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
あり、ＭＩＳトランジスタとしてＭＩＳ構造の代表であ
るＭＯＳトランジスタを用いた場合を示す。図１におい
て、Ｖcc電源（第１電源）と接地（第２電源）間に、負
荷としての抵抗Ｒ１１、駆動用ＮチャネルＭＯＳトラン
ジスタＱ１１及びダイオード接続のＮチャネルＭＯＳト
ランジスタＱ１２が直列接続されてインバータ１１を構
成している。同様に、Ｖcc電源と接地間に、ダイオード
接続のＰチャネルＭＯＳトランジスタＱ１３、駆動用Ｐ
チャネルＭＯＳトランジスタＱ１４及び負荷としての抵
抗Ｒ１２が直列接続されてインバータ１２を構成してい
る。
【００１１】この一対のインバータ１１，１２は交差接
続されてフリップフロップ１３を構成している。すなわ
ち、インバータ１１の出力端であるノードＮ１１がイン
バータ１２の駆動用ＰチャネルＭＯＳトランジスタＱ１
４のゲートに接続され、インバータ１２の出力端である
ノードＮ１２がインバータ１１の駆動用ＮチャネルＭＯ
ＳトランジスタＱ１１のゲートに接続された交差接続の
構成を採っている。このフリップフロップ１３におい
て、インバータ１１，１２の各負荷である抵抗Ｒ１１，
Ｒ１２としては、リーク電流を十分低く（〜ｎＡ）抑え
るように、数ＧΩ程度の高抵抗値のものが用いられる。
【００１２】Ｖcc電源と接地間には、コンデンサＣ１１
及びダイオード接続のＮチャネルＭＯＳトランジスタＱ
１５からなる直列接続回路１４が接続されている。この
直列接続回路１４の共通接続点は、フリップフロップ１
３の一方の出力端、例えばインバータ１１のノードＮ１
１に接続されている。なお、フリップフロップ１３の２
つの安定状態の境界は、抵抗Ｒ１１，Ｒ１２の値とＭＯ
ＳトランジスタＱ１１〜Ｑ１５のサブスレッショルド電
流により決定される。フリップフロップ１３の他方の出
力端、即ちインバータ１２のノードＮ１２と接地間に
は、コンデンサ１２が接続されている。フリップフロッ
プ１３のいずれか一方の出力信号、例えばインバータ１
２のノードＮ１２から導出される出力信号は、その信号
変化に基づいてリセットパルス（リセット信号）を発生
するリセットパルス発生回路１６にインバータ１５を介
して供給される。
【００１３】リセットパルス発生回路１６は、インバー
タ１５の出力端であるノードＮ１３に導出される信号を
反転するインバータ１７と、このインバータ１７の反転
信号を所定の遅延時間だけ遅延する遅延回路１８と、ノ
ードＮ１３の信号と遅延回路１８で遅延された信号とを
２入力とするＮＯＲゲート１９とからなり、ノードＮ１
３の信号とこの信号に対して時間的に遅れた信号との差
分に基づいてリセットパルスを発生する構成となってい
る。リセットパルスのパルス幅は、遅延回路１８の遅延
時間によって決定される。遅延回路１８としては、例え
ば、遅延時間に対応した数だけインバータを縦続接続し
た回路構成のものを用いることができる。
【００１４】次に、上記構成の回路動作について説明す
る。ここでは、簡単のために、電源電圧Ｖccの立上がり
時間が無限大の場合を考えるものとする。先ず、Ｖcc＝
０Ｖでは、ノードＮ１１，Ｎ１２の各電位が共に０Ｖで
ある。電源電圧Ｖccが十分低ければ、ＭＯＳトランジス
タＱ１１〜Ｑ１５のインピーダンスが、抵抗Ｒ１１，Ｒ
１２のそれよりも十分に高いため、フリップフロップ１
３の安定点は１つしかない。すなわち、ノードＮ１１の
電位がＶccレベルに、ノードＮ１２の電位が接地レベル
にそれぞれ固定される。電源電圧Ｖccがインバータ１２
の閾値近くになれば、ＭＯＳトランジスタＱ１３，Ｑ１
４のインピーダンスは抵抗Ｒ１２のそれとほぼ等しくな
り、ノードＮ１２の電位は低レベルから高レベルへ遷移
する。
【００１５】そして、ノードＮ１２の電位がＭＯＳトラ
ンジスタＱ１１をオンさせるのに十分な電位となれば、
ＭＯＳトランジスタＱ１１がオン状態となるため、ノー
ドＮ１１の電位は低レベルとなり、フリップフロップ１
３の内容が反転する。このフリップフロップ１３の内容
反転（ノードＮ１２の電位が低レベルから高レベルへ遷
移）がインバータ１５を介してリセットパルス発生回路
１６に伝えられる。これにより、リセットパルス発生回
路１６からリセットパルスが発生される。
【００１６】すなわち、ノードＮ１２の電位が低レベル
から高レベルへ遷移すると、ノードＮ１３には高レベル
から低レベルへ遷移する信号が導出される。リセットパ
ルス発生回路１６では、このノードＮ１３の信号をイン
バータ１７で反転しかつ遅延回路１８で所定の遅延時間
だけ遅延し、この遅延信号とノードＮ１３の信号との論
理和をとることにより、リセットパルスを発生する。電
源電圧Ｖccが十分に高くなったときには、ノードＮ１１
の電位はＭＯＳトランジスタＱ１２のサブスレッショル
ド電流が抵抗Ｒ１１を流れる電流と等しくなるゲート電
圧になり、ノードＮ１２の電位はＭＯＳトランジスタＱ
１３のサブスレッショルド電流が抵抗Ｒ１２を流れる電
流と等しくなるゲート電圧となる。
【００１７】なお、ＭＯＳトランジスタＱ１５のサブス
レッショルド電流よりもＭＯＳトランジスタＱ１２のそ
れが多くなるように、ＭＯＳトランジスタＱ１５のチャ
ネル長は長く、ＭＯＳトランジスタＱ１２のチャネル長
は標準に設定されている。これは、ＭＯＳトランジスタ
Ｑ１５はあくまでもフリップフロップ１３の反転を促す
ための外部トリガーとして設けられたものであって、一
旦反転すれば再度元に戻りにくいようにするためであ
る。
【００１８】電源電圧Ｖccの立上がり時間が有限の場合
は、コンデンサＣ１１，Ｃ１２のカップリングによりノ
ードＮ１１の電位を電源Ｖccレベルに、ノードＮ１２の
電位を接地レベルに固定している。図２に、電源電圧Ｖ
ccの立上がり時間（Ｖcc＝０Ｖ〜５Ｖ）が５ｍsec.の場
合のノードＮ１１，Ｎ１２，Ｎ１３の各波形を示す。同
図から明らかなように、上記構成によれば、フリップフ
ロップ１３によって電源電圧Ｖccが高い状態と低い状態
を認識し、その境界でリセットパルスを発生するため、
電源電圧Ｖccの立ち上がりに非常に時間がかかるような
場合であっても、確実にリセットパルスを発生できる。
【００１９】ところで、ノードＮ１１〜Ｎ１３の電位変
化はヒステリシスを持ち、電源電圧Ｖccが上昇する場合
と下降する場合とで異なるヒステリシス特性を示す。図
３に、電源電圧Ｖccに対するノードＮ１１（Ａ）、ノー
ドＮ１２（Ｂ）及びノードＮ１３（Ｃ）の各電位の変化
を示す。同図（Ｃ）において、リセットパルスは、先述
したように、ノードＮ１３の電位が高レベルから低レベ
ルに遷移するときに発生される。次に、電源の瞬断など
のように、抵抗Ｒ１１，Ｒ１２による充放電時間よりも
短い時間で電源電圧Ｖccが一時的に下降し、再度上昇す
る場合の回路動作について説明する。
【００２０】先ず、電源電圧Ｖccが急激に０Ｖになる場
合を考えると、ノードＮ１１は、ＭＯＳトランジスタＱ
１１，Ｑ１４のドレインのＰ‐Ｎ接合による電荷の供給
により、−０．７Ｖ程度（Ｐ‐Ｎ接合のドロップ分）の
電位となる。次に、電源電圧Ｖccが再度上昇したとき、
ノードＮ１１が−０．７Ｖ程度の電位ではトランジスタ
Ｑ１４がオンしてしまうので、低電源電圧状態であって
も、ノードＮ１２の電位はＶccレベル、ノードＮ１３の
電位は接地レベルとなり、リセットパルスが発生しない
ことになる。
【００２１】ところが、本実施例においては、ＭＯＳト
ランジスタＱ１１に対しダイオード接続のＭＯＳトラン
ジスタＱ１２を直列に接続し、ＭＯＳトランジスタＱ１
４に対しダイオード接続のＭＯＳトランジスタＱ１３を
直列に接続した構成を採っていることから、電源電圧Ｖ
ccが急激に０Ｖになったときに、トランジスタＱ１４が
オンすることはない。したがって、電源電圧Ｖccが再度
上昇したときであっても、確実にリセットパルスを発生
させることが可能となる。なお、本例では、ダイオード
接続のＭＯＳトランジスタＱ１２，Ｑ１３を付加した
が、ダイオードそのものを付加しても良いことは勿論で
ある。図４に、電源電圧Ｖccが一時的に立ち下がった後
に再度立ち上がった場合のノードＮ１１，Ｎ１２，Ｎ１
３の各波形を示す。
【００２２】なお、上述した構成において、ノードＮ１
２の電位は、ＰチャネルＭＯＳトランジスタＱ１３の閾
値電圧をＶthとすると、Ｖcc−Ｖthまでしか上昇せず、
インバータ１５に貫通電流が流れる可能性がある。これ
は、インバータ１５を構成するＰチャネルＭＯＳトラン
ジスタの閾値電圧を、ＰチャネルＭＯＳトランジスタＱ
１３の閾値電圧よりも高く設定（例えば、チャネル長を
長く設定）することにより、インバータ１５の貫通電流
を抵抗Ｒ１２を流れる電流以下にすることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
一対のインバータを交差接続させてなるフリップフロッ
プを用いるとともに、直列接続されたダイオード及びコ
ンデンサの共通接続点をフリップフロップの一方の出力
端に接続し、フリップフロップによって電源電圧が高い
状態と低い状態を認識し、その境界でリセット信号を発
生する構成としたことにより、電源電圧が非常に緩やか
に上昇するような場合であってもリセット信号を発生で
きるため、電源の立上がり時間に全く左右されることな
く、安定してリセット信号を発生できることになる。
【００２４】また、フリップフロップを構成するインバ
ータの抵抗として高抵抗素子を用いたことにより、リー
ク電流を十分低く抑えることができる効果もある。さら
に、フリップフロップを構成するインバータの駆動用ト
ランジスタに直列にダイオードを接続したことにより、
電源電圧が急激に０Ｖに降下したときに、出力側のイン
バータの駆動用トランジスタがオンすることはないの
で、電源電圧が一時的に降下し、再度電源電圧が上昇し
た場合であっても、確実にリセット信号を発生させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】電源電圧Ｖccの立上がり時間が５ｍsec.の場合
の各ノードの波形図である。
【図３】電源電圧Ｖccに対するノードＮ１１（Ａ）、ノ
ードＮ１２（Ｂ）及びノードＮ１３（Ｃ）の各電位の変
化を示す波形図である。
【図４】電源電圧Ｖccが一時的に立ち下がった後に再度
立ち上がった場合の各ノードの波形図である。
【図５】従来例を示す回路図である。
【符号の説明】
１１，１２ インバータ １３ フリップフロップ １６ リセットパルス発生回路 １８ 遅延回路 １９ ＮＯＲゲート

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 負荷及びこの負荷と直列接続されたＭＩ
    Ｓトランジスタを有する一対のインバータを交差接続さ
    せてなるフリップフロップと、 第１電源と第２電源間に直列接続されたダイオード及び
    コンデンサからなりかつその共通接続点が前記フリップ
    フロップの一方の出力端に接続された直列接続回路と、 前記フリップフロップのいずれか一方の出力信号の信号
    変化に基づいてリセット信号を発生するリセット信号発
    生回路とを具備し、 前記フリップフロップは、前記ＭＩＳトランジスタに直
    列接続されたダイオードを有する ことを特徴とするパワ
    ーオンリセット回路。
  2. 【請求項２】 前記負荷が高抵抗素子であることを特徴
    とする請求項１記載のパワーオンリセット回路。
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