JP3263645B2 - 表示用マイクロコンピュータ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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Description
【０００１】
【発明の属する技術分野】本発明は、表示パネル（液晶
パネル等）にキャラクタ（文字、数字、絵柄等）を表示
させるのに好適な表示用マイクロコンピュータに関す
る。
パネル等）にキャラクタ（文字、数字、絵柄等）を表示
させるのに好適な表示用マイクロコンピュータに関す
る。
【０００２】
【従来の技術】図３は従来の表示用マイクロコンピュー
タを示すブロック図である。図３において、（１０１）
は液晶パネルであり、ｍ本のコモン電極とｎ本のセグメ
ント電極とをマトリクス配置し、コモン電極及びセグメ
ント電極の交点のドットを点灯又は消灯させて所定キャ
ラクタを表示するものである。（１０２）は表示用ＲＡ
Ｍであり、液晶パネル（１０１）の１画面分のキャラク
タを構成するドットデータが液晶パネル（１０１）の表
示位置に１対１に対応するアドレスに書き込まれるもの
である。表示用ＲＡＭ（１０２）に書き込まれると共に
読み出されるドットデータは、論理値「１」の時に点灯
を指示し且つ論理値「０」の時に消灯を指示し、液晶パ
ネル（１０１）の１画面毎に表示すべき内容に書き換え
られる。尚、表示用ＲＡＭ（１０２）からのドットデー
タの読み出し速度は、液晶パネル（１０１）の１画面分
の液晶表示が完了するまでの周波数が予め定められた交
番周波数となる様に設定されている。（１０３）はパラ
レルシリアル変換回路であり、表示用ＲＡＭ（１０２）
から読み出されるワード単位のドットデータをパラレル
状態からシリアル状態へ変換するものである。（１０
４）はｎビットのシフトレジスタであり、パラレルシリ
アル変換回路（１０３）から出力されるワード単位のシ
リアルデータをドットクロックＤＣＬＫに同期して順次
シフトし、液晶パネル（１０１）の１行分のドットデー
タを保持するものである。（１０５）はｎビットのラッ
チ回路であり、シフトレジスタ（１０４）に保持された
ｎビットのドットデータをラッチクロックＬＣＬＫに同
期してラッチするものである。（１０６）は駆動回路で
あり、液晶パネル（１０１）の１行単位でコモン電極を
順次選択すると共にラッチ回路（１０５）のラッチデー
タに応じてセグメント電極を選択するものである。即
ち、駆動回路（１０６）は、選択されたコモン電極及び
セグメント電極の交差位置を点灯させる。この動作をｍ
回繰り返すと、液晶パネル（１０１）の１画面分のキャ
ラクタ表示が完了する。
タを示すブロック図である。図３において、（１０１）
は液晶パネルであり、ｍ本のコモン電極とｎ本のセグメ
ント電極とをマトリクス配置し、コモン電極及びセグメ
ント電極の交点のドットを点灯又は消灯させて所定キャ
ラクタを表示するものである。（１０２）は表示用ＲＡ
Ｍであり、液晶パネル（１０１）の１画面分のキャラク
タを構成するドットデータが液晶パネル（１０１）の表
示位置に１対１に対応するアドレスに書き込まれるもの
である。表示用ＲＡＭ（１０２）に書き込まれると共に
読み出されるドットデータは、論理値「１」の時に点灯
を指示し且つ論理値「０」の時に消灯を指示し、液晶パ
ネル（１０１）の１画面毎に表示すべき内容に書き換え
られる。尚、表示用ＲＡＭ（１０２）からのドットデー
タの読み出し速度は、液晶パネル（１０１）の１画面分
の液晶表示が完了するまでの周波数が予め定められた交
番周波数となる様に設定されている。（１０３）はパラ
レルシリアル変換回路であり、表示用ＲＡＭ（１０２）
から読み出されるワード単位のドットデータをパラレル
状態からシリアル状態へ変換するものである。（１０
４）はｎビットのシフトレジスタであり、パラレルシリ
アル変換回路（１０３）から出力されるワード単位のシ
リアルデータをドットクロックＤＣＬＫに同期して順次
シフトし、液晶パネル（１０１）の１行分のドットデー
タを保持するものである。（１０５）はｎビットのラッ
チ回路であり、シフトレジスタ（１０４）に保持された
ｎビットのドットデータをラッチクロックＬＣＬＫに同
期してラッチするものである。（１０６）は駆動回路で
あり、液晶パネル（１０１）の１行単位でコモン電極を
順次選択すると共にラッチ回路（１０５）のラッチデー
タに応じてセグメント電極を選択するものである。即
ち、駆動回路（１０６）は、選択されたコモン電極及び
セグメント電極の交差位置を点灯させる。この動作をｍ
回繰り返すと、液晶パネル（１０１）の１画面分のキャ
ラクタ表示が完了する。
【０００３】さて、液晶パネル（１０１）のコモン電極
及びセグメント電極の交差点は容量結合された状態とな
っている。図４は、コモン電極及びセグメント電極の交
差点における電圧の変化状態を表している。図Ｂの特性
図の横軸ｔは時間、縦軸Ｖはコモン電極及びセグメント
電極の交差点の電圧の絶対値を示し、斜線領域は液晶パ
ネル（１０１）の液晶表示がちらつく電圧範囲を示し、
周期Ｔは液晶パネル（１０１）の１画面表示に要する時
間（交番周波数の逆数）を示している。液晶パネル（１
０１）のコモン電極及びセグメント電極の交差点は、コ
モン電極及びセグメント電極の間に所定デューティ且つ
所定バイアスに設定された電圧を印加することにより点
灯する。しかし、液晶パネル（１０１）のコモン電極及
びセグメント電極の間は容量結合されている為、コモン
電極及びセグメント電極の間に点灯電圧を１度印加した
だけでは、コモン電極及びセグメント電極の間の電圧の
絶対値は容量結合に基づく時定数に従って破線の様に徐
々に下降し、斜線領域に入ると液晶パネル（１０１）を
ちらつかせる原因となってしまう。そこで、液晶パネル
（１０１）のコモン電極及びセグメント電極の間に点灯
電圧を周期Ｔで繰り返し印加し、コモン電極及びセグメ
ント電極の間の電圧が斜線領域まで下降するのを防止
し、即ち、液晶パネル（１０１）がちらつくのを防止し
ている。
及びセグメント電極の交差点は容量結合された状態とな
っている。図４は、コモン電極及びセグメント電極の交
差点における電圧の変化状態を表している。図Ｂの特性
図の横軸ｔは時間、縦軸Ｖはコモン電極及びセグメント
電極の交差点の電圧の絶対値を示し、斜線領域は液晶パ
ネル（１０１）の液晶表示がちらつく電圧範囲を示し、
周期Ｔは液晶パネル（１０１）の１画面表示に要する時
間（交番周波数の逆数）を示している。液晶パネル（１
０１）のコモン電極及びセグメント電極の交差点は、コ
モン電極及びセグメント電極の間に所定デューティ且つ
所定バイアスに設定された電圧を印加することにより点
灯する。しかし、液晶パネル（１０１）のコモン電極及
びセグメント電極の間は容量結合されている為、コモン
電極及びセグメント電極の間に点灯電圧を１度印加した
だけでは、コモン電極及びセグメント電極の間の電圧の
絶対値は容量結合に基づく時定数に従って破線の様に徐
々に下降し、斜線領域に入ると液晶パネル（１０１）を
ちらつかせる原因となってしまう。そこで、液晶パネル
（１０１）のコモン電極及びセグメント電極の間に点灯
電圧を周期Ｔで繰り返し印加し、コモン電極及びセグメ
ント電極の間の電圧が斜線領域まで下降するのを防止
し、即ち、液晶パネル（１０１）がちらつくのを防止し
ている。
【０００４】
【発明が解決しようとする課題】［問題点１］例えば、
液晶パネル（１０１）が縦３２ドットＸ横８０ドット、
表示用ＲＡＭ（１０２）の１ワードが８ビット、シフト
レジスタ（１０４）及びラッチ回路（１０５）が各々８
０ビットで構成された液晶表示装置において、交番周波
数を７５Ｈｚに設定した場合（交番周波数７５Ｈｚは液
晶表示がちらつかない周波数）、液晶パネル（１０１）
の１ドット表示の為の理想周波数は１９２ＫＨｚ（＝３
２Ｘ８０Ｘ７５Ｈｚ）となる。実際は、表示用ＲＡＭ
（１０２）の読み出し時間、パラレルシリアル変換回路
（１０３）の変換時間、シフトレジスタ（１０４）のシ
フト時間、ラッチ回路（１０５）のラッチタイミング時
間等がかかる為、液晶パネル（１０１）の１ドット表示
の為の実際周波数は理想周波数の２倍の３８４ＫＨｚ程
度となる。しかし、液晶パネル（１０１）の１ドット表
示に要する周波数が上記の値まで上昇すると、表示用マ
イクロコンピュータの消費電流が大きくなる問題があっ
た。 ［問題点２］パラレルシリアル変換回路（１０３）及び
シフトレジスタ（１０４）を削除し、表示用ＲＡＭ（１
０２）の読み出しデータを１ワード単位で順次ラッチす
るラッチ回路を追加すると、液晶パネル（１０１）の１
ドット表示に要する周波数は４８ＫＨｚ（＝３８４ＫＨ
ｚ÷８）となり、表示用マイクロコンピュータの消費電
流を［問題点１］より小さくできる。さて、マイクロコ
ンピュータの動作発振源としては、ＲＣ／セラミック／
水晶発振器の何れかが使用される。例えば、ＲＣ／セラ
ミック発振器を使用する場合、ＲＣ／セラミック発振器
の発振周波数を表示周波数（４８ＫＨｚ）まで分周すれ
ばよいが、ＲＣ／セラミック発振器はそれ自体の消費電
流が大きい為、液晶表示用には適さない問題があった。
一方、水晶発振器はそれ自体の消費電流が小さいが、発
振周波数（３２ＫＨｚ）を表示周波数（４８ＫＨｚ）に
逓倍できない問題があった。特に、水晶発振器の発振周
波数でドット表示を実行すると、交番周波数が５０Ｈｚ
（＝３２ＫＨｚ÷２÷１０÷３２）となり、即ち、液晶
パネル（１０１）のコモン電極及びセグメント電極の交
差点の電圧が図Ｂの斜線領域まで下降し、液晶パネル
（１０１）のキャラクタ表示がちらつく問題があった。
液晶パネル（１０１）が縦３２ドットＸ横８０ドット、
表示用ＲＡＭ（１０２）の１ワードが８ビット、シフト
レジスタ（１０４）及びラッチ回路（１０５）が各々８
０ビットで構成された液晶表示装置において、交番周波
数を７５Ｈｚに設定した場合（交番周波数７５Ｈｚは液
晶表示がちらつかない周波数）、液晶パネル（１０１）
の１ドット表示の為の理想周波数は１９２ＫＨｚ（＝３
２Ｘ８０Ｘ７５Ｈｚ）となる。実際は、表示用ＲＡＭ
（１０２）の読み出し時間、パラレルシリアル変換回路
（１０３）の変換時間、シフトレジスタ（１０４）のシ
フト時間、ラッチ回路（１０５）のラッチタイミング時
間等がかかる為、液晶パネル（１０１）の１ドット表示
の為の実際周波数は理想周波数の２倍の３８４ＫＨｚ程
度となる。しかし、液晶パネル（１０１）の１ドット表
示に要する周波数が上記の値まで上昇すると、表示用マ
イクロコンピュータの消費電流が大きくなる問題があっ
た。 ［問題点２］パラレルシリアル変換回路（１０３）及び
シフトレジスタ（１０４）を削除し、表示用ＲＡＭ（１
０２）の読み出しデータを１ワード単位で順次ラッチす
るラッチ回路を追加すると、液晶パネル（１０１）の１
ドット表示に要する周波数は４８ＫＨｚ（＝３８４ＫＨ
ｚ÷８）となり、表示用マイクロコンピュータの消費電
流を［問題点１］より小さくできる。さて、マイクロコ
ンピュータの動作発振源としては、ＲＣ／セラミック／
水晶発振器の何れかが使用される。例えば、ＲＣ／セラ
ミック発振器を使用する場合、ＲＣ／セラミック発振器
の発振周波数を表示周波数（４８ＫＨｚ）まで分周すれ
ばよいが、ＲＣ／セラミック発振器はそれ自体の消費電
流が大きい為、液晶表示用には適さない問題があった。
一方、水晶発振器はそれ自体の消費電流が小さいが、発
振周波数（３２ＫＨｚ）を表示周波数（４８ＫＨｚ）に
逓倍できない問題があった。特に、水晶発振器の発振周
波数でドット表示を実行すると、交番周波数が５０Ｈｚ
（＝３２ＫＨｚ÷２÷１０÷３２）となり、即ち、液晶
パネル（１０１）のコモン電極及びセグメント電極の交
差点の電圧が図Ｂの斜線領域まで下降し、液晶パネル
（１０１）のキャラクタ表示がちらつく問題があった。
【０００５】そこで、本発明は、消費電流が小さく且つ
表示パネルにおけるキャラクタ表示がちらつかない表示
用マイクロコンピュータを提供することを目的とする。
表示パネルにおけるキャラクタ表示がちらつかない表示
用マイクロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、表示パネルに所定キ
ャラクタを表示させる為のキャラクタデータが前記表示
パネルの表示位置に１対１に対応するアドレスに書き込
まれる表示用ＲＡＭと、前記表示用ＲＡＭから読み出さ
れたキャラクタデータをラッチする第１ラッチ回路と、
前記第１ラッチ回路のラッチデータに対応するキャラク
タを前記表示パネルに表示させる駆動回路と、を有する
表示用マイクロコンピュータにおいて、前記表示用ＲＡ
Ｍの出力と前記第１ラッチ回路の入力との間に、前記表
示用ＲＡＭから読み出されたキャラクタデータを複数ワ
ード単位でラッチする第２ラッチ回路を設けたことを特
徴とする。
解決する為に成されたものであり、表示パネルに所定キ
ャラクタを表示させる為のキャラクタデータが前記表示
パネルの表示位置に１対１に対応するアドレスに書き込
まれる表示用ＲＡＭと、前記表示用ＲＡＭから読み出さ
れたキャラクタデータをラッチする第１ラッチ回路と、
前記第１ラッチ回路のラッチデータに対応するキャラク
タを前記表示パネルに表示させる駆動回路と、を有する
表示用マイクロコンピュータにおいて、前記表示用ＲＡ
Ｍの出力と前記第１ラッチ回路の入力との間に、前記表
示用ＲＡＭから読み出されたキャラクタデータを複数ワ
ード単位でラッチする第２ラッチ回路を設けたことを特
徴とする。
【０００７】また、表示パネルに所定キャラクタを表示
させる為のキャラクタデータが前記表示パネルの表示位
置に１対１に対応するアドレスに書き込まれる表示用Ｒ
ＡＭと、前記表示用ＲＡＭから読み出されたキャラクタ
データを複数ビット単位で順次ラッチする初段ラッチ回
路と、前記初段ラッチ回路のラッチデータを一括でラッ
チする次段ラッチ回路と、前記次段ラッチ回路のラッチ
データに対応するキャラクタを前記表示パネルに表示さ
せる駆動回路と、を備え、前記表示用ＲＡＭは、複数分
割されたアドレス領域と、複数分割されたアドレス領域
の中の各アドレスに格納されたキャラクタデータを同時
出力できるだけの出力ビット数を有することを特徴とす
る。特に、前記表示パネルに所定キャラクタを表示させ
る時、前記表示用ＲＡＭの複数分割されたアドレス領域
の中の対応づけられた各アドレスを同時にアドレス指定
するアドレス回路を設けたことを特徴とする。
させる為のキャラクタデータが前記表示パネルの表示位
置に１対１に対応するアドレスに書き込まれる表示用Ｒ
ＡＭと、前記表示用ＲＡＭから読み出されたキャラクタ
データを複数ビット単位で順次ラッチする初段ラッチ回
路と、前記初段ラッチ回路のラッチデータを一括でラッ
チする次段ラッチ回路と、前記次段ラッチ回路のラッチ
データに対応するキャラクタを前記表示パネルに表示さ
せる駆動回路と、を備え、前記表示用ＲＡＭは、複数分
割されたアドレス領域と、複数分割されたアドレス領域
の中の各アドレスに格納されたキャラクタデータを同時
出力できるだけの出力ビット数を有することを特徴とす
る。特に、前記表示パネルに所定キャラクタを表示させ
る時、前記表示用ＲＡＭの複数分割されたアドレス領域
の中の対応づけられた各アドレスを同時にアドレス指定
するアドレス回路を設けたことを特徴とする。
【０００８】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の表示用マイクロコンピュ
ータを説明する為の回路ブロック図である。図１におい
て、（１）は液晶パネル（表示パネル）であり、ｍ本の
コモン電極とｎ本のセグメント電極とをマトリクス配置
し、コモン電極及びセグメント電極の交点を点灯又は消
灯させてドット表示を行うものである。
的に説明する。図１は本発明の表示用マイクロコンピュ
ータを説明する為の回路ブロック図である。図１におい
て、（１）は液晶パネル（表示パネル）であり、ｍ本の
コモン電極とｎ本のセグメント電極とをマトリクス配置
し、コモン電極及びセグメント電極の交点を点灯又は消
灯させてドット表示を行うものである。
【０００９】（２）は表示用ＲＡＭであり、液晶パネル
（１）の１画面分のキャラクタを構成するドットデータ
が液晶パネル（１）の表示位置に１対１に対応するアド
レスに書き込まれるものである。表示用ＲＡＭ（２）に
書き込まれると共に読み出されるドットデータは、論理
値「１」の時に点灯を指示し且つ論理値「０」の時に消
灯を指示し、液晶パネル（１）の１画面毎に表示すべき
内容に書き換えられる。尚、表示用ＲＡＭ（２）からの
ドットデータの読み出し速度は、液晶パネル（１）の１
画面分の液晶表示が完了するまでの周波数が予め定めら
れた交番周波数となる様に設定されている。
（１）の１画面分のキャラクタを構成するドットデータ
が液晶パネル（１）の表示位置に１対１に対応するアド
レスに書き込まれるものである。表示用ＲＡＭ（２）に
書き込まれると共に読み出されるドットデータは、論理
値「１」の時に点灯を指示し且つ論理値「０」の時に消
灯を指示し、液晶パネル（１）の１画面毎に表示すべき
内容に書き換えられる。尚、表示用ＲＡＭ（２）からの
ドットデータの読み出し速度は、液晶パネル（１）の１
画面分の液晶表示が完了するまでの周波数が予め定めら
れた交番周波数となる様に設定されている。
【００１０】表示用ＲＡＭ（２）は、アドレスデータの
最下位ビットＡ０が論理値「０」の偶数アドレス領域、
及び、アドレスデータの最下位ビットＡ０が論理値
「１」の奇数アドレス領域に２分割され、偶数アドレス
領域及び奇数アドレス領域のドットデータを読み出す独
立した出力端子を有している。即ち、ＣＰＵのプログラ
ムで表示用ＲＡＭ（２）をアドレス指定する時は、従来
通り１つのアドレスを順次指定し、液晶表示の為のアド
レスカウンタで表示用ＲＡＭ（２）をアドレス指定する
時は、アドレスデータの下位２ビット目Ａ１以降で定ま
る２つの偶数アドレス及び奇数アドレスを同時指定す
る。さて、表示用マイクロコンピュータのプログラム命
令を実行する為の１マシンサイクルは、図２に示す様
に、Ｓ１〜Ｓ６の６ステートから成る。１マシンサイク
ルを構成するＳ１、Ｓ３、Ｓ５はＣＰＵのプログラムカ
ウンタによる表示用ＲＡＭ（２）のアドレス指定に使用
され、Ｓ２、Ｓ４、Ｓ６（Ｓ１、Ｓ３、Ｓ５の反転）は
液晶表示の為のアドレスカウンタによる表示用ＲＡＭ
（２）のアドレス指定に使用される。即ち、表示用ＲＡ
Ｍ（２）のアドレス指定はシングルポートで済み、表示
用ＲＡＭ（２）の構成が複雑になるのを防止できる。
最下位ビットＡ０が論理値「０」の偶数アドレス領域、
及び、アドレスデータの最下位ビットＡ０が論理値
「１」の奇数アドレス領域に２分割され、偶数アドレス
領域及び奇数アドレス領域のドットデータを読み出す独
立した出力端子を有している。即ち、ＣＰＵのプログラ
ムで表示用ＲＡＭ（２）をアドレス指定する時は、従来
通り１つのアドレスを順次指定し、液晶表示の為のアド
レスカウンタで表示用ＲＡＭ（２）をアドレス指定する
時は、アドレスデータの下位２ビット目Ａ１以降で定ま
る２つの偶数アドレス及び奇数アドレスを同時指定す
る。さて、表示用マイクロコンピュータのプログラム命
令を実行する為の１マシンサイクルは、図２に示す様
に、Ｓ１〜Ｓ６の６ステートから成る。１マシンサイク
ルを構成するＳ１、Ｓ３、Ｓ５はＣＰＵのプログラムカ
ウンタによる表示用ＲＡＭ（２）のアドレス指定に使用
され、Ｓ２、Ｓ４、Ｓ６（Ｓ１、Ｓ３、Ｓ５の反転）は
液晶表示の為のアドレスカウンタによる表示用ＲＡＭ
（２）のアドレス指定に使用される。即ち、表示用ＲＡ
Ｍ（２）のアドレス指定はシングルポートで済み、表示
用ＲＡＭ（２）の構成が複雑になるのを防止できる。
【００１１】ＡＮＤゲート（３）（４）及びＯＲゲート
（５）から成る切換回路は、１マシンサイクルを構成す
るＳ１、Ｓ３、Ｓ５の論理和（Ｓ１＋Ｓ３＋Ｓ５）がハ
イレベルの時、ＣＰＵによる表示用ＲＡＭ（２）のアド
レス指定時は、アドレスレジスタの値のうち偶数アドレ
スの最下位ビットＡ０（＝論理値「０」）を表示用ＲＡ
Ｍ（２）のアドレス入力に供給し、また、１マシンサイ
クルを構成するＳ２、Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４
＋Ｓ６）がハイレベルの時、液晶表示の為のアドレスカ
ウンタの値とは別に固定された最下位ビットＡ０（＝論
理値「０」）を表示用ＲＡＭ（２）のアドレス入力に切
り換えて供給するものである。一方、ＡＮＤゲート
（６）（７）及びＯＲゲート（８）から成る切換回路
は、１マシンサイクルを構成するＳ１、Ｓ３、Ｓ５の論
理和（Ｓ１＋Ｓ３＋Ｓ５）がハイレベルの時、ＣＰＵに
よる表示用ＲＡＭ（２）のアドレス指定時は、アドレス
レジスタの値のうち奇数アドレスの最下位ビットＡ０
（＝論理値「１」）を表示用ＲＡＭ（２）のアドレス入
力に供給し、また、１マシンサイクルを構成するＳ２、
Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４＋Ｓ６）がハイレベル
の時、液晶表示の為のアドレスカウンタの値とは別に固
定された最下位ビットＡ０（＝論理値「１」）を表示用
ＲＡＭ（２）のアドレス入力に切り換えて供給するもの
である。尚、ＣＰＵによる表示用ＲＡＭ（２）のアドレ
ス指定時は、最下位ビットＡ０は１回のアドレス指定の
度に論理値「１」又は「０」の何れか一方にしかならな
いので、表示用ＲＡＭ（２）の偶数及び奇数の両方のア
ドレス領域の最下位ビットＡ０が同時に確定することは
ない。従って、ＣＰＵ側で表示用ＲＡＭ（２）をアドレ
ス指定する場合は、偶数又は奇数アドレスの何れか一方
から読み出しが行われる。これに対し、液晶表示の為の
アドレスカウンタの値の最下位ビットＡ０は、表示用Ｒ
ＡＭ（２）の偶数及び奇数アドレス領域で各々論理値
「０」及び「１」に常時固定されている。従って、液晶
表示側で表示用ＲＡＭ（２）をアドレス指定する場合
は、１回のアドレス指定の度に最下位ビットＡ０を除く
アドレスカウンタの値Ａｎ〜Ａ１に応じて２つの偶数及
び奇数アドレスから同時に読み出しが行われる。ＡＮＤ
ゲート（９）（１０）及びＯＲゲート（１１）から成る
切換回路は、１マシンサイクルを構成するＳ１、Ｓ３、
Ｓ５の論理和（Ｓ１＋Ｓ３＋Ｓ５）がハイレベルの時、
ＣＰＵによる表示用ＲＡＭ（２）のアドレス指定時は、
最下位ビットＡ０を除くＡｎ〜Ａ１を表示用ＲＡＭ
（２）のアドレス入力に供給し、また、１マシンサイク
ルを構成するＳ２、Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４＋
Ｓ６）がハイレベルの時、液晶表示の為のアドレスカウ
ンタの値のうち最下位ビットＡ０を除くＡｎ〜Ａ１を表
示用ＲＡＭ（２）のアドレス入力に切り換えて供給する
ものである。以上の３つの切換回路を設けることによ
り、１マシンサイクルを構成するＳ１〜Ｓ６のタイミン
グに応じて、ＣＰＵ側で表示用ＲＡＭ（２）をアドレス
指定する場合は表示用ＲＡＭ（２）の偶数又は奇数アド
レスの何れか一方をアドレス指定して書き込み又は読み
出しを行い、液晶表示側で表示用ＲＡＭ（２）をアドレ
ス指定する場合は表示用ＲＡＭ（２）の１対１に対応す
る２つの偶数及び奇数アドレスの両方から読み出しを行
うことができる。
（５）から成る切換回路は、１マシンサイクルを構成す
るＳ１、Ｓ３、Ｓ５の論理和（Ｓ１＋Ｓ３＋Ｓ５）がハ
イレベルの時、ＣＰＵによる表示用ＲＡＭ（２）のアド
レス指定時は、アドレスレジスタの値のうち偶数アドレ
スの最下位ビットＡ０（＝論理値「０」）を表示用ＲＡ
Ｍ（２）のアドレス入力に供給し、また、１マシンサイ
クルを構成するＳ２、Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４
＋Ｓ６）がハイレベルの時、液晶表示の為のアドレスカ
ウンタの値とは別に固定された最下位ビットＡ０（＝論
理値「０」）を表示用ＲＡＭ（２）のアドレス入力に切
り換えて供給するものである。一方、ＡＮＤゲート
（６）（７）及びＯＲゲート（８）から成る切換回路
は、１マシンサイクルを構成するＳ１、Ｓ３、Ｓ５の論
理和（Ｓ１＋Ｓ３＋Ｓ５）がハイレベルの時、ＣＰＵに
よる表示用ＲＡＭ（２）のアドレス指定時は、アドレス
レジスタの値のうち奇数アドレスの最下位ビットＡ０
（＝論理値「１」）を表示用ＲＡＭ（２）のアドレス入
力に供給し、また、１マシンサイクルを構成するＳ２、
Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４＋Ｓ６）がハイレベル
の時、液晶表示の為のアドレスカウンタの値とは別に固
定された最下位ビットＡ０（＝論理値「１」）を表示用
ＲＡＭ（２）のアドレス入力に切り換えて供給するもの
である。尚、ＣＰＵによる表示用ＲＡＭ（２）のアドレ
ス指定時は、最下位ビットＡ０は１回のアドレス指定の
度に論理値「１」又は「０」の何れか一方にしかならな
いので、表示用ＲＡＭ（２）の偶数及び奇数の両方のア
ドレス領域の最下位ビットＡ０が同時に確定することは
ない。従って、ＣＰＵ側で表示用ＲＡＭ（２）をアドレ
ス指定する場合は、偶数又は奇数アドレスの何れか一方
から読み出しが行われる。これに対し、液晶表示の為の
アドレスカウンタの値の最下位ビットＡ０は、表示用Ｒ
ＡＭ（２）の偶数及び奇数アドレス領域で各々論理値
「０」及び「１」に常時固定されている。従って、液晶
表示側で表示用ＲＡＭ（２）をアドレス指定する場合
は、１回のアドレス指定の度に最下位ビットＡ０を除く
アドレスカウンタの値Ａｎ〜Ａ１に応じて２つの偶数及
び奇数アドレスから同時に読み出しが行われる。ＡＮＤ
ゲート（９）（１０）及びＯＲゲート（１１）から成る
切換回路は、１マシンサイクルを構成するＳ１、Ｓ３、
Ｓ５の論理和（Ｓ１＋Ｓ３＋Ｓ５）がハイレベルの時、
ＣＰＵによる表示用ＲＡＭ（２）のアドレス指定時は、
最下位ビットＡ０を除くＡｎ〜Ａ１を表示用ＲＡＭ
（２）のアドレス入力に供給し、また、１マシンサイク
ルを構成するＳ２、Ｓ４、Ｓ６の論理和（Ｓ２＋Ｓ４＋
Ｓ６）がハイレベルの時、液晶表示の為のアドレスカウ
ンタの値のうち最下位ビットＡ０を除くＡｎ〜Ａ１を表
示用ＲＡＭ（２）のアドレス入力に切り換えて供給する
ものである。以上の３つの切換回路を設けることによ
り、１マシンサイクルを構成するＳ１〜Ｓ６のタイミン
グに応じて、ＣＰＵ側で表示用ＲＡＭ（２）をアドレス
指定する場合は表示用ＲＡＭ（２）の偶数又は奇数アド
レスの何れか一方をアドレス指定して書き込み又は読み
出しを行い、液晶表示側で表示用ＲＡＭ（２）をアドレ
ス指定する場合は表示用ＲＡＭ（２）の１対１に対応す
る２つの偶数及び奇数アドレスの両方から読み出しを行
うことができる。
【００１２】さて、ＣＰＵ側での表示用ＲＡＭ（２）の
アドレス指定時における読み出しデータは、表示用ＲＡ
Ｍ（２）の１ワード分のデータバス（図示せず）を介し
て周辺回路（図示せず）へ転送される。しかし、表示用
ＲＡＭ（２）の偶数及び奇数アドレスの両方の書き込み
データを周辺回路へ転送できる様に、表示用ＲＡＭ
（２）の２ワード分の出力端子を１ワード分のデータバ
スと接続し、即ち、表示用ＲＡＭ（２）の２ワードの出
力端子を切り換えて１ワード分のデータバスに転送しな
ければならない。ここで、表示用ＲＡＭ（２）はプリチ
ャージ型のスタティックＲＡＭであり、選択されていな
い偶数又は奇数アドレスの何れか一方の読み出しデータ
は全ビットが論理値「１」のまま変化せず、アドレス指
定されていないものと判断される為、表示用ＲＡＭ
（２）の２ワード分の出力端子に対して１ワード分のデ
ータバスを兼用しても何ら支障はない。
アドレス指定時における読み出しデータは、表示用ＲＡ
Ｍ（２）の１ワード分のデータバス（図示せず）を介し
て周辺回路（図示せず）へ転送される。しかし、表示用
ＲＡＭ（２）の偶数及び奇数アドレスの両方の書き込み
データを周辺回路へ転送できる様に、表示用ＲＡＭ
（２）の２ワード分の出力端子を１ワード分のデータバ
スと接続し、即ち、表示用ＲＡＭ（２）の２ワードの出
力端子を切り換えて１ワード分のデータバスに転送しな
ければならない。ここで、表示用ＲＡＭ（２）はプリチ
ャージ型のスタティックＲＡＭであり、選択されていな
い偶数又は奇数アドレスの何れか一方の読み出しデータ
は全ビットが論理値「１」のまま変化せず、アドレス指
定されていないものと判断される為、表示用ＲＡＭ
（２）の２ワード分の出力端子に対して１ワード分のデ
ータバスを兼用しても何ら支障はない。
【００１３】（１２）は２ワード分のラッチ回路であ
り、液晶表示の際、表示用ＲＡＭ（２）の２つの偶数及
び奇数アドレスから同時出力される２ワード分のドット
データをクロックＬＣＬＫ１に同期してラッチするもの
である。（１３）はｎビットのラッチ回路であり、２ワ
ードのビット数を単位とする分割ブロックから成り、各
分割ブロックはクロックＬＣＬＫ１の発生後順次発生す
るクロックＴ１、Ｔ２、Ｔ３・・・の供給を受ける。即
ち、ラッチ回路（１３）は、ラッチ回路（１２）のラッ
チデータを単位としてクロックＴ１、Ｔ２、Ｔ３・・・
に同期して順次ラッチするものである。（１４）はｎビ
ットのラッチ回路であり、ラッチ回路（１３）のラッチ
データをクロックＬＣＬＫ２に同期してラッチするもの
である。（１５）は駆動回路であり、液晶パネル（１）
の１行単位でコモン電極を順次選択すると共にラッチ回
路（１４）のラッチデータに応じてセグメント電極を選
択するものである。即ち、駆動回路（１５）は、選択さ
れたコモン電極及びセグメント電極の交差位置を点灯さ
せる。この動作をｍ回繰り返すと、液晶パネル（１０
１）の１画面分のキャラクタ表示が完了する。
り、液晶表示の際、表示用ＲＡＭ（２）の２つの偶数及
び奇数アドレスから同時出力される２ワード分のドット
データをクロックＬＣＬＫ１に同期してラッチするもの
である。（１３）はｎビットのラッチ回路であり、２ワ
ードのビット数を単位とする分割ブロックから成り、各
分割ブロックはクロックＬＣＬＫ１の発生後順次発生す
るクロックＴ１、Ｔ２、Ｔ３・・・の供給を受ける。即
ち、ラッチ回路（１３）は、ラッチ回路（１２）のラッ
チデータを単位としてクロックＴ１、Ｔ２、Ｔ３・・・
に同期して順次ラッチするものである。（１４）はｎビ
ットのラッチ回路であり、ラッチ回路（１３）のラッチ
データをクロックＬＣＬＫ２に同期してラッチするもの
である。（１５）は駆動回路であり、液晶パネル（１）
の１行単位でコモン電極を順次選択すると共にラッチ回
路（１４）のラッチデータに応じてセグメント電極を選
択するものである。即ち、駆動回路（１５）は、選択さ
れたコモン電極及びセグメント電極の交差位置を点灯さ
せる。この動作をｍ回繰り返すと、液晶パネル（１０
１）の１画面分のキャラクタ表示が完了する。
【００１４】例えば、液晶パネル（１）が縦３２ドット
Ｘ横８０ドット、表示用ＲＡＭ（２）の１ワードが８ビ
ット、ラッチ回路（１２）が１６ビット、ラッチ回路
（１３）（１４）が各々８０ビットで構成された液晶表
示装置において、交番周波数の最低周波数を７５Ｈｚに
設定した場合（交番周波数７５Ｈｚは液晶表示がちらつ
かない最低保証周波数とする）を考える。この場合、液
晶パネル（１）の１ドット当たりの表示周波数は２４Ｋ
Ｈｚ（＝３８４ＫＨｚ÷１６）となり、水晶発振器の発
振周波数（３２ＫＨｚ）を分周して得ることができる。
また、水晶発振器を使用すると、交番周波数は１００Ｈ
ｚ（＝３２ＫＨｚ÷２÷３２÷５）となって最低周波数
を上回る為、液晶表示がちらつくことはない。
Ｘ横８０ドット、表示用ＲＡＭ（２）の１ワードが８ビ
ット、ラッチ回路（１２）が１６ビット、ラッチ回路
（１３）（１４）が各々８０ビットで構成された液晶表
示装置において、交番周波数の最低周波数を７５Ｈｚに
設定した場合（交番周波数７５Ｈｚは液晶表示がちらつ
かない最低保証周波数とする）を考える。この場合、液
晶パネル（１）の１ドット当たりの表示周波数は２４Ｋ
Ｈｚ（＝３８４ＫＨｚ÷１６）となり、水晶発振器の発
振周波数（３２ＫＨｚ）を分周して得ることができる。
また、水晶発振器を使用すると、交番周波数は１００Ｈ
ｚ（＝３２ＫＨｚ÷２÷３２÷５）となって最低周波数
を上回る為、液晶表示がちらつくことはない。
【００１５】以上より、従来と同様の液晶表示を行う場
合、消費電流を低減でき、更に、液晶表示のちらつきを
確実に防止できる。尚、本発明の実施の形態において
は、表示用ＲＡＭ（２）を偶数及び奇数アドレス領域に
２分割したが、アドレスデータの下位２ビット目以上を
使用して２↑２（↑はべき乗）以上に分割しても良い。
合、消費電流を低減でき、更に、液晶表示のちらつきを
確実に防止できる。尚、本発明の実施の形態において
は、表示用ＲＡＭ（２）を偶数及び奇数アドレス領域に
２分割したが、アドレスデータの下位２ビット目以上を
使用して２↑２（↑はべき乗）以上に分割しても良い。
【００１６】
【発明の効果】本発明によれば、従来と同様の表示条件
で、表示パネルにキャラクタ表示を行う場合、消費電流
を低減でき、更に、表示パネルのちらつきを確実に防止
できる利点が得られる。
で、表示パネルにキャラクタ表示を行う場合、消費電流
を低減でき、更に、表示パネルのちらつきを確実に防止
できる利点が得られる。
【図１】本発明の表示用マイクロコンピュータを説明す
る為の回路ブロック図である。
る為の回路ブロック図である。
【図２】表示用マイクロコンピュータの１マシンサイク
ルを示す波形図である。
ルを示す波形図である。
【図３】従来の表示用マイクロコンピュータを説明する
為の回路ブロック図である。
為の回路ブロック図である。
【図４】液晶パネルの充放電状態を表す特性図である。
（１） 液晶パネル （２） 表示用ＲＡＭ （３）（４）（６）（７）（９）（１０） ＡＮＤゲー
ト （５）（８）（１１） ＯＲゲート （１２）（１３） ラッチ回路
ト （５）（８）（１１） ＯＲゲート （１２）（１３） ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/24 ６５０ Ｇ０９Ｇ 5/24 ６５０Ｓ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G06F 3/153 G09G 3/20 G09G 5/24
Claims (3)
- 【請求項１】 表示パネルに所定キャラクタを表示させ
る為のキャラクタデータが前記表示パネルの表示位置に
１対１に対応するアドレスに書き込まれる表示用ＲＡＭ
と、 第１クロックに同期して、前記表示用ＲＡＭの前記アド
レスから読み出されたキャラクタデータをラッチする第
１ラッチ回路と、 前記第1クロックの後に発生する第２クロックに同期し
て、前記第1ラッチ回路にラッチされたキャラクタデー
タを所定データ量まで順次ラッチする第２ラッチ回路
と、 前記第２ラッチ回路に所定量のキャラクタデータがラッ
チされると、前記第２ラッチ回路のラッチデータを一括
でラッチする第３ラッチ回路と、 前記次段ラッチ回路のラッチデータに対応するキャラク
タを前記表示パネルに表示させる駆動回路と、を備える
ことを特徴とする表示用マイクロコンピュータ。 - 【請求項２】 前記表示用ＲＡＭは、複数分割されたア
ドレス領域と、複数分割されたアドレス領域の中の各ア
ドレスに格納されたキャラクタデータを同時出力できる
だけの出力ビット数を有することを特徴とする請求項１
記載の表示用マイクロコンピュータ。 - 【請求項３】 前記表示パネルに所定キャラクタを表示
させる時、前記表示用ＲＡＭの複数分割されたアドレス
領域の中の対応づけられた各アドレスを同時にアドレス
指定するアドレス回路を設けたことを特徴とする請求項
２記載の表示用マイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32454797A JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
| TW087118972A TW403878B (en) | 1997-11-26 | 1998-11-17 | Microcomputer for display use |
| KR1019980050782A KR100328897B1 (ko) | 1997-11-26 | 1998-11-25 | 표시용마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32454797A JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11161234A JPH11161234A (ja) | 1999-06-18 |
| JP3263645B2 true JP3263645B2 (ja) | 2002-03-04 |
Family
ID=18167035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32454797A Expired - Fee Related JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3263645B2 (ja) |
| KR (1) | KR100328897B1 (ja) |
| TW (1) | TW403878B (ja) |
-
1997
- 1997-11-26 JP JP32454797A patent/JP3263645B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-17 TW TW087118972A patent/TW403878B/zh not_active IP Right Cessation
- 1998-11-25 KR KR1019980050782A patent/KR100328897B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW403878B (en) | 2000-09-01 |
| JPH11161234A (ja) | 1999-06-18 |
| KR100328897B1 (ko) | 2002-05-09 |
| KR19990045580A (ko) | 1999-06-25 |
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Legal Events
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|---|---|---|---|
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