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JP3258202B2 - 差動回路 - Google Patents

差動回路

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JP3258202B2
JP3258202B2 JP14471995A JP14471995A JP3258202B2 JP 3258202 B2 JP3258202 B2 JP 3258202B2 JP 14471995 A JP14471995 A JP 14471995A JP 14471995 A JP14471995 A JP 14471995A JP 3258202 B2 JP3258202 B2 JP 3258202B2
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transistors
input
circuit
collector
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Sharp Corp
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  • Power Engineering (AREA)
  • Amplifiers (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトランジスタの対数特性
を用いた差動回路に関する。
【０００２】
【従来の技術】上記差動回路は、種々の分野で使われて
いるが、以下ではその一部の例として利得制御回路や乗
算回路などに好適な増幅回路として用いられる対数圧縮
差動伸長回路を挙げて説明する。
【０００３】従来例を示す図５において、トランジスタ
QA,QBがダイオード接続され、それらのベース、コレク
タが低電圧Vに設定され、そのエミッタは入力端子TA,TB
に接続されている。またトランジスタQ1,Q2のエミッタ
が互いに接続されると共に、定電流源I0に接続され、そ
のベースはそれぞれ入力端子TA,TBに接続され、そのコ
レクタはそれぞれ出力端子T1,T2に接続されている。
【０００４】この回路動作は次のようなものである。Q
A,QB及び、Q1,Q2は、整合のとれたトランジスタであ
る。QA,QB,Q1,Q2のエミッタ電流をそれぞれ、IA,IB,I1,
I2、QA,QB,Q1,Q2のベース・エミッタ間電圧をそれぞ
れ、VBEA,VBEB,VBE1,VBE2とすると、QA,QBについて ΔVBE=VBEB-VBEA=(kT/q)・Ln(IB/IA)・・・（１） Q1,Q2について ΔVBE=VBE1-VBE2=(kT/q)・Ln(I1/I2)・・・（２） ここで q: 素電荷 k: ボルツマン定数 T: 絶対温度 である。
【０００５】回路構成から、 VBEB+VBE2=VBEA+VBE1 ∴VBEB-VBEA=VBE1-VBE2 であるので、式（１）のΔVBEと式（２）のΔVBEは等し
く、式（１）、（２）から IB/IA=I1/I2 ・・・・・（３） となる。
【０００６】このことより、入力電流IB,IAの入力電流
比と出力電流I1,I2の出力電流比が等しいことがわか
る。
【０００７】また式（３）より IB/(IA+IB)=I1/(I1+I2) ∴ I1=X・I0 ・・・（４） ここで、X=IB/(IA+IB),I0=I1+I2である。このXは０〜１
の間で変化する変調係数である。また同様に I2=(1-X)
・I0 となる。
【０００８】図５の出力電流I1,I2と入力電流の変調係
数Xとの関係を図７に実線で示す。即ち、出力電流I1,I2
は変調係数Xと電流I0の乗算出力となる。本回路を利用
した回路は多方面にわたるが、一つの例として上記の乗
算出力の関係を利用した乗算回路の構成を図８に示す。
【０００９】図８の乗算回路において先の式（３）は、 (I1-Δi)/(I1+Δi)=(Ie-ΔI)/(Ie+ΔI) となる。これから ΔI=(Ie/I1)・Δi となる。ここで、 Δi=Ｖin／Ｒi、Ｖout=２・ＲL・ΔI なので、 Ｖout＝２・（ＲL／Ｒi）・（Ie／I1）・ Ｖｉｎ となり、差動出力電圧ＶｏｕｔはＶinとIe／I1の積に比
例する。
【００１０】また、本回路は入力電流を入力トランジス
タQA,QBで対数に圧縮して電圧に変換し、トランジスタQ
1,Q2で差動伸長して電流に変換する回路であるため、入
力を電流で扱うことにより、低電圧動作で広いダイナミ
ックレンジの回路を容易に構成することができるため、
センサーアンプ（例えばカメラ用のＡＦセンサー、ＡＥ
センサー）などレンジの広い入力信号を扱う回路等にも
多く用いられている。ダイナミックレンジの広い信号を
扱うために、対数圧縮処理が必要となる訳であるが、上
記のＡＦセンサーなどでは、例えば数ｎＡ〜１ｍＡ程度
の信号を扱う。
【００１１】
【発明が解決しようとする課題】以上説明したように図
５に示すような対数圧縮差動伸長回路を用いた回路で、
レンジの広い入力電流を扱う場合や、高周波動作を行う
ため入力バイアス電流を大きくする必要がある場合など
で、入力電流が数１００μＡとなる場合には、入力トラ
ンジスタQA,QBのエミッタコンタクト抵抗を含むエミッ
タシリーズ抵抗による電圧降下が大きくなり、図７に破
線で示すような入力電流の比に対する出力電流I1,I2の
リニアリティーのズレが生じる問題がある。
【００１２】このエミッタシリーズ抵抗を等価シリーズ
抵抗rとして表した回路を図６に示す。いまトランジス
タQA,QBのエミッタシリーズ抵抗を共にrとすると、QA,Q
Bについて ΔVBE=(VBEB+r・IB)-(VBEA+r・IA) =(kT/q)・1n(IB/IA)+r・(IB-IA)・・・（５） となる。
【００１３】先の式（１）と比べて分かるとおり、この
式（５）の第２項 r(IB-IA) がエミッタシリーズ抵抗
rによる誤差要因となる。ここで式（５）と式（２）か
ら (IB/IA)×exp(r(IB-IA)/kT/q))=I1/I2 ・・・（６） となり、出力電流I1, I2の電流比が入力電流IB,IAの電
流比とならず、exp(r(IB-IA)kT/q))倍だけ出力電流比が
ずれることがわかる。
【００１４】即ち、QA,QBのエミッタシリーズ抵抗rによ
る電圧降下の差r(IB-IA)が r(IB-IA)＜＜kT/q (=26mV(T=300゜K)) となる入力電流の電流レベルであれば問題ないが、そう
でなければ図７の破線で示すように入力電流比に対する
出力電流値のリニアリティがずれてしまうことになる。
【００１５】また、トランジスタQ1,Q2のエミッタにお
いてもそのエミッタシリーズ抵抗rが存在するが、トラ
ンジスタQ1,Q2により形成される差動回路のバイアス電
流I0は一般に１０μＡ程度に設定されるため、トランジ
スタQ1,Q2のVBEの電圧差に発生するエミッタシリーズ抵
抗による誤差電圧r(I1-I2)は、たとえば、I0=I1+I2=10
μA, r:5Ωとすると、 r(I1-I2)≦50μV＜＜kT/q となり、
【００１６】トランジスタQ1,Q2のエミッタシリーズ抵
抗rによる入力電流比に対する出力電流のズレは、トラ
ンジスタQA,QBのエミッタシリーズ抵抗rによる入力電流
が数１００μA以上の時の入力電流比に対する出力電流
のズレに対して、１〜２桁以上小さいため、相対的無視
できるレベルである（最大で約0.16％のズレに留ま
る）。
【００１７】ここで一例をあげて説明する。いまエミッ
タシリーズ抵抗rを５Ωとし、入力電流が２００μＡで
あり、入力電流比が IA:IB=1:9(IA=20μA,IB=180μA)
であるとすると、式（５）より、 ΔVBE=26mV・1n(180μA/20μA)+0.8mV =57.2mV+0.8mV =58.0mV となり、このΔVBEが差動回路のQ1,Q2に入力されること
になる。
【００１８】その出力電流比は式（６）より I1/I2=(180μA/20μA)×exp(0.8mV/26mV) =(9/1)×1.03 =9.27 であるから、この出力電流の比I1/I2が入力電流の比IB/
IA=9.00から大きくずれるため、例えば先の図８の乗算
回路において出力特性に誤差を生じることになる。
【００１９】本発明は差動入力電流の値やそれらの電流
比に影響されずに、トランジスタのエミッタシリーズ抵
抗の電圧降下による差動出力の誤差を補償できる差動回
路を提供することを目的とする。
【００２０】
【課題を解決するための手段】入力トランジスタQA,QB
のコレクタに、そのトランジスタQA,QBのエミッタシリ
ーズ抵抗に相当する抵抗値の抵抗器をそれぞれ接続する
と共に、QAのベースをQBのコレクタに接続し、またQBの
ベースをQAのコレクタに接続した回路構成とする。
【００２１】
【作用】上記回路を構成することにより、入力電流値及
びその入力電流比によらず、入力トランジスタQA,QBの
エミッタシリーズ抵抗による電圧降下の差動出力への誤
差を常に補正するように作用する。
【００２２】
【実施例】図１に本発明の一実施例を示す。トランジス
タQAのコレクタにそのトランジスタQAのエミッタシリー
ズ抵抗rに相当する抵抗値の抵抗RAを接続し、トランジ
スタQBのコレクタにそのトランジスタQBのエミッタシリ
ーズ抵抗rに相当する抵抗値の抵抗RBを接続し、抵抗RA,
RBのもう一方の端子は共に直流電源電圧Ｖに接続されて
おり、そのトランジスタQA,QBのエミッタはそれぞれエ
ミッタシリーズ抵抗rを介して入力端子TA,TBに接続され
ている。入力端子TA,TBには差動の入力電流が与えられ
る。
【００２３】またトランジスタQ1,Q2のエミッタが互い
に接続されるとともに、定電流源I0に接続され、そのベ
ースはそれぞれ入力端子TA,TBに接続され、そのコレク
タはそれぞれ出力端子T1,T2に接続されている。図１の
動作をエミッタシリーズ抵抗をrとして表した等価回路
図（図２）をもとに説明する。
【００２４】トランジスタQA,QBのエミッタ電流をそれ
ぞれ、IA,IBとし、入力端子TA,TBの端子電圧をそれぞれ
VTA,VTBとすると、 VTA=V-(RB・IB+VBEA+r・IA) VTB=V-(RA・IA+VBEB+r・IB) となる。
【００２５】ここでVBEA,VBEBはトランジスタQA,QBのエ
ミッタシリーズ抵抗による電圧降下分を含まない理想的
なベース・エミッタ電圧を示す。また、RA=RB=rである
から、VTAとVTBの差電圧は、 VTA-VTB=(r・IA+VBEB+r・IB)-(r・IB+VBEA+r・IA) =VBEB-VBEA ・・・（７） となる。
【００２６】また、回路構成から、 VTA-VBE1=VTB-VBE2 であり、この式に式（７）を代入して VBEB-VBEA=VBE1-VBE2 ・・・（８） となる。
【００２７】ここで左辺 VBEB-VBEA はトランジスタQ
A,QBのエミッタシリーズ抵抗による電圧降下分を含まな
い理想的なベース・エミッタ電圧の差電圧であり、先の
式（１）により表される電圧となる。また右辺 VBE1-V
BE2 は先の式（２）により表される。よって式（１）、
式（２）により IB/IA=I1/I2 となる。
【００２８】以上の説明の通り、本発明の回路構成を用
いることにより、式（６）にみられたエミッタシリーズ
抵抗による電圧降下により発生する誤差を排除して、先
に説明した理想的な特性式（３）を示し、出力電流の電
流比を入力電流の電流比と同じにすることを実現でき
る。
【００２９】また、図３にトランジスタQ3,Q4と定電流
源I'、I'より成るエミッタフォロア回路を追加した回路
構成における実施例を示す。このようなエミッタフォロ
ア回路が追加された回路構成においても入力トランジス
タQA,QBを本発明の回路構成とすることにより、入力端
子VTAとVTBの差電圧は、先の実施例で示した式（７）と
同様、 VTA-VTB=VBEB-VBEA ・・・（７）’ となる。
【００３０】一方、回路構成から、VTA-VBE3-VBE1=VTB-
VBE4-VBE2（VBE3,VBE4はトランジスタQ3,Q4のベース・
エミッタ間電圧）であるが、トランジスタQ3,Q4のエミ
ッタ電流は共にI'で等しいため、VBE3=VBE4であり、こ
の式は VTA-VBE1=VTB-VBE2 となる。
【００３１】この式に（７）’を代入すると、先の式
（８）と同じ VBEB-VBEA=VBE1-VBE2 ・・・（８）’ となることから、先の式（８）と同じく IB/IA=I1/I2 が得られる。
【００３２】以上説明したように、図３の回路構成にお
いても本発明の効果は同様に得ることができることがわ
かる。また、本実施例はＮＰＮトランジスタで構成され
た回路において説明を行ったが、それぞれ逆の極性のト
ランジスタによる回路でも構成される。
【００３３】また、本実施例は対数圧縮差動伸長回路の
根幹をなす回路において実施した例であり、対数圧縮差
動伸長回路を使用したあらゆる回路において実施するこ
とができる。その一例として先の図８の乗算回路への実
施例を図４に示す。同図において、入力端子TA,TBび差
動対トランジスタQ11,Q12のコレクタが接続されてい
る。
【００３４】このトランジスタQ11,Q12のエミッタは抵
抗Riと、トランジスタQ13,Q14,Q15より成る定電流回路
に接続されている。尚、この定電流回路はカレントミラ
ー回路で構成されている。トランジスタQ11,Q12のベー
スには入力電圧Vinが与えられる。一方、トランジスタQ
1,Q2のエミッタに接続される定電流源はトランジスタQ1
6とQ17によるカレントミラー回路で構成されている。図
４における他の構成は先に述べた図１や図２の回路と同
じものである。
【００３５】トランジスタQA,QBのエミッタシリーズ抵
抗をr、QA,QBのコレクタに接続した抵抗をそれぞれ、R
A,RBとし、入力端子TA,TBの端子電圧をそれぞれVA,VBと
すると、 VA=V-｛RB・(I1-Δi)+VBEA+r・(I1+Δi)｝ VB=V-｛RA・(I1+Δi)+VBEB+r・(I1-Δi)｝ となる。ここでVBEA,VBEBはトランジスタQA,QBのエミッ
タシリーズ抵抗による電圧降下分を含まない理想的なベ
ース・エミッタ電圧を示す。
【００３６】また、RA=RB=rであるから、VAとVBの差電
圧は、 VA-VB=〔V-｛r・(I1-Δi)+VBEA+r・(I1+Δi)｝〕-〔V-
｛r・(I1+Δi)+VBEB+r・(I1-Δi)｝〕 =VBEA-VBEB ・・・・（９） となる。
【００３７】また、回路構成から、 VA+VBE1=VB+VBE2 であり、この式に式（９）を代入して VBEB-VBEA=VBE1-VBE2 ・・・（８）’’ となる。
【００３８】ここで左辺 VBEB-VBEA はトランジスタQA,
QBのエミッタシリーズ抵抗による電圧降下分を含まない
理想的なベース・エミッタ電圧の差電圧であり、 VBEB-VBEA=(kT/q)・1n((I1-Δi)/(I1+Δi)) であり、また右辺 VBE1-VBE2は VBE1-VBE2=(kT/q)・1n((Ie-ΔI)/(Ie+ΔI)) である。
【００３９】これらを式（８）’’に代入すると、 (I1-Δi)/(I1+Δi)=(Ie-ΔI)/(Ie+ΔI) となる。これから ΔI=(Ie/I1)・Δi となる。
【００４０】ここで Δi=Vin/Ri,Vout=2・RL・ΔIなの
で Vout=2・(RL/Ri)・(Ie/I1)・Vin となり、差動出力電圧VoutはトランジスタQA,QBのエミ
ッタシリーズ抵抗rの影響を受けること無く、VinとIe/I
1の積に比例する。また、以上の例では、対数圧縮差動
伸長回路について本発明の一つの実施例を述べたが、こ
れに限らず、図１で示されるように、一般的な差動増幅
回路に適用できる。
【００４１】
【発明の効果】以上述べたように、本発明によれば、簡
単な回路構成で、入力電流の電流値、及びその入力電流
の電流比によらず、常にエミッタシリーズ抵抗の電圧降
下による差動出力の誤差を補償した差動回路を得ること
ができる。
【図面の簡単な説明】
【図１】 本発明の差動回路を示す回路図。
【図２】 図１におけるトランジスタQA,QBのエミッタ
シリーズ抵抗をrとして表した等価回路図。
【図３】 本発明の他の実施例の回路図。
【図４】 本発明を乗算回路に適用した実施例の回路
図。
【図５】 従来の対数圧縮差動伸長回路の回路図。
【図６】 図５におけるトランジスタQA,QBのエミッタ
シリーズ抵抗をrとして表した従来の対数圧縮差動伸長
回路の回路図。
【図７】 図５及び図６における入力電流比と出力電流
の関係図。
【図８】 従来の乗算回路を示す回路図。
【符号の説明】 QA、QB トランジスタ 抵抗 RA、RB Ｖ 直流電源電圧 Q1,Q2 トランジスタ I0 定電流源 TA,TB 入力端子 T1,T2 出力端子 Q3,Q4 エミッタフォロア
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 5/00 - 11/08 H03F 1/08 H03F 3/45

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】一対の入力トランジスタの対数特性を用い
    た差動回路において、その入力トランジスタのコレクタ
    に該入力トランジスタのエミッタシリーズ抵抗に相当す
    る抵抗値の抵抗をそれぞれ接続し、その入力トランジス
    タのベースはそれぞれ対をなしているもう一方のトラン
    ジスタのコレクタに接続されることにより、入力トラン
    ジスタのコンタクト抵抗を含むエミッタシリーズ抵抗に
    よる電圧降下により発生する誤差を排除したことを特徴
    とする差動回路。
  2. 【請求項２】第１、第２トランジスタと、 前記第１、第２トランジスタのコレクタと直流電源電圧
    間にそれぞれ接続されるとともに、トランジスタのエミ
    ッタシリーズ抵抗に相当する抵抗値を有する第１、第２
    抵抗と、 前記第１トランジスタのコレクタを第２トランジスタの
    ベースに接続する手段と、 前記第２トランジスタのコレクタを第１トランジスタの
    ベースに接続する手段と、 前記第１、第２トランジスタのエミッタに接続された第
    １、第２の差動電流入力端子と、 前記第１、第２トランジスタのエミッタにそれぞれベー
    スが接続され、エミッタが共通に定電流源に接続された
    第３、第４トランジスタと、 前記第３、第４トランジスタのコレクタにそれぞれ接続
    された第１、第２の出力端子と、 から成る差動回路。
  3. 【請求項３】前記第１、第２トランジスタのエミッタが
    それぞれエミッタフォロアを介して第３、第４トランジ
    スタのベースに接続されていることを特徴とする請求項
    ２に記載の差動回路。
  4. 【請求項４】前記第１、第２入力端子にそれぞれ第５、
    第６トランジスタが接続され、該第５、第６トランジス
    タのエミッタに定電流源が接続され、ベースに差動入力
    信号が与えられることを特徴とする請求項２に記載の差
    動回路。
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