JP3223519B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3223519B2 JP3223519B2 JP09647991A JP9647991A JP3223519B2 JP 3223519 B2 JP3223519 B2 JP 3223519B2 JP 09647991 A JP09647991 A JP 09647991A JP 9647991 A JP9647991 A JP 9647991A JP 3223519 B2 JP3223519 B2 JP 3223519B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ構造を有するＭＯＳＦＥＴの製造方法
に関する。
関し、特にＬＤＤ構造を有するＭＯＳＦＥＴの製造方法
に関する。
【０００２】
【従来の技術】最近のＭＯＳＦＥＴでは、ドレイン近傍
の電界強度を弱めてホットキャリア耐性を強めるため
に、ＬＤＤ構造が使われている。また最近このＬＤＤ構
造の利点に加えてソース・ドレインの寄生抵抗を低減で
きる「ＧＯＬＤ」（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ
ＬＤＤの略）と名ずけられた構造が、１９８７年に開催
された国際電子素子会議のテクニカル ダイジェストの
３８〜４１ページ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ３８−
４１，１９８７）に提案されている。
の電界強度を弱めてホットキャリア耐性を強めるため
に、ＬＤＤ構造が使われている。また最近このＬＤＤ構
造の利点に加えてソース・ドレインの寄生抵抗を低減で
きる「ＧＯＬＤ」（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ
ＬＤＤの略）と名ずけられた構造が、１９８７年に開催
された国際電子素子会議のテクニカル ダイジェストの
３８〜４１ページ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ３８−
４１，１９８７）に提案されている。
【０００３】このＧＯＬＤ構造は、図４に示すように、
Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ層）９，高濃
度Ｎ型層１０が設けられ、Ｐ型基板１上にはゲート酸化
膜２，およびゲート酸化膜２を介して逆Ｔ字型のゲート
電極６が設けられている。ゲート電極６の表面は、シリ
コン酸化膜１１，１２，１３により覆われている。この
構造では、低濃度Ｎ型層９直上にもゲート酸化膜２を介
してゲート電極６が存在するため、低濃度Ｎ型層領域上
のシリコン酸化膜中に注入したホットキャリアによる特
性変動は緩和されることになる。
Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ層）９，高濃
度Ｎ型層１０が設けられ、Ｐ型基板１上にはゲート酸化
膜２，およびゲート酸化膜２を介して逆Ｔ字型のゲート
電極６が設けられている。ゲート電極６の表面は、シリ
コン酸化膜１１，１２，１３により覆われている。この
構造では、低濃度Ｎ型層９直上にもゲート酸化膜２を介
してゲート電極６が存在するため、低濃度Ｎ型層領域上
のシリコン酸化膜中に注入したホットキャリアによる特
性変動は緩和されることになる。
【０００４】
【発明が解決しようとする課題】しかしながら上述のＧ
ＯＬＤ構造のＭＯＳＦＥＴでは、低濃度Ｎ型層（ＬＤＤ
層）とゲート電極とが完全にオーバーラップしているた
め、ゲート電極とソース・ドレインとの間の寄生容量が
大きくなり、論理ゲートの遅延が大きくなるという問題
点があった。
ＯＬＤ構造のＭＯＳＦＥＴでは、低濃度Ｎ型層（ＬＤＤ
層）とゲート電極とが完全にオーバーラップしているた
め、ゲート電極とソース・ドレインとの間の寄生容量が
大きくなり、論理ゲートの遅延が大きくなるという問題
点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、チャネル領域上に設けられた第１のゲート電
極と、前記第１のゲート電極の周囲に設けられた第２の
ゲート電極と、前記第２のゲート電極下に設けられたＬ
ＤＤ層と、前記第１のゲート電極直下に設けられた第１
のゲート酸化膜と、前記第２のゲート電極直下に設けら
れた第２のゲート酸化膜と、前記第２のゲート電極と前
記第１のゲート電極の側面との間に設けられた酸化膜
と、前記第１及び第２のゲート電極の上面に被着して前
記第１のゲート電極と前記第２のゲート電極とを電気的
に接続するシリサイド膜とを有する半導体装置の製造方
法において、前記ＬＤＤ層を形成した後、熱酸化によ
り、前記酸化膜および前記ＬＤＤ層に直接被着し且つ前
記第１のゲート酸化膜の膜厚より厚い膜厚を有する前記
第２のゲート酸化膜を形成することを特徴とする。
造方法は、チャネル領域上に設けられた第１のゲート電
極と、前記第１のゲート電極の周囲に設けられた第２の
ゲート電極と、前記第２のゲート電極下に設けられたＬ
ＤＤ層と、前記第１のゲート電極直下に設けられた第１
のゲート酸化膜と、前記第２のゲート電極直下に設けら
れた第２のゲート酸化膜と、前記第２のゲート電極と前
記第１のゲート電極の側面との間に設けられた酸化膜
と、前記第１及び第２のゲート電極の上面に被着して前
記第１のゲート電極と前記第２のゲート電極とを電気的
に接続するシリサイド膜とを有する半導体装置の製造方
法において、前記ＬＤＤ層を形成した後、熱酸化によ
り、前記酸化膜および前記ＬＤＤ層に直接被着し且つ前
記第１のゲート酸化膜の膜厚より厚い膜厚を有する前記
第２のゲート酸化膜を形成することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明に関連する技術を説明するための断面
図である。図１ではＮチャネルＭＯＳＦＥＴの場合につ
いて説明する。
る。図１は本発明に関連する技術を説明するための断面
図である。図１ではＮチャネルＭＯＳＦＥＴの場合につ
いて説明する。
【０００７】Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ
層）９，高濃度Ｎ型層１０が設けられ、第１ゲート酸化
膜２ａ，第２ゲート酸化膜３が設けられている。Ｐ型基
板１上には、第１ゲート酸化膜２ａを介して高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａが設け
られ、第２ゲート酸化膜３を介して高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７が設けられてい
る。低濃度Ｎ型層９と高濃度Ｎ型層１０とにより、ソー
ス・ドレインが形成される。第２ゲート酸化膜３の膜厚
は、第１ゲート酸化膜２ａの膜厚より厚く設定されてい
る。第２ゲート電極７は第１ゲート電極６ａの周囲に設
けられており、第１ゲート電極６ａと第２ゲート電極７
とは各々の側面において電気的に接続されている。低濃
度Ｎ型層９は第１ゲート電極６ａと自己整合的に形成さ
れ、高濃度Ｎ型層１０は第２ゲート電極７と自己整合的
に形成されている。
層）９，高濃度Ｎ型層１０が設けられ、第１ゲート酸化
膜２ａ，第２ゲート酸化膜３が設けられている。Ｐ型基
板１上には、第１ゲート酸化膜２ａを介して高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａが設け
られ、第２ゲート酸化膜３を介して高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７が設けられてい
る。低濃度Ｎ型層９と高濃度Ｎ型層１０とにより、ソー
ス・ドレインが形成される。第２ゲート酸化膜３の膜厚
は、第１ゲート酸化膜２ａの膜厚より厚く設定されてい
る。第２ゲート電極７は第１ゲート電極６ａの周囲に設
けられており、第１ゲート電極６ａと第２ゲート電極７
とは各々の側面において電気的に接続されている。低濃
度Ｎ型層９は第１ゲート電極６ａと自己整合的に形成さ
れ、高濃度Ｎ型層１０は第２ゲート電極７と自己整合的
に形成されている。
【０００８】図１における第２ゲート酸化膜３は、第１
ゲート電極を形成して低濃度Ｎ型層９を形成した後、選
択酸化技術により形成される。第２ゲート電極８は、第
２ゲート酸化膜３を形成した後、全面に堆積された多結
晶シリコン膜をエッチバックすることにより形成され
る。
ゲート電極を形成して低濃度Ｎ型層９を形成した後、選
択酸化技術により形成される。第２ゲート電極８は、第
２ゲート酸化膜３を形成した後、全面に堆積された多結
晶シリコン膜をエッチバックすることにより形成され
る。
【０００９】ゲート長がハーフミクロン程度のＭＯＳＦ
ＥＴに本実施例を適用する場合、第１ゲート酸化膜２ａ
の膜厚は１０ｎｍ程度が適切であり、第２ゲート酸化膜
３の膜厚は１５〜３０ｎｍ程度が適切である。
ＥＴに本実施例を適用する場合、第１ゲート酸化膜２ａ
の膜厚は１０ｎｍ程度が適切であり、第２ゲート酸化膜
３の膜厚は１５〜３０ｎｍ程度が適切である。
【００１０】図２は本発明の実施例を説明するための断
面図である。本実施例では、高濃度Ｎ型の多結晶シリコ
ン膜からなる第２ゲート電極７ａは、高濃度Ｎ型の多結
晶シリコン膜からなる第１ゲート電極６ａの周囲に、シ
リコン酸化膜４を介して設けられている。また、第２ゲ
ート電極７ａの外側の側面はシリコン酸化膜５により覆
われている。第１ゲート電極６ａ，第２ゲート電極７ａ
の上面にはシリサイド膜８が設けられ、シリサイド膜８
により第１ゲート電極６ａと第２ゲート電極７ａとは電
気的に接続されている。
面図である。本実施例では、高濃度Ｎ型の多結晶シリコ
ン膜からなる第２ゲート電極７ａは、高濃度Ｎ型の多結
晶シリコン膜からなる第１ゲート電極６ａの周囲に、シ
リコン酸化膜４を介して設けられている。また、第２ゲ
ート電極７ａの外側の側面はシリコン酸化膜５により覆
われている。第１ゲート電極６ａ，第２ゲート電極７ａ
の上面にはシリサイド膜８が設けられ、シリサイド膜８
により第１ゲート電極６ａと第２ゲート電極７ａとは電
気的に接続されている。
【００１１】本実施例の構造の半導体装置のゲート電極
に係わる主要な部分の製造方法は、以下のようになって
いる。第１ゲート電極６ａを形成し、低濃度Ｎ型層９を
形成した後、例えば熱酸化により第２ゲート酸化膜３，
シリコン酸化膜４を形成する。全面に多結晶シリコン膜
を堆積し、これをエッチバックして第２ゲート電極７ａ
を形成する。全面にシリコン酸化膜を堆積し、これをエ
ッチバックしてシリコン酸化膜５を形成する。シリコン
酸化膜４の膜厚は５〜２０ｎｍ程度である。第２ゲート
電極７ａを高濃度Ｎ型にするのは、高濃度Ｎ型層１０の
形成と同時に行なう方法，もしくはこれを形成するため
の全面に堆積した多結晶シリコン膜を高濃度Ｎ型にして
おくという方法による。
に係わる主要な部分の製造方法は、以下のようになって
いる。第１ゲート電極６ａを形成し、低濃度Ｎ型層９を
形成した後、例えば熱酸化により第２ゲート酸化膜３，
シリコン酸化膜４を形成する。全面に多結晶シリコン膜
を堆積し、これをエッチバックして第２ゲート電極７ａ
を形成する。全面にシリコン酸化膜を堆積し、これをエ
ッチバックしてシリコン酸化膜５を形成する。シリコン
酸化膜４の膜厚は５〜２０ｎｍ程度である。第２ゲート
電極７ａを高濃度Ｎ型にするのは、高濃度Ｎ型層１０の
形成と同時に行なう方法，もしくはこれを形成するため
の全面に堆積した多結晶シリコン膜を高濃度Ｎ型にして
おくという方法による。
【００１２】図３は本発明に関連する他の技術を説明す
るための断面図である。図３においては、高濃度Ｎ型の
多結晶シリコン膜からなる第２ゲート電極７ｂは高濃度
Ｎ型の多結晶シリコン膜からなる第１ゲート電極６ｂの
周囲にシリコン酸化膜４ａを介して設けられている。し
かし、第２ゲート電極７ｂと第１ゲート電極６ｂとはシ
リコン酸化膜４ａにより電気的に分離されている。
るための断面図である。図３においては、高濃度Ｎ型の
多結晶シリコン膜からなる第２ゲート電極７ｂは高濃度
Ｎ型の多結晶シリコン膜からなる第１ゲート電極６ｂの
周囲にシリコン酸化膜４ａを介して設けられている。し
かし、第２ゲート電極７ｂと第１ゲート電極６ｂとはシ
リコン酸化膜４ａにより電気的に分離されている。
【００１３】図３において、第２ゲート電極７ｂを特定
の電位に固定しておかない場合には、第２ゲート電極７
ｂはフローティング状態になり、第２ゲート電極７ｂの
電位は第１ゲート電極６ｂとソース・ドレインとの間の
容量結合により定まる。ＭＯＳＦＥＴの動作特性から
は、第２ゲート電極７ｂは特定の電位に特定されている
方が好ましい。電位の範囲としては接地電位から電源電
圧までの範囲でよいが、特に電源電位に固定しておくな
らばドレイン端でのホットキャリアの発生はより低減す
ることができる。
の電位に固定しておかない場合には、第２ゲート電極７
ｂはフローティング状態になり、第２ゲート電極７ｂの
電位は第１ゲート電極６ｂとソース・ドレインとの間の
容量結合により定まる。ＭＯＳＦＥＴの動作特性から
は、第２ゲート電極７ｂは特定の電位に特定されている
方が好ましい。電位の範囲としては接地電位から電源電
圧までの範囲でよいが、特に電源電位に固定しておくな
らばドレイン端でのホットキャリアの発生はより低減す
ることができる。
【００１４】
【発明の効果】以上説明したように本発明は、ＬＤＤ層
上のゲート絶縁膜を厚くすることにより、ゲート電極と
ソース・ドレインとの間の寄生容量が低減され、論理ゲ
ートの遅延が低減されるという効果を有する。例えば、
第１ゲート酸化膜の膜厚が１０ｎｍ，第２ゲート酸化膜
の膜厚が２０ｎｍの場合、ゲート電極とソース・ドレイ
ンとの間の寄生容量は半分程度になり、ＣＭＯＳによる
２ＮＡＮＤゲートの無負荷でのゲート遅延は２０％程度
低減され，高速化されることになる。
上のゲート絶縁膜を厚くすることにより、ゲート電極と
ソース・ドレインとの間の寄生容量が低減され、論理ゲ
ートの遅延が低減されるという効果を有する。例えば、
第１ゲート酸化膜の膜厚が１０ｎｍ，第２ゲート酸化膜
の膜厚が２０ｎｍの場合、ゲート電極とソース・ドレイ
ンとの間の寄生容量は半分程度になり、ＣＭＯＳによる
２ＮＡＮＤゲートの無負荷でのゲート遅延は２０％程度
低減され，高速化されることになる。
【図１】本発明に関連する技術を説明するための断面図
である。
である。
【図２】本発明の実施例を説明するための断面図であ
る。
る。
【図３】本発明に関連する他の技術を説明するための断
面図である。
面図である。
【図４】従来のＬＤＤ構造を有するＭＯＳＦＥＴを説明
するための断面図である。
するための断面図である。
１ Ｐ型基板 ２ ゲート酸化膜 ２ａ 第１ゲート酸化膜 ３ 第２ゲート酸化膜 ４，４ａ，５，１１，１２，１３ シリコン酸化膜 ６ ゲート電極 ６ａ，６ｂ 第１ゲート電極 ７，７ａ，７ｂ 第２ゲート電極 ８ シリサイド膜 ９ 低濃度Ｎ型層 １０ 高濃度Ｎ型層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】 チャネル領域上に設けられた第１のゲー
ト電極と、前記第１のゲート電極の周囲に設けられた第
２のゲート電極と、前記第２のゲート電極下に設けられ
たＬＤＤ層と、前記第１のゲート電極直下に設けられた
第１のゲート酸化膜と、前記第２のゲート電極直下に設
けられた第２のゲート酸化膜と、前記第２のゲート電極
と前記第１のゲート電極の側面との間に設けられた酸化
膜と、前記第１及び第２のゲート電極の上面に被着して
前記第１のゲート電極と前記第２のゲート電極とを電気
的に接続するシリサイド膜とを有する半導体装置の製造
方法において、前記ＬＤＤ層を形成した後、熱酸化によ
り、前記酸化膜および前記ＬＤＤ層に直接被着し且つ前
記第１のゲート酸化膜の膜厚より厚い膜厚を有する前記
第２のゲート酸化膜を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09647991A JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09647991A JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326524A JPH04326524A (ja) | 1992-11-16 |
| JP3223519B2 true JP3223519B2 (ja) | 2001-10-29 |
Family
ID=14166192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09647991A Expired - Fee Related JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223519B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100263710B1 (ko) * | 1997-12-23 | 2000-09-01 | 구자홍 | 반도체 소자 및 그 제조방법 |
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| JP2001195016A (ja) * | 1999-10-29 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | 電子装置 |
| US6580094B1 (en) | 1999-10-29 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device |
-
1991
- 1991-04-26 JP JP09647991A patent/JP3223519B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326524A (ja) | 1992-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010724 |
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