JP3221134B2 - Analog / digital conversion circuit - Google Patents
Analog / digital conversion circuitInfo
- Publication number
- JP3221134B2 JP3221134B2 JP03575993A JP3575993A JP3221134B2 JP 3221134 B2 JP3221134 B2 JP 3221134B2 JP 03575993 A JP03575993 A JP 03575993A JP 3575993 A JP3575993 A JP 3575993A JP 3221134 B2 JP3221134 B2 JP 3221134B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- encoder
- gate
- input
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 113
- 239000011159 matrix material Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 3
- 238000005070 sampling Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 239000000872 buffer Substances 0.000 description 12
- 238000013139 quantization Methods 0.000 description 9
- KIAPWMKFHIKQOZ-UHFFFAOYSA-N 2-[[(4-fluorophenyl)-oxomethyl]amino]benzoic acid methyl ester Chemical compound COC(=O)C1=CC=CC=C1NC(=O)C1=CC=C(F)C=C1 KIAPWMKFHIKQOZ-UHFFFAOYSA-N 0.000 description 6
- VFNUTEMVQGLDAG-NKVSQWTQSA-N 2-methoxy-4-[(Z)-(5,6,7,8-tetrahydro-[1]benzothiolo[2,3-d]pyrimidin-4-ylhydrazinylidene)methyl]phenol Chemical compound COC1=CC(\C=N/NC2=NC=NC3=C2C2=C(CCCC2)S3)=CC=C1O VFNUTEMVQGLDAG-NKVSQWTQSA-N 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ/ディジタル(以下、A/
Dと略記する)変換回路に係り、特にアナログ信号を上
位および下位の2段階でディジタル信号に変換する直並
列方式のA/D変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital (hereinafter, A / D) converter for converting an analog signal into a digital signal.
More specifically, the present invention relates to a serial / parallel A / D conversion circuit that converts an analog signal into a digital signal in two stages, upper and lower.
【0002】[0002]
【従来の技術】図5は、従来のA/D変換回路の構成例
を示す回路図であって、アナログ信号VINを4ビットの
ディジタルコードに変換する回路構成を示している。図
5において、10はマトリクス回路、21〜23は上位
コンパレータ、30は上位エンコーダ、41〜47は下
位コンパレータ、50は下位エンコーダ、60は反転ゲ
ート、70は禁止ゲート、80は選択ゲート、90はイ
ンバータをそれぞれ示している。2. Description of the Related Art FIG. 5 is a circuit diagram showing a configuration example of a conventional A / D conversion circuit, and shows a circuit configuration for converting an analog signal V IN into a 4-bit digital code. 5, 10 is a matrix circuit, 21 to 23 are upper comparators, 30 is an upper encoder, 41 to 47 are lower comparators, 50 is a lower encoder, 60 is an inverting gate, 70 is a prohibition gate, 70 is a selection gate, and 90 is a selection gate. Each inverter is shown.
【0003】マトリクス回路10は、28個のスイッチ
ングブロックS11〜S17,S21〜S 27,S31〜S37およ
びS41〜S47が4行7列のマトリクス状に配置されて構
成されている。各スイッチングブロックS11〜S17,S
21〜S27,S31〜S37およびS41〜S 47は、npn形ト
ランジスタQ1 ,Q2 およびQ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタQ1 のベースには基準
電圧VRT−VRBを基準抵抗素子R1 〜R16で分圧した基
準電圧が供給され、他方のトランジスタQ2 のベースに
は、ディジタルコードに変換すべきアナログ信号VINが
それぞれ供給される。また、トランジスタQ1 およびQ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタQ3 を介してそれぞれ電流源Iに接続されている。
また、トランジスタQ1 およびQ2 のコレクタには抵抗
rを介して電源電圧V DDが供給され、その出力端子は7
個の下位コンパレータ41〜47の比較器CD1〜CD7に
それぞれ入力され、下位コンパレータ41〜47の初段
アンプを兼用している。The matrix circuit 10 has 28 switches.
Block S11~ S17, Stwenty one~ S 27, S31~ S37And
And S41~ S47Are arranged in a matrix of 4 rows and 7 columns.
Has been established. Each switching block S11~ S17, S
twenty one~ S27, S31~ S37And S41~ S 47Is an npn-type
Transistor Q1, QTwoAnd QThreeOf differential type
It is composed of Excluding some, so-called differential
One transistor Q forming a pair1Base on the basis of
Voltage VRT-VRBIs the reference resistance element R1~ R16Group divided by
A reference voltage is supplied, and the other transistor QTwoAt the base of
Is the analog signal V to be converted to a digital codeINBut
Supplied respectively. Also, the transistor Q1And Q
TwoAre connected to each other, and the connection midpoint is described later.
Transients switched by control signals
Star QThreeAre respectively connected to the current source I.
Also, the transistor Q1And QTwoThe collector has no resistance
power supply voltage V DDAnd its output terminal is 7
C of the lower-order comparators 41 to 47D1~ CD7To
Input to the first stage of the lower comparators 41 to 47
Also serves as an amplifier.
【0004】図中、斜線を引いたスイッチングブロック
S11,S12,S16,S17,S21,S 22,S26,S27,S
31,S32,S36,S37,S41,S42,S46,S47は、2
ビットの下位変換コードに対してさらに2LSBの冗長
ビットを出力するものであり、特にこの中で、S11,S
12,S41,S42はコントロール信号によって能動化され
たときに、常に、一定の2値信号「H」または「L」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第2行と第4行の
トランジスタQ1,Q2のコレクタは、スイッチングブロ
ックの第1行、第3行のトランジスタQ1,Q2のコレク
タ出力と反対方向のラインに接続され、基準電位VRT−
VRBが印加される直列基準抵抗素子R1 〜R16のライン
が折り返しで作れるように工夫されている。[0004] In the figure, the switching block shaded
S11, S12, S16, S17, Stwenty one, S twenty two, S26, S27, S
31, S32, S36, S37, S41, S42, S46, S47Is 2
2 LSB redundancy for lower conversion code of bits
And outputs a bit.11, S
12, S41, S42Is activated by a control signal
The constant binary signal "H" or "L"
A fixed input signal is provided to be output.
Also, in particular, the second and fourth rows of the switching block
Transistor Q1,QTwoThe collector of the switching block
Transistors Q in the first and third rows of1,QTwoCollection of
Connected to the line in the direction opposite to theRT−
VRBIs applied to the series reference resistance element R.1~ R16Line of
Is designed so that it can be folded.
【0005】3個の上位コンパレータ21,22,23
は、それぞれ比較器CU1〜CU3,相補型の出力アンプC
AおよびアンドゲートAU1〜AU4を備えている。上位コ
ンパレータ21〜23の各比較器CU の一方の入力には
アナログ信号V INが供給され、他方の入力には基準電位
VRT〜VRBを粗い量子化で分圧した基準電圧V1 ,
V2 ,V3 が供給される。上位コンパレータ21〜23
の各比較器CU の出力は、サンプリングされたアナログ
信号のレベルに対応して「H」または「L」のレベルと
なり、各アンドゲートAU のいずれか1個のみが「1」
レベルを出力するように構成されている。[0005] The three upper comparators 21, 22, 23
Is the comparator CU1~ CU3, Complementary output amplifier C
A and AND gate AU1~ AU4It has. Higher rank
Comparators C of comparators 21 to 23UOne input of
Analog signal V INIs supplied, and the other input has the reference potential.
VRT~ VRBReference voltage V obtained by dividing voltage by coarse quantization1,
VTwo, VThreeIs supplied. Upper comparators 21 to 23
Each comparator CUThe output of the sampled analog
"H" or "L" level corresponding to the signal level
And each AND gate AUOnly one of is "1"
It is configured to output a level.
【0006】各アンドゲートAU の出力信号はワイヤー
ド接続され、上位エンコーダ30を介してバイナリコー
ドに変換され、後述する選択ゲート80において、上位
の2ビットのコードD1 ,D2 に修正が加えられる。The output signal of each AND gate A U is wired and converted into a binary code via the higher-order encoder 30, and the higher-order 2-bit codes D 1 and D 2 are modified in the selection gate 80 described later. Can be
【0007】下位コンパレータ41〜47も上位コンパ
レータ21〜23と同様に構成されており、特に、下位
コンパレータ43,44,45は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の2ビットのコードD3,D4 を下位エンコーダ50
を介して出力する。The lower comparators 41 to 47 have the same configuration as the upper comparators 21 to 23. In particular, the lower comparators 43, 44, and 45 further quantify the quantum level selected by the upper comparator to obtain a lower 2nd digit. bit code D 3, D 4 and the lower encoder 50
Output via.
【0008】さらに、このA/D変換回路では、この下
位コンパレータの左右に2LSBの冗長コードを生じる
コンパレータ41,42および46,47が設けられ、
上位コンパレータ21〜23で特定した下位コンパレー
タの変換範囲外のアナログ信号VINに対してもコード変
換動作が行われるように構成されている。Further, in this A / D conversion circuit, comparators 41, 42 and 46, 47 for generating a redundant code of 2 LSB are provided on the left and right of the lower comparator.
The code conversion operation is also performed on the analog signal V IN outside the conversion range of the lower comparator specified by the upper comparators 21 to 23.
【0009】このような構成において、たとえば、サン
プリングされたアナログ信号のサンプリング電圧Vs が
VRB<VS <V3 であれば、上位コンパレータ21,2
2,23の比較器CU1〜CU3の出力がすべて「L」とな
り、アンドゲートAU1〜AU3からは「0」、AU4からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0001〕なる2値信号が上位エンコーダ30に入力
され、いわゆるワイヤードオア回路によって、最初の2
列のライン〔LN31〕にはIn such a configuration, for example, if the sampling voltage V s of the sampled analog signal is V RB <V S <V 3 , the upper comparators 21 and
The outputs of 2, 23 comparators C U1 to C U3 are all “L”, and binary signals of “0” are output from AND gates A U1 to A U3 , and “1” is output from A U4 . as a result,
[0001] is input to the upper encoder 30, and the first binary signal is input by a so-called wired OR circuit.
In the line [LN 31 ]
〔00〕、次の2列のライン
〔LN32〕も[00], the next two lines [LN 32 ]
〔00〕、次の2列のライン〔LN33〕に
は〔01〕が出力される。[00], [01] is output to the next two lines [LN 33 ].
【0010】また、サンプリング電圧VS がV3 <VS
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4からは「0」、AU3からは「1」の2値信号
がそれぞれ出力される。その結果、〔0010〕なる2
値信号が上位エンコーダ30に入力され、ライン〔LN
31〕からはFurther, if the sampling voltage V S is V 3 <V S
<When the V 2, similarly the upper AND gate A U1,
A U2 and A U4 output binary signals of “0”, and A U3 output a binary signal of “1”. As a result, [0010] 2
The value signal is input to the upper encoder 30 and the line [LN
31 ]
〔00〕、ライン〔LN32〕からは〔0
1〕、ライン〔LN 33〕からは〔10〕が出力される。
以下、V2 <VS <V1 、V1 <VS <VRTの場合を含
めて上位エンコーダ30の入力と出力との関係を図6に
示してある。[00], line [LN32] To [0
1], line [LN 33] Is output as [10].
Hereinafter, VTwo<VS<V1, V1<VS<VRTIncluding
First, the relationship between the input and output of the upper encoder 30 is shown in FIG.
Is shown.
【0011】これと並行して、各アンドゲートA
U(1,2,3,4)の中で2値出力信号が「1」となっているコ
ントロールライン(x1,x2,x3,x4 )に接続されてい
る各スイッチングブロックのトランジスタQ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。In parallel with this, each AND gate A
Transistors of each switching block connected to the U (1, 2, 3, 4) control line binary output signal in is "1" (x 1, x 2, x 3, x 4) Q 3 is controlled to be on, finer digitizing of quantization levels is performed.
【0012】たとえば、アンドゲートAU3の出力のみが
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗素子R7
〜R 13で分圧された基準電圧とサンプリング電圧VS が
スイッチングブロックS31〜S37で差動的に増幅され、
下位コンパレータ41〜47によって比較される。同様
に、アンドゲートAU2の出力が「1」レベルのときはス
イッチングブロックS21〜S27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ41〜47によ
る比較が行われる。For example, AND gate AU3Only the output of
When the "1" level is reached, the switching block S31~ S
37Transistor QThreeTurns on and the reference resistance element R7
~ R 13Reference voltage and sampling voltage V divided bySBut
Switching block S31~ S37Differentially amplified by
The comparison is performed by the lower comparators 41 to 47. As well
And AND gate AU2When the output of the
Switching block Stwenty one~ S27Is activated,Differential
The amplification operation is performed, and the lower comparators 41 to 47 perform the amplification.
Comparison is performed.
【0013】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ41〜47のアンドゲートAD1
〜AD7およびAD8から図7に示すように2値信号が出力
され、これら2値信号が下位エンコーダ50でエンコー
ドされることにより、下位コードライン〔LN51〕から
下位2ビットの変換コードD3 ,D4 が出力される。ま
た、同様に選択ラインLN52,LN53,LN54の出力レ
ベルも図7に示すように変化する。As described above, the lower conversion code is obtained by sampling the voltage V S on a row-by-row basis in the switching block.
Is compared with the reference voltage divided by the reference resistance element in the row, and the AND gate A D1 of the lower comparators 41 to 47 is compared.
From to A D7 and A D8 is output binary signal as shown in FIG. 7, these by the binary signal is encoded at a lower encoder 50, converts the code D of the lower 2 bits from the lower cord line [LN 51] 3 and D 4 are output. Similarly, the output level of the selected lines LN 52, LN 53, LN 54 also changes as shown in FIG.
【0014】そして、以下,,で示すように、こ
の選択ラインLN52,LN53,LN 54のいずれかに
「1」レベルの信号が出力されたときに、上位エンコー
ダ30におけるラインLN31,LN32,LN33からの上
位2ビットの変換コードD1 ,D 2 がオアゲートO
R1 ,OR2 を介して選択的に出力される。[0014] Then, as shown below,
Selection line LN52, LN53, LN 54One of
When a “1” level signal is output,
Line LN in DA 3031, LN32, LN33From above
2 bits conversion code D1, D TwoIs OR gate O
R1, ORTwoSelectively output via
【0015】;選択ラインLN53(0ライン)に
「1」が生じる変換コード、すなわち、下位2ビットの
変換コードD3 ,D4 が上位の変換コードに対応して
A conversion code in which “1” occurs in the selection line LN 53 (0 line), that is, conversion codes D 3 and D 4 of lower 2 bits correspond to upper conversion codes
〔00〕〔10〕〔11〕となるときは、禁止ゲート7
0を構成するアンドゲートA1 ,A 2 の出力が「0」に
なるため、選択ゲート80内にあるアンドゲートA1 ,
A3,A4 およびA6 の出力は「0」になる。その結
果、上位エンコーダ30から出力されるライン〔L
N32〕の上位D1 ,D2 のコードが選択ゲート80のア
ンドゲートA2 ,A5 およびオアゲートOR 1 ,OR2
を介して、そのまま出力される。こののケースは、上
位2ビットの変換を行うときのアナログ信号のレベルが
下位2ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。When [00], [10], and [11], the prohibition gate 7
AND gate A constituting 01, A TwoOutput to "0"
Therefore, the AND gate A in the selection gate 801,
AThree, AFourAnd A6Is "0". The result
As a result, the line [L
N32] Top D1, DTwoCode of select gate 80
Gate ATwo, AFiveAnd OR gate OR 1, ORTwo
Is output as is. In this case,
The level of the analog signal when converting two bits is
It changes with the analog signal when converting the lower 2 bits.
No corrections are made.
【0016】;選択ラインLN52が「1」でアンドゲ
ートAU1またはAU3が「1」の場合、および選択ライン
LN54が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
1 およびA4 が開く。その結果、アンドゲートA1 ,A
4 に入力されているラインLN31の上位2ビットのコー
ドD1 ,D2 がオアゲートOR1,OR2 を介して出力さ
れる。こののケースは、上位2ビットD1 ,D2 を数
値化したときのアナログ信号のレベルが、下位2ビット
D3 ,D4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図8に示すよう
に、アナログ信号のサンプリング値VS の真値がV A で
あるときに、上位2ビットの変換コードが誤って〔1
0〕で出力され、下位コンパレータから正しい下位2ビ
ットの変換コード〔11〕で出力された時に、上位2ビ
ットの変換コード〔10〕から「1」を引いて〔01〕
に修正して正しいコード出力〔0111〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ4
6がSelection line LN52Is “1” andge
AU1Or AU3Is "1" and the selection line
LN54Is "1" and AND gate AU4Or AU2Is "1"
In the case of " A "
1And AFourOpens. As a result, AND gate A1, A
FourLine LN input to31Upper 2 bits of
Do D1, DTwoIs OR gate OR1,ORTwoOutput via
It is. In this case, the upper two bits D1, DTwoThe number
The level of the analog signal when digitized is the lower 2 bits
DThree, DFourHigher than the analog signal when
In such a case, the correction is performed. For example, as shown in FIG.
The analog signal sampling value VSIs the true value of V Aso
At some point, the conversion code of the upper 2 bits is incorrectly [1
0] and the lower 2 comparators
When the conversion code [11] is output,
Subtract "1" from the conversion code [10] to [01]
To get the correct code output [0111]
is there. That is, in this case, the control line is wrong.
Means that the line of the switching block has been selected.
The lower-order comparator 4 on the right side that detects a redundant bit.
6
〔00〕を出力するために、上位2ビットの変換コ
ードが修正されることになる。In order to output [00], the conversion code of the upper two bits is modified.
【0017】;選択ラインLN54が「1」でアンドゲ
ートAU1またはAU3が「1」の場合、および選択ライン
LN52が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
2 の出力が「1」となり、選択ゲート80のアンドゲー
トA3 およびA6 が開かれる。その結果、このアンドゲ
ートA3 ,A6 に入力されているラインLN33の上位2
ビットのコードD 1 ,D2 がオアゲートOR1 ,OR2
を介して出力され、上位2ビットのコードに「+1」が
加えられる。すなわち、こののケースは、上位2ビッ
トD1 ,D2 を数値化したときのアナログ信号のサンプ
ルレベルがそのときの量子レベル範囲より低かった場合
に修正を加えるものである。たとえば、アナログ信号V
INの真値が図8のVB 点にあるときに、上位2ビットが
[0017]; if the selected line LN 54 is "1" in the AND gate A U1 or A U3 is "1", and selects the line LN 52 is "1" in the AND gate A U4 or A U2 is "1"
In the case of " A "
The output of the 2 "1", the AND gates A 3 and A 6 of the select gate 80 is opened. As a result, the upper two lines LN 33 input to the AND gates A 3 and A 6
Bit code D 1 , D 2 are OR gates OR 1 , OR 2
, And “+1” is added to the upper two bits of the code. That is, in this case, correction is performed when the sample level of the analog signal when the upper two bits D 1 and D 2 are digitized is lower than the quantum level range at that time. For example, the analog signal V
When the true value of IN is at the V B point in FIG. 8, the upper 2 bits
〔00〕となったとき、下位2ビットの数値がWhen it becomes [00], the numerical value of the lower 2 bits is
〔00〕
で出力されると、上位2ビット[00]
Output, the upper 2 bits
〔00〕に「+1」を加
えて〔01〕とし、正しいアナログ信号のサンプル電圧
VB に対応する〔0100〕を出力するようにしたもの
である。Adding "+1" to [00] and [01], in which to output a corresponding sample voltage V B of the correct analog signal [0100].
【0018】このA/D変換回路は、上記したように下
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは(図8の斜線で示す領域)、選択ライン
LN52またはLN54に「1」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。This A / D conversion circuit adds a comparator for detecting a redundant bit to the lower comparator as described above, and outputs a lower conversion code outside the range of the upper conversion code (shown by hatching in FIG. 8). regions shown), outputs "1" level signal to the select line LN 52 or LN 54, since the correction of the upper transformation code, even when settling characteristics of the sampling circuit by the fast sampling is poor, detected at lower point There is an advantage that an accurate converted code can be obtained.
【0019】[0019]
【発明が解決しようとする課題】上述したように、従来
の回路では、上位コードを補正するために、「1」を加
える「1」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ(通常データから1を減じたデータ)および
上の冗長データ(通常データに1を加えたデータ)をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で3グループのうちから1つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート60や禁止ゲート70が必要であった。As described above, in the conventional circuit, correction is performed based on the concept of adding "1" and subtracting "1" in order to correct the upper code. Therefore, the normal data, the lower redundant data (data obtained by subtracting 1 from the normal data) and the upper redundant data (data obtained by adding 1 to the normal data) are grouped into the upper data, and selected from the lower encoder. It is configured so that one of three groups is selected by a signal. However, a column in which the right portion of the resistor column becomes lower redundant and a column in which the upper portion becomes redundant alternately exist. Therefore, there is a case where the lower encoder connected to the right part of the resistor row selects the lower redundant data or a case where the lower redundant data selects the upper redundant data. Therefore, which data is to be selected differs for each column, so that an inversion gate 60 and a prohibition gate 70 are required to control this.
【0020】しかしながら、下位エンコーダ50からの
選択信号(図中のLN52,LN53,LN54)は、反転ゲ
ート60、禁止ゲート70を通過した後に、選択ゲート
80に伝えられることから、選択信号の方が上位エンコ
ーダ30から出力される上位データより遅れて選択ゲー
ト80に入力されることになる。このため、変換コード
の出力処理に、反転ゲート60および禁止ゲート70の
存在による遅延が生じ、ひいてはA/D変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が3つ必要となり、また選択される上位コードも3
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。However, the selection signals (LN 52 , LN 53 , LN 54 in the figure) from the lower encoder 50 are transmitted to the selection gate 80 after passing through the inversion gate 60 and the inhibition gate 70, so that the selection signal Is input to the selection gate 80 later than the upper data output from the upper encoder 30. For this reason, there is a problem that the output of the conversion code is delayed due to the presence of the inversion gate 60 and the inhibition gate 70, and the conversion time of the A / D conversion circuit increases. Further, in addition to the necessity of extra inversion gates and prohibition gates, three selection signals are required, and the upper code to be selected is also three.
Since the number of pairs is required and the number of input gates in the selection gates is increased, there is a problem that the chip area and power consumption are increased.
【0021】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるA/D変換回路を提供
することにある。The present invention has been made in view of such circumstances, and an object of the present invention is to provide an A / D conversion circuit capable of increasing the speed of conversion processing, reducing the chip area, and reducing power consumption. .
【0022】[0022]
【課題を解決するための手段】上記目的を達成するた
め、本発明では、2つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックの行方向の特定の位置に印加
されている上位ビット数の分解能に対応した電圧ステッ
プである基準電圧と被変換入力信号とを比較し、この比
較結果に応じてあらかじめ設定された2モードに応じ
た、隣接した上位ビットのうちの所定ビットを除いた上
位ビットの2つの変換コードを得る上位エンコーダと、
上記各スイッチングブロックの列単位の出力を上記2モ
ードに応じた2つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が2つの上位ビット変換コードに対応した2つの基準電
圧範囲のうちどちらの範囲に属するかを検出し、上記上
位エンコーダの2つの所定ビットを除いた上位ビットの
変換コードのうちから属した方の変換コードを選択する
ための選択信号を発生する下位エンコーダと、上記上位
エンコーダから出力された2つの所定ビットを除いた上
位ビットの変換コードのうちからいずれか一方の変換コ
ードを、上記下位エンコーダから出力された選択信号に
基づいて選択的に出力する選択ゲートとを有し、上記選
択信号を上位エンコーダで除かれた所定ビットの上位変
換コードとして出力するようにした。In order to achieve the above object, according to the present invention, a plurality of reference resistance elements connected in series between two reference potentials are arranged in a matrix and have a higher conversion output. A plurality of switching blocks that are activated for each row by a signal, compare each reference voltage divided by the reference resistance element with the input signal to be converted, and detect the presence or absence of lower-order bit data and redundant bit data;
A voltage step corresponding to the resolution of the number of upper bits applied to a specific position in the row direction of the switching block.
Compares the reference voltage and the converter input signal is a flop, corresponding to the second mode previously set in accordance with the comparison result, adjacent on <br/> significant bits were divided predetermined bit of the upper bits An upper encoder that obtains two conversion codes of
The output of the column unit of each switching block is divided into two groups in accordance with the two modes, with obtaining a predetermined lower conversion codes according to the presence or absence of the low-order bit data and the redundant bit data to each divided group, each Switch
Input voltage from the output of the
Are two reference signals corresponding to the two upper bit conversion codes.
Detects belongs to both ranges of the pressure range, generates a selection signal for selecting a conversion code of the person who belongs from among the conversion code above significant bits excluding the two predetermined bits of the upper encoder A lower encoder and one of the upper bit conversion codes excluding two predetermined bits output from the upper encoder, based on a selection signal output from the lower encoder. And a selection gate for selectively outputting the selected signal, and outputting the selection signal as a high-order conversion code of a predetermined bit removed by the high-order encoder.
【0023】本発明では、上記上位エンコーダで除かれ
るビットは、上位ビットの最小ビットであり、上記選択
信号は上位ビットにおける最小ビットの変換コードとし
て出力される。In the present invention, the bits removed by the upper encoder are the least significant bits of the upper bits, and the selection signal is output as a conversion code of the least significant bits of the upper bits.
【0024】本発明では、上記基準抵抗素子は、上記ス
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置されて
いる。According to the present invention, the reference resistance element is folded back over a predetermined number of rows so as to correspond to the matrix arrangement of the switching blocks, and generates the highest reference voltage. A row of resistance elements and a row of resistance elements that generate the lowest reference voltage are
The resistive elements are arranged so as to be shifted from each other by a predetermined period with respect to the rows.
【0025】本発明では、上記所定周期は半周期に設定
してある。[0025] In the present invention, the predetermined period is set at a half cycle.
【0026】本発明では、マトリクス状に配列されてい
るスイッチングブロック列が、所定列を基準に2つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの2グループに対応するように構成されてい
る。According to the present invention, the switching block columns arranged in a matrix are divided into two column groups based on a predetermined column, and these column group outputs correspond to the two groups of the lower encoder. ing.
【0027】本発明では、上記2グループは、出力変換
コードにおける上位ビットの切替点を基準に分割されて
いる。In the present invention, the two groups are divided based on the switching point of the upper bit in the output conversion code.
【0028】本発明では、上記下位エンコーダは、2つ
の分割グループに応じた2つの選択信号を発生するよう
に構成され、2つの選択信号のうちの一方の選択信号が
上位エンコーダで除かれた所定ビットの上位変換コード
として出力されるようにした。In the present invention, the lower encoder is configured to generate two selection signals corresponding to the two divided groups, and a predetermined signal in which one of the two selection signals is removed by the upper encoder. Output as bit upper conversion code.
【0029】本発明では、上記下位エンコーダは、2つ
の分割グループのうちの一方のグループに応じた1つの
選択信号を発生するように構成され、発生された選択信
号のレベルを反転させて上位エンコーダで除かれた所定
ビットの上位変換コードとして出力する手段を有するよ
うにした。In the present invention, the lower encoder is configured to generate one selection signal corresponding to one of the two divided groups, and inverts the level of the generated selection signal to generate an upper encoder. Means for outputting as a higher-order conversion code of a predetermined bit removed by the above.
【0030】[0030]
【作用】本発明によれば、アナログ信号が入力される
と、上位エンコーダにおいて入力信号とスイッチングブ
ロックの行方向の特定の位置に印加されている基準電圧
とが比較されて、この比較結果に応じてあらかじめ設定
されたモードに応じた所定ビットを除く上位ビットの変
換コードが選択ゲートに出力される。この上位ビットの
変換動作と並行して、入力アナログ信号は、マトリクス
状に配置された各スイッチングブロックのうち、上位変
換出力信号によって能動化された行の各スイッチングブ
ロックにおいて、基準電位を基準抵抗素子で分圧した各
基準電圧と比較される。これらのスイッチングブロック
の比較結果は、下位ビットデータまたは冗長ビットデー
タとして下位エンコーダに出力される。According to the present invention, when an analog signal is input, the input signal is compared with a reference voltage applied to a specific position in the row direction of the switching block in the upper encoder, and according to the comparison result. Thus, a conversion code of upper bits excluding a predetermined bit corresponding to a mode set in advance is output to the selection gate. In parallel with the conversion operation of the higher-order bits, the input analog signal is supplied to the reference resistance element in each of the switching blocks activated by the higher-order conversion output signal among the switching blocks arranged in a matrix. Is compared with each reference voltage. The comparison result of these switching blocks is output to the lower encoder as lower bit data or redundant bit data.
【0031】下位エンコーダでは、能動化された各スイ
ッチングブロックの出力データに基づいて、2モードに
応じた2つのグループへの分割が行われ、各分割グルー
プ毎に下位ビットデータおよび冗長ビットデータの有無
に応じて所定の下位変換コードが得られ出力されるとと
もに、上位エンコーダの2つの上位ビットの変換コード
のうちからいずれか一方の変換コードを選択するための
選択信号が発生され、この選択信号は選択ゲートに出力
される。選択ゲートでは、上位エンコーダから出力され
た2つの上位ビットの変換コードのうちから一の変換コ
ードが、下位エンコーダから出力された選択信号に基づ
いて選択されれる。これにより、選択ゲートから上位エ
ンコーダで除かれた所定ビットを含まない上位変換コー
ドが出力されるとともに、選択信号が上位エンコーダで
除かれた所定ビットの上位変換コードとして出力され
る。In the lower encoder, division into two groups according to the two modes is performed based on the output data of each activated switching block, and the presence or absence of lower bit data and redundant bit data for each divided group is performed. , A predetermined lower conversion code is obtained and output, and a selection signal for selecting one of the conversion codes of the two upper bits of the upper encoder is generated. This selection signal is Output to select gate. In the selection gate, one of the two upper-bit conversion codes output from the upper encoder is selected based on the selection signal output from the lower encoder. As a result, an upper conversion code not including the predetermined bit removed by the upper encoder is output from the selection gate, and the selection signal is output as an upper conversion code of the predetermined bit removed by the upper encoder.
【0032】本発明によれば、選択ゲートからは上位デ
ータの最小ビットを除くビットの上位変換コードが出力
され、選択信号が上位データの最小ビットの上位変換コ
ードとして出力される。According to the present invention, the higher order conversion code of the bits excluding the least significant bit of the higher order data is output from the selection gate, and the selection signal is output as the upper order conversion code of the least significant bit of the upper order data.
【0033】本発明によれば、基準抵抗素子は、たとえ
ばスイッチングブロックのマトリクス配列に対応するよ
うに、所定の数ずつ複数行に亘るように折り返して配置
され、かつ、最高値の基準電圧を発生する抵抗素子の行
および最低値の基準電圧を発生する抵抗素子の行が、他
の抵抗素子の行に対して所定周期、たとえば半周期ずら
して配置される。According to the present invention, the reference resistance elements are arranged so as to be folded over a predetermined number of rows so as to correspond to, for example, a matrix arrangement of switching blocks, and generate a reference voltage having the highest value. The row of the resistive element that generates the reference value and the row of the resistive element that generates the lowest reference voltage are arranged at a predetermined cycle, for example, a half cycle, with respect to the rows of the other resistive elements.
【0034】本発明によれば、分割する2グループは、
出力変換コードにおける上位ビットの切替点、たとえば
上位ビット「00」が「01」に切り替わる点、「0
1」が「10」に切り替わる点を基準に分割される。According to the present invention, the two groups to be divided are:
The switching point of the upper bit in the output conversion code, for example, the point where the upper bit “00” switches to “01”, “0”
It is divided based on the point at which “1” switches to “10”.
【0035】本発明によれば、下位エンコーダでは、2
つの分割グループに応じた2つの選択信号が発生され、
発生された2つの選択信号のうち一方の選択信号が上位
エンコーダで除かれた所定ビットの上位変換コードとし
て出力される。According to the present invention, in the lower encoder, 2
Two selection signals corresponding to the one divided group are generated,
One of the two generated selection signals is output as a high-order conversion code of a predetermined bit removed by the high-order encoder.
【0036】また、本発明によれば、下位エンコーダで
は、2つの分割グループのうちの一方のグループに応じ
た1つの選択信号が発生され、発生された選択信号のレ
ベルが反転されて、上位エンコーダで除かれた所定ビッ
トの上位変換コードとして出力される。Further, according to the present invention, in the lower encoder, one selection signal corresponding to one of the two divided groups is generated, and the level of the generated selection signal is inverted, so that the higher encoder Is output as a higher-order conversion code of a predetermined bit removed by
【0037】[0037]
【実施例】図1は、本発明に係るA/D変換回路の第1
の実施例を示す回路図である。図1において、100は
マトリクス回路、111〜114は上位コンパレータ、
120は上位エンコーダ、131〜137は下位コンパ
レータ、140は下位エンコーダ、150は選択ゲー
ト、160はインバータ、R1 〜R16は基準抵抗素子、
BU1〜BU5,BD1〜BD7は多出力ピンバッファ、O
R1 ,OR2 はオアゲート、EXO1 ,EXO2 は排他
的論理和ゲートをそれぞれ示している。1 shows a first embodiment of an A / D conversion circuit according to the present invention.
FIG. 3 is a circuit diagram showing an example of the embodiment. In FIG. 1, 100 is a matrix circuit, 111 to 114 are upper comparators,
120 is an upper encoder, 131 to 137 are lower comparators, 140 is a lower encoder, 150 is a selection gate, 160 is an inverter, R 1 to R 16 are reference resistance elements,
B U1 to B U5 and B D1 to B D7 are multi-output pin buffers,
R 1 and OR 2 indicate OR gates, and EXO 1 and EXO 2 indicate exclusive OR gates.
【0038】マトリクス回路100は、35個のスイッ
チングブロックS11〜S17,S21〜S27,S31〜S37,
S41〜S47およびS51〜S57が5行7列のマトリクス状
に配置されて構成されている。各スイッチングブロック
S11〜S17,S21〜S27,S31〜S37,S41〜S47およ
びS51〜S57は、npn形トランジスタQ1 ,Q2 およ
びQ3 からなる差動型のアンプにより構成されている。
スイッチングブロックS11〜S14およびS54〜S57を除
くと、各スイッチングブロックのいわゆる差動対を構成
する一方のトランジスタQ1 のベースには基準電圧VRT
−VRBを基準抵抗素子R1 〜R16で分圧した基準電圧が
供給され、他方のトランジスタQ2 のベースには、ディ
ジタルコードに変換すべきアナログ信号VINがそれぞれ
供給される。また、トランジスタQ1 およびQ2 のエミ
ッタ同士は接続され、その接続中点はコントロール信号
x1 〜x5 によってスイッチングされるトランジスタQ
3 を介してそれぞれ電流源Iに接続されている。また、
トランジスタQ1 およびQ2 のコレクタには抵抗rを介
して電源電圧V DDが供給され、その出力は後述するよう
に7個の下位コンパレータ131〜137の比較器CD1
〜CD7にそれぞれ入力され、下位コンパレータ131〜
137の初段アンプを兼用している。また、スイッチン
グブロックの図中下から第2行と第4行のトランジスタ
Q1,Q2 のコレクタは、スイッチングブロックの第1
行、第3行のトランジスタQ1,Q2 のコレクタ出力と反
対方向のラインに接続され、基準電位VRT−VRBが印加
される直列基準抵抗素子R1 〜R16のラインが折り返し
で作れるように工夫されている。The matrix circuit 100 has 35 switches.
Ching block S11~ S17, Stwenty one~ S27, S31~ S37,
S41~ S47And S51~ S57Is a matrix with 5 rows and 7 columns
It is arranged and configured. Each switching block
S11~ S17, Stwenty one~ S27, S31~ S37, S41~ S47And
And S51~ S57Is an npn transistor Q1, QTwoAnd
And QThreeAnd a differential amplifier composed of
Switching block S11~ S14And S54~ S57Excluding
In other words, a so-called differential pair of each switching block is configured.
Transistor Q1Reference voltage VRT
-VRBIs the reference resistance element R1~ R16The reference voltage divided by
Supplied to the other transistor QTwoThe base of the
Analog signal V to be converted to digital codeINIs each
Supplied. Also, the transistor Q1And QTwoEmi of
Are connected, and the midpoint of the connection is the control signal.
x1~ XFiveTransistor Q switched by
ThreeAre respectively connected to the current source I. Also,
Transistor Q1And QTwoThrough a resistor r
Power supply voltage V DDIs supplied, and the output is
To the comparators C of the seven lower comparators 131 to 137D1
~ CD7To the lower comparators 131 to 131
The 137 first stage amplifier is also used. Also switchon
Transistor in the second and fourth rows from the bottom of the block diagram
Q1,QTwoIs the first of the switching blocks
Row, third row transistor Q1,QTwoCollector output and anti
Connected to the line in the opposite direction,RT-VRBIs applied
Series reference resistance element R1~ R16Line wraps
It is devised so that it can be made with.
【0039】基準抵抗素子R1 〜R16は、2つの基準電
位VRTとVRBとの間に直列に接続され、マトリクス回路
100におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
5行に亘るように折り返して配置されている。具体的に
は、図中下から第1行目および第5行目にはそれぞれ2
つの抵抗素子R16,R15およびR2 ,R1 が直列に接続
され、第2行目〜第4行目にはそれぞれ抵抗素子R14〜
R11,R10〜R7 およびR6 〜R3 が直列に接続されて
いる。The reference resistance elements R 1 to R 16 are connected in series between the two reference potentials V RT and V RB, and are arranged in predetermined numbers so as to correspond to the matrix arrangement of the switching blocks in the matrix circuit 100. It is folded back over a plurality of rows, in this embodiment five rows. Specifically, the first and fifth rows from the bottom in the figure each have 2
One of the resistance element R 16, R 15 and R 2, R 1 are connected in series, the second row - fourth row each of the resistive elements R 14 -
R 11, R 10 ~R 7 and R 6 to R 3 are connected in series.
【0040】この抵抗素子列の折り返し配置は、マトリ
クス回路100の左端および下端側に位置する基準電位
VRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第4列目のスイッチングブロック列と第
5列目のスイッチングブロック列との間で折り返され、
下から第1行目のスイッチングブロックS54,S53の配
置位置に対応して2個の抵抗素子R16およびR15が直列
に接続されて第1行目の抵抗列が構成されている。The folded arrangement of the resistive element rows is such that, when viewed from the reference potential V RB terminal located at the left end and the lower end side of the matrix circuit 100, the wiring pattern extending rightward in the figure is the fourth row from the left in the figure. Is folded between the fifth switching block row and the fifth switching block row,
Two resistive elements R 16 and R 15 are connected in series corresponding to the positions of the switching blocks S 54 and S 53 in the first row from the bottom to form a first-row resistor column.
【0041】第1行目の抵抗列は、第3列目のスイッチ
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第2行目のスイッチングブ
ロックS43〜S46の配置位置に対応して4個の抵抗素子
R14〜R11が直列に接続されて第2行目の抵抗列が構成
されている。The resistance row of the first row is turned back between the third switching block row and the second switching block row, and is connected between the second row and the third switching block row. and second row switching block S 43 to S 46 second row of resistor string corresponding to the arrangement positions of four resistance elements R 14 to R 11 are connected in series is configured .
【0042】第2行目の抵抗列は、第5列目のスイッチ
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第3行目のスイッチングブ
ロックS36〜S33の配置位置に対応して4個の抵抗素子
R10〜R7 が直列に接続されて第3行目の抵抗列が構成
されている。The resistance row in the second row is turned back between the fifth switching block row and the sixth switching block row, and is connected between the second and third switching block rows. and third row of resistors column four resistive elements R 10 to R 7 corresponding to the arrangement position of the third row of the switching block S 36 to S 33 are connected in series is configured .
【0043】第3行目の抵抗列は、第3列目のスイッチ
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第4行目のスイッチングブ
ロックS23〜S26の配置位置に対応して4個の抵抗素子
R6 〜R3 が直列に接続されて第4行目の抵抗列が構成
されている。The resistance row in the third row is turned back between the third switching block row and the second switching block row, and is interposed between the fourth and fifth switching block rows. In addition, four resistance elements R 6 to R 3 are connected in series corresponding to the arrangement positions of the switching blocks S 23 to S 26 in the fourth row to form a resistance row in the fourth row. .
【0044】第4行目の抵抗列は、第5列目のスイッチ
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第5行目のスイッチングブ
ロックS16〜S15の配置位置に対応して2個の抵抗素子
R2 〜R1 が直列に接続され、抵抗素子R1 の一端が基
準電位VRTの端子に接続されて第5行目の抵抗列が構成
されている。The resistance row in the fourth row is turned back between the fifth switching block row and the sixth switching block row, and is interposed between the fourth and fifth switching block rows. and the resistance element R 2 to R 1 of the two corresponding to the arrangement position of the fifth row of the switching block S 16 to S 15 are connected in series, one end of the resistance element R 1 is a reference potential V RT The fifth row of resistance columns is connected to the terminals.
【0045】すなわち、基準電圧の最低値となる位置
(基準電位VRB端子と抵抗素子R16との接続点)および
最高値となる位置(基準電位VRT端子と抵抗素子R1 と
の接続点)がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第1行目お
よび第5行目の抵抗列を第2行目〜第4行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて7列からなるスイッチングブロック列を、第1列目
から第4列目のスイッチングブロック列のグループと第
5列目から第7列目のスイッチングブロック列との2グ
ループに分割する目的でなされている。That is, the position of the lowest reference voltage (the connection point between the reference potential V RB terminal and the resistor R 16 ) and the position of the highest value (the connection point between the reference potential V RT terminal and the resistor R 1) ) Are positioned at the middle point in the row direction of the switching blocks arranged in a matrix, so that the resistance columns of the first and fifth rows are shifted with respect to the resistance columns of the second to fourth rows. They are staggered by half a cycle. As described later, the arrangement configuration of the resistor rows includes a switching block row composed of seven rows at upper and lower switching points, and a group of switching block rows from the first row to the fourth row and a switching block row from the fifth row. This is for the purpose of dividing into two groups with the switching block row of the seventh row.
【0046】また、各抵抗列の行間に発生する電圧V1
〜V4 は、基準電位VRT〜VRBを粗い量子化で分圧した
基準電圧として上位コンパレータ111〜114にそれ
ぞれ供給される。図1の構成において、基準電位VRT〜
VRB間の電圧をVREF とすると、各基準電圧V1 〜V4
は、それぞれ以下に示す値となる。 V1 =(14/16) ・VREF V2 =(10/16) ・VREF V3 =( 6/16) ・VREF V4 =( 2/16) ・VREF The voltage V 1 generated between the rows of each resistance column
~V 4 are supplied to the upper comparator 111-114 as a reference potential V RT ~V reference voltage RB was divided by rough quantization. In the configuration of FIG. 1, the reference potential V RT ~
Assuming that the voltage between V RB is V REF , each of the reference voltages V 1 to V 4
Have the following values, respectively. V 1 = (14/16) ・ V REF V 2 = (10/16) ・ V REF V 3 = (6/16) ・ V REF V 4 = (2/16) ・ V REF
【0047】さらに、基準抵抗素子R1 〜R16で分圧さ
れた各基準電圧e1 〜e15は、所定のスイッチングブロ
ックのトランジスタQ1 のベースに供給されるように配
線されている。具体的には、抵抗素子R1 とR2 との接
続中点に発生する基準電圧e1 〔=(15/16) ・VREF 〕
はスイッチングブロックS15,S27のトランジスタQ1
のベースに供給される。抵抗素子R2 とR3 との接続中
点に発生する基準電圧e2 〔=V1 =(14/16)・
VREF 〕はスイッチングブロックS16,S26のトランジ
スタQ1 のベースに供給される。抵抗素子R3 とR4 と
の接続中点に発生する基準電圧e3 〔=(13/16) ・VRE
F 〕はスイッチングブロックS17,S25のトランジスタ
Q1 のベースに供給される。抵抗素子R4 とR5 との接
続中点に発生する基準電圧e4 〔=(12/16) ・VRE F 〕
はスイッチングブロックS24のトランジスタQ1 のベー
スに供給される。抵抗素子R5 とR6 との接続中点に発
生する基準電圧e5 〔=(11/16) ・VRE F 〕はスイッチ
ングブロックS23,S31のトランジスタQ1 のベースに
供給される。抵抗素子R6 とR7 との接続中点に発生す
る基準電圧e6 〔=V2 =(10/16)・VREF 〕はスイッ
チングブロックS22,S32のトランジスタQ1 のベース
に供給される。抵抗素子R7 とR8 との接続中点に発生
する基準電圧e7 〔=(9/16)・VREF〕はスイッチング
ブロックS21,S33のトランジスタQ1 のベースに供給
される。抵抗素子R8 とR9 との接続中点に発生する基
準電圧e8 〔=(8/16)・VREF〕はスイッチングブロッ
クS34のトランジスタQ1 のベースに供給される。抵抗
素子R9 とR10との接続中点に発生する基準電圧e
9 〔=(7/16)・VREF〕はスイッチングブロックS35,
S47のトランジスタQ1 のベースに供給される。抵抗素
子R10とR11との接続中点に発生する基準電圧e10〔=
V3 =(6/16)・VREF 〕はスイッチングブロックS36,
S46のトランジスタQ1 のベースに供給される。抵抗素
子R11とR12との接続中点に発生する基準電圧e11〔=
(5/16)・VREF〕はスイッチングブロックS37,S45の
トランジスタQ1 のベースに供給される。抵抗素子R12
とR13との接続中点に発生する基準電圧e12〔=(4/16)
・VREF〕はスイッチングブロックS44のトランジスタ
Q1 のベースに供給される。抵抗素子R13とR14との接
続中点に発生する基準電圧e13〔=(3/16)・VREF〕は
スイッチングブロックS43,S51のトランジスタQ1 の
ベースに供給される。抵抗素子R14とR15との接続中点
に発生する基準電圧e14〔=V4 =(2/16)・VREF 〕は
スイッチングブロックS42,S52のトランジスタQ1 の
ベースに供給される。抵抗素子R15とR16との接続中点
に発生する基準電圧e15〔(1/16)・VREF 〕はスイッチ
ングブロックS41,S53のトランジスタQ1 のベースに
供給される。Further, the reference voltages e 1 to e 15 divided by the reference resistance elements R 1 to R 16 are wired so as to be supplied to the base of the transistor Q 1 of a predetermined switching block. Specifically, a reference voltage e 1 [= (15/16) · V REF ] generated at a connection point between the resistance elements R 1 and R 2.
Is the transistor Q 1 of the switching blocks S 15 and S 27
Supplied to the base. Reference voltage e 2 generated at the midpoint of connection between resistance elements R 2 and R 3 [= V 1 = (14/16) ·
V REF ] is supplied to the base of the transistor Q 1 of the switching blocks S 16 and S 26 . Reference voltage e 3 [= (13/16) · V RE generated at the midpoint of connection between resistance elements R 3 and R 4
F] is supplied to the base of the transistor to Q 1 switching block S 17, S 25. Resistive element reference voltage e 4 occurring in the connection point between R 4 and R 5 [= (12/16) · V RE F]
Is supplied to the base of the transistor to Q 1 switching block S 24. Reference voltage e 5 generated at the connection point between the resistance element R 5 and R 6 [= (11/16) · V RE F] is supplied to the base of the transistor to Q 1 switching block S 23, S 31. The reference voltage e 6 [= V 2 = (10/16) · V REF ] generated at the connection point between the resistance elements R 6 and R 7 is supplied to the base of the transistor Q 1 of the switching blocks S 22 and S 32. You. The reference voltage e 7 [= (9/16) · V REF ] generated at the connection point between the resistance elements R 7 and R 8 is supplied to the base of the transistor Q 1 of the switching blocks S 21 and S 33 . The reference voltage e 8 [= (8/16) · V REF ] generated at the connection point between the resistance elements R 8 and R 9 is supplied to the base of the transistor Q 1 of the switching block S 34 . Reference voltage e generated at the connection point between resistance elements R 9 and R 10
9 [= (7/16) · V REF ] is the switching block S 35 ,
It is supplied to the base of the transistor Q 1 of S 47. A reference voltage e 10 generated at the connection point between the resistance elements R 10 and R 11 [=
V 3 = (6/16) · V REF ] is the switching block S 36 ,
It is supplied to the base of the transistor Q 1 of S 46. The reference voltage e 11 generated at the midpoint of connection between the resistance elements R 11 and R 12 [=
(5/16) · V REF] is supplied to the base of the transistor to Q 1 switching block S 37, S 45. Resistance element R 12
A reference voltage e 12 generated in the connection point between R 13 [= (4/16)
· V REF] is supplied to the base of the transistor to Q 1 switching block S 44. The reference voltage e 13 [= (3/16) · V REF ] generated at the midpoint of the connection between the resistance elements R 13 and R 14 is supplied to the base of the transistor Q 1 of the switching blocks S 43 and S 51 . The reference voltage e 14 [= V 4 = (2/16) · V REF ] generated at the connection point between the resistance elements R 14 and R 15 is supplied to the base of the transistor Q 1 of the switching blocks S 42 and S 52. You. The reference voltage e 15 [(1/16) · V REF ] generated at the connection point between the resistance elements R 15 and R 16 is supplied to the base of the transistor Q 1 of the switching blocks S 41 and S 53 .
【0048】上位コンパレータ111,112,11
3,114は、それぞれ比較器CU1〜CU4,相補型の出
力アンプCAおよびアンドゲートAU1〜AU4を備えてい
る。上位コンパレータ111の比較器CU1の一方の入力
にはアナログ信号VINが供給され、他方の入力には基準
電位VRT〜VRBを粗い量子化で分圧した基準電圧V
1 〔=(14/16) ・VREF 〕が供給される。上位コンパレ
ータ112の比較器CU2の一方の入力にはアナログ信号
VINが供給され、他方の入力には基準電位VRT〜VRBを
粗い量子化で分圧した基準電圧V 2 〔=(10/16) ・V
REF 〕が供給される。上位コンパレータ113の比較器
CU3の一方の入力にはアナログ信号VINが供給され、他
方の入力には基準電位VRT〜VRBを粗い量子化で分圧し
た基準電圧V 3 〔=(6/16)・VREF 〕が供給される。上
位コンパレータ114の比較器CU4の一方の入力にはア
ナログ信号VINが供給され、他方の入力には基準電位V
RT〜VRBを粗い量子化で分圧した基準電圧V 4 〔=(2/1
6)・VREF 〕が供給される。Upper comparators 111, 112, 11
3 and 114 are comparators CU1~ CU4, Complementary output
Force amplifier CA and AND gate AU1~ AU4Has
You. Comparator C of upper comparator 111U1One input of
Has an analog signal VINIs supplied and the other input is
Potential VRT~ VRBReference voltage V obtained by dividing voltage by coarse quantization
1[= (14/16) ・ VREFIs supplied. Upper Compare
Comparator C of data 112U2Analog signal to one input of
VINIs supplied, and the other input is supplied with the reference potential V.RT~ VRBTo
Reference voltage V divided by coarse quantization Two[= (10/16) ・ V
REFIs supplied. Comparator of upper comparator 113
CU3Analog signal VINIs supplied and other
Reference potential VRT~ VRBIs divided by coarse quantization.
Reference voltage V Three[= (6/16) ・ VREFIs supplied. Up
Comparator C of the position comparator 114U4One input of
Analog signal VINIs supplied, and the other input is supplied with the reference potential V.
RT~ VRBReference voltage V obtained by dividing voltage by coarse quantization Four[= (2/1
6) ・ VREFIs supplied.
【0049】上位コンパレータ111の比較器CU1の出
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAU1の両入力に接続され、負側出力
は上位コンパレータ112の2入力アンドゲートAU2の
一方の入力に接続されている。上位コンパレータ112
の比較器CU2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAU2の他方の入
力に接続され、負側出力は上位コンパレータ113の2
入力アンドゲートAU3の一方の入力に接続されている。
上位コンパレータ113の比較器CU3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAU3の他方の入力に接続され、負側出力は上位コ
ンパレータ114の2入力アンドゲートAU4の一方の入
力に接続されている。上位コンパレータ114の比較器
CU4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAU4の他方の入力に接続さ
れ、負側出力は2入力アンドゲートAU5の両入力に接続
されている。The output of the comparator C U1 of the upper comparator 111 is connected to the input of the output amplifier CA, its positive output is connected to both inputs of the 2-input AND gate A U1 , and its negative output is It is connected to one input of input AND gate A U2 . Upper comparator 112
The output of the comparator C U2 of being connected to an input of the output amplifier CA, 2 of the positive output is connected to the other input of the 2-input AND gates A U2, negative output is higher comparator 113
It is connected to one input of input AND gate A U3 .
The output of the comparator C U3 of the upper comparator 113 is connected to the input of the output amplifier CA, the positive output of the comparator C U3 is connected to the other input of the two-input AND gate A U3 , and the negative output is the two-input AND of the upper comparator 114. It is connected to one input of gate A U4 . The output of the comparator C U4 of the upper comparator 114 is connected to the input of the output amplifier CA, its positive output is connected to the other input of the 2-input AND gate A U4 , and its negative output is connected to the 2-input AND gate A U5 . Connected to both inputs.
【0050】このように構成される上位コンパレータ1
11〜114の各比較器CU1〜CU4の出力は、サンプリ
ングされたアナログ信号VINのレベルに対応して「H」
または「L」のレベルとなり、各アンドゲートAU1〜A
U4のいずれか1個のみが「1」レベルを出力する。上位
コンパレータ111のアンドゲートAU1の出力はバッフ
ァBU1を介して上位エンコーダ120に接続されるとと
もに、スイッチングブロックS11〜S17のトランジスタ
Q3 のベースに接続され、バッファを介してインバータ
160の入力に接続されている。上位コンパレータ11
2のアンドゲートAU2の出力はバッファBU2を介して上
位エンコーダ120に接続されるとともに、スイッチン
グブロックS21〜S27のトランジスタQ3 のベースに接
続されている。上位コンパレータ113のアンドゲート
AU3の出力はバッファBU3を介して上位エンコーダ12
0に接続されるとともに、スイッチングブロックS31〜
S37のトランジスタQ3 のベースに接続され、バッファ
を介してインバータ160の入力に接続されている。上
位コンパレータ114のアンドゲートAU4の出力はバッ
ファBU4を介して上位エンコーダ120に接続されると
ともに、スイッチングブロックS41〜S47のトランジス
タQ3 のベースに接続されている。アンドゲートAU5の
出力はバッファBU5の入力に接続されるとともに、スイ
ッチングブロックS51〜S57のトランジスタQ3 のベー
スに接続され、バッファを介してインバータ160の入
力に接続されている。The upper comparator 1 configured as described above
The outputs of the comparators C U1 to C U4 of 11 to 114 are “H” in accordance with the level of the sampled analog signal V IN.
Or, the level becomes “L”, and each AND gate A U1 to A
Only one of U4 outputs the “1” level. The output of the AND gate A U1 upper comparator 111 is connected to the upper encoder 120 via a buffer B U1, is connected to the base of the transistor Q 3 of the switching block S 11 to S 17, the inverter 160 via a buffer Connected to input. Upper comparator 11
The output of the second AND gate A U2 is is connected to the upper encoder 120 via a buffer B U2, is connected to the base of the transistor Q 3 of the switching block S 21 to S 27. The output of the AND gate A U3 of the upper comparator 113 is sent to the upper encoder 12 via the buffer B U3.
0 and the switching blocks S 31-
Is connected to the base of the transistor Q 3 of S 37, it is connected to the input of inverter 160 through the buffer. The output of the AND gate A U4 upper comparator 114 is connected to the upper encoder 120 via a buffer B U4, is connected to the base of the transistor Q 3 of the switching block S 41 to S 47. The output of the AND gate A U5 is connected to the input of buffer B U5, is connected to the base of the transistor Q 3 of the switching block S 51 to S 57, and is connected to the input of an inverter 160 via a buffer.
【0051】上位エンコーダ120は、L(左)モード
用データを発生するエンコーダラインLN121 と、R
(右)モード用データを発生するエンコーダラインLN
122 とから構成されている。すなわち、上位エンコーダ
120は、マトリクス回路100に配列されているスイ
ッチングブロックS11〜S17,S21〜S27,S31〜
S37,S41〜S47およびS51〜S57の中で、マトリクス
回路100の中央より左側に配列された第1列目から第
4列目の第1グループと右側に配列された第5列目から
第7列目の第2グループに対応させて、各エンコーダラ
インLN121 およびLN122 が設定されており、上位2
ビットのうち最小ビット(上位ビットの下位側ビット)
を除くビット、本実施例の場合、上位2ビットのうち最
高ビット(上位ビットの上位側ビット)についてのデー
タがセットされる。The upper encoder 120 includes an encoder line LN 121 for generating L (left) mode data,
(Right) Encoder line LN that generates mode data
122 . That is, the upper encoder 120, the switching block S 11 to S 17 that are arranged in a matrix circuit 100, S 21 ~S 27, S 31 ~
Among the S 37, S 41 ~S 47 and S 51 to S 57, the arrayed from a first row arranged on the left side from the center of the matrix circuit 100 in the first group and the right of the fourth column 5 column to correspond to the second group of the seventh row, each encoder line LN 121 and LN 122 is set, the upper 2
Minimum bit (lower bit of upper bit)
In the case of this embodiment, data of the highest bit (upper bit of the upper bit) of the upper 2 bits is set.
【0052】図2は、上位コンパレータ111〜114
の各アンドゲートAU1,AU2,AU3AU4およびAU5の出
力と上位エンコーダ120の各エンコーダラインLN
121 およびLN122 の設定出力データコードパターンと
の対応関係を示している。データの設定は、図3に示す
ように、中間点Cを基準にして2グループに分割して、
左側の列グループ(Lモードに対応)および右側の列グ
ループ(Rモードに対応)の出力データにおける最上位
ビットに合わせて設定されている。FIG. 2 shows the upper comparators 111 to 114.
Of the AND gates A U1 , A U2 , A U3 A U4 and A U5 and the encoder lines LN of the upper encoder 120
The correspondence relationship between the setting output data code patterns of 121 and LN 122 is shown. The data is divided into two groups based on the intermediate point C as shown in FIG.
This is set in accordance with the most significant bit in the output data of the left column group (corresponding to L mode) and the right column group (corresponding to R mode).
【0053】下位コンパレータ131〜137は、それ
ぞれ比較器CD1〜CD7,相補型の出力アンプCAおよび
アンドゲートAD1〜AD7を備えている。下位コンパレー
タ131の比較器CD1の一方の入力にはマトリクス回路
100の第1列目のスイッチングブロックS11,S31,
S51のトランジスタQ1 のコレクタ出力およびスイッチ
ングブロックS21,S41のトランジスタQ2 のコレクタ
出力が供給され、他方の入力にはスイッチングブロック
S21,S41のトランジスタQ1 のコレクタ出力およびス
イッチングブロックS11,S31,S51のトランジスタQ
2 のコレクタ出力が供給される。[0053] low-order comparator 131 to 137 are respectively provided with comparators C D1 -C D7, complementary output amplifier CA and the AND gate A D1 to A D7. One input of the comparator C D1 of the lower comparator 131 is provided to the switching blocks S 11 , S 31 ,
The collector output of the transistor Q 2 collector output and the switching of the transistor Q 1 block S 21, S 41 of S 51 is supplied to the other input switching block S 21, the transistor to Q 1 collector output and switching block S 41 transistor Q of S 11, S 31, S 51
Two collector outputs are provided.
【0054】下位コンパレータ132の比較器CD2の一
方の入力にはマトリクス回路100の第2列目のスイッ
チングブロックS12,S32,S52のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS22,S42の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS22,S42のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS12,
S32,S52のトランジスタQ2 のコレクタ出力が供給さ
れる。[0054] The switching block S 12 of the second column of the matrix circuit 100 to one input of a comparator C D2 of lower comparators 132, S 32, the transistor to Q 1 collector output and switching block S 22 of S 52, S 42 collector output of the transistor Q 2 is supplied, the collector output and the switching block S 12 for the other input transistor to Q 1 switching block S 22, S 42,
The collector output of the transistor Q 2 of S 32, S 52 are supplied.
【0055】下位コンパレータ133の比較器CD3の一
方の入力にはマトリクス回路100の第3列目のスイッ
チングブロックS13,S33,S53のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS23,S43の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS23,S43のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS13,
S33,S53のトランジスタQ2 のコレクタ出力が供給さ
れる。One input of the comparator C D3 of the lower comparator 133 is connected to the collector output of the transistor Q 1 of the third column switching blocks S 13 , S 33 , S 53 of the matrix circuit 100 and the switching blocks S 23 , S 43 collector output of the transistor Q 2 is supplied, to the other input switching block S 23, S 43 of the transistor to Q 1 collector output and switching block S 13,
The collector output of the transistor Q 2 of S 33, S 53 are supplied.
【0056】下位コンパレータ134の比較器CD4の一
方の入力にはマトリクス回路100の第4列目のスイッ
チングブロックS14,S34,S54のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS24,S44の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS24,S44のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS14,
S34,S54のトランジスタQ2 のコレクタ出力が供給さ
れる。[0056] Comparator C switching block S 14, S 34, collector outputs and the switching block S 24 of the transistor to Q 1 S 54 in the fourth column of the matrix circuit 100 to the input of one of the D4 of the lower comparator 134, S 44 collector output of the transistor Q 2 is supplied, the collector output and switching block S 14 for the other input transistor to Q 1 switching block S 24, S 44,
The collector output of the transistor Q 2 of S 34, S 54 are supplied.
【0057】下位コンパレータ135の比較器CD5の一
方の入力にはマトリクス回路100の第5列目のスイッ
チングブロックS15,S35,S55のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS25,S45の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS25,S45のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS15,
S35,S55のトランジスタQ2 のコレクタ出力が供給さ
れる。One input of the comparator C D5 of the lower comparator 135 is connected to the collector output of the transistor Q 1 of the switching block S 15 , S 35 , S 55 of the fifth column of the matrix circuit 100 and the switching blocks S 25 , S is supplied collector output of the transistor Q 2 of 45, the collector output and switching block S 15 of the transistor to Q 1 switching block S 25, S 45 to the other input,
The collector output of the transistor Q 2 of S 35, S 55 are supplied.
【0058】下位コンパレータ136の比較器CD6の一
方の入力にはマトリクス回路100の第6列目のスイッ
チングブロックS16,S36,S56のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS26,S46の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS26,S46のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS16,
S36,S56のトランジスタQ2 のコレクタ出力が供給さ
れる。[0058] collector output and switching block S 26, the transistor to Q 1 sixth column of the switching block S 16, S 36, S 56 of the matrix circuit 100 to one input of a comparator C D6 lower comparators 136 S 46 collector output of the transistor Q 2 is supplied, the collector output and switching block S 16 of the transistor to Q 1 to the other input switching block S 26, S 46,
The collector output of the transistor Q 2 of S 36, S 56 are supplied.
【0059】下位コンパレータ137の比較器CD7の一
方の入力にはマトリクス回路100の第7列目のスイッ
チングブロックS17,S37,S57のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS27,S47の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS27,S47のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS17,
S37,S57のトランジスタQ2 のコレクタ出力が供給さ
れる。[0059] Comparator one seventh row of the switching blocks of the matrix circuit 100 to the input S of C D7 17, S 37, the transistor to Q 1 collector output and switching block S of S 57 27 of the low-order comparator 137, S 47 collector output of the transistor Q 2 is supplied, to the other input switching block S 27, S transistor to Q 1 collector output and switching block S 17 47,
The collector output of the transistor Q 2 of S 37, S 57 are supplied.
【0060】下位コンパレータ131の比較器CD1の出
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAD1の両入力に接続され、負側出力
は下位コンパレータ132の2入力アンドゲートAD2の
一方の入力に接続されている。下位コンパレータ132
の比較器CD2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD2の他方の入
力に接続され、負側出力は下位コンパレータ133の2
入力アンドゲートAD3の一方の入力に接続されている。
下位コンパレータ133の比較器CD3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAD3の他方の入力に接続され、負側出力は下位コ
ンパレータ134の2入力アンドゲートAD4の一方の入
力に接続されている。下位コンパレータ134の比較器
CD4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ135の2入力アンド
ゲートAD5の両方の入力に接続されている。下位コンパ
レータ135の比較器CD5の出力は出力アンプCAの入
力に接続され、その正側出力は2入力アンドゲートAD5
の他方の入力に接続され、負側出力は下位コンパレータ
136の2入力アンドゲートAD6の一方の入力に接続さ
れている。下位コンパレータ136の比較器CD6の出力
は出力アンプCAの入力に接続され、その正側出力は2
入力アンドゲートAD6の他方の入力に接続され、負側出
力は下位コンパレータ137の2入力アンドゲートAD7
の一方の入力に接続されている。下位コンパレータ13
7の比較器CD7の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD7の他方の入
力に接続され、負側出力は2入力アンドゲートAD8の両
入力に接続されている。The output of the comparator C D1 of the lower comparator 131 is connected to the input of the output amplifier CA, its positive output is connected to both inputs of the two-input AND gate A D1 , and its negative output is the output of the lower comparator 132. It is connected to one input of input AND gate A D2 . Lower comparator 132
The output of the comparator C D2 of being connected to an input of the output amplifier CA, its positive output is connected to the other input of the 2-input AND gates A D2, the negative side output 2 of the low-order comparator 133
It is connected to one input of input AND gate A D3 .
The output of the comparator C D3 of the lower comparator 133 is connected to the input of the output amplifier CA, the positive output is connected to the other input of the two-input AND gate A D3 , and the negative output is the two-input AND of the lower comparator 134. It is connected to one input of gate AD4 . The output of the comparator CD4 of the lower comparator 134 is connected to the input of the output amplifier CA, its positive output is connected to the other input of the two-input AND gate A D4 , and its negative output is the two-input AND of the lower comparator 135. It is connected to both inputs of gate AD5 . The output of the comparator C D5 of the lower comparator 135 is connected to the input of the output amplifier CA, its positive output two-input AND gates A D5
, And the negative output is connected to one input of a two-input AND gate A D6 of the lower comparator 136. The output of the comparator C D6 lower comparator 136 is connected to the input of the output amplifier CA, its positive output 2
The negative output is connected to the other input of the input AND gate A D6 , and the two-input AND gate A D7 of the lower comparator 137
Is connected to one input. Lower comparator 13
7, the output of the comparator C D7 is connected to the input of the output amplifier CA, the positive side output is connected to the other input of the two-input AND gate A D7 , and the negative side output is both inputs of the two-input AND gate A D8 . It is connected to the.
【0061】このように構成される下位コンパレータ1
31〜137の各比較器CD1〜CD7の出力は、2入力の
レベルに対応して「H」または「L」のレベルとなり、
各アンドゲートAD1〜AD8のいずれか1個のみが「1」
レベルを出力する。下位コンパレータ131〜137の
アンドゲートAD1〜AD7およびAD8の出力はバッファB
D1〜BD8を介して下位エンコーダ140に接続される。The lower comparator 1 thus configured
The outputs of the comparators C D1 to C D7 of 31 to 137 become “H” or “L” in correspondence with the levels of the two inputs.
Only one of each AND gate A D1 to A D8 is “1”
Output level. The outputs of AND gates A D1 to A D7 and A D8 of lower comparators 131 to 137 are buffer B
It is connected to the lower encoder 140 via the D1 .about.B D8.
【0062】下位エンコーダ140は、下位データBD
3 ,BD4 を発生するデータラインLN141 と、下位コ
ンパレータ131〜134のアンドゲートAD1〜AD4の
出力のいずれかが「1」になったことを示す選択信号S
EL1 を発生する選択ラインLN142 と、下位コンパレ
ータ135〜137アンドゲートAD5〜AD7およびA D8
の出力のいずれかが「1」になったことを示す選択信号
SEL2 を発生する選択ラインLN143 とから構成され
ている。選択信号SEL1 は上述したLモードの上位デ
ータを選択するために設定され、選択信号SEL2 はR
モードの上位データを選択するために設定される。The lower-order encoder 140 outputs the lower-order data BD
Three, BDFourData line LN that generates141And the lower
AND gate A of comparators 131-134D1~ AD4of
A selection signal S indicating that one of the outputs has become "1"
EL1Select line LN that generates142And the lower compare
Data 135 to 137 AND gate AD5~ AD7And A D8
Selection signal indicating that one of the outputs has become "1"
SELTwoSelect line LN that generates143Is composed of
ing. Select signal SEL1Is the upper data of the L mode described above.
Data SEL, which is set to select the dataTwoIs R
Set to select the upper data of the mode.
【0063】図3は、上位側のアンドゲートAU1〜AU5
および下位側のアンドゲートAD1〜AD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路100は、各ス
イッチングブロックを行方向に2分割しているが、この
分割点Cは、図3からわかるように、出力変換コードD
1 〜D4 の上位2ビットに注目すると、上位2ビットの
値が切り替わる点で分割されている。さらに、下位エン
コーダ140は、出力変換コードD1 〜D4 の上位2ビ
ットに注目すると、その下位側ビットが中間点Cを基準
にして、L(左)側とR(右)側でレベルが反転した関
係にあることに基づいて、本実施例では、選択信号SE
L2 を上位エンコーダ120の設定データから除いた上
位データの下位側(上位ビットの最小ビット)の変換コ
ードD2 として出力する。FIG. 3 shows the upper AND gates A U1 to A U5.
3 shows the correspondence between the outputs of the lower AND gates A D1 to A D8 and the output conversion code data. As described above, the matrix circuit 100 in this embodiment divides each switching block into two in the row direction. The division point C is, as can be seen from FIG.
Focusing on the upper two bits of 1 to D 4, it is divided at the point where the value of the upper 2 bits are switched. Further, when the lower encoder 140 focuses on the upper two bits of the output conversion codes D 1 to D 4 , the lower bits have levels on the L (left) side and the R (right) side with respect to the intermediate point C. In this embodiment, based on the inverted relationship, the selection signal SE
And outputs the L 2 as the conversion code D 2 of the lower side of the upper data excluding the set data of the upper encoder 120 (minimum bit upper bits).
【0064】選択ゲート150は、アンドゲートA1 ,
A2 により構成され、下位エンコーダ140から出力さ
れる選択信号SEL1 およびSEL2 を用いて、上位エ
ンコーダ120から出力されるLモードおよびRモード
の各上位データのうちから一の上位データ(上位ビット
の最高位ビット)を選択し、オアゲートOR1 を介して
変換コードD1 として出力する。The selection gate 150 includes AND gates A 1 ,
A 2, and using the selection signals SEL 1 and SEL 2 output from the lower encoder 140, one upper data (upper bit) of the L mode and R mode upper data output from the upper encoder 120. ) And outputs it as a conversion code D 1 via an OR gate OR 1 .
【0065】具体的には、アンドゲートA1 の一方の入
力端子は上位エンコーダ120のLモード用データを発
生するエンコーダラインLN121 に接続され、他方の入
力端子は下位エンコーダ140の選択信号SEL1 を出
力する選択ラインLN142 に接続されている。アンドゲ
ートA2 の一方の入力端子は上位エンコーダ120のR
モード用データを発生するエンコーダラインLN122 に
接続され、他方の入力端子は下位エンコーダ140の選
択信号SEL2 を出力する選択ラインLN143 に接続さ
れている。これらアンドゲートA1 およびA2 の出力は
2入力オアゲートOR1 の各入力端子に接続されてい
る。Specifically, one input terminal of AND gate A 1 is connected to encoder line LN 121 for generating L mode data of upper encoder 120, and the other input terminal is selection signal SEL 1 of lower encoder 140. It is connected to a select line LN 142 for outputting. One input terminal of AND gate A 2 is connected to R of upper encoder 120.
The other input terminal is connected to a selection line LN 143 that outputs a selection signal SEL 2 of the lower encoder 140, and is connected to an encoder line LN 122 that generates mode data. The outputs of these AND gates A 1 and A 2 are connected to respective input terminals of a two-input OR gate OR 1 .
【0066】排他的論理和ゲートEXO1 は、下位エン
コーダ140のデータラインLN14 1 の一方のラインか
ら出力される下位データBD3 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD3 とし
て出力する。排他的論理和ゲートEXO2 は、下位エン
コーダ140のデータラインLN14 1 の他方のラインか
ら出力される下位データBD4 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD4 とし
て出力する。[0066] XOR gate EXO 1 has lower data BD 3 and the upper comparator 11 output from one line of the data lines LN 14 1 of the lower encoder 140
The exclusive OR of the sum of the output levels of the 1,113 AND gates A U1 , A U3, or A U5 and the signal inverted by the inverter 160 is obtained, and the result is output as the lower conversion code D 3 . Exclusive OR gates EXO 2, the lower data BD 4 and the upper comparator 11 output from the data line LN 14 1 of the other line of the lower encoder 140
The sum of the output level of the AND gate A U1, A U3 or A U5 of 1,113 XORs the signal obtained by inverting by an inverter 160, and outputs the result as the lower order bit conversion code D 4.
【0067】次に、上記構成による動作を説明する。た
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Vs がVRB<VS <V4 であれば、上位コンパレ
ータ111〜114の比較器CU1〜CU4の出力がすべて
「L」となり、アンドゲートAU1〜AU4からは「0」、
AU5からは「1」の2値信号がそれぞれ出力される。そ
の結果、Next, the operation of the above configuration will be described. For example, if the sampling voltage V s of the sampled analog signal is V RB <V S <V 4 , all the outputs of the comparators C U1 to C U4 of the upper comparators 111 to 114 become “L”, and the AND gate A "0" from U1- A U4 ,
A U5 outputs a binary signal of "1". as a result,
〔0000〕なる2値信号が上位エンコーダ1
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕およびRモード用
データを発生するエンコーダライン〔LN122 〕には
The binary signal [0000] is the upper encoder 1
20. In upper encoder 120, by a so-called wired-OR circuit, the encoder line [LN 122] for generating an encoder line [LN 121] and R mode data for generating the L mode data
〔0〕の上位データがそれぞれが発生され、選択ゲート
120に出力される。Upper data of [0] is generated and output to the selection gate 120.
【0068】また、サンプリング電圧Vs がV4 <VS
<V3 であれば、上位コンパレータ111〜113の比
較器CU1〜CU3の出力が「L」、上位コンパレータ11
4の比較器CU4の出力が「H」となり、上位コンパレー
タ111〜113のアンドゲートAU1〜AU3およびAU5
からは「0」、上位コンパレータ114のアンドゲート
AU4からは「1」の2値信号がそれぞれ出力される。そ
の結果、〔0001〕なる2値信号が上位エンコーダ1
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕には[0068] In addition, sampling voltage V s is V 4 <V S
If <V 3 , the outputs of the comparators C U1 to C U3 of the upper comparators 111 to 113 are “L” and the upper comparator 11
Output becomes "H" of the 4 comparators C U4, AND gates A U1 upper comparators 111 to 113 to A U3 and A U5
, And the AND gate A U4 of the upper comparator 114 outputs a binary signal of “1”. As a result, the binary signal [0001] is
20. In the upper encoder 120, an encoder line [LN 121 ] for generating L mode data is provided by a so-called wired OR circuit.
〔0〕、Rモ
ード用データを発生するエンコーダライン〔LN122 〕
には[0], encoder line for generating R mode data [LN 122 ]
To
〔0〕の上位データがそれぞれが発生され、選択ゲ
ート120に出力される。Upper data of [0] is generated and output to the selection gate 120.
【0069】また、サンプリング電圧VS がV3 <VS
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4およびAU5からは「0」、アンドゲートAU3
からは「1」の2値信号がそれぞれ出力される。その結
果、〔0010〕なる2値信号が上位エンコーダ120
に入力され、ライン〔LN121 〕からは〔1〕、ライン
〔LN122 〕からはWhen the sampling voltage V S is V 3 <V S
<When the V 2, similarly the upper AND gate A U1,
"0" from A U2 , A U4 and A U5 , AND gate A U3
Output a binary signal of "1". As a result, the binary signal [0010] is
From the line [LN 121 ] and [1] from the line [LN 122 ].
〔0〕の上位データが選択ゲート1
20に出力される。Upper data of [0] is select gate 1
20.
【0070】さらに、サンプリング電圧VS がV2 <V
S <V1 のときには、上位側アンドゲートAU1,AU3,
AU4およびAU5からは「0」、アンドゲートAU2からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0100〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。Further, when the sampling voltage V S is V 2 <V
When S of <V 1, the upper side AND gates A U1, A U3,
A U4 and A U5 output a binary signal of "0", and the AND gate A U2 outputs a binary signal of "1". as a result,
The binary signal [0100] is input to the upper encoder 120, and from the line [LN 121 ], [1] and the line [L
N 122 ], the upper data of [1] is selected by the selection gate 120.
Is output to
【0071】同様に、サンプリング電圧VS がV1 <V
S <VRTのときには、上位側アンドゲートAU2,AU3,
AU4およびAU5からは「0」、アンドゲートAU1からは
「1」の2値信号がそれぞれ出力される。その結果、
〔1000〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。Similarly, if the sampling voltage V S is V 1 <V
When S < VRT , the upper-side AND gates A U2 , A U3 ,
A U4 and A U5 output a binary signal of "0", and the AND gate A U1 outputs a binary signal of "1". as a result,
A binary signal of [1000] is input to the upper encoder 120, and from the line [LN 121 ], [1] and the line [L
N 122 ], the upper data of [1] is selected by the selection gate 120.
Is output to
【0072】これと並行して、各アンドゲートA
U(1,2,3,4,5)の中で2値出力信号が「1」となっている
コントロールライン(x1,x2,x3,x4,x5 )に接続さ
れているマトリクス回路100の各スイッチングブロッ
クのトランジスタQ3 が各行単位でオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。In parallel with this, each AND gate A
Is connected to the U control line binary output signal in the (1,2,3,4,5) is "1" (x 1, x 2, x 3, x 4, x 5) transistor Q 3 of each switching block of the matrix circuit 100 are controlled to be turned on in row units, finer digitizing of quantization levels is performed.
【0073】たとえば、アンドゲートAU3の出力のみが
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗R6 〜R
11で分圧された基準電圧e5 〜e11とサンプリング電圧
VS がスイッチングブロックS33〜S36で差動的に増幅
され、下位コンパレータ131〜137によって比較さ
れる。同様に、アンドゲートAU2の出力が「1」レベル
のときはスイッチングブロックS21〜S27が能動化され
, 差動的な増幅作用が行われて、下位コンパレータ13
1〜137による比較が行われる。For example, when only the output of AND gate A U3 attains “1” level, switching blocks S 31 to S 31
37 transistor Q 3 is turned on, the reference resistor R 6 to R
The divided reference voltages e 5 to e 11 and the sampling voltage V S at 11 is differentially amplified by the switching block S 33 to S 36, it is compared by the low-order comparator 131-137. Similarly, when the output of the AND gate A U2 is "1" level switch block S 21 to S 27 is activated
, A differential amplification operation is performed, and the lower comparator 13
A comparison by 1 to 137 is performed.
【0074】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗で分圧された基準電圧とが比較さ
れ、下位コンパレータ131〜137のアンドゲートA
D1〜AD7およびAD8から比較結果に応じた2値信号が出
力されることになる。As described above, the lower conversion code is the sampled voltage V S on a row-by-row basis of the switching block.
Is compared with the reference voltage divided by the reference resistance of the row, and the AND gates A of the lower comparators 131 to 137 are compared.
A binary signal corresponding to the comparison result is output from D1 to AD7 and AD8 .
【0075】このとき、上位2ビットD1 ,D2 を変換
するときの入力アナログ信号がV4>VINで下位2ビッ
トD3 ,D4 を変換するときの入力アナログ信号がVRB
<VIN<〔(V4 +V3 )/2〕の場合、または、上位
2ビットD1 ,D2 を変換するときの入力アナログ信号
がV4 <VIN<V3 で下位2ビットD3 ,D4 を変換す
るときの入力アナログ信号がVRB<VIN<〔(V4 +V
3 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV3 <VIN<V2 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3+V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV2 <VIN<V1 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3 +V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、下位エンコーダ140では、選択ラ
インLN142 のみが「1」となる。その結果、選択信号
SEL1 が「1」レベルで選択ゲート150に入力さ
れ、選択信号SEL2 が「0」レベルで選択ゲート15
0に入力される。At this time, the input analog signal when converting the upper 2 bits D 1 and D 2 is V 4 > V IN and the input analog signal when converting the lower 2 bits D 3 and D 4 is V RB.
In the case of <V IN <[(V 4 + V 3 ) / 2], or the input analog signal for converting the upper two bits D 1 and D 2 is V 4 <V IN <V 3 and the lower two bits D 3 , the input analog signal when converting the D 4 is V RB <V iN <[(V 4 + V
3 ) / 2], or when the input analog signal for converting the upper two bits D 1 and D 2 is V 3 <V IN <V 2 and the lower two bits D 3 and D 4 are converted. When the analog signal is [(V 3 + V 2 ) / 2] <V IN <[(V 1 + V
2 ) / 2] or when the input analog signal for converting the upper 2 bits D 1 and D 2 is V 2 <V IN <V 1 and the input for converting the lower 2 bits D 3 and D 4. When the analog signal is [(V 3 + V 2 ) / 2] <V IN <[(V 1 + V
For 2) / 2], the lower encoder 140, only selected lines LN 142 becomes "1". As a result, the selection signal SEL 1 is input to the selection gate 150 at “1” level, and the selection signal SEL 2 is input to the selection gate 15 at “0” level.
Input to 0.
【0076】選択ゲート150では、選択信号SEL1
のみを「1」レベルで入力したことに伴い、アンドゲー
トA1 のみが活性化される。これらアンドゲートA1 に
は、上位エンコーダ120のラインLN121 に発生され
たLモード用上位データの上位側のビットデータが供給
されている。したがって、選択ゲート150では、Lモ
ード時の上位データのビットが選択され、その結果、オ
アゲートOR1 を介して上位変換コードD1 として出力
される。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「0」で上
位変換コードD2 として出力される。At the selection gate 150, the selection signal SEL 1
With only that entered in "1" level, only the AND gate A 1 is activated. To the AND gate A 1 , upper bit data of the L mode upper data generated on the line LN 121 of the upper encoder 120 is supplied. Therefore, the selection gate 150, the bit of the upper data of the L mode is selected, the result is outputted as an upper conversion code D 1 through the OR gate OR 1. At this time, in parallel with the output of the higher order bit conversion code D 1, the selection signal SEL 2, it is outputted as an upper conversion code D 2 at the same level "0".
【0077】具体的には、アナログ信号VINのサンプリ
ング電圧Vs がVRB<VS <V4 のときには上位変換コ
ード〔D1 ,D2 〕は[0077] Specifically, the upper conversion code when the sampling voltage V s of the analog signal V IN is V RB <V S <V 4 [D 1, D 2] is
〔00〕で、V4 <VS <V3 の
ときには上位変換コード〔D1 ,D2 〕はIn [00], when V 4 <V S <V 3 , the upper conversion code [D 1 , D 2 ] is
〔00〕で、
V3 <VS <V2 のときには上位変換コード〔D1 ,D
2 〕は〔10〕で、V2 <VS <V1 のときには上位変
換コード〔D1 ,D2 〕は〔10〕で出力される。な
お、V1 <VS <VRTのときには上位変換コード
〔D1 ,D2 〕は〔11〕を出力するが、このコードは
選択されることはない。[00]
When V 3 <V S <V 2 , the upper conversion code [D 1 , D
2 ] is [10], and when V 2 <V S <V 1 , the upper conversion code [D 1 , D 2 ] is output as [10]. When V 1 <V S <V RT , the upper conversion code [D 1 , D 2 ] outputs [11], but this code is not selected.
【0078】また、下位エンコーダ140では、下位コ
ンパレータ131のアンドゲートA D1の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ132のアンドゲートAD2の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ133のアンドゲー
トAD3の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、下位コンパレータ134の
アンドゲートAD4の出力が「1」のときには下位データ
BD3 ,BD4 がIn the lower encoder 140, the lower
AND gate A of comparator 131 D1Output of "1"
Sometimes lower data BDThree, BDFourIs generated in [11]
And AND gate A of the lower comparator 132D2Output
Is "1", the lower data BDThree, BDFourIs [1
0] of the lower comparator 133
AD3Is "1", the lower data BDThree, B
DFourIs generated at [01] and the lower comparator 134
AND gate AD4When the output of is “1”, the lower data
BDThree, BDFourBut
〔00〕で発生されて、データBD3
は排他的論理和ゲートEXO1 に出力され、データBD
4 は排他的論理和ゲートEXO2 に出力される。[00] and the data BD 3
Is output to exclusive OR gate EXO 1 and data BD
4 is output to the exclusive OR gates EXO 2.
【0079】排他的論理和ゲートEXO1 およびEXO
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて、下位変換コード
D3 ,D4 として出力される。これに対して、VRB<V
S <V4 ,V3 <VS <V2 およびV 1 <VS <VRTの
とき、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて下位変換コードD3 ,D4 として出力さ
れる。Exclusive OR gates EXO 1 and EXO
2 , when V 4 <V S <V 3 and V 2 <V S <V 1 , that is, the switching blocks S 41 to S 47 and S 47 in the second and fourth rows from the bottom of the matrix circuit 100.
21 when to S 27 is selected, the level of the lower data from that application direction of the reference voltage is a forward is inverted output level of the lower encoder 140, output as a lower conversion code D 3, D 4 Is done. On the other hand, V RB <V
S <When V 4, V 3 <V S <V 2 and V 1 <V S <V RT , i.e., the first row from the bottom of the matrix circuit 100, the third line and the fifth line Switching block S
51 when ~S 57, S 31 ~S 37, S 11 ~S 17 is selected, the level of the lower data from that application direction of the reference voltage are opposite to leave the output level of the lower encoder 140 It is held and output as lower conversion codes D 3 and D 4 .
【0080】また、上位2ビットD1 ,D2 を変換する
ときの入力アナログ信号がV4 <V IN<V3 で下位2ビ
ットD3 ,D4 を変換するときの入力アナログ信号が
〔(V 4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV3 <VIN<V2 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV2 <VIN<V1 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V2 +V1 )/2〕<VIN<VRTの場合、または、
上位2ビットD1 ,D2 を変換するときの入力アナログ
信号がV1 <V INで下位2ビットD3 ,D4 を変換する
ときの入力アナログ信号が〔(V2 +V 1 )/2〕<V
IN<VRTの場合、下位エンコーダ140では、選択ライ
ンLN14 3 のみが「1」となる。その結果、選択信号S
EL2 が「1」レベルで選択ゲート150に入力され、
選択信号SEL1 が「0」レベルで選択ゲート150に
入力される。The upper two bits D1, DTwoConvert
When the input analog signal is VFour<V IN<VThreeIn the lower two
DThree, DFourThe input analog signal when converting
[(V Four+ VThree) / 2] <VIN<[(VThree+ VTwo) /
2] or upper 2 bits D1, DTwoConvert
Input analog signal is VThree<VIN<VTwoIn the lower 2
Bit DThree, DFourThe input analog signal when converting
[(VFour+ VThree) / 2] <VIN<[(VThree+ VTwo) /
2] or upper 2 bits D1, DTwoConvert
Input analog signal is VTwo<VIN<V1In the lower 2
Bit DThree, DFourThe input analog signal when converting
[(VTwo+ V1) / 2] <VIN<VRTOr
Upper 2 bits D1, DTwoInput analog when converting
Signal is V1<V INAnd lower 2 bits DThree, DFourConvert
When the input analog signal is [(VTwo+ V 1) / 2] <V
IN<VRTIn the case of
LN14 ThreeOnly "1". As a result, the selection signal S
ELTwoIs input to the selection gate 150 at the “1” level,
Select signal SEL1Goes to select gate 150 at "0" level
Is entered.
【0081】選択ゲート150では、選択信号SEL2
のみを「1」レベルで入力したことに伴い、アンドゲー
トA2 のみが活性化される。これらアンドゲートA2 に
は、上位エンコーダ120のラインLN122 に発生され
たRモード用上位データの上位側ビットデータが供給さ
れている。したがって、選択ゲート150では、Rモー
ド時の上位データのビットが選択され、その結果、オア
ゲートOR1 を介して上位変換コードD1 として出力さ
れる。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「1」で上
位変換コードD2 として出力される。In the selection gate 150, the selection signal SEL 2
With only that entered in "1" level, only the AND gate A 2 is activated. The upper bit data of the R mode upper data generated on the line LN 122 of the upper encoder 120 is supplied to these AND gates A 2 . Therefore, the select gate 150 selects the bit of the upper data in the R mode, and as a result, is output as the upper conversion code D 1 via the OR gate OR 1 . At this time, in parallel with the output of the higher order bit conversion code D 1, the selection signal SEL 2, it is outputted as an upper conversion code D 2 at the same level "1".
【0082】具体的には、アナログ信号VINのサンプリ
ング電圧Vs がV4 <VS <V3 のときには上位変換コ
ード〔D1 ,D2 〕は〔01〕で、V3 <VS <V2 の
ときには上位変換コード〔D1 ,D2 〕は〔01〕で、
V2 <VS <V1 のときには上位変換コード〔D1 ,D
2 〕は〔11〕で、V1 <VS <VRTのときには上位変
換コード〔D1 ,D2 〕は〔11〕で出力される。な
お、サンプリング電圧Vs がVRB<VS <V4 のときに
は上位変換コード〔D1 ,D2 〕は[0082] Specifically, the upper conversion code when the sampling voltage V s of the analog signal V IN is V 4 <V S <V 3 [D 1, D 2] in [01], V 3 <V S < Top conversion code when the V 2 [D 1, D 2] in [01],
When V 2 <V S <V 1 , the upper conversion code [D 1 , D
2 ] is [11], and when V 1 <V S <V RT , the upper conversion code [D 1 , D 2 ] is output as [11]. When the sampling voltage V s is V RB <V S <V 4 , the upper conversion code [D 1 , D 2 ] is
〔00〕を出力する
が、このコードは選択されることはない。[00] is output, but this code is not selected.
【0083】また、下位エンコーダ140では、下位コ
ンパレータ135のアンドゲートA D5の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ136のアンドゲートAD6の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ137のアンドゲー
トAD7の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、アンドゲートAD8の出力が
「1」のときには下位データBD3 ,BD4 がFurther, in the lower encoder 140, the lower
AND gate A of comparator 135 D5Output of "1"
Sometimes lower data BDThree, BDFourIs generated in [11]
And the lower gate 136 of the lower comparator 136D6Output
Is "1", the lower data BDThree, BDFourIs [1
0] of the lower comparator 137
AD7Is "1", the lower data BDThree, B
DFourIs generated at [01] and AND gate AD8Output
When "1", lower data BDThree, BDFourBut
〔00〕
で発生されて、データBD3 は排他的論理和ゲートEX
O1 に出力され、データBD4 は排他的論理和ゲートE
XO2 に出力される。[00]
, And the data BD 3 is output from the exclusive OR gate EX.
Is output to the O 1, data BD 4 exclusive OR gates E
It is output to the XO 2.
【0084】排他的論理和ゲートEXO1 およびEXO
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて下位変換コードD
3 ,D4 として出力される。これに対して、VRB<VS
<V4 ,V3 <VS <V2 およびV 1 <VS <VRTのと
き、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて、下位変換コードD3 ,D4 として出力
される。Exclusive OR gates EXO 1 and EXO
2 , when V 4 <V S <V 3 and V 2 <V S <V 1 , that is, the switching blocks S 41 to S 47 and S 47 in the second and fourth rows from the bottom of the matrix circuit 100.
21 when to S 27 is selected, the reference voltage lower conversion code D level lower data is inverted output level of lower encoder 140 since applying direction is forward
3, it is output as D 4. On the other hand, V RB <V S
<When V 4, V 3 <V S <V 2 and V 1 <V S <V RT, i.e., the first row from the bottom of the matrix circuit 100, the third line and the fifth line of the switching Block S
51 when ~S 57, S 31 ~S 37, S 11 ~S 17 is selected, the level of the lower data from that application direction of the reference voltage are opposite to leave the output level of the lower encoder 140 It is held and output as lower conversion codes D 3 and D 4 .
【0085】以上説明したように、本実施例によれば、
下位コードを2つのグループに分割し、このグループの
変換コードを得る下位エンコーダ140から、Lモード
データおよびRモードデータを選択するための信号SE
L1 およびSEL2 を出力して、上位エンコーダ120
から出力されたLモードデータおよびRモードデータを
選択し上位変換コードD1 を得るとともに、選択信号S
EL1 とレベルが反転する選択信号SEL2 を上位ビッ
トデータの下位側変換コードD2 として出力するように
したので、従来の回路のように反転ゲートや禁止ゲート
を使用することなく、直接選択信号を上位データの選択
に用いることができる。したがって、選択信号の選択ゲ
ート120への入力が上位エンコーダ100の出力に対
して遅延することがなく、変換処理の高速化を図れる。
また、反転ゲートおよび禁止ゲートが不要となることに
加えて選択信号数を2つに削減でき、選択される上位コ
ード数並びに選択ゲートの入力ゲート数も2つに削減で
きることからチップ面積の縮小および消費電力の削減を
図れるA/D変換回路を実現できる。As described above, according to the present embodiment,
A signal SE for selecting L mode data and R mode data from lower encoder 140 that divides the lower code into two groups and obtains the converted code of this group.
L 1 and SEL 2 are output and the upper encoder 120 is output.
Select the L-mode data and the R-mode data output from, to obtain the upper-order conversion code D 1 ,
Since EL 1 and levels to output a selection signal SEL 2 for inverting a lower conversion code D 2 of the high-order bit data, without using the inverting gate and prohibition gate as in the conventional circuit, direct selection signal Can be used for selecting higher-order data. Therefore, there is no a child delays the output of the upper encoder 100 input to the selection gate 120 of the selection signals, thereby to speed up the conversion process.
Further, in addition to eliminating the necessity of an inversion gate and a prohibition gate, the number of selection signals can be reduced to two, and the number of high-order codes to be selected and the number of input gates of the selection gate can also be reduced to two. An A / D conversion circuit that can reduce power consumption can be realized.
【0086】図4は、本発明に係るA/D変換回路の第
2の実施例を示す回路図である。本実施例が上述した第
1の実施例と異なる点は、下位エンコーダ120の選択
ラインをLN142 の1本のみとして選択信号はSEL1
の一つのみを発生させ、選択信号SEL1 をインバータ
170でレベル反転させた信号を選択信号SEL 2 に代
わる信号として、選択ゲート150のアンドゲートA2
の他方の入力に供給し、かつ、上位ビットデータの下位
側変換コードD2 として出力するように構成したことに
ある。FIG. 4 is a circuit diagram of an A / D conversion circuit according to the present invention.
FIG. 9 is a circuit diagram showing a second embodiment. The present embodiment is the
The difference from the first embodiment is that the lower encoder 120 is selected.
LN line142And the selection signal is SEL1
Is generated, and the selection signal SEL is generated.1The inverter
The signal whose level has been inverted at 170 is the selection signal SEL. TwoNiyo
As an alternative signal, the AND gate A of the selection gate 150Two
And the lower input of the upper bit data.
Side conversion code DTwoIs configured to output as
is there.
【0087】本第2の実施例によれば、上記した第1の
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。According to the second embodiment, in addition to the effects of the first embodiment, a simple configuration can be realized, and the chip area can be further reduced.
【0088】なお、上述した第1および第2の実施例で
は、4ビット対応のA/D変換回路を例に説明したが、
さらに多ビット対応のA/D変換回路に本発明が適用で
きることはいうまでもない。In the first and second embodiments, the A / D conversion circuit corresponding to 4 bits has been described as an example.
Further, it goes without saying that the present invention can be applied to an A / D conversion circuit corresponding to multiple bits.
【0089】また、上述した第1および第2の実施例で
は、上位エンコーダ120および下位エンコーダ140
の入力側に他出力ピンバッファBU1〜BU5およびBD1〜
BD8を配置した構成を示したが、これら他出力ピンバッ
ファBU1〜BU5,BD1〜BD8は、上位エンコーダ120
および下位エンコーダ140を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ120および下位エンコーダ140の容量などに
よっては設ける必要はない。In the first and second embodiments, the upper encoder 120 and the lower encoder 140
The other output pin buffers B U1 to B U5 and B D1 to
A configuration has been shown that placing the B D8, these other output pins buffer B U1 ~B U5, B D1 ~B D8 , the upper encoder 120
The lower encoder 140 is provided to reliably drive the lower encoder 140 and does not need to be provided depending on the capacity of the upper encoder 120 and the lower encoder 140, which are so-called loads.
【0090】[0090]
【発明の効果】以上説明したように、本発明によれば、
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れ、また、反転ゲートおよ
び禁止ゲートが不要となることに加えて選択信号数を削
減でき、選択される上位コード数並びに選択ゲートの入
力ゲート数を削減できることからチップ面積の縮小、消
費電力の削減を図れる利点がある。As described above, according to the present invention,
Eliminates the need for the inversion gates and prohibition gates conventionally required, speeds up the conversion process, and eliminates the need for inversion gates and prohibition gates. In addition, since the number of input gates of the selection gate can be reduced, there is an advantage that a chip area and power consumption can be reduced.
【図1】本発明に係るA/D変換回路の第1の実施例を
示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of an A / D conversion circuit according to the present invention.
【図2】図1の回路の上位コンパレータの各アンドゲー
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。FIG. 2 is a diagram showing the correspondence between the output of each AND gate of a high-order comparator of the circuit of FIG. 1 and the output data of each encoder of a high-order encoder.
【図3】図1の回路の下位および上位コンパレータのア
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。FIG. 3 is a diagram showing a correspondence relationship between outputs of AND gates of lower and upper comparators of the circuit of FIG. 1 and output conversion codes;
【図4】本発明に係るA/D変換回路の第2の実施例を
示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the A / D conversion circuit according to the present invention.
【図5】従来のA/D変換回路の構成例を示す回路図で
ある。FIG. 5 is a circuit diagram illustrating a configuration example of a conventional A / D conversion circuit.
【図6】図5の回路の上位変換コードパターンを示す図
である。FIG. 6 is a diagram showing an upper conversion code pattern of the circuit of FIG. 5;
【図7】図5の回路の下位変換コードパターンを示す図
である。FIG. 7 is a diagram showing a lower conversion code pattern of the circuit of FIG. 5;
【図8】A/D変換回路の量子化レベルの関係を示す図
である。FIG. 8 is a diagram illustrating a relationship between quantization levels of an A / D conversion circuit.
100…マトリクス回路 111〜114…上位コンパレータ AU1〜AU5…上位側アンドゲート 120…上位エンコーダ LN121 …Lモード用ライン LN122 …Rモード用ライン 131〜137…下位コンパレータ AD1〜AD8…下位側アンドゲート 140…下位エンコーダ LN141 …データライン LN142 ,LN143 …選択ライン 150…選択ゲート A1 〜A4 …アンドゲート 160…インバータ 170…インバータ R1 〜R16…基準抵抗素子 OR1 ,OR2 …オアゲート EXO1 ,EXO2 …排他的論理和ゲート100 Matrix circuits 111 to 114 Upper comparators A U1 to A U5 Upper AND gate 120 Upper encoder LN 121 L mode line LN 122 R mode line 131 to 137 Lower comparators A D1 to A D8 lower aND gate 140 ... lower encoder LN 141 ... data line LN 142, LN 143 ... selection line 150 ... select gates A 1 to A 4 ... aND gates 160 ... inverter 170 ... inverter R 1 to R 16 ... reference resistance element OR 1 , OR 2 ... OR gate EXO 1 , EXO 2 ... Exclusive OR gate
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−190029(JP,A) 特開 平2−123829(JP,A) 特開 平2−125530(JP,A) 特開 平2−126725(JP,A) 特開 平2−128524(JP,A) 特開 平2−141028(JP,A) 特開 平2−132920(JP,A) 特開 平2−137420(JP,A) 特開 平2−202224(JP,A) 特開 平4−196923(JP,A) 特開 昭63−299615(JP,A) 実開 平2−77931(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-190029 (JP, A) JP-A-2-123829 (JP, A) JP-A-2-125530 (JP, A) JP-A-2-125 126725 (JP, A) JP-A-2-128524 (JP, A) JP-A-2-141028 (JP, A) JP-A-2-132920 (JP, A) JP-A-2-137420 (JP, A) JP-A-2-202224 (JP, A) JP-A-4-196923 (JP, A) JP-A-63-299615 (JP, A) JP-A-2-77931 (JP, U) (58) Fields investigated (Int.Cl. 7 , DB name) H03M 1/00-1/88
Claims (8)
数個の基準抵抗素子と、 マトリクス状に配列され、かつ、上位変換出力信号によ
って行毎に能動化され、上記基準抵抗素子によって分圧
した各基準電圧と被変換入力信号とを比較し、下位ビッ
トデータおよび冗長ビットデータの有無を検出する複数
のスイッチングブロックと、 上記スイッチングブロックの行方向の特定の位置に印加
されている上位ビット数の分解能に対応した電圧ステッ
プである基準電圧と被変換入力信号とを比較し、この比
較結果に応じてあらかじめ設定された2モードに応じ
た、隣接した上位ビットのうちの所定ビットを除いた上
位ビットの2つの変換コードを得る上位エンコーダと、 上記各スイッチングブロックの列単位の出力を上記2モ
ードに応じた2つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が2つの上位ビット変換コードに対応した2つの基準電
圧範囲のうちどちらの範囲に属するかを検出し、上記上
位エンコーダの2つの所定ビットを除いた上位ビットの
変換コードのうちから属した方の変換コードを選択する
ための選択信号を発生する下位エンコーダと、 上記上位エンコーダから出力された2つの所定ビットを
除いた上位ビットの変換コードのうちからいずれか一方
の変換コードを、上記下位エンコーダから出力された選
択信号に基づいて選択的に出力する選択ゲートとを有
し、 上記選択信号を上位エンコーダで除かれた所定ビットの
上位変換コードとして出力することを特徴とするアナロ
グ/ディジタル変換回路。1. A plurality of reference resistance elements connected in series between two reference potentials, arranged in a matrix and activated for each row by a higher-order conversion output signal. A plurality of switching blocks for comparing the compressed reference voltage with the input signal to be converted to detect the presence or absence of lower bit data and redundant bit data; and upper bits applied to a specific position in the row direction of the switching blocks. Voltage step corresponding to numerical resolution
Compares the reference voltage and the converter input signal is a flop, corresponding to the second mode previously set in accordance with the comparison result, adjacent on <br/> significant bits were divided predetermined bit of the upper bits And an upper encoder that obtains the two conversion codes of: (a) an output of each switching block in units of columns is divided into two groups corresponding to the two modes, and each group is divided according to the presence or absence of lower bit data and redundant bit data. together to obtain a predetermined lower conversion codes Te, the switch
Input voltage from the output of the
Are two reference signals corresponding to the two upper bit conversion codes.
Detects belongs to both ranges of the pressure range, generates a selection signal for selecting a conversion code of the person who belongs from among the conversion code above significant bits excluding the two predetermined bits of the upper encoder The lower encoder and the two predetermined bits output from the upper encoder
A selection gate for selectively outputting one of the conversion codes of the removed upper bits based on the selection signal output from the lower encoder, and removing the selection signal by the upper encoder. An analog / digital conversion circuit, which outputs a predetermined high-order conversion code of a predetermined bit.
は、上位ビットの最小ビットであり、 上記選択信号は上位ビットにおける最小ビットの変換コ
ードとして出力される請求項1記載のアナログ/ディジ
タル変換回路。2. The analog / digital conversion circuit according to claim 1, wherein the bits removed by the upper encoder are the least significant bits of the upper bits, and the selection signal is output as a conversion code of the least significant bit in the upper bits.
ブロックのマトリクス配列に対応するように、所定の数
ずつ複数行に亘るように折り返して配置されるととも
に、最高値の基準電圧を発生する抵抗素子の行および最
低値の基準電圧を発生する抵抗素子の行が、他の抵抗素
子の行に対して所定周期ずらして配置されている請求項
1または請求項2記載のアナログ/ディジタル変換回
路。3. The resistance element that is folded back over a predetermined number of rows to correspond to the matrix arrangement of the switching blocks, and that generates the highest reference voltage. 3. The analog / digital conversion circuit according to claim 1, wherein said row and the row of the resistance element generating the lowest reference voltage are shifted from each other by a predetermined period.
2または3記載のアナログ/ディジタル変換回路。4. The method according to claim 1, wherein the predetermined period is a half period.
An analog / digital conversion circuit according to 2 or 3.
ングブロック列が、所定列を基準に2つの列グループに
分割され、これら列グループ出力が上記下位エンコーダ
の2グループに対応するように構成されている請求項
1、2、3または4記載のアナログ/ディジタル変換回
路。5. A switching block array arranged in a matrix is divided into two column groups based on a predetermined column, and these column group outputs correspond to the two groups of the lower encoder. An analog / digital conversion circuit according to claim 1, 2, 3, or 4.
ける上位ビットの切替点を基準に分割されている請求項
1、2、3、4または5記載のアナログ/ディジタル変
換回路。6. The analog / digital conversion circuit according to claim 1, wherein said two groups are divided based on a switching point of an upper bit in an output conversion code.
ープに応じた2つの選択信号を発生するように構成さ
れ、 2つの選択信号のうちの一方の選択信号が上位エンコー
ダで除かれた所定ビットの上位変換コードとして出力さ
れる請求項1、2、3、4、5または6記載のアナログ
/ディジタル変換回路。7. The lower encoder is configured to generate two selection signals corresponding to two divided groups, and one of the two selection signals is a predetermined bit of which is removed by the upper encoder. 7. The analog / digital conversion circuit according to claim 1, which is output as a high-order conversion code.
ープのうちの一方のグループに応じた1つの選択信号を
発生するように構成され、 発生された選択信号のレベルを反転させて上位エンコー
ダで除かれた所定ビットの上位変換コードとして出力す
る手段を有する請求項1、2、3、4、5または6記載
のアナログ/ディジタル変換回路。8. The lower encoder is configured to generate one selection signal according to one of two divided groups, invert the level of the generated selection signal, and remove the selected signal by the upper encoder. 7. The analog-to-digital conversion circuit according to claim 1, further comprising means for outputting a higher-order conversion code of a predetermined bit.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03575993A JP3221134B2 (en) | 1993-02-24 | 1993-02-24 | Analog / digital conversion circuit |
US08/190,680 US5525987A (en) | 1993-02-01 | 1994-02-02 | Analog to digital converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03575993A JP3221134B2 (en) | 1993-02-24 | 1993-02-24 | Analog / digital conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06252765A JPH06252765A (en) | 1994-09-09 |
JP3221134B2 true JP3221134B2 (en) | 2001-10-22 |
Family
ID=12450779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03575993A Expired - Fee Related JP3221134B2 (en) | 1993-02-01 | 1993-02-24 | Analog / digital conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3221134B2 (en) |
-
1993
- 1993-02-24 JP JP03575993A patent/JP3221134B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06252765A (en) | 1994-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4533903A (en) | Analog-to-digital converter | |
JP2800233B2 (en) | AD converter | |
US5184130A (en) | Multi-stage A/D converter | |
US5210537A (en) | Multi-stage A/D converter | |
US4635036A (en) | Analog-to-digital converter | |
JPH01136421A (en) | Sub-ranging a/d converter with improved error correction | |
US6542104B1 (en) | Method and apparatus for low power thermometer to binary coder | |
JP3238573B2 (en) | encoder | |
JP3221134B2 (en) | Analog / digital conversion circuit | |
JP3221133B2 (en) | Analog / digital conversion circuit | |
EP0508454B1 (en) | A/D converter | |
JPH07106967A (en) | A/d converter | |
JP3221135B2 (en) | Analog / digital conversion circuit | |
JP3141265B2 (en) | Analog / digital conversion circuit | |
JP3221131B2 (en) | Analog / digital conversion circuit | |
WO2003055076A3 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
US5083126A (en) | Analog-to-digital converter | |
JP2778058B2 (en) | AD conversion circuit | |
JP2775775B2 (en) | AD conversion circuit | |
JPH0744105Y2 (en) | AD conversion circuit | |
JP2775776B2 (en) | AD conversion circuit | |
JP2778057B2 (en) | AD conversion circuit | |
JP2638002B2 (en) | Parallel A / D converter | |
JP2789697B2 (en) | Parallel AD converter | |
JPS6028452B2 (en) | parallel analog to digital converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |