JP3219685B2

JP3219685B2 - 液晶表示装置およびその製造方法

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Publication number: JP3219685B2
Application number: JP14156896A
Authority: JP
Inventors: 武史市川; 彰沖田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-06-04
Filing date: 1996-06-04
Publication date: 2001-10-15
Anticipated expiration: 2016-06-04
Also published as: DE69708206D1; US6271897B1; EP0811869A1; HK1003396A1; EP0811869B1; JPH09326491A; DE69708206T2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶を用いた表示
装置、とりわけそれぞれの画素に薄膜スイッチング素子
を有するアクティブマトリックス液晶表示装置とその製
造方法に関する。

【０００２】

【従来の技術】近年、液晶を用いた表示装置について
は、より高精細な表示画像が求められてきている。なか
でも画素の駆動に薄膜スイッチング素子を用いる所謂ア
クティブマトリクス型の表示パネルは、他の方式の液晶
表示パネルに比べて多画素化、高諧調化が比較的容易に
図れるため、急速に技術開発が進められつつある。

【０００３】アクティブマトリクス型の表示パネルに用
いられる薄膜スイッチング素子については、一般的に５
インチ以上の大型パネルには主にアモルファスシリコン
（ａ−Ｓｉ）、それ以下の小型パネルには主にポリシリ
コン（ｐ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ）
が用いられている。ｐ−ＳｉＴＦＴを用いた液晶表示パ
ネルの模式図を図１４に示す。マトリクス状に配置され
たｐ−ＳｉＴＦＴをスイッチング素子とするパネル表示
回路３０５には垂直シフトレジスタ３０３及び、水平シ
フトレジスタ３０４が接続され、ビデオ信号回路３０１
より送られるＴＶ画像信号が垂直シフトレジスタ３０３
及び、水平シフトレジスタ３０４を介して表示回路３０
５中の画素に書き込まれる。３０２は２つのシフトレジ
スタ３０３、３０４のタイミングをとるための同期回路
である。最近はシフトレジスタ３０３、３０４をｐ−Ｔ
ＦＴを用いて形成し、これらを同じパネル内に集積化す
るようになってきている。ｐ−ＳｉＴＦＴの断面図を図
１５に示す。石英またはガラス基板１４０１上の薄膜ポ
リシリコン中に、例えばｎ⁺型拡散層１４０３、及びｎ^-
型拡散層１４０７よりなるソース、ドレイン領域があ
り、ゲート絶縁膜１４０５を介してポリシリコンよりな
るゲート電極１４０６に電圧を印加することによりＯｎ
／Ｏｆｆの制御がされている。ｎ^-型拡散層１４０７は
特にドレイン近傍でのゲート電極直下の電界を緩和する
目的で形成されており、ＴＦＴのドレイン・ソース間の
リーク電流、及び耐圧を改善する上で有効である。１４
０８は、例えばアルミニウムからなるソース・ドレイン
電極、１４１０は、例えばシリコン酸化膜よりなる層間
絶縁膜、１４０９は、例えばシリコン窒化膜よりなる表
面保護膜である。この液晶パネルの等価回路は図１６に
示すとおりである。複数の信号線４０１ａ〜４０１ｄと
複数の走査線４０２ａ〜４０２ｄの交点に対応して画素
電極４０６が配され、該画素電極にはＴＦＴ４０３のド
レインが接続されている。ＴＦＴ４０３のソースには信
号線４０１ａ〜４０１ｄが接続され、ゲートには走査線
４０２ａ〜４０２ｄがそれぞれ接続されている。画素電
極４０６には信号線４０１ａ〜４０１ｄからのビデオ信
号が書き込まれる。ＴＦＴ４０３のドレインは、書き込
んだ電荷を十分長い間保持するための保持容量４０４に
も接続され、容量の電極のもう一端４０５は全画素、ま
たは１行方向ずつの画素について共通の電位に接続され
る。

【０００４】一方、各回路に要求される性能は、高品位
テレビを念頭に考えるとフレーム周波数６０Ｈｚ、走査
線本数約１０００本、水平走査期間約３０μｓｅｃ（有
効走査期間２７μｓｅｃ）、水平画素数約１５００個、
とすると、テレビ信号は、約４５ＭＨｚの周波数でバッ
ファ部に転送されてくる。したがって、各要素回路に要
求される性能としては、水平シフトレジスタの駆動能力
は、４５ＭＨｚ以上となる。

【０００５】これから明らかなように、画素スイッチ
は、比較的駆動能力が小さくても良いが、水平シフトレ
ジスタ等は、高速の駆動を必要とされる。このため、現
状の液晶表示素子では、画素スイッチや垂直シフトレジ
スタは、ガラス基板上に堆積された多結晶シリコンやア
モルファスシリコンＴＦＴで液晶とモノリシックに形成
し、その他の周辺回路は、ＩＣチップを外から実装する
ことで対応している。多結晶シリコンＴＦＴによって、
周辺回路までモノリシックに形成しようとする試みはな
されているが、個々のＴＦＴの駆動能力が小さいため、
トランジスタサイズを大きくしたり、回路上複雑な工夫
が必要である。一方、液晶画像装置のＶＴＲカメラ用ビ
ュウファインダーや投射型ディスプレイにとって、その
可視光領域に於て基板が光透過性であることは重要であ
る。

【０００６】この問題を解決するために、特開平８−６
９０１５号で、水平シフトレジスタ等を構成する周辺回
路部を単結晶素子で構成し、薄膜トランジスタ部は非単
結晶半導体素子で形成し、非単結晶半導体素子下の透過
性膜まで裏面から半導体単結晶領域を除去する提案がな
されている。

【０００７】

【発明が解決しようとしている課題】しかしながら上述
した従来例には以下に述べる解決すべき技術的課題が存
在する。特開平８−６９０１５号では、周辺回路の素子
分離領域としてのフィールド酸化膜と、薄膜トランジス
タ下の酸化膜を同一プロセスで同膜厚で形成した例が示
されているが、この例で周辺回路部の素子分離領域を小
さくしようとすると、薄膜トランジスタ下の酸化膜が薄
くなり裏面から半導体単結晶領域を除去する際の信頼性
が落ち、一方薄膜トランジスタ下の酸化膜を厚くしよう
とすると、周辺回路の素子分離領域が大きくなるという
トレードオフの関係があり、素子を小さくして、コスト
を下げることと信頼性を高めるという面で両者を満足さ
せることは難しかった。また、薄膜トランジスタ下の酸
化膜を裏面から半導体単結晶領域を除去する際のストッ
パーに用いず、他の層をストッパーに用いた場合には、
上記の例とは逆に薄膜トランジスタ下の酸化膜を周辺回
路の素子分離領域としてのフィールド酸化膜程厚くする
必要性はない。さらにフィールド酸化膜と同時に薄膜ト
ランジスタ下の酸化膜を形成すると、パターンニング工
程後に形成した酸化膜を薄膜トランジスタ下の酸化膜と
して使用するため、パターンニングされていない状態で
酸化される酸化膜よりも、わずかではあるがピンホール
等の欠陥特性は悪く、裏面半導体単結晶領域除去の工程
で不良の原因となり、点傷や線傷その他の欠陥による画
質の低下、それにしたがい歩留りの劣化の原因となる。

【０００８】本発明の目的はこれらの問題点を解決し、
酸化膜の欠陥による画質の低下をなくし、それにしたが
い歩留りの高い良質な液晶表示装置とその製造方法を提
供することにある。さらに本発明の別の目的は強固なメ
ンブレン構造を有する、高画素、構精細な表示が可能
で、歩留りも高い良質な液晶表示装置とその製造方法を
提供することにある。

【０００９】

【課題を解決するための手段】以上に挙げた問題を解決
するために、本発明者が鋭意努力した結果、以下の発明
を得た。すなわち、本発明の液晶表示装置の製造方法
は、複数の画素を有し、それぞれの画素が薄膜トランジ
スタを有する画像表示部と、前記画像表示部に出力する
映像信号を処理する周辺駆動部とが一体形成された半導
体基板と、前記半導体基板に対向する対向基板と、前記
半導体基板と前記対向基板で狭持された液晶材料を有す
る液晶表示装置の製造方法において、前記半導体基板上
にＳｉ酸化膜を作製したあと、多結晶Ｓｉからなる前記
薄膜トランジスタの半導体領域を堆積させ、前記周辺駆
動部を構成する素子を分離するフィールドＳｉ酸化膜を
作製することを特徴とする。このとき、前記周辺駆動部
は単結晶Ｓｉを含むとよい。また、前記薄膜トランジス
タの下にＳｉ酸化膜を作製するのに熱酸化を用いるのが
よい。

【００１０】また、本発明は液晶表示装置の発明をも包
含する。すなわち、本発明の液晶表示装置は、複数の画
素を有し、それぞれの画素が薄膜トランジスタを有する
画像表示部と、前記画像表示部に出力する映像信号を処
理する周辺駆動部とが一体形成された半導体基板と、前
記半導体基板に対向する対向基板と、前記半導体基板と
前記対向基板で狭持された液晶材料を有する液晶表示装
置において、前記周辺駆動部を構成する素子を分離する
フィールドＳｉ酸化膜があり、前記薄膜トランジスタの
下に前記フィールドＳｉ酸化膜より厚いＳｉ酸化膜があ
り、さらに前記薄膜トランジスタの半導体領域は多結晶
Ｓｉからなることを特徴とする。このとき、前記周辺駆
動部は単結晶Ｓｉを含むのがよい。

【００１１】本発明では、フィールド酸化膜と薄膜トラ
ンジスタの下の酸化膜を所望の膜厚で設定でき、信頼性
が高く歩留りがよく、かつ小型で、コストの安い液晶表
示装置を形成することができ、また多結晶シリコンで形
成されている薄膜トランジスタ下の酸化膜を良質な酸化
膜として形成することができ液晶表示装置としての信頼
性を大きく向上することができる。

【００１２】また、多結晶シリコンで形成されている薄
膜トランジスタと、多結晶シリコンで形成されている薄
膜トランジスタ下の酸化膜との間に、シリコンに対して
引っぱり応力を有する膜を配することを含むものとす
る。このことにより、例えば、メンブレン構造を使用す
る透過型液晶表示パネルにおいて、プラズマＣＶＤで形
成した窒化膜により生じる圧縮応力、あるいは他の膜
（例えば酸化シリコン膜）により生ずる圧縮性応力を相
殺するため減圧ＣＶＤ法で形成した窒化シリコン膜等を
用いることで、メンブレンのしわやたるみを抑制するこ
とができさらに、信頼性が高く歩留りがよく、かつ小型
で、コストの安い液晶表示装置を形成することができ
る。上記シリコンに対して引っぱり応力を有する膜は窒
化シリコンであることを含むものとする。このことによ
り、既存の半導体材料を利用しながら極めて高い効果を
発揮することができる。この引っぱり応力を有する膜の
厚さは２０ｎｍ〜５００ｎｍが望ましい。さらに、本発
明の液晶表示装置は、前記シリコン酸化膜の厚さが、前
記半導体基板の厚さの１／１００００より厚いといい。
この構造により前記シリコン酸化膜が裏面から半導体基
板を除去し透過型液晶表示装置を形成する際のストッパ
ーとして働き、信頼性が高く歩留りがよく、かつ小型
で、コストの安い液晶表示装置を形成することができ
る。

【００１３】さらに、前記単結晶素子の素子分離領域と
してのフィールド酸化膜と多結晶シリコンで形成されて
いる薄膜トランジスタ下の酸化膜とが、接している構造
を有し、かつその境界で段差がついていることを含むも
のとする。段差は１０ｎｍ〜１μｍが望ましい。この構
造により、窒化シリコン等の応力の強い材料に特有なク
ラックを多結晶シリコンで形成されている薄膜トランジ
スタ領域になくすことができ、さらに、信頼性が高く歩
留りがよく、かつ小型で、コストの安い液晶表示装置を
形成することができる。

【００１４】また、前記単結晶素子の素子分離領域とし
てのフィールド酸化膜の厚さより、多結晶シリコンで形
成されている薄膜トランジスタ下の酸化膜の厚さの方が
厚い方がいい。この厚さの違いは１０ｎｍ〜１μｍが望
ましい。

【００１５】この構造では周辺回路部の素子分離領域を
小さくするためにフィールド酸化膜は薄く設計でき、か
つ薄膜トランジスタ下の酸化膜を周辺回路部の素子分離
領域であるフィールド酸化膜とは独立に厚く設計できる
ため、信頼性が高く歩留りがよく、かつ小型で、コスト
の安い液晶表示装置を形成することができる。

【００１６】

【発明の実施の形態】以下、具体的な実施形態をあげて
詳細に説明するが、本発明がこれらの実施形態に限定さ
れるべきものでないことはいうまでもない。

【００１７】（実施形態１）本発明の実施形態１を図１
を基に説明する。図１は本発明の液晶表示装置に適用可
能な構造の断面図である。シフトレジスタを含む信号線
駆動回路及び走査線駆動回路等の周辺回路部Ａの素子分
離領域としてのフィールド酸化膜１９が、画像表示部に
あり多結晶シリコン６で形成されている薄膜トランジス
タ領域Ｂ下の酸化膜３より薄く設計され、周辺回路が小
さく、しかし裏面からシリコン基板を除去する際のスト
ッパーとしての、多結晶シリコンで形成されている薄膜
トランジスタ下の酸化膜厚が厚く、信頼性が高い液晶表
示装置となる。

【００１８】本発明の構造を実現するプロセスの１例に
ついて図２〜図４を用いて説明する。まず、ｎ型基板を
約４００ｎｍ酸化し、パターニング後、ＨＦ水溶液やバ
ッファードＨＦ水溶液等で酸化膜をエッチングし、９×
１０¹²／ｃｍ²のドーズ量、６０ＫｅＶでボロンをイオ
ン注入し、ｐ型ウエル領域を形成する（図２（ａ））。
上記のドライブは例えば１１５０℃等の温度で８４０分
等もの時間、若干の酸素を混入した窒素雰囲気下で行う
が、これらの値に限定されないことは言うまでもない。
１０００℃−１２００℃の温度が好ましいが限定されな
い。上の例でいうと４００ｎｍだった酸化膜は約５８０
ｎｍと厚くなる。ついで画素部のトランジスタを形成す
る多結晶Ｓｉ６を堆積する。多結晶Ｓｉ６は、例えば
０．１−１．０Ｔｏｒｒの減圧下で、６００−７００℃
の温度で、窒素で希釈されたシランガスを熱分解し、即
ちＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓ
ｉｔｉｏｎ）装置で５０−４００ｎｍの厚さで形成させ
るが特に限定されることはない。ついで例えば多結晶６
を酸化したり、もしくはＮＳＧ（ＮｏｎｄｏｐｅｄＳ
ｉｌｉｃｏｎＧｌａｓｓ）等の膜７を堆積させる（図
２（ｂ））。レジスト８塗布後パターニングし、表面酸
化膜をＨＦ水溶液等にて除去する（図２（ｃ））。つい
で多結晶Ｓｉを除去しレジスト剥離後に、多結晶シリコ
ン６をマスクとして厚い酸化膜を再びＨＦ水溶液等で除
去する（図２（ｄ））。３５ｎｍ程度の酸化膜１９を形
成した後に、窒化シリコン膜を１−７６０ｍｍＴｏｒｒ
の減圧下で、シランガス、アンモニアガスを反応させ１
５０ｎｍの厚みで堆積した後、パターニング後にフィー
ルド酸化膜をおよそ４５０ｎｍ形成し（図３（ａ））、
窒化シリコン膜を除去する。さらに画素部上の多結晶Ｓ
ｉ６をパターニング後除去する（図３（ｂ））。フィー
ルド酸化膜１９以外の酸化膜を除去した後に、ゲート酸
化膜を、画素部のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａ
ｎｓｉｓｔｏｒ）領域と周辺回路部とを共通に形成す
る。例えば酸化温度はＴＦＴ部の多結晶Ｓｉの粒径を増
大させるために、１１５０℃の酸素雰囲気下で行うが特
に限定されない。８５０℃−１２００℃の温度での酸素
雰囲気もしくは酸素と水素の混合ガス内で酸化したり、
もしくはＮＳＧ等の堆積膜でも構わない。ついでゲート
電極としての多結晶Ｓｉ１２を形成し、その後周辺回路
部と画素部のソース、ドレイン１０、１１領域をイオン
注入により形成する。例えばｎＭＯＳのソース、ドレイ
ン領域はイオン注入で５×１０¹⁵／ｃｍ²，９５Ｋｅ
Ｖ，ｐＭＯＳのソース、ドレイン領域はＢＦ₂のイオン
注入で３×１０¹⁵／ｃｍ²，１００ＫｅＶ等の条件で形
成する（図４（ａ））。ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）やＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓ
ｓ），ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔ
ｅＧｌａｓｓ）等の層間絶縁膜１３をたとえば６００
ｎｍ形成後にコンタクトホールのパターニングをし、つ
いで配線層１４を形成する（図４（ｂ））。例えば本形
態ではバリアメタルとしてＴｉＮを用いシリコンが０．
５−２％ドープされたＡｌ配線を用いた。電極材料とし
ては通常の半導体やＴＦＴプロセスで使用される材料で
ある、他のＡｌ合金、Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｍ
ｏまたはこれらのシリサイド等でも構わない。適宜使用
される。電極層をパターニング後さらに層間絶縁膜１５
を形成後に裏面をパターニングする。次に遮光膜である
ＴｉやＴｉＮ等の膜１６をスパッタ法により堆積、パタ
ーニング後に、容量形成のための絶縁膜、例えば２００
−４００℃の温度で、シランガスとアンモニアガス、ま
たはシランガスとＮ₂Ｏの混合ガスをプラズマ中で分解
して形成する窒化シリコン膜１７を堆積して形成し、そ
の後３５０−５００℃の温度で水素ガス又は水素ガスと
窒素ガス等の不活性ガスとの混合ガス中で１０−２４０
分間熱処理して多結晶シリコンを水素化する。スルーホ
ールを開けた後に透明電極としてＩＴＯ１８を形成する
（図４（ｃ））。その後に対向電極との間に液晶を注入
し、裏面を画素部下酸化膜までエッチングする。このよ
うなプロセスで表示装置を形成すると、画素部下の酸化
膜は初期の段階で形成された酸化膜で、酸化工程前にパ
ターニング工程の入らない、ウエハ全面に形成された酸
化膜となり、欠陥やパーティクルの少ない良好な酸化膜
が形成できる。画素部下の酸化膜は裏面からエッチング
する際のストッパーとしての酸化膜であることから、ピ
ンホールのような欠陥は表示装置の特性を著しく劣化さ
せる。また周辺回路の素子分離領域の酸化膜の厚さと画
素部下酸化膜の厚さは依存性はなく自由に設定すること
ができる。例えば本実施例のように周辺回路部の素子分
離領域は小さく、画素部下酸化膜のストッパーとしての
酸化膜は厚く設定できるため、信頼性が高く歩留りがよ
く、かつ小型で、コストの安い液晶表示装置を形成する
ことができる。

【００１９】（実施形態２）本発明の実施形態２を図５
〜図９を基に説明する。図５〜図７は本発明の液晶表示
装置に適用可能な構造の製造工程の断面図である。シフ
トレジスタを含む信号線駆動回路及び走査線駆動回路等
の周辺回路部Ａの素子分離領域としてのフィールド酸化
膜が、多結晶シリコンで形成されている薄膜トランジス
タ領域Ｂ下の酸化膜より薄く設計され、周辺回路が小さ
く、しかし裏面からシリコン基板を除去する際のストッ
パーとしての、多結晶シリコンで形成されている薄膜ト
ランジスタ下の酸化膜厚が厚く、信頼性が高い液晶表示
装置となる。また多結晶シリコンで形成されている薄膜
トランジスタと多結晶シリコンで形成されている薄膜ト
ランジスタ下の酸化膜の窒化膜が設置されており、シリ
コンに対して引っぱり応力を有する膜である既存の半導
体材料の減圧ＣＶＤ法で形成した窒化シリコン膜等を配
することにより、メンブレン構造を使用する透過型液晶
表示パネルにおいて、プラズマＣＶＤで形成した窒化膜
により生じる圧縮応力、あるいは他の膜（例えば酸化シ
リコン膜）により生ずる圧縮性応力を相殺するため減圧
ＣＶＤ法で形成した窒化シリコン膜等を用いることで、
メンブレンのしわやたるみを抑制することができさら
に、信頼性が高く歩留りがよく、かつ小型で、コストの
安い液晶表示装置を形成することができる。

【００２０】本発明の構造を実現するプロセスについて
図５を用いて説明する。まず、ｎ型基板を約４００ｎｍ
酸化し、パターニング後、９×１０¹²／ｃｍ²のドーズ
量、６０ＫｅＶでボロンをイオン注入し、ｐ型ウエル領
域を形成する（図５（ａ））。このときドライブは例え
ば１１５０℃で行うが、これらの値に限定されないこと
は言うまでもない。ついで窒化シリコン膜４を１−７６
０ｍｍＴｏｒｒの減圧下で、シランガス、アンモニアガ
スを反応させ１００−４００ｎｍの厚みで堆積した後酸
化膜５を堆積させる。ついで画素部のトランジスタを形
成する多結晶Ｓｉ６を堆積する。多結晶Ｓｉ６は、例え
ば減圧のＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）装置で形成するが限定されない。さ
らに例えば多結晶６を酸化したり、もしくはＮＳＧ（Ｎ
ｏｎｄｏｐｅｄＳｉｌｉｃｏｎＧｌａｓｓ）等の
膜７を堆積させる（図５（ｂ））。レジスト塗布後パタ
ーニングし、表面酸化膜７を除去する（図５（ｃ））。
ついで多結晶Ｓｉ６を除去しレジスト８剥離後に、１０
０−２００℃に熱した燐酸水溶液にて窒化膜を除去し最
後に多結晶６をマスクとして厚い酸化膜３を除去する
（図５（ｄ））。次にパターニング後にフィールド酸化
膜１９をおよそ４５０ｎｍ形成し（図６（ａ））、今度
は画素部上の多結晶Ｓｉ６をパターニング後除去する
（図６（ｂ））。ついで、ゲート酸化膜を、画素部のＴ
ＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）領
域と周辺回路部とを共通に形成する。例えば酸化温度は
ＴＦＴ部の多結晶Ｓｉ６の粒径を増大させるために、１
１５０℃で行う。ついでゲート電極としての多結晶Ｓｉ
１２を形成し、その後周辺回路部と画素部のソース、ド
レイン領域１０、１１をイオン注入により形成する（図
７（ａ））。層間絶縁膜１３を形成後にコンタクトのパ
ターニングをし、ついで配線層１４を形成する（図７
（ｂ））。さらに層間絶縁膜１５を形成後に裏面をパタ
ーニングする。次に遮光膜であるＴｉやＴｉＮ等の膜１
６をスパッタ法により堆積、パターニング後に、容量形
成のための絶縁膜１７を形成し、スルーホールを開けた
後に透明電極としてＩＴＯ１８を形成する（図７
（ｃ））。その後に対向電極との間に液晶を注入し、裏
面を画素部下酸化膜までエッチングする。

【００２１】ＳｉＯ₂膜３はこのシリコン膜を除去する
際のエッチングストッパーとしても役立っており、後で
説明するＳｉＯ₂膜７０２の厚さが、十分にエッチング
ストッパーとして機能する為には、シリコン基板１の厚
さの例えばエッチング液にＴＭＡＨを用いた場合、１／
１００００以上の厚さが必要となる。

【００２２】これはＴＭＡＨ溶液のＳｉ及びＳｉＯ₂に
対するエッチングレートの選択比が、ＴＭＡＨの濃度、
温度にもよるが、概５５〜１００００であることに基づ
く実験結果でから求めた。

【００２３】図８はシフトレジスタを含む信号線駆動回
路及び走査線駆動回路をバルクシリコンに集積して構成
した透過型液晶表示装置のアクティブマトリクス基板
（ＴＦＴ基板）の断面図である。バルクシリコン中の回
路はＣＭＯＳ構成であるが、これに限られるものではな
い。図８において、７０１はシリコン基板、７０２は厚
い酸化膜、７０３ａはＮＭＯＳトランジスタの低濃度ソ
ースドレインであり、７０３ｂはＮＭＯＳトランジスタ
高濃度のソースドレインである。７０４はＮＭＯＳトラ
ンジスタのｐ型ウエル、７０５はゲート酸化膜、７０６
はポリシリコンゲート電極であり、７０８はソースドレ
イン電極である。７１０ａはＰＭＯＳトランジスタの低
濃度ソースドレイン、７１０ｂはＰＭＯＳトランジスタ
高濃度のソースドレインであり、７１２は裏面の酸化膜
である。ＴＦＴ部については、ｄｕａｌｇａｔｅ構造
を用いている。特に限定されるものではない。透過型の
表示パネルとするために、ＴＦＴ部の基板シリコンを除
去してある。７１１はエッチング端であり、表示領域の
大きさを決めている。７１２は基板シリコンを除去する
際のエッチングマスクである。厚い酸化膜７０２の下方
部分がエッチングにより除去された部分である。

【００２４】図８のＴＦＴ基板を液晶表示装置として実
装したものの断面図を図９に示す。図９において、７２
０は基板シリコンを有する支持体、７２１は基板シリコ
ンが除去された透明な領域で、パネルの表示部となる部
分である。図８と同一の部分は同一の番号で示されてい
るので、説明は省略する。図８に示したＴＦＴ基板は、
対向基板６２１と平行に設置され、両者の間には液晶物
質６１１が封入されている。液晶の光学特性を考慮して
設計される液晶６１１の厚みを維持するためにスペーサ
７２４が置かれている。画素電極６０３に対抗する位置
には全部の画素に共通あるいは多数の画素に共通な透明
共通電極６２５があり、液晶に電圧を印加する。本例で
はフルカラーの表示パネルの例を示しているので、対向
基板６２１上には染料または顔料を用いたカラーフィル
ター６２３が配置され、画素間及び周辺の駆動回路上は
Ｃｒなどのブラックマトリクス６２２で遮光されてい
る。液晶物質６１１としては主にＴＮ（ツイストネマチ
ック）型の液晶が有効であるが、構造上はＳＴＮ（Ｓｕ
ｐｅｒＴｗｉｓｔ−Ｎｅｍａｔｉｃ）型やＦＬＣ（Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔ
ａｌ：強誘電液晶）、ＰＤＣＬ（Ｐｏｌｙｍｅｒ−Ｄｉ
ｆｆｕｅｓｅｄＬｉｑｕｉｄＣｒｙｓｔａｌ：高分
子分散型液晶）を用いることもできる。ＴＮ、ＳＴＮ、
ＦＬＣを用いる場合には表示装置の上下に直交ニコルの
偏光版を設ける必要がある。表示に必要なバックライト
は図の上から照射しても下から照射しても良い。

【００２５】本形態ではメンブレンの張りを最適化する
ための工夫をしている。メンブレンの張りはメンブレン
を構成する各膜のシリコン基板に対する圧縮性の応力
と、引っ張り応力のバランスで決まる。本例の構成で圧
縮性応力の寄与の最も大きいのは画素下の厚い酸化膜７
０２であり、例えば５３３（ｎｍ）の時、５インチウエ
ハで３０μｍのそりを生じる。一方引っ張り応力の最も
大きいのは熱ＣＶＤ法によるシリコン窒化膜で３００
（ｎｍ）の時、４５μｍである。その他の膜のそりの合
計は圧縮性で約１５μｍの大きさであるのでそりの総和
をほぼ０μｍにしている。シリコン除去工程の際のＬＯ
ＣＳＯ酸化膜の膜減りを考慮すると、最終的に若干の引
っ張り応力が残留するのでメンブレンを高信頼で張らせ
るのに好適となる。もちろん設計例は上記に限らないこ
とはいうまでもないが酸化膜の厚さと窒化膜の厚さでそ
り量を設計することができる。

【００２６】本例では、従来にない高諧調、高コントラ
ストを有する液晶表示装置が得られた。特に駆動回路と
して高品質の単結晶のシリコン基板を用いることができ
るので、表示装置の小型化が可能となったのみならず、
歩留の向上も達成した。更にメンブレン工程の歩留、信
頼性も高く、光の反射が少ないために透過率が高く、表
示品質の優れた表示装置が得られた。

【００２７】（実施形態３）本発明の実施形態３を図１
０、図１１を基に説明する。図１０は本発明の液晶表示
装置に適用可能な構造の断面図である。シフトレジスタ
を含む信号線駆動回路及び走査線駆動回路等の周辺回路
部Ａの素子分離領域としてのフィールド酸化膜１９が、
多結晶シリコン６で形成されている薄膜トランジスタ領
域Ｂ下の酸化膜５より薄く設計され、かつ各々の酸化膜
が接する構造になっている。したがって周辺回路Ａが小
さく、しかし裏面からシリコン基板を除去する際のスト
ッパーとしての、多結晶シリコンで形成されている薄膜
トランジスタ下の酸化膜厚３が厚く、信頼性が高い液晶
表示装置となる。また多結晶シリコン６で形成されてい
る薄膜トランジスタと多結晶シリコンで形成されている
薄膜トランジスタ下の酸化膜３の間に窒化膜４が設置さ
れており、シリコンに対して引っぱり応力を有する膜で
ある既存の半導体材料の減圧ＣＶＤ法で形成した窒化シ
リコン膜等を配することにより、メンブレン構造を使用
する透過型液晶表示パネルにおいて、プラズマＣＶＤで
形成した窒化膜４により生じる圧縮応力、あるいは他の
膜（例えば酸化シリコン膜）により生ずる圧縮性応力を
相殺するため減圧ＣＶＤ法で形成した窒化シリコン膜４
等を用いることで、メンブレンのしわやたるみを抑制す
ることができさらに、各々の酸化膜が信頼性が高く歩留
りがよく、かつ小型で、コストの安い液晶表示装置を形
成することができる。さらにこれらのフィールド酸化膜
１９と画素部下酸化膜３上面及び底面の高さが異なる構
造となるが、この時大きな問題点が解決されることが確
認された。以下に詳細を示す。上記プロセスでは裏面の
Ｓｉ部を除去するために膜のストレスを考えると窒化膜
４を画素部下全面に位置させることが有用な構造であ
る。しかしながら窒化膜は非常にクラックの入りやすい
材料である。たとえば全面５００ｎｍの酸化膜上に３０
０ｎｍ以上の窒化膜を堆積させ、１０００℃、２３０分
のような高温のストレスをかけると全面にクラックが入
る。画素部下の窒化膜にクラックが入ってしまえばこの
表示装置は不良になってしまう。このクラックはウエハ
周辺のストレスがかかりやすい部分からはいり、酸化膜
の段差等でとまる。窒化膜４は画素部上にしかパターニ
ングされない。すなわちたとえクラックが入っても画素
部上にしか最終的に存在しない窒化膜にさえクラックが
入らなければよく、フィールド酸化膜と画素部下酸化膜
の間の段差によりクラックが止まり画素部上にはクラッ
クは入りにくい。このような構造により飛躍的に歩留り
が向上することが分かった。

【００２８】本発明の構造を実現するプロセスについて
説明する。まず、ｎ型基板１を約６００ｎｍ酸化し、パ
ターニング後、９Ｅ１２／ｃｍ²のドーズ量、６０Ｋｅ
Ｖでボロンをイオン注入し、ｐ型ウエル領域２を形成す
る（図１１（ａ））。ドライブは例えば１１５０℃で行
うが、これらの値に限定されないことは言うまでもな
い。ついで画素部領域の酸化膜を残し、残りの酸化膜３
をエッチングする（図１１（ｂ））。次にアクト領域の
パターニング後に、フィールド酸化膜１９をおよそ４５
０ｎｍ形成する。さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、窒化膜
４を約３００ｎｍ堆積した後、窒化膜４表面を酸化して
酸化膜５を形成する。この条件は例えば１０００℃、２
３０分程度で約３０ｎｍの酸化膜５が形成される。つい
で画素部のトランジスタを形成する多結晶Ｓｉ６を堆積
し、パターニングする。多結晶Ｓｉ６は、例えば減圧の
ＣＶＤ装置で形成する。ＴＦＴ用のイオン注入を全面に
行い熱処理を９５０℃でかけ、ＴＦＴをパターニングす
る。さらに窒化膜４を画素部領域のみに残るようにパタ
ーニングし、（図１１（ｃ））、ゲート酸化膜を、画素
部のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏ
ｒ）領域と周辺回路部とを共通に形成する。例えば酸化
温度はＴＦＴ部の多結晶Ｓｉの粒径を増大させるため
に、１１５０℃で行う。その後は第１実施例と同様であ
り、ゲート電極としての多結晶Ｓｉを形成し、その後周
辺回路部と画素部のソース、ドレイン領域をイオン注入
により形成する。例えばｎＭＯＳのソース、ドレイン領
域は隣のイオン注入で５×１０¹⁵／ｃｍ²，９５Ｋｅ
Ｖ，ｐＭＯＳのソース、ドレイン領域はＢＦ₂のイオン
注入で３×１０¹⁵／ｃｍ²，１００ＫｅＶ等の条件で形
成する。層間絶縁膜を形成後にコンタクトのパターニン
グをし、ついで配線層を形成する。例えば本実施例では
バリアメタルとしてＴｉＮを用いＡｌ配線を用いた。さ
らに層間絶縁膜を形成後に裏面をパターニングする。次
に遮光膜であるＴｉをスパッタ法により堆積、パターニ
ング後に、容量形成のための絶縁膜を形成し、スルーホ
ールを開けた後に透明電極としてＩＴＯを形成する。そ
の後に対向電極との間に液晶を注入し、裏面を画素部下
酸化膜までエッチングする。

【００２９】（実施形態４）本発明の実施形態４を図１
２を基に説明する。図１２は本発明の液晶表示装置に適
用可能な構造の断面図である。シフトレジスタを含む信
号線駆動回路及び走査線駆動回路等の周辺回路部Ａの素
子分離領域としてのフィールド酸化膜１９が、多結晶シ
リコンで形成されている薄膜トランジスタ領域Ｂ下の酸
化膜３より厚く設計され、裏面からシリコン基板を除去
する際のストッパーとしての、多結晶シリコンで形成さ
れている薄膜トランジスタ下の酸化膜は品質の高い即
ち、信頼性が高い液晶表示装置となる。またプラズマＣ
ＶＤで形成した窒化膜により生じる圧縮応力、あるいは
他の膜（例えば酸化シリコン膜）により生ずる圧縮性応
力を相殺するため減圧ＣＶＤ法で形成した既存の半導体
材料である窒化シリコン膜等を用いることで、メンブレ
ンのしわやたるみを抑制することができ、さらに、信頼
性が高く歩留りがよく、かつ小型で、コストの安い液晶
表示装置を形成することができる。本発明の構造を実現
するプロセスの１例について図１３を用いて説明する。
まず、ｎ型基板１を約４００ｎｍ酸化し、パターニング
後、９×１０¹²／ｃｍ²のドーズ量、６０ＫｅＶでボロ
ンをイオン注入し、ｐ型ウエル領域２を形成する（図１
３（ａ））。ドライブは例えば１１５０℃等の温度で８
４０分等もの時間、若干の酸素を混入した窒素雰囲気下
で行うが、これらの値に限定されないことは言うまでも
ない。上記の酸化膜３を剥離した後に、もう一度およそ
１００ｎｍの酸化膜を全面に形成する。次いで実施形態
２で示した方法等で窒化シリコン膜４を堆積させる（図
１３（ｂ））。膜厚はおよそ１５０ｎｍである。パター
ニング後にフィールド酸化膜１９をおよそ４５０ｎｍ形
成し、ついで画素部のトランジスタを形成する多結晶Ｓ
ｉ６を堆積する。多結晶Ｓｉ６は、例えば０．１−１．
０Ｔｏｒｒの減圧下で、６００−７００℃の温度で、窒
素で希釈されたシランガスを熱分解し、即ちＣＶＤ（Ｃ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）
装置で５０−４００ｎｍの厚さで形成させるが特に限定
されることはない。その後多結晶シリコン６を酸化し、
レジスト塗布後パターニングし、酸化膜と多結晶Ｓｉを
パターニングにより除去し（図１３（ｃ）），周辺回路
部の素子が形成される部分の酸化膜を除去した後に、ゲ
ート酸化膜を、画素部のＴＦＴ（ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）領域と周辺回路部とを共通に形
成する。例えば酸化温度はＴＦＴ部の多結晶Ｓｉの粒径
を増大させるために、１１５０℃の酸素雰囲気下で行
う。後は実施形態１と同様である。

【００３０】

【発明の効果】以上説明したように本発明によれば、フ
ィールド酸化膜と薄膜トランジスタ下の酸化膜を所望の
膜厚で設定でき、信頼性が高く歩留りがよく、かつ小型
で、コストの安い液晶表示装置を形成することができ、
また多結晶シリコンで形成されている薄膜トランジスタ
下の酸化膜を良質な酸化膜として形成することができ液
晶表示装置としての信頼性を大きく向上することができ
る。

【００３１】また、多結晶シリコンで形成されている薄
膜トランジスタと、多結晶シリコンで形成されている薄
膜トランジスタ下の酸化膜との間に、シリコンに対して
引っぱり応力を有する膜を配することにより、例えば、
メンブレン構造を使用する透過型液晶表示パネルにおい
て、プラズマＣＶＤで形成した窒化膜により生じる圧縮
応力、あるいは他の膜（例えば酸化シリコン膜）により
生ずる圧縮性応力を相殺するため減圧ＣＶＤ法で形成し
た窒化シリコン膜等を用いることで、メンブレンのしわ
やたるみを抑制することができさらに、信頼性が高く歩
留りがよく、かつ小型で、コストの安い液晶表示装置を
形成することができる。上記シリコンに対して引っぱり
応力を有する膜は窒化シリコンであることにより、既存
の半導体材料を利用しながら極めて高い効果を発揮する
ことができる。

【００３２】さらに、前記単結晶素子の素子分離領域と
してのフィールド酸化膜と、多結晶シリコンで形成され
ている薄膜トランジスタ下の酸化膜とが、接している構
造を有し、かつその境界で段差がついている構造によ
り、窒化シリコン等の応力の強い材料に特有なクラック
を多結晶シリコンで形成されている薄膜トランジスタ領
域になくすことができ、さらに、信頼性が高く歩留りが
よく、かつ小型で、コストの安い液晶表示装置を形成す
ることができる。

【００３３】また、前記単結晶素子の素子分離領域とし
てのフィールド酸化膜の厚さより、多結晶シリコンで形
成されている薄膜トランジスタ下の酸化膜の厚さの方が
厚い構造では周辺回路部の素子分離領域を小さくするた
めにフィールド酸化膜は薄く設計でき、かつ薄膜トラン
ジスタ下の酸化膜を周辺回路部の素子分離領域であるフ
ィールド酸化膜とは独立に厚く設計できるため、信頼性
が高く歩留りがよく、かつ小型で、コストの安い液晶表
示装置を形成することができる。

【００３４】また、薄膜トランジスタ下の酸化膜がフィ
ールド酸化膜より厚くなると、薄膜トランジスタにかか
るストレスは小さくなり、薄膜トランジスタの特性を向
上させ、かつウエハ面内でのストレスの分布から生じ
る、デバイス特性の面内分布も小さくなるという効果が
得られる。

【図面の簡単な説明】

【図１】実施形態１の液晶表示装置用半導体基板の断面
図。

【図２】実施形態１の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図３】実施形態１の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図４】実施形態１の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図５】実施形態２の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図６】実施形態２の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図７】実施形態２の液晶表示装置用半導体基板の製造
工程を表す断面図。

【図８】実施形態２の液晶表示装置の断面図。

【図９】実施形態２の液晶表示装置の断面図。

【図１０】実施形態３の液晶表示装置用半導体基板の断
面図。

【図１１】実施形態３の液晶表示装置用半導体基板の製
造工程を表す断面図。

【図１２】実施形態４の液晶表示装置用半導体基板の断
面図。

【図１３】実施形態４の液晶表示装置用半導体基板の製
造工程を表す断面図。

【図１４】従来の液晶表示装置のブロック図。

【図１５】従来の多結晶Ｓｉ薄膜トランジスタの断面
図。

【図１６】従来の液晶表示装置の画像表示部の等価回路
図。

【符号の説明】

１，７０１ｎ型Ｓｉ基板２，１１，１０７，７０４，７１０ｐ型半導体領域３，５，７，１９，１０５，７０２，７０５，７１２，
１０３０酸化膜４窒化シリコン６，１２，６０６，７０６多結晶シリコン８レジスト１０，１０３，７０３ｎ型半導体領域１３，１５，１７，１０６，１０９，６０１絶縁膜１４，１０８，７０８電極１６，６０２金属１８，６２５透明電極６０３画素電極６０９開口部６１１液晶物質６２１対向基板６２２ブラックマトリクス６２３カラーフィルター７１１エッチング端７１２エッチングマスク７２４スペーサー

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平７−66424（ＪＰ，Ａ) 特開平６−151855（ＪＰ，Ａ) 特開平１−305575（ＪＰ，Ａ) 特開平８−69015（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】複数の画素を有し、それぞれの画素が薄
膜トランジスタを有する画像表示部と、前記画像表示部
に出力する映像信号を処理する周辺駆動部とが一体形成
された半導体基板と、前記半導体基板に対向する対向基
板と、前記半導体基板と前記対向基板で狭持された液晶
材料を有する液晶表示装置の製造方法において、前記半導体基板上にＳｉ酸化膜を作製したあと、多結晶
Ｓｉからなる前記薄膜トランジスタの半導体領域を堆積
させ、前記周辺駆動部を構成する素子を分離するフィー
ルドＳｉ酸化膜を作製する液晶表示装置の製造方法であ
って、前記フィールドＳｉ酸化膜の少なくともひとつは
前記薄膜トランジスタの下のＳｉ酸化膜と接しており、
その接している境界の上部あるいは下部に段差がついて
いることを特徴とする液晶表示装置の製造方法。
【請求項２】複数の画素を有し、それぞれの画素が薄
膜トランジスタを有する画像表示部と、前記画像表示部
に出力する映像信号を処理する周辺駆動部とが一体形成
された半導体基板と、前記半導体基板に対向する対向基
板と、前記半導体基板と前記対向基板で狭持された液晶
材料を有する液晶表示装置の製造方法において、前記半導体基板上にＳｉ酸化膜を作製したあと、多結晶
Ｓｉからなる前記薄膜トランジスタの半導体領域を堆積
させ、前記周辺駆動部を構成する素子を分離するフィー
ルドＳｉ酸化膜を作製する液晶表示装置の製造方法であ
って、前記フィールドＳｉ酸化膜より、前記薄膜トラン
ジスタの下のＳｉ酸化膜の方が厚いことを特徴とする液
晶表示装置の製造方法。
【請求項３】複数の画素を有し、それぞれの画素が薄
膜トランジスタを有する画像表示部と、前記画像表示部
に出力する映像信号を処理する周辺駆動部とが一体形成
された半導体基板と、前記半導体基板に対向する対向基
板と、前記半導体基板と前記対向基板で狭持された液晶
材料を有する液晶表示装置において、前記周辺駆動部を構成する素子を分離するフィールドＳ
ｉ酸化膜があり、前記薄膜トランジスタの下に前記フィ
ールドＳｉ酸化膜より厚いＳｉ酸化膜があり、さらに前
記薄膜トランジスタの半導体領域は多結晶Ｓｉからなる
ことを特徴とする液晶表示装置。
【請求項４】前記周辺駆動部は単結晶Ｓｉを含む請求
項３に記載の液晶表示装置。