JP3202691B2 - Ｉｓｄｎインタフェース制御用ｌｓｉ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＩＳＤＮインタフェ
−ス制御用ＬＳＩに関し、特にＩＳＤＮ一次群速度イン
タフェ−ス回線と、ＩＳＤＮ一次群速度インタフェ−ス
回線に接続されるデータ通信装置との間に接続され、Ｉ
ＳＤＮ一次群速度インタフェ−ス回線とデータ通信装置
との間のチャネルデータの転送制御に用いられるＩＳＤ
Ｎインタフェ−ス制御用ＬＳＩに関する。

【０００２】

【従来の技術】従来、データ通信装置がＩＳＤＮ一次群
速度インタフェ−ス回線と接続され、ＩＳＤＮ一次群速
度インタフェ−ス回線とデータ通信装置との間で情報用
チャネルのＢチャネルおよび信号用チャネルのＤチャネ
ルを使用してデータの転送が行われる場合には、ＩＳＤ
Ｎ一次群速度インタフェ−ス回線とデータ通信装置との
間にＩＳＤＮインタフェ−ス制御用ＬＳＩが接続され、
ＩＳＤＮ一次群速度インタフェ−ス回線との間でＢチャ
ネルデ−タおよびＤチャネルデータの多重化および分離
等の入出力制御が行われている。

【０００３】ＩＳＤＮ一次群速度インタフェ−ス回線と
データ通信装置との間に接続され用いられるＩＳＤＮイ
ンタフェース制御用ＬＳＩは、ＩＳＤＮ一次群速度イン
タフェ−ス回線から入力されたシリアルデ−タからＢチ
ャネルデ−タとＤチャネルデ−タを分離し出力する手段
と、データ通信装置から入力されたＢチャネルデ−タと
Ｄチャネルデ−タをシリアルデータに合成してＩＳＤＮ
一次群速度インタフェ−ス回線に出力する手段とを有し
て構成される。

【０００４】ＩＳＤＮ一次群速度インタフェ−ス回線に
おいては、Ｂチャネル（６４ｋｂｐｓ）およびＤチャネ
ル（６４ｋｂｐｓ）の合計２４チャネルの情報用および
信号用チャネルを設けることができるが、ＩＳＤＮ一次
群速度インタフェ−ス回線におけるチャネルタイプとし
ては、上述したＢチャネルおよびＤチャネルの外に、こ
れらのチャネルの複数分の容量を有するチャネル、すな
わちＢチャネルおよびＤチャネルよりチャネル速度の大
きいＨチャネルがある。ＴＴＣ標準ＪＴ−Ｉ４１１に
は、例えば、Ｂチャネル６チャネル分の、インタフェ−
ス速度が３８４ｋｂｐｓ（３８４ｋｂｐｓ＝６４ｋｂｐ
ｓ×６）のＨ₀ チャネルが定義されており、Ｈ₀ チャネ
ルには、任意の連続した、ＢチャネルまたはＤチャネル
６チャネルを設けることができる。また、インタフェ−
ス速度が１，５３６ｋｂｐｓ（１，５３６ｋｂｐｓ＝６
４ｋｂｐｓ×２４）のＨ₁ チャネルもある。このＨ₁ チ
ャネルの中に、ＢチャネルまたはＤチャネルとして２４
チャネルを設けることができるが、通常２３チャネルを
Ｂチャネルとし、残りの１チャネルがＤチャネルとして
使用される。

【０００５】Ｂチャネルを５チャネル、Ｄチャネルを１
チャネル内蔵するＨ₀ チャネルを用いた通信をＩＳＤＮ
一次群速度インタフェ−ス回線とデータ通信装置との間
で行う場合は、ＩＳＤＮ一次群速度インタフェ−ス回線
とデータ通信装置との間にＩＳＤＮインタフェース制御
用ＬＳＩを接続し、ＩＳＤＮ一次群速度インタフェ−ス
回線への送信では、データ通信装置から送出された情報
用チャネルのＢチャネルデータと信号用チャネルのＤチ
ャネルデータとを、ＩＳＤＮ一次群速度インタフェ−ス
回線のクロックに同期させて合成しシリアルデータを生
成する。さらに、このシリアルデータをＩＳＤＮ一次群
速度インタフェ−ス回線に送出するため、マルチフレー
ム同期信号および通信制御用の制御ビット等を付加して
１フレームを組み立てフレーム信号としてＩＳＤＮへ送
出する。また、ＩＳＤＮ一次群速度インタフェ−ス回線
からの受信では、ＩＳＤＮ一次群速度インタフェ−ス回
線のクロックに同期してＩＳＤＮ一次群速度インタフェ
−ス回線の２４チャネルのシリアルデータの中から所定
のＢチャネルデータとＤチャネルデータとを分離して取
り出し、データ通信装置のクロックに同期させて所定の
ＢチャネルデータとＤチャネルデータとしてデータ通信
装置へ送出する。

【０００６】上記のように、ＩＳＤＮインタフェース制
御用ＬＳＩでは、データ通信装置とＩＳＤＮとの間で送
受信されるＢチャネルデータとＤチャネルデータについ
ての入出力制御の処理が行われるが、データ通信装置と
ＩＳＤＮ一次群速度インタフェ−ス回線との間で送受信
されるＢチャネルデータとＤチャネルデータは、それぞ
れのチャネルデータが８ビットで構成される。

【０００７】例えば、データ通信装置からＩＳＤＮに送
出される５チャネルのＢチャネルと１チャネルのＤチャ
ネルで構成されるＨ₀ チャネルによる送信では、最初
に、連続した５チャネルの各Ｂチャネルが順次１チャネ
ルずつ８ビットをシリアルに送出され、最後にＤチャネ
ルの８ビットが送出される。このＢチャネルおよびＤチ
ャネルのチャネルデータを送信は、特開平６−６４６７
号公報にも示されるように、ＩＳＤＮ一次群速度インタ
フェ−ス回線の２４個のタイムスロットの中から所定の
タイムスロットを上記ＢチャネルおよびＤチャネルに割
り振って行われる。各チャネルに所定のタイムスロット
が割り当てられると、各チャネルは割り当てられたタイ
ムスロットのタイミングで送信される。ＩＳＤＮ一次群
速度インタフェ−ス回線からデータ通信装置がＢチャネ
ルとＤチャネルを受信する場合も、送信の場合と同様に
各チャネルが割り当てられたタイムスロットで送信され
てくるので、該当するタイムスロットで上記各チャネル
が取り出される。

【０００８】このように、データ通信装置とＩＳＤＮと
の間でＨ₀ チャネルを用いてチャネルデータの送受信を
行う場合にもＩＳＤＮインタフェース制御用ＬＳＩが用
いられるが、従来のＩＳＤＮインタフェース制御用ＬＳ
Ｉで上記Ｈ₀ チャネルによる通信を行う場合、使用チャ
ネルを固定的に使用しなければならないという問題があ
る。

【０００９】また、Ｈ₀ チャネルの中のＢチャネルおよ
びＤチャネルの通信制御を従来のＩＳＤＮインタフェー
ス制御用ＬＳＩで行う場合は、ＩＳＤＮインタフェース
制御用ＬＳＩ以外に外部回路も用いてＢチャネルおよび
Ｄチャネルのデ−タを抽出し合成して上記ＬＳＩを制御
する必要があり、そのために多くのハードウェア回路を
用いなければならないという問題がある。

【００１０】また、上記Ｈ₀ チャネルを複数使用して通
信を行うような場合には、Ｈ₀ チャネルの中のＢチャネ
ルおよびＤチャネルの通信制御を行うために、上記ＩＳ
ＤＮインタフェース制御用ＬＳＩを複数個用いて回路を
構成しなければならないという問題もある。

【００１１】

【発明が解決しようとする課題】上述した従来のＩＳＤ
Ｎインタフェース制御用ＬＳＩでは、ＩＳＤＮインタフ
ェース制御用ＬＳＩでＨ₀ チャネルの通信を行う場合
は、使用チャネルを固定的に使用しなければならないと
いう欠点を有している。

【００１２】また、ＩＳＤＮインタフェース制御用ＬＳ
Ｉ以外に、ＩＳＤＮインタフェース制御用ＬＳＩに付加
して使用し、Ｈ₀ チャネルの中のＢチャネルおよびＤチ
ャネルのデ−タを抽出して合成し制御するための外部回
路が必要であり、このために多くのハードウェア回路が
必要となるという欠点を有している。

【００１３】また、Ｈ₀ チャネルを複数チャネル使用し
て通信を行う場合は、各Ｈ₀ チャネルの中のＢチャネル
およびＤチャネルの通信制御を行うために、ＩＳＤＮイ
ンタフェース制御用ＬＳＩを複数個使用しなければなら
ないという欠点を有している。

【００１４】本発明の目的は、Ｈ₀ チャネル通信の通信
制御用回路として用いても、Ｈ₀ チャネルの中の使用チ
ャネルが固定的にならず、ＢチャネルおよびＤチャネル
のデ−タを抽出して合成し制御するための多くの外部回
路も必要なく、また、１個で複数のＨ₀ チャネル通信の
通信制御用回路として対応できるＩＳＤＮインタフェー
ス制御用ＬＳＩを提供することにある。

【００１５】

【課題を解決するための手段】第１の発明のＩＳＤＮイ
ンタフェース制御用ＬＳＩは、ＩＳＤＮ一次群速度イン
タフェ−ス回線と、前記ＩＳＤＮ一次群速度インタフェ
−ス回線に接続されるデータ通信装置との間に接続さ
れ、前記ＩＳＤＮ一次群速度インタフェ−ス回線と前記
データ通信装置との間のチャネルデータの転送制御を行
うためのＩＳＤＮインタフェース制御用ＬＳＩにおい
て、前記チャネルデータの転送のために設定した複数の
タイムスロットの中から前記チャネルデータの転送に用
いる任意のタイムスロットを指定するためのタイムスロ
ット指定手段を有し、かつ指定した前記タイムスロット
で転送される前記チャネルデータを前記データ通信装置
から入力するための入力端子、および前記タイムスロッ
トで転送される前記チャネルデータを前記データ通信装
置へ出力するための出力端子を備え、 （Ａ）初期設定として外部からの設定信号により、前記
チャネルデータの転送に用いる任意のタイムスロットを
指定するための前記タイムスロット指定手段である第１
のレジスタと、前記レジスタで指定されたタイムスロッ
トに該当するアドレスに従って、書き込みモード時には
前記データ通信装置からの前記チャネルデータの１フレ
ーム分のチャネルデータを順次書き込む書き込み動作、
および読み出しモード時には前記書き込みモード時に書
き込まれた前記１フレーム分のチャネルデータを読み出
す読み出し動作を交互に行う第１の１対のフレームメモ
リとを有し、前記第１の１対のフレームメモリから交互
に読み出された前記データ通信装置からの前記チャネル
データを多重化して出力するチャネル送信フレ−ムアラ
イナ、 （Ｂ）初期設定として外部からの設定信号により、前記
チャネルデータの転送に用いる任意のタイムスロットを
指定するための前記タイムスロット指定手段である第２
のレジスタと、前記レジスタで指定されたタイムスロッ
トに該当するアドレスに従って、書き込みモード時には
前記ＩＳＤＮ一次群速度インタフェ−ス回線からの前記
チャネルデータの１フレーム分のチャネルデータを順次
書き込む書き込み動作、および読み出しモード時には前
記書き込みモード時に書き込まれた前記１フレーム分の
チャネルデータを読み出す読み出し動作を交互に行う第
２の １対のフレームメモリとを有し、前記第２の１対の
フレームメモリから交互に読み出された前記ＩＳＤＮ一
次群速度インタフェ−ス回線からの前記チャネルデータ
を多重化して出力するチャネル受信フレ−ムアライナ、
を備え て構成されている。

【００１６】

【００１７】

【００１８】

【００１９】また、第２の発明のＩＳＤＮインタフェー
ス制御用ＬＳＩは、第１の発明のＩＳＤＮインタフェー
ス制御用ＬＳＩにおいて、前記チャネル送信フレ−ムア
ライナおよびチャネル受信フレ−ムアライナをそれぞれ
複数有し、複数の前記チャネル送信フレ−ムアライナお
よびチャネル受信フレ−ムアライナのうち、それぞれ１
個が前記ＩＳＤＮ一次群速度インタフェ−ス回線で定義
されるＤチャネルのチャネルデータの転送のためのチャ
ネル送信フレ−ムアライナおよびチャネル受信フレ−ム
アライナであり、残りが前記ＩＳＤＮ一次群速度インタ
フェ−ス回線で定義されるＢチャネルのチャネルデータ
の転送のためのチャネル送信フレ−ムアライナおよびチ
ャネル受信フレ−ムアライナとして構成される。

【００２０】また、第３の発明のＩＳＤＮインタフェー
ス制御用ＬＳＩは、第２の発明のＩＳＤＮインタフェー
ス制御用ＬＳＩにおいて、前記Ｂチャネルのチャネルデ
ータの転送のためのチャネル送信フレ−ムアライナの出
力と、前記Ｄチャネルのチャネルデータの転送のための
チャネル送信フレ−ムアライナの出力とを合成して前記
データ通信装置からの前記チャネルデータとして前記Ｉ
ＳＤＮ一次群速度インタフェ−ス回線へ送出するための
合成手段と、前記Ｂチャネルのチャネルデータの転送の
ためのチャネル受信フレ−ムアライナの出力と、前記Ｄ
チャネルのチャネルデータの転送のためのチャネル受信
フレ−ムアライナの出力とを合成して前記ＩＳＤＮ一次
群速度インタフェ−ス回線からの前記チャネルデータと
して前記データ通信装置へ送出するための合成手段とを
備えて構成される。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２２】図１は、本発明のＩＳＤＮインタフェース
制御用ＬＳＩの実施の一形態を示すブロック図である。

【００２３】図１に示す本実施の形態のＩＳＤＮインタ
フェース制御用ＬＳＩは、入力された、それまでデータ
通信装置側（以下、装置側という）の５１２ｋｂｐｓ
（５１２ｋｂｐｓ＝６４ｋｂｐｓ×８）の装置側クロッ
クに同期していたＢチャネルデ−タ６１を、ＩＳＤＮ回
線側（以下、回線側という）の１，５３６ｋｂｐｓ
（１，５３６ｋｂｐｓ＝６４ｋｂｐｓ×２４）の回線側
クロックに同期させ、Ｂチャネルに割り振られた所定の
タイムスロットでシリアルデータとして回線側に送出す
るＢチャネル送信フレームアライナ１と、入力された、
それまで５１２ｋｂｐｓの装置側クロックに同期してい
たＤチャネルデ−タ６２を１，５３６ｋｂｐｓの回線側
クロックに同期させ、Ｄチャネルの所定タイムスロット
でシリアルデータとして送出するＤチャネル送信フレー
ムアライナ２と、回線側クロックに同期したＢチャネル
デ−タとＤチャネルデ−タとを１つのデ−タフレ−ムと
して組み立てるチャネル合成部３と、チャネル合成部３
で組み立てられたデ−タフレ−ムに、通信制御用の制御
用ビット、フレ−ム同期をとるためのマルチフレ−ム同
期信号、および誤りビットを検出するためのＣＲＣ（ｃ
ｉｒｃｕｌａｒ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ：
循環冗長検査）チェックビットを付加し、回線側へ出力
する１フレ−ムのデータ信号を構成し出力する送信制御
部４と、送信制御部４で構成されたフレ−ム構成のデー
タ信号を回線側にシリアルデータ６３として出力するド
ライバ５と、回線側よりのシリアルデータ６４を受信す
るレシーバ６と、レシーバ６が回線側より入力したシリ
アルデータ６４から制御用ビットを抽出し、マルチフレ
−ム同期信号を検出してフレ−ム同期をとり、さらにＣ
ＲＣチェックビットによってエラ−チェックを実行し
て、フレームからＢチャネルデ−タとＤチャネルデータ
とから構成されるデ−タ部分のみを分離して、分離した
デ−タ部分を出力する受信制御部７と、受信制御部７か
ら入力したデ−タ部分をＢチャネルデ−タとＤチャネル
デ−タに分離し出力するチャネル分離部８と、チャネル
分離部８から出力されたＢチャネルデ−タを入力し、
１，５３６ｋｂｐｓの回線側クロックに同期していたＢ
チャネルデ−タを装置側の５１２ｋｂｐｓクロックに同
期させるようにし、Ｂチャネルの所定タイムスロットで
Ｂチャネルデータ６５として装置側へ送出するＢチャネ
ル受信フレームアライナ９と、チャネル分離部８から出
力されたＤチャネルデ−タを入力し、回線側クロックに
同期していたＤチャネルデ−タを装置側の５１２ｋｂｐ
ｓクロックに同期させるようにし、装置側のＤチャネル
の所定タイムスロットでＤチャネルデータ６６として装
置側へ送出するＤチャネル受信フレームアライナ１０と
から構成される。

【００２４】次に、動作を説明する。

【００２５】最初に、装置側よりＢチャネルデ−タ６１
およびＤチャネルデ−タ６２を受けて、回線側へシリア
ルデータ６３として出力するときの動作を説明する。

【００２６】ここでは、装置側と回線側との間で送受信
されるＢチャネルデータを８チャネル、またＤチャネル
データを１チャネルとした場合で説明する。

【００２７】図１において、割り当てられたタイムスロ
ットが連続した８チャネルのＢチャネルデ−タ６１とＤ
チャネル１チャネルのＤチャネルデ−タ６２が装置側よ
りＢチャネル送信フレ−ムアライナ１およびＤチャネル
送信フレ−ムアライナ２にそれぞれ入力されると、Ｂチ
ャネル送信フレ−ムアライナ１は、入力された、これま
で装置側に同期していたＢチャネルデ−タ６１を回線側
に同期させ、Ｄチャネル送信フレ−ムアライナ２では、
入力された、これまで装置側に同期していたＤチャネル
デ−タデ−タ６２を回線側に同期させる。

【００２８】回線側に同期したＢチャネルデ−タ６１お
よびＤチャネルデ−タ６２はチャネル合成部３に送ら
れ、チャネル合成部３で１つのデ−タフレ−ムとして組
み立てられる。Ｂチャネルデ−タとＤチャネルデ−タか
ら組み立てられたこのデ−タフレ−ムは、チャネル合成
部３から送信制御部４に送られて、そこで制御用ビッ
ト、マルチフレ−ム同期信号ビット、およびＣＲＣチェ
ックビットが付加されて、回線側へ出力されるフレ−ム
信号が構成される。

【００２９】構成されたフレ−ム信号は送信制御部４か
らドライバ５に送られ、回線側にシリアルデータ６３と
して出力される。

【００３０】次に、回線側からシリアルデータ６４を受
け、装置側へＢチャネルデ−タ６５およびＤチャネルデ
−タ６６を出力するときの動作を説明する。

【００３１】回線側よりレシ−バ６に入力された、シリ
アルデータ６４は、レシ−バ６から受信制御部７に送ら
れる。受信制御部７は、入力したシリアルデータ６４よ
り通信制御用の制御ビットを抽出し、さらに、マルチフ
レ−ム同期信号ビットを検出してフレ−ム同期を行う。
受信制御部７は、さらにＣＲＣチェックビットによって
エラ−チェックを実行し、Ｂチャネルデ−タおよびＤチ
ャネルデータから構成されるデ−タ部分をチャネル分離
部８に出力する。

【００３２】チャネル分離部８は、受信制御部７から入
力したデ−タ部分をＢチャネルデ−タとＤチャネルデ−
タに分離し、Ｂチャネル受信フレ−ムアライナ９にＢチ
ャネルデ−タを、また、Ｄチャネル受信フレ−ムアライ
ナ１０にＤチャネルデ−タをそれぞれ送出する。Ｂチャ
ネル受信フレ−ムアライナ９およびＤチャネル受信フレ
−ムアライナ１０は、それぞれ入力した、回線側に同期
していたＢチャネルデ−タとＤチャネルデ−タを装置側
に同期させ、Ｂチャネルデ−タ６５およびＤチャネルデ
ータ６６をそれぞれ装置側に出力する。

【００３３】以上で図１に示す本発明のＩＳＤＮインタ
フェース制御用ＬＳＩの動作の説明を終え、次に、本発
明の図１のＢチャネル送信フレ−ムアライナ１およびＤ
チャネル送信フレ−ムアライナ２に用いられるチャネル
送信フレ−ムアライナの回路動作について説明する。

【００３４】図２は、図１のＢチャネル送信フレ−ムア
ライナ１およびＤチャネル送信フレ−ムアライナ２とし
て用いられるチャネル送信フレ−ムアライナの回路構成
を示すブロック図である。図３は、図２に示すチャネル
送信フレ−ムアライナの回路動作の一例を示すタイミン
グチャ−トである。

【００３５】図２に示すチャネル送信フレームアライナ
は、ＩＳＤＮ一次群速度インタフェ−ス回線のＢチャネ
ル２３チャネルおよびＤチャネル１チャネルの合計２４
チャネル分のタイムスロット毎に、図６に示すように、
各タイムスロットのチャネルデータを構成する８ビット
を順次指定されたアドレスに格納することができるよう
に構成され、書き込みモード時に、装置側から入力され
るチャネルデータ７１に割り振られたタイムスロットの
タイムスロット番号に該当するアドレス番号を与えられ
て、そのアドレス番号のアドレス先にチャネルデータ７
１を、外部から与えられる５１２ｋｂｐｓの装置側クロ
ック７６に同期して順次書き込み、読み出しモード時に
は、回線側へ出力されるチャネルデータ７３を、読み出
し先を示すアドレス番号を与えられてＩＳＤＮ一次群速
度インタフェ−ス回線の回線側クロック７２の１，５３
６ｋｂｐｓに同期し順次読み出すフレ−ムメモリ１５
と、フレ−ムメモリ１５と同様に、２４個の各タイムス
ロット毎に各タイムスロットのチャネルデータを構成す
る８ビットを順次指定されたアドレスに格納することが
できるように構成され、２４個のタイムスロットに付与
されるタイムスロット番号順とアドレス番号の番号順と
があらかじめ決められた対応関係に設定され、フレ−ム
メモリ１５が書き込みモードのときは読み出しモードで
動作し、フレ−ムメモリ１５が読み出しモードのときは
書き込みモードで動作するというように、フレ−ムメモ
リ１５と交互に書き込みモードおよび読み出しモードの
動作を繰り返すように制御され、フレ−ムメモリ１５と
同様に、書き込みモード時に装置側から入力されるチャ
ネルデータ７１に割り振られたタイムスロットのタイム
スロット番号に該当するアドレス番号を与えられて、そ
のアドレス番号のアドレス先にチャネルデータ７１を装
置側クロック７６に同期し順次書き込み、読み出しモー
ド時には、回線側へ出力されるチャネルデータ７４を、
読み出し先を示すアドレス番号を与えられて回線側クロ
ック７２に同期し順次読み出すフレ−ムメモリ１６と、
ライト・フレーム・パルス（ＷＦＰ）信号７５が装置側
から入力される都度、書き込みモードになったフレ−ム
メモリ１５またはフレ−ムメモリ１６に接続され、書き
込み開始時の最初のタイムスロットで送信されるチャネ
ルデータの第１ビットの書き込み先を示すアドレス番号
を指示し、以後、装置側クロックに同期して、フレ−ム
メモリ１５またはフレ−ムメモリ１６に装置側から入力
されるチャネルデータ７１の書き込み動作が行われるご
とに、チャネルデータ７１の書き込み先のアドレス番号
を順次進ませてフレ−ムメモリ１５またはフレ−ムメモ
リ１６に出力するメモリアドレスレジスタ１４と、ＷＦ
Ｐ信号７５が装置側から入力される都度、それまで保持
していた、直前の読み出しモードでフレ−ムメモリ１５
またはフレ−ムメモリ１６に出力したアドレス番号を、
新たなＷＦＰ信号７５による読み出し開始時の最初のア
ドレス番号にリセットされ、また、ＷＦＰ信号７５が装
置側から入力される都度、読み出しモードになったフレ
−ムメモリ１５またはフレ−ムメモリ１６に接続され、
フレ−ムメモリ１５またはフレ−ムメモリ１６から回線
側へ出力されるチャネルデータ７３またはチャネルデー
タ７４として、フレ−ムメモリ１５またはフレ−ムメモ
リ１６の各アドレスに格納されているチャネルデータを
順次読み出すために、回線側クロック７２に同期してそ
のチャネルデータに割り振られたタイムスロットに該当
するアドレス番号を順次指定し出力するメモリアドレス
レジスタ１３と、書き込みモード時のフレ−ムメモリ１
５またはフレ−ムメモリ１６に装置側から入力されるチ
ャネルデータ７１を書き込む動作を開始するときの、チ
ャネルデータ７１の最初のチャネルデータに割り振られ
たタイムスロットを開始タイムスロットとして指定さ
れ、そのタイムスロット番号を装置側からあらかじめ指
定され、ＷＦＰ信号７５が装置側から入力される都度、
上記開始タイムスロットの番号を示す開始タイムスロッ
ト番号指定信号７７をメモリアドレスレジスタ１４に出
力する開始タイムスロット指定レジスタ１２と、書き込
みモードから読み出しモードへの切り替え、またはその
反対方向のモードへの切り替え時に、メモリアドレスレ
ジスタ１３とメモリアドレスレジスタ１４とを交互に選
択してフレ−ムメモリ１５に切り替え接続するセレクタ
１７と、セレクタ１７がメモリアドレスレジスタ１４を
選択してフレ−ムメモリ１５に接続するときは、メモリ
アドレスレジスタ１３を選択してフレ−ムメモリ１６に
接続し、セレクタ１７がメモリアドレスレジスタ１３を
選択してフレ−ムメモリ１５に接続するときは、メモリ
アドレスレジスタ１４を選択してフレ−ムメモリ１６に
接続するというように、セレクタ１７と同様、メモリア
ドレスレジスタ１３とメモリアドレスレジスタ１４を交
互に選択してフレ−ムメモリ１６に切り替え接続するセ
レクタ１８と、フレ−ムメモリ１５から読み出されたチ
ャネルデ−タ７３とフレ−ムメモリ１６から読み出され
たチャネルデ−タ７４とを時分割多重する多重化部１９
と、チャネルデータ７３とチャネルデータ７４とが多重
化された多重化部１９からの出力を入力し、回線側に同
期するよう処理してシリアルデ−タとして出力するファ
ーストイン・ファーストアウト・メモリ（ＦＩＦＯメモ
リ）２０と、上記フレ−ムメモリ１５およびフレ−ムメ
モリ１６に対するチャネルデータの書き込みおよび読み
出し動作の制御を行う制御部１１とから構成される。

【００３６】次に、チャネル送信フレ−ムアライナの動
作を説明する。

【００３７】図２に示すチャネル送信フレ−ムアライナ
を、装置側からのＢチャネル８チャネルのチャネルデー
タを回線側へ転送する場合について以下に説明する。

【００３８】装置側からの８チャネルのチャネルデータ
を回線側へ転送するためには、ＩＳＤＮ一次群速度イン
タフェ−ス回線の合計２４チャネル分のタイムスロット
（第１タイムスロット〜第２４タイムスロット）のう
ち、どのタイムスロットを使用するかの設定が必要であ
るが、ここでは、第９タイムスロットから第１６タイム
スロットまでの合計８個のタイムスロットを使用するも
のとして説明する。

【００３９】まず、使用する８個のタイムスロットの最
初の第９タイムスロット番号が、装置側から出力される
開始タイムスロット番号指定信号７７によって開始タイ
ムスロット指定レジスタ１２に入力され設定される。

【００４０】なお、第９タイムスロットから第１６タイ
ムスロットまでの連続８個のタイムスロットを使用する
場合には、書き込み動作のために５１２ｋｂｐｓの装置
側クロック７６を使用する必要がある。

【００４１】次に、装置側から供給される、Ｂチャネル
データのフレ−ムの先頭を示すＷＦＰ信号７５がメモリ
アドレスレジスタ１４に入力されると、ＷＦＰ信号７５
の立ち上がりのタイミングで、メモリアドレスレジスタ
１４は、開始タイムスロット指定レジスタ１２に設定さ
れた開始タイムスロット番号（第９タイムスロット）を
入力し、第９タイムスロットにより転送されるＢチャネ
ルデータの第１ビットを格納するアドレス番号を設定す
る。同時にＷＦＰ信号７５の立ち上がりのタイミング
で、直前に行われた読み出し動作のときメモリアドレス
レジスタ１３が指定しそのまま保持されていたアドレス
番号がリセットされる。また、ＷＦＰ信号７５は制御部
１１にも入力される。

【００４２】次に、ＷＦＰ信号７５が入力された制御部
１１は、制御信号７９を送出してセレクタ１７およびセ
レクタ１８を制御し、セレクタ１７はメモリアドレスレ
ジスタ１４を選択してフレ−ムメモリ１５に接続する。
メモリアドレスレジスタ１４は、第９タイムスロットに
より転送されるＢチャネルデータの第１ビットを格納す
るアドレス番号をフレ−ムメモリ１５に出力し、アドレ
ス番号を受け取ったフレ−ムメモリ１５は、制御部１１
からの制御信号７９により制御され、アドレス番号が示
すアドレスに、装置側から入力されたチャネルデータ７
１の最初のデータ、すなわち８チャネルのＢチャネルの
うちの最初のＢチャネルのＢチャネルデータの第１ビッ
トを書き込む。以後、装置側クロックに同期して、装置
側から入力されたチャネルデータ７１の残りのチャネル
データ、すなわち最初のＢチャネルデータの第２ビット
から最後のＢチャネルデータの第８ビットまでが順次、
最初のデータが書き込まれたアドレスに続く連続したア
ドレスに書き込まれていく。

【００４３】一方、制御部１１に制御されたセレクタ１
８は、メモリアドレスレジスタ１３を選択してフレ−ム
メモリ１６に接続する。メモリアドレスレジスタ１３
は、ＷＦＰ信号７５の立ち上がりのタイミングでアドレ
ス番号がリセットされており、２４個のタイムスロット
のうちの第１タイムスロットにより転送されるＢチャネ
ルの第１ビットを格納するアドレス番号を指定する状態
になっている。メモリアドレスレジスタ１３は、このア
ドレス番号をフレ−ムメモリ１６に出力し、アドレス番
号を受け取ったフレ−ムメモリ１６は、制御部１１から
の制御信号７９により制御され、メモリアドレスレジス
タ１３から出力されたアドレス番号の示すアドレスか
ら、直前の書き込みモードのとき格納された装置側から
入力されたＢチャネルデータをチャネルデ−タ７４とし
て読み出そうとするが、装置側からのＢチャネルデータ
の転送に用いられるはタイムスロットは、第９タイムス
ロットから第１６タイムスロットまでであるので、読み
出されるべきデータは無く、メモリアドレスレジスタ１
３から第９タイムスロットの第１ビットの格納アドレス
番号を出力されてから、そのアドレス番号の示すアドレ
スに格納されているＢチャネルデータのビットを読み出
しチャネルデ−タ７４として多重化部１９に送出するこ
とができる。

【００４４】上記の動作では、装置側から指定された、
第９タイムスロットから第１６タイムスロットまでの連
続した８個のタイムスロットに対応したフレ−ムメモリ
１５上の連続アドレスに順次８ビット構成のＢチャネル
デ−タが８個書き込まれ、合計６４ビットが書き込まれ
ることになる。また同時に、フレ−ムメモリ１６では、
フレ−ムメモリ１６上の、２４個のタイムスロットに対
応するアドレスからデータが順次読み出されるが、この
２４個のタイムスロットに対応するアドレス（２４×８
＝１９２個のアドレス）の中には、上述したフレ−ムメ
モリ１５への６４ビットの書き込み先のアドレス番号と
同じアドレス番号の６４個のアドレスが含まれるが、フ
レ−ムメモリ１６での直前の書き込みモードのときにフ
レ−ムメモリ１６にも、上記６４個アドレス以外の１２
８（１９２−６４＝１２８）個のアドレスには装置側か
らのチャネルデータは書き込まれていないので、上記２
４個のタイムスロットの連続したアドレスの中の１２８
個のアドレスには読み出されるべきチャネルデータが格
納されていない状態で読み出し動作が行われる。

【００４５】上記のように、フレ−ムメモリ１５は、書
き込みモード状態で、装置側から送出された８チャネル
分のチャネルデータが、指定された第９タイムスロット
から第１６タイムスロットまでの各タイムスロットに該
当するフレ−ムメモリ１５のすべてのアドレスに書き込
まれ、一方、読み出しモード状態のフレ−ムメモリ１６
では、２４タイムスロットに該当する全てのアドレスか
らデータが読み出されチャネルデータ７３として多重化
部１９に送出されるが、装置側から次のＷＦＰ７５が送
出されてくると、今度はフレ−ムメモリ１５が読み出し
モード状態となり、フレ−ムメモリ１６が書き込みモー
ド状態となる動作が制御部１１の制御によって行われ
る。

【００４６】この装置側から供給された、次のＷＦＰ信
号７５の立ち上がりのタイミングで、開始タイムスロッ
ト指定レジスタ１２の内容がメモリアドレスレジスタ１
４に再度移送され、同時にＷＦＰ信号７５の立ち上がり
のタイミングで、メモリアドレスレジスタ１３のアドレ
ス番号がリセットされる。次に、制御部１１からの制御
信号７９による制御で、セレクタ１８がフレ−ムメモリ
１６に対してメモリアドレスレジスタ１４を選択して接
続し、メモリアドレスレジスタ１４は、開始タイムスロ
ット指定レジスタ１２から移送された開始タイムスロッ
ト番号、すなわち第９タイムスロット番号に基づき、開
始タイムスロットのチャネルデータの第１ビットが格納
されるアドレス番号をチャネルデータの第１ビットの格
納先アドレスとしてフレ−ムメモリ１６に出力し、この
アドレスに装置側から入力された、次のフレームのチャ
ネルデータ７１の最初のデータである第９タイムスロッ
トを割り振られたＢチャネルデータの第１ビットが書き
込まれる。以後、装置側から入力されたチャネルデータ
７１の残りのデータである、第９タイムスロットを割り
振られたＢチャネルデータの第２ビットから第１６タイ
ムスロットを割り振られたＢチャネルデータの第８ビッ
トまで、順次、連続したアドレスに書き込まれていく。

【００４７】また、制御部１１からの制御で、セレクタ
１７がフレ−ムメモリ１５に対してメモリアドレスレジ
スタ１３を選択して接続し、メモリアドレスレジスタ１
３は、第１タイムスロットを割り振られたＢチャネルデ
ータの第１ビットを格納するアドレス番号をフレ−ムメ
モリ１５に送出する。メモリアドレスレジスタ１３がフ
レ−ムメモリ１５に出力したアドレス番号の示すアドレ
スから、直前の書き込みモード時に格納されている、装
置側から入力されたチャネルデータが読み出され、読み
出されたチャネルデ−タは多重化部１９にチャネルデー
タ７４として送出される。

【００４８】このように、フレ−ムメモリ１５とフレ−
ムメモリ１６とは、交互に装置側からのチャネルデータ
を書き込み、一方が装置側から入力されたチャネルデー
タを書き込んでいるときは、他方が回線側へ送出するデ
ータを読み出すという動作を繰返すことにより、装置側
から送出されたＢチャネル８チャネル分のチャネルデー
タを、ＩＳＤＮ一次群速度インタフェ−ス回線の２４チ
ャネルの中の、あらかじめ指定された連続する８チャネ
ルのチャネルデータとして回線側に転送することができ
る。

【００４９】図３は、図２に示すチャネル送信フレ−ム
アライナの回路動作の一例を示すタイミングチャ−トで
ある。次に、図３に示すタイミングチャ−トを参照して
動作を説明する。

【００５０】図３（ａ）の（１）はＷＦＰを示す。
（２）は１，５３６ｋｂｐｓの回線側クロック７２を示
す。（３）は、メモリアドレスレジスタ１３が示すアド
レス先から回線側クロック７２に同期して読み出され
る、チャネルデータに対応するタイムスロット番号およ
びそのタイムスロットのビット番号を示し、「Ｔ」はタ
イムスロットを意味し、「Ｂ」はビットを意味してい
る。そして、「ＴＢ２４８」の数字の最初の２桁の「２
４」はタイムスロットの番号を示し、最後の桁の「８」
はそのタイムスロットで送信されるチャネルデータを構
成するビットの番号を示している。従って、「ＴＢ２４
８」は第２４タイムスロットのチャネルデータの第８ビ
ットであることを示している。（４）は５１２ｋｂｐｓ
の装置側クロック７６を示し、（５）は、メモリアドレ
スレジスタ１４が示すアドレス先に装置側クロック７６
に同期して書き込まれる、チャネルデータに対応するタ
イムスロット番号およびそのタイムスロットのビット番
号を示す。「Ｔ」と「Ｂ」の意味、および数字に付与さ
れる意味は（３）の場合と同じである。

【００５１】図３（ａ）に示すように、ＷＦＰが立ち上
がった後、回線側クロック７２に同期してメモリアドレ
スレジスタ１３は、第１タイムスロットのチャネルデー
タの第１ビット（ＴＢ０１１）を指定し、次のクロック
では第１のタイムスロットのチャネルデータの第２ビッ
ト（ＴＢ０１２）を指定する。また、メモリアドレスレ
ジスタ１４は、装置側から供給された、５１２ｋｂｐｓ
の装置側クロック７６で第９タイムスロットのチャネル
データの第１ビット（ＴＢ０９１）を指定し、次のクロ
ックでは第９タイムスロットのチャネルデータの第２ビ
ット（ＴＢ０９２）を指定する。

【００５２】メモリアドレスレジスタ１３によって順次
指定されるアドレスは、それぞれ８個のビットで構成さ
れる第１タイムスロットから第２４タイムスロットまで
のチャネルデータの総計１９２（２４×８＝１９２）個
のビットが指定され、フレ−ムメモリ１６から順次読み
出される。また、メモリアドレスレジスタ１４によっ
て、第９タイムスロットのチャネルデータの第１ビット
から第１６タイムスロットのチャネルデータの第８ビッ
トまでの総計６４（８×８＝６４）個のビットの、フレ
−ムメモリ１５上の格納のアドレス先が順次指定され、
フレ−ムメモリ１５に順次書き込まれる。このようにメ
モリアドレスレジスタ１３，１４によってアドレス指定
が行われ、１フレ−ム期間中にフレ−ムメモリ１５に対
しては、装置側から入力された１フレームの先頭Ｂチャ
ネルの転送に使用されるタイムスロットのチャネルデー
タの第１ビットから、８番目のＢチャネルの転送に使用
されるタイムスロットのチャネルデータの第８ビット、
すなわち第９タイムスロットのチャネルデータの第１ビ
ットから第１６タイムスロットのチャネルデータの第８
のビットまでのデ−タが書き込まれ、フレ−ムメモリ１
６からは、直前のフレームでの書き込み動作のときにフ
レ−ムメモリ１６に書き込まれた第９タイムスロットの
チャネルデータの第１ビットから第１６タイムスロット
のチャネルデータの第８のビットまでのデ−タを含む、
第１タイムスロットのチャネルデータの第１ビットから
第２４タイムスロットのチャネルデータの第８のビット
までのデ−タ計１９２ビット（２４×８＝１９２）が読
み出される。

【００５３】なお、ここで読み出されるデータの内、第
９タイムスロットのチャネルデータの第１ビットから第
１６タイムスロットのチャネルデータの第８のビットま
でのデ−タを除く他のタイムスロットのチャネルデータ
は、Ｂチャネル８チャネル分のチャネルデータの転送を
目的とする、このチャネル送信フレームアライナの通信
処理の対象とはならず、フレ−ムメモリ１５およびフレ
−ムメモリ１６の書き込みモードにおいては、何もデー
タが書き込まれていないので、読み出しモードにおいて
はメモリアドレスレジスタ１３によってアドレス番号を
指定されそのアドレス先から読み出し動作が行われる
が、データとしては何も読み出されない状態である。

【００５４】フレ−ムメモリ１６から読み出された第９
タイムスロットのチャネルデータの第１ビットから第１
６タイムスロットのチャネルデータの第８のビットまで
のデ−タを含む２４タイムスロットのデ−タはチャネル
データとして多重化部１９に送出され、多重化部１９を
経由しファーストイン・ファーストアウト・メモリ２０
に入力される。ファーストイン・ファーストアウト・メ
モリ２０は、チャネルデータ７３とチャネルデータ７４
とが多重化された多重化部１９からの出力を入力し、回
線側クロックに同期するよう処理してシリアルデ−タ７
８として出力する。

【００５５】さらに、次の１フレ−ム期間ではフレ−ム
メモリ１５とフレ−ムメモリ１６との書き込みモードお
よび読み出しモードが入れ変り、フレ−ムメモリ１６に
第９から第１６タイムスロットのチャネルデ−タが書き
込まれ、フレ−ムメモリ１５からは前の１フレ−ム期間
で書き込まれた第１から第２４タイムスロットのチャネ
ルデ−タが読み出される。

【００５６】このように、装置側から、転送されるＢチ
ャネルデータに割り振られたタイムスロット列の先頭の
タイムスロット番号を指定しておき、１フレームごとに
交互にフレ−ムメモリの書き込みと読み出しの動作モー
ドを切り替えることにより（図３（ｂ）参照）、装置側
から回線側へのデータ転送を行うことができる。図３
（ｂ）において、（６）は複数フレームのＷＦＰを示
す。（７）は、フレームメモリ１５に対する書き込みま
たは読み出しタイムスロットを示す。（８）は、フレー
ム１５へのアクセス状況を示す。（９）は、フレームメ
モリ１６に対する読み出しまたは書き込みタイムスロッ
トを示す。（１０）は、フレーム１６へのアクセス状況
を示す。

【００５７】次に、図１のＢチャネル受信フレ−ムアラ
イナ９およびＤチャネル受信フレ−ムアライナ１０に用
いられるチャネル受信フレ−ムアライナの回路動作につ
いて説明する。

【００５８】図４は、図１のＢチャネル受信フレ−ムア
ライナ９およびＤチャネル受信フレ−ムアライナ１０と
して用いられるチャネル受信フレ−ムアライナの回路構
成を示すブロック図である。図５は、図４に示すチャネ
ル受信フレ−ムアライナの回路動作の一例を示すタイミ
ングチャ−トである。

【００５９】図４に示すチャネル受信フレームアライナ
は、図２に示す送信フレームアライナと同様に、ＩＳＤ
Ｎ一次群速度インタフェ−ス回線のＢチャネル２３チャ
ネルおよびＤチャネル１チャネルの合計２４チャネル分
のタイムスロット毎に、各タイムスロットのチャネルデ
ータを構成する８ビットを順次指定されたアドレスに格
納することができるように構成され、図６に示すよう
に、２４個のタイムスロットに付与されるタイムスロッ
ト番号順とアドレス番号の番号順とがあらかじめ決めら
れた対応関係に設定され、書き込みモード時に、回線側
から入力されるシリアルデータ８４を、外部から与えら
れる回線側クロック７２に同期して順次書き込み、読み
出しモード時には、装置側へ出力されるチャネルデータ
８５を、読み出し先を示すアドレス番号を与えられて装
置側クロック７６に同期し順次読み出すフレ−ムメモリ
４５と、フレ−ムメモリ４５と同様に構成され、フレ−
ムメモリ４５が読み出しモードのときは書き込みモード
で動作するというように、フレ−ムメモリ４５と交互に
書き込みモードおよび読み出しモードの動作を繰り返す
ように制御され、読み出しモード時には、装置側へ出力
されるチャネルデータ８６を装置側クロック７６に同期
し順次読み出すフレ−ムメモリ４６と、リード・フレー
ム・パルス（ＲＦＰ）信号８１が装置側から入力される
都度、読み出しモードになったフレ−ムメモリ４５また
はフレ−ムメモリ４６に接続され、読み出し開始時の最
初のタイムスロットのチャネルデータの第１ビットの読
み出し先を示すアドレス番号を指示し、以後、装置側ク
ロックに同期して、フレ−ムメモリ４５またはフレ−ム
メモリ４６からチャネルデータ８５またはチャネルデー
タ８６の読み出し動作が行われるごとに、チャネルデー
タ８５またはチャネルデータ８６の読み出し先のアドレ
ス番号を順次進ませてフレ−ムメモリ４５またはフレ−
ムメモリ４６に出力するメモリアドレスレジスタ４４
と、ＲＦＰ信号８１が装置側から入力される都度、それ
まで保持していた、直前の書き込みモードでフレ−ムメ
モリ４５またはフレ−ムメモリ４６に出力したアドレス
番号を、新たなＲＦＰ信号８１による書き込み開始時の
アドレス番号にリセットされ、また、ＲＦＰ信号８１が
装置側から入力される都度、書き込みモードになったフ
レ−ムメモリ４５またはフレ−ムメモリ４６に接続さ
れ、フレ−ムメモリ４５またはフレ−ムメモリ４６に回
線側から入力されるシリアルデータ８４を、フレ−ムメ
モリ４５またはフレ−ムメモリ４６に書き込むために、
回線側クロック７２に同期してフレ−ムメモリ４５また
はフレ−ムメモリ４６に対してシリアルデータ８４に該
当するアドレス番号を順次指定し出力するメモリアドレ
スレジスタ４３と、読み出しモード時のフレ−ムメモリ
４５またはフレ−ムメモリ４６に装置側へチャネルデー
タ８５およびチャネルデータ８６を読み出す動作を開始
するときの、チャネルデータ８５およびチャネルデータ
８６の最初のチャネルデータに割り振られたタイムスロ
ットを開始タイムスロットとして指定され、そのタイム
スロット番号を装置側からあらかじめ指定され、ＲＦＰ
信号８１が装置側から入力される都度、上記開始タイム
スロットの番号を示す開始タイムスロット番号指定信号
７７をメモリアドレスレジスタ４４に出力する開始タイ
ムスロット指定レジスタ４２と、図２のセレクタ１７と
同様に、書き込みモードから読み出しモードへの切り替
え、またはその反対方向のモードへの切り替え時に、メ
モリアドレスレジスタ４３とメモリアドレスレジスタ４
４とを交互に選択してフレ−ムメモリ４５に切り替え接
続するセレクタ４７と、セレクタ４７がメモリアドレス
レジスタ４４を選択してフレ−ムメモリ４５に接続する
ときは、メモリアドレスレジスタ４３を選択してフレ−
ムメモリ４６に接続し、セレクタ４７がメモリアドレス
レジスタ４３を選択してフレ−ムメモリ４５に接続する
ときは、メモリアドレスレジスタ４４を選択してフレ−
ムメモリ４６に接続するというように、セレクタ４７と
同様、メモリアドレスレジスタ４３とメモリアドレスレ
ジスタ４４を交互に選択してフレ−ムメモリ４６に切り
替え接続するセレクタ４８と、フレ−ムメモリ４５から
読み出されたチャネルデ−タ８５とフレ−ムメモリ４６
から読み出されたチャネルデ−タ８６とを時分割多重す
る多重化部４９と、回線側からのシリアルデータ８３を
入力し、フレームメモリ４５またはフレームメモリ４６
にシリアルデータ８４を出力するファーストイン・ファ
ーストアウト・メモリ（ＦＩＦＯメモリ）５０と、上記
フレ−ムメモリ４５およびフレ−ムメモリ４６に対する
チャネルデータの書き込みおよび読み出し動作の制御を
行う制御部４１とから構成される。

【００６０】次に、チャネル受信フレ−ムアライナの動
作を説明する。

【００６１】図４に示すチャネル受信フレ−ムアライナ
を、回線側からの第９チャネルから連続８チャネルのＢ
チャネルのチャネルデータを装置側へ受信する場合につ
いて以下に説明する。

【００６２】図４において、まず、図２のチャネル送信
フレ−ムアライナの場合と同様に、開始タイムスロット
指定レジスタ４２に対して初期設定として開始タイムス
ロットのタイムスロット番号が開始タイムスロット番号
指定信号７７により設定される。次に、フレ−ムの先頭
を示す読み出しリード・フレーム・パルス（ＲＦＰ）信
号８１が開始タイムスロット指定レジスタ４２に入力さ
れると、ＲＦＰ信号８１の立ち上がりのタイミングで、
メモリアドレスレジスタ４４は、開始タイムスロット指
定レジスタ４２に設定された開始タイムスロット番号
（第９タイムスロット）を入力し、第９タイムスロット
により回線側から受信されるＢチャネルデータの第１ビ
ットを格納するアドレス番号を設定する。同時にＲＦＰ
信号８１の立ち上がりのタイミングで、直前に行われた
書き込み動作のときメモリアドレスレジスタ４３が指定
しそのまま保持されていたアドレス番号がリセットされ
る。また、ＲＦＰ信号８１は制御部４１にも入力され
る。

【００６３】ＲＦＰ信号８１を受け取った制御部４１
は、セレクタ４７およびセレクタ４８を制御し、セレク
タ４７はメモリアドレスレジスタ４３を選択してフレ−
ムメモリ４５に接続する。制御部４１は、フレ−ムメモ
リ４５に接続されたメモリアドレスレジスタ４３に制御
信号８９を送出し制御することにより、メモリアドレス
レジスタ４３はフレ−ムメモリ４５に対してシリアルデ
ータ８４を書き込むアドレス番号を出力する。フレ−ム
メモリ４５は、制御部４１からの制御信号８９を受けて
書き込みモードとなり、メモリアドレスレジスタ４３か
らのアドレス番号に従い、シリアルデータ８４の書き込
み動作を行う。また、制御部４１から制御されたセレク
タ４８も、メモリアドレスレジスタ４４を選択してフレ
−ムメモリ４６に接続し、メモリアドレスレジスタ４４
はフレ−ムメモリ４６に対してフレ−ムメモリ４６から
の読み出しのためのアドレス先のアドレス番号を出力す
る。フレ−ムメモリ４６は、制御部４１からの制御信号
８９を受けて読み出しモードとなり、メモリアドレスレ
ジスタ４４からのアドレス番号に従い、チャネルデータ
８６の読み出し動作を行い、フレ−ムメモリ４６から読
み出されたチャネルデ−タ８６は多重化部４９に送出さ
れる。

【００６４】また、上記動作が終了すると、制御部４１
は、フレ−ムメモリ４５には読み出しモードにするため
の制御信号８９を送出し、フレ−ムメモリ４６には書き
込みモードにするための制御信号８９を送出するので、
シリアルデータ８４はフレ−ムメモリ４６に書き込ま
れ、フレ−ムメモリ４５からはチャネルデータ８６デー
タが読み出され、多重化部４９に送出される。

【００６５】上記のように、フレ−ムメモリ１５とフレ
−ムメモリ１６とは、交互に回線側からのシリアルデー
タ８４を書き込み、一方が回線側から入力されたシリア
ルデータ８４を書き込んでいるときは、他方が装置側へ
送出するチャネルデータ８５またはチャネルデータ８６
を読み出すという動作を繰返すことにより、フレ−ムメ
モリ４５とフレ−ムメモリ４６とから交互に多重化部４
９に送出されたチャネルデータ８５およびチャネルデー
タ８６が、多重化部４９で多重化されてチャネルデータ
８７として装置側に送出される。すなわち、回線側から
送出された、ＩＳＤＮ一次群速度インタフェ−ス回線の
２４チャネルの中の、あらかじめ指定された連続した８
チャネルのＢチャネルのチャネルデータが装置側に転送
される。

【００６６】図５は、図４に示すチャネル受信フレ−ム
アライナの回路動作の一例を示すタイミングチャ−トで
ある。次に、図５に示すタイミングチャ−トを参照して
動作を説明する。

【００６７】図５（ａ）の（１）はＲＦＰを示す。
（２）は回線側クロック７２を示す。（３）は、メモリ
アドレスレジスタ４３が示すアドレス先に回線側クロッ
ク７２に同期して書き込まれる、チャネルデータに対応
するタイムスロット番号およびそのタイムスロットのビ
ット番号を示している。（４）は装置側クロック７６を
示し、（５）は、メモリアドレスレジスタ４４が示すア
ドレス先から装置側クロック７６に同期して読み出され
る、チャネルデータに対応するタイムスロット番号およ
びそのタイムスロットのチャネルデータのビット番号を
示す。

【００６８】また、図５（ｂ）において、（６）は複数
フレームのＲＦＰを示す。（７）は、フレームメモリ４
５に対する書き込みまたは読み出しタイムスロットを示
す。（８）は、フレーム４５へのアクセス状況を示す。
（９）は、フレームメモリ４６に対する読み出しまたは
書き込みタイムスロットを示す。（１０）は、フレーム
４６へのアクセス状況を示す。

【００６９】図５（ａ）に示すように、ＲＦＰが立ち上
った後、フレーム最初の回線側クロックでメモリアドレ
スレジスタ４３は、第１タイムスロットのチャネルデー
タの第１ビット（ＴＢ０１１）を指定し、次のクロック
では第１タイムスロットのチャネルデータの第２ビット
（ＴＢ０１２）を指定する。また、メモリアドレスレジ
スタ４４は、フレーム最初の装置側クロックで第９タイ
ムスロットのチャネルデータの第１ビット（ＴＢ０９
１）を指定し、次のクロックでは第９タイムスロットの
チャネルデータの第２ビット（ＴＢ０９２）を指定す
る。このようにアドレス指定が行われ、１フレ−ム期間
の中でフレ−ムメモリ４５には２４個のタイムスロット
のチャネルデ−タが書き込まれ、フレ−ムメモリ４６か
らは８個のタイムスロットのチャネルデ−タが読み出さ
れる。フレ−ムメモリ４６から読み出されたチャネルデ
−タは、多重化部４９を経由し出力される。

【００７０】図５（ｂ）に示すように、次の１フレ−ム
期間ではフレ−ムメモリ４６に２４個のタイムスロット
のチャネルデ−タが書き込まれ、フレ−ムメモリ４５か
らは前の１フレ−ム期間で書き込まれたデ−タから９個
のタイムスロットのチャネルデ−タが読み出される。こ
のように交互にフレ−ムメモリを切り換えることにより
回線側からのチャネルデータの装置側への転送を行うこ
とができる。

【００７１】なお、上記の説明では、図２のチャネル送
信フレ−ムアライナおよび図４のチャネル受信フレ−ム
アライナでＢチャネルのチャネルデータの送受信を行う
動作の説明をしたが、図２のチャネル送信フレ−ムアラ
イナおよび図４のチャネル受信フレ−ムアライナでＤチ
ャネルのチャネルデータの送受信もＢチャネルの場合と
同様に行うことができる。ただし、Ｄチャネルデータの
ためのタイムスロットとしては、通常２４タイムスロッ
トのうちの最後のタイムスロットが使用される。

【００７２】また、上記の説明では、図１に示す、Ｂお
よびＤチャネル用のチャネル送信フレ−ムアライナおよ
びチャネル受信フレ−ムアライナを各１回路で構成され
たＩＳＤＮインタフェース制御用ＬＳＩの場合で説明し
たが、１個のＩＳＤＮインタフェース制御用ＬＳＩに、
複数のチャネル用のチャネル送信フレ−ムアライナおよ
びチャネル受信フレ−ムアライナを設けることにより、
１個で複数のＨ₀ チャネルを構成することができ、複数
のＨ₀ チャネルを構成するときの回路構成を簡易化する
ことができる。

【００７３】

【発明の効果】以上説明したように、本発明のＩＳＤＮ
インタフェース制御用ＬＳＩは、チャネルデータの転送
のために設定した複数のタイムスロットの中からチャネ
ルデータの転送に用いる任意のタイムスロットを指定で
き、かつ指定したタイムスロットで転送されるチャネル
データをデータ通信装置から入力するための入力端子、
およびタイムスロットで転送されるチャネルデータをデ
ータ通信装置へ出力するための出力端子を備えることに
より、Ｈ₀ チャネル通信の制御を行う回路として用いて
も、Ｈ₀ チャネルを構成するための、Ｈ₀ チャネルの中
の使用チャネルが固定的になってしまうことなく、上記
使用チャネルを効率的に使用することができるという効
果を有している。

【００７４】また、データ通信装置から送出されたチャ
ネルデータおよびデータ通信装置へ受信されるチャネル
データを一旦一対のフレームメモリへ交互に書き込み、
さらにそれを交互に読み出して多重化して出力するよう
に構成したことにより、上記使用チャネルのデ−タを抽
出して合成し制御するための多くの外部回路も必要な
く、ＩＳＤＮインタフェ−ス制御用ＬＳＩの外部回路と
して用いるハードウェア回路を大幅に削減することがで
きるという効果を有している。

【００７５】また、データ通信装置からのチャネルデー
タを入力する入力端子、およびデータ通信装置へのチャ
ネルデータを出力する出力端子を複数設けることによ
り、１個で複数のＨ₀ チャネルを構成することができ、
複数のＨ₀ チャネルを構成するときの回路構成を簡易化
することができるという効果を有している。

【図面の簡単な説明】

【図１】本発明のＩＳＤＮインタフェース制御用ＬＳＩ
の実施の一形態を示すブロック図である。

【図２】本実施の形態のＩＳＤＮインタフェース制御用
ＬＳＩに用いられるチャネル送信フレ−ムアライナの回
路構成を示すブロック図である。

【図３】図２に示すチャネル送信フレ−ムアライナの回
路動作の一例を示すタイミングチャ−トである。

【図４】本実施の形態のＩＳＤＮインタフェース制御用
ＬＳＩに用いられるチャネル受信フレ−ムアライナの回
路構成を示すブロック図である。

【図５】図４に示すチャネル受信フレ−ムアライナの回
路動作の一例を示すタイミングチャ−トである。

【図６】フレームメモリへの各タイムスロットのチャネ
ルデータの書き込み状況を示す説明図である。

【符号の説明】

１ Ｂチャネル送信フレームアライナ ２ Ｄチャネル送信フレームアライナ ３ チャネル合成部 ４ 送信制御部 ５ ドライバ ６ レシーバ ７ 受信制御部 ８ チャネル分離部 ９ Ｂチャネル受信フレームアライナ １０ Ｄチャネル受信フレームアライナ １１ 制御部 １２ 開始タイムスロット指定レジスタ １３，１４ メモリアドレスレジスタ １５，１６ フレームメモリ １７，１８ セレクタ １９ 多重化部 ２０ ファーストイン・ファーストアウト・メモリ
（ＦＩＦＯメモリ） ４１ 制御部 ４２ 開始タイムスロット指定レジスタ ４３，４４ メモリアドレスレジスタ ４５，４６ フレームメモリ ４７，４８ セレクタ ４９ 多重化部 ５０ ファーストイン・ファーストアウト・メモリ
（ＦＩＦＯメモリ） ６１ Ｂチャネルデータ ６２ Ｄチャネルデータ ６３，６４ シリアルデータ ６５ Ｂチャネルデータ ６６ Ｄチャネルデータ ７１ チャネルデータ ７２ 回線側クロック ７３，７４ チャネルデータ ７５ ＷＦＰ信号 ７６ 装置側クロック ７７ 開始タイムスロット番号指定信号 ７８ シリアルデータ ７９ 制御信号 ８１ ＲＦＰ信号 ８３，８４ シリアルデータ ８５，８６ チャネルデータ ８７ チャネルデータ ８９ 制御信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 12/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ＩＳＤＮ一次群速度インタフェ−ス回線
   と、前記ＩＳＤＮ一次群速度インタフェ−ス回線に接続
   されるデータ通信装置との間に接続され、前記ＩＳＤＮ
   一次群速度インタフェ−ス回線と前記データ通信装置と
   の間のチャネルデータの転送制御を行うためのＩＳＤＮ
   インタフェース制御用ＬＳＩにおいて、前記チャネルデ
   ータの転送のために設定した複数のタイムスロットの中
   から前記チャネルデータの転送に用いる任意のタイムス
   ロットを指定するためのタイムスロット指定手段を有
   し、かつ指定した前記タイムスロットで転送される前記
   チャネルデータを前記データ通信装置から入力するため
   の入力端子、および前記タイムスロットで転送される前
   記チャネルデータを前記データ通信装置へ出力するため
   の出力端子を備え、 （Ａ）初期設定として外部からの設定信号により、前記
   チャネルデータの転送に用いる任意のタイムスロットを
   指定するための前記タイムスロット指定手段である第１
   のレジスタと、前記レジスタで指定されたタイムスロッ
   トに該当するアドレスに従って、書き込みモード時には
   前記データ通信装置からの前記チャネルデータの１フレ
   ーム分のチャネルデータを順次書き込む書き込み動作、
   および読み出しモード時には前記書き込みモード時に書
   き込まれた前記１フレーム分のチャネルデータを読み出
   す読み出し動作を交互に行う第１の１対のフレームメモ
   リとを有し、前記第１の１対のフレームメモリから交互
   に読み出された前記データ通信装置からの前記チャネル
   データを多重化して出力するチャネル送信フレ−ムアラ
   イナ、 （Ｂ）初期設定として外部からの設定信号により、前記
   チャネルデータの転送に用いる任意のタイムスロットを
   指定するための前記タイムスロット指定手段である第２
   のレジスタと、前記レジスタで指定されたタイムスロッ
   トに該当するアドレスに従って、書き込みモード時には
   前記ＩＳＤＮ一次群速度インタフェ−ス回線からの前記
   チャネルデータの１フレーム分のチャネルデータを順次
   書き込む書き込み動作、および読み出しモード時には前
   記書き込みモード時に書き込まれた前記１フレーム分の
   チャネルデータを読み出す読み出し動作を交互に行う第
   ２の１対のフレームメモリとを有し、前記第２の１対の
   フレームメモリから交互に読み出された前記ＩＳＤＮ一
   次群速度インタフェ−ス回線からの前記チャネルデータ
   を多重化して出力するチャネル受信フレ−ムアライナ、 を備えることを特徴とするＩＳＤＮインタフェース制御
   用ＬＳＩ。
2. 【請求項２】 請求項１記載のＩＳＤＮインタフェース
   制御用ＬＳＩにおいて、前記チャネル送信フレ−ムアラ
   イナおよびチャネル受信フレ−ムアライナをそれぞれ複
   数有し、複数の前記チャネル送信フレ−ムアライナおよ
   びチャネル受信フレ−ムアライナのうち、それぞれ１個
   が前記ＩＳＤＮ一次群速度インタフェ−ス回線で定義さ
   れるＤチャネルのチャネルデータの転送のためのチャネ
   ル送信フレ−ムアライナおよびチャネル受信フレ−ムア
   ライナであり、残りが前記ＩＳＤＮ一次群速度インタフ
   ェ−ス回線で定義されるＢチャネルのチャネルデータの
   転送のためのチャネル送信フレ−ムアライナおよびチャ
   ネル受信フレ−ムアライナであることを特徴とするＩＳ
   ＤＮインタフェース制御用ＬＳＩ。
3. 【請求項３】 請求項２記載のＩＳＤＮインタフェース
   制御用ＬＳＩにおいて、前記Ｂチャネルのチャネルデー
   タの転送のためのチャネル送信フレ−ムアライナの出力
   と、前記Ｄチャネルのチャネルデータの転送のためのチ
   ャネル送信フレ−ムアライナの出力とを合成して前記デ
   ータ通信装置からの前記チャネルデータとして前記ＩＳ
   ＤＮ一次群速度インタフェ−ス回線へ送出するための合
   成手段と、前記Ｂチャネルのチャネルデータの転送のた
   めのチャネル受信フレ−ムアライナの出力と、前記Ｄチ
   ャネルのチャネルデータの転送のためのチャネル受信フ
   レ−ムアライナの出力とを合成して前記ＩＳＤＮ一次群
   速度インタフェ−ス回線からの前記チャネルデータとし
   て前記データ通信装置へ送出するための合成手段とを備
   えることを特徴とするＩＳＤＮインタフェース制御用Ｌ
   ＳＩ。