JP3197469B2

JP3197469B2 - データ伝送率自動検出回路

Info

Publication number: JP3197469B2
Application number: JP24327795A
Authority: JP
Inventors: 東淳李
Original assignee: エル・ジー・セミコン・カンパニー・リミテッド
Priority date: 1994-09-26
Filing date: 1995-09-21
Publication date: 2001-08-13
Anticipated expiration: 2015-09-21
Also published as: KR960011732A; KR970000265B1; JPH08213971A; US5612966A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータ通
信体系におけるデータ伝送を自動に検出する技術に係る
もので、詳しくは、所定のデータ伝送率が検出された時
点でエラー率の有無を検索し、所定のエラー率が検出さ
れない時点の伝送率をデータ伝送率に決定し、データ伝
送率の検出を迅速に行なって入出力装置の活用性を向上
し得るデータ伝送率自動検出回路に関するものである。

【０００２】

【従来の技術】従来、シリアルデータ通信体系における
データ伝送率検出回路においては、図５に示したよう
に、システム制御回路ＳＣＣの出力信号により回路の各
部に制御信号を出力する制御部６０と、外部から印加す
るシステムクロック信号ＣＫにより多元的なデータ伝送
率パルスを出力するデータ伝送パルス発生部４０と、該
データ伝送パルス発生部４０の出力信号を前記制御部６
０の制御信号によりスイッチングして出力するスイッチ
ング部５０と、前記制御部６０の制御信号により既貯蔵
されたデータを遅延部１０に印加するレジスタ２０と、
前記スイッチング部５０から入力したデータ伝送率パル
スの遅延率に入力シリアルデータを遅延させて出力する
遅延部１０と、それら遅延部１０およびスイッチング部
５０の出力信号によりシステム制御回路ＳＣＣと送受信
を行なう送受信部３０と、入力するシリアルデータの入
力端子レベル値と前記遅延部１０から印加する２４番目
ビットのレベル値とを排他的論理和し前記制御部６０に
出力する検出部７０と、を備えていた。

【０００３】そして、このように構成された従来のデー
タ伝送率検出回路の作用を説明すると、次のようであっ
た。まず、図６はＡＴＰＲＯＭＰＴ規約上のビットチャ
ートおよび波形を示した図面で、図中符号８０は図面上
の右側に移動する入力ビット列を示し、遊休ビット（id
le bit）の１はデータが伝送されていないことを表わ
し、該遊休ビット時間の間入力するデータレベルの波形
は符号９０の９１部位である。かつ、ＡＴ文字列は受信
される情報文字列の伝送率を決定するためのＰＲＯＭＰ
Ｔを表わし、各文字は０レベルのスタートビットが先行
され１レベルのストップビットが終わりになる１６進数
に表示される。

【０００４】すなわち、システムクロックパルスＣＫが
データ伝送率パルス発生部４０に印加し、シリアルデー
タが遅延部１０の入力端子Ｔ１に印加すると、制御部６
０はシステム制御回路ＳＣＣから印加する信号によりイ
ネーブルされ、端子Ｔ１６を通ってディスエーブル信号
をスイッチング部５０に出力する。次いで、該制御部６
０は、図７に示したように遊休時間（ｉｄｌｅｔｉｍ
ｅ）の１ビットの間、前記遅延部１０の入力端子に印加
するシリアルデータを感知するため、該遅延部１０の２
４個のビットにすべて１が印加するように端子Ｔ９を通
ってレジスタ２０に制御信号を出力する初期化過程１０
０を行なう。次いで、該制御部６０は１レベルの遊休ビ
ットが０レベルのスタートビットにレベル遷移されるこ
とを判断するため入力するシリアルデータのビット列を
検査する過程１０１を行なう。次いで、該検査の結果、
レベル遷移が行なわれたと判断されると、該制御部６０
の制御信号によりスイッチング部５０がイネーブルさ
れ、１９．２Ｋビットの最上のデータ伝送率がビット当
り１６パルス発生され、データ伝送率パルス発生部４０
から端子Ｔ３を通って３０７．２ＫＨｚ（遅延率３．２
６μｓ）のデータ伝送率パルスが出力され、端子Ｔ７お
よび端子Ｔ８をそれぞれ通って遅延部１０に印加される
（過程１０２）。

【０００５】次いで、図８に示したように、該遅延部１
０の入力端子Ｔ１に印加したパルス幅５２μＳの１９．
２Ｋｂｉｔのシリアルデータのスタートビットのパルス
は、データ伝送率パルスの遅延率により該遅延部１０に
シフトされ、制御部６０により次のように図７に示した
過程１０３が行なわれる。すなわち、前記スタートビッ
トがデータ伝送パルスの遅延率により２４ビット遅延さ
れると、図９に示したように、スタートビットの上昇エ
ッジが遅延部１０の２４番目ビット１１に現われ、
“Ａ”ＰＲＯＭＰＴの初期１ビットに連続する下降エッ
ジが遅延部１０に印加し、入力端子Ｔ１における値が１
になって該遅延部１０の２４番目ビット１１の値は０に
なる。したがって、それら１および０の値は検出部７０
により排他的論理和され、制御部６０に印加して過程１
０４が行なわれる。この場合、該制御部６０は、前記ス
タートパルスがデータ伝送率パルスの遅延率により２４
ビット遅延される以前までの検出部７０からの出力信号
は無視するようにプログラミングされているので、前記
過程１０４において、検出部７０からの出力信号が１で
あると、該制御部６０はスタートビットに連結されるハ
イレベルの“Ａ”ＰＲＯＭＰＴの初期１ビットの入力端
子Ｔ２を通って認識する過程１０８を行なう。次いで、
“Ａ”ＰＲＯＭＰＴの初期１ビットが認識されると、デ
ータ伝送率が決定されたものであるとみなして、図７に
示したすべての過程を終了し、“Ａ”ＰＲＯＭＰＴの初
期１ビットが認識されないと、既に行なったデータ伝送
率の決定過程を放棄し、入力するスタートビットを待機
するための初期化段階を再び行なう。

【０００６】一方、前記データ伝送率パルス発生部４０
から端子Ｔ３を通って出力された３０７．２ＫＨｚ（遅
延率３．２６μｓ）のデータ伝送率パルスが端子Ｔ７お
よび端子Ｔ８を順次通って遅延部１０に印加した状態に
おいて、図１０に示したように、パルス幅１０４μＳの
９．６Ｋｂｉｔのスタートビットパルスが該遅延部１０
に端子Ｔ１を通って入力すると、図７の過程１０２で前
記スタートビットはデータ伝送率パルスの遅延率により
該遅延部１０でシフトされ、制御部６０は過程１０３を
行なう。すなわち、スタートビットが２４ビット遅延さ
れると、図１１に示したように、１０４μｓのスタート
ビット中２６μｓが遅延部１０に印加されず、スタート
ビットの上昇エッジは該遅延部１０の２４番目ビット１
１に現われ、下降エッジは未だ遅延部１０に印加されな
いので入力端子Ｔ１における値は０になり、遅延部１０
の２４番目ビット１１の値も０になる。したがって、検
出部７０はそれら０、０の値を排他的論理和して制御部
６０に出力し、該制御部６０は図７の過程１０４を行な
う。次いで、該制御部６０は、検出部７０から０が出力
されると、データ伝送率が検出されないものであると認
識して次の下位の１／２データ伝送率パルスが遅延部１
０に印加するように端子Ｔ１６を通ってスイッチング部
５０をイネーブルさせ、同時に遅延部１０の終わりの８
ビットに“１”が印加するように端子Ｔ１０を通ってレ
ジスタ２０を制御し、検出部７０の出力値を無視する図
７の過程１０６を行なう。次いで、図１２に示したよう
に３０７．２ＫＨｚの下位（すなわち１／２）に相当す
る、６．５２μＳの遅延率を有する１５３．６ＫＨｚの
データ伝送率パルスが端子Ｔ３，Ｔ７，Ｔ８を順次通っ
て遅延部１０に印加されると、１０４μｓのパルス幅の
シリアルデータのスタートビット中、下降エッジから２
６μｓのパルス幅は遅延部１０には印加されず、残りの
７８μｓのパルス幅のみが遅延部１０に印加されて第１
６番目のビット位置まで配置される。その後、過程１０
７を経て８ビットシフトされると、図１３に示したよう
に、スタートビットの上昇エッジは２４番目ビット１１
に位置され、下降エッジも遅延部１０に印加して入力端
子Ｔ１からの値は１になり、遅延部１０の２４番目ビッ
ト１１の値は０になる。したがって、検出部７０はそれ
ら１および０の値を排他的論理和して制御部６０に出力
し、該制御部６０は図７の過程１０４を行なう。次い
で、制御部６０は、検出部７０から１が出力されるので
適切なデータ伝送率が検出されたものであると認識し、
入力端子Ｔ２を通ってスタートビットに連結されたハイ
レベルの“Ａ”ＰＲＯＭＰＴの初期１ビットを認識する
過程１０８を行なうが、“Ａ”ＰＲＯＭＰＴの初期１ビ
ットが認識されると、制御部６０は適切なデータ伝送率
が検出されているため、図７のすべての過程を終了し、
データ伝送率検出信号をシステム制御回路ＳＣＣに出力
する。一方、“Ａ”ＰＲＯＭＰＴの初期１ビットが認識
されないと、既に行なったデータ伝送率の検出過程を放
棄して次に入力するスタートビットを待機するための初
期化段階を再び行なう。

【０００７】

【発明が解決しようとする課題】しかるに、このように
構成された従来のデータ伝送率自動検出回路において
は、各貯蔵部に貯蔵されたデータを伝送する場合、それ
ら貯蔵媒体のすべての貯蔵データのデータ伝送パルスを
利用しトラック全体を検索するようになっているため、
データの検索時間が長くかかり、データ入出力装置に過
度の負荷を加えるようになるという不都合な点があっ
た。

【０００８】それで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果次のようなデータ
伝送率自動検出回路を提供しようとするものである。

【０００９】本発明の目的は、貯蔵媒体に貯蔵された所
定のデータ伝送率が検出された時点でエラーの有無を検
索し、エラーの検出されない時点の伝送率をデータ伝送
率に決定し、データ伝送率を迅速かつ正確に検出してデ
ータ入出力装置の活用性を向上し得るデータ伝送率自動
検出回路を提供しようとするものである。

【００１０】

【課題を解決するための手段】請求項１に係るデータ伝
送率自動検出回路は、外部から入力する基本クロックパ
ルスから入力データを検出して出力するデータ検出部
（１００）と、前記基本クロックパルスからクロック数
をカウントして増加させ前記データ検出部（１００）か
ら出力信号が入力すると該カウント値をクリアさせるカ
ウンタ（２００）と、該カウンタのカウント値がクリア
される以前にロードされたデータを貯蔵するデータ貯蔵
部（３００）と、該データ貯蔵部（３００）の出力信号
により個別データの伝送率とエラー率とをそれぞれ検出
し出力する複数個別データ検出部からなる検出機構（４
００）と、該検出機構（４００）の各個別データ検出部
の検出個別データ伝送率から総データ伝送率を検出する
密度検出部（６００）と、該密度検出部（６００）から
出力する総データ伝送率にエラーが発生しているかを検
出するエラー検出部（５００）とを備えたものである。

【００１１】請求項２に係るデータ伝送率自動検出回路
は、請求項１のデータ伝送率自動検出回路において、検
出機構（４００）の各個別データ検出部は、データ貯蔵
部（３００）と並列に連結された第１検出手段（４０）
および第２検出手段（５０）を有し、必要に応じそれ以
上の検出手段を有してなるものである。

【００１２】請求項３に係るデータ伝送率自動検出回路
は、請求項２のデータ伝送率自動検出回路において、第
１検出手段（４０）に、データ貯蔵部（３００）から印
加するデータ値を既設定された比較値と比較する比較部
（４１）と、比較部（４１）から出力する比較データ出
力信号によりカウント値を増加させるカウンティング部
（４２）と、カウンティング部（４２）から出力する相
異なる２つの出力信号から個別データの伝送率を検出す
る個別データ伝送率検出部（４３）と、個別データ伝送
率検出部（４３）から出力するデータ伝送率検出値にエ
ラーが発生しているかを検出する個別データエラー率検
出部（４４）とを備えたものである。

【００１３】請求項４に係るデータ伝送率自動検出回路
は、請求項３のデータ伝送率自動検出回路において、比
較部（４１）は、データ貯蔵部（３００）とカウンティ
ング部（４２）間に並列に連結され、ｎ倍周期比較器
（１１）、１．５ｎ倍周期比較器（１２）、および２ｎ
倍周期比較器（１３）を備えたものである。

【００１４】請求項５に係るデータ伝送率自動検出回路
は、請求項４のデータ伝送率自動検出回路において、ｎ
倍周期比較器（１１）、１．５ｎ倍周期比較器（１
２）、および２ｎ倍周期比較器（１３）は、それぞれ許
容誤差範囲が同様に設定構成されている。

【００１５】請求項６に係るデータ伝送率自動検出回路
は、請求項４または５のデータ伝送率自動検出回路にお
いて、ｎ倍周期比較器（１１）、１．５ｎ倍周期比較器
（１２）、および２ｎ倍周期比較器（１３）は、それぞ
れ許容誤差範囲が±１０％に設定されている。

【００１６】請求項７に係るデータ伝送率自動検出回路
は、請求項３のデータ伝送率自動検出回路において、カ
ウンティング部（４２）は、比較部（４１）と個別デー
タ伝送率検出部（４３）と個別データエラー率検出部
（４４）とに並列に連結され、第１カウンタ（１４）
と、第２カウンタ（１５）と、第３カウンタ（１６）と
を備えたものである。

【００１７】請求項８に係るデータ伝送率自動検出回路
は、請求項３または７のデータ伝送率自動検出回路にお
いて、カウンティング部（４２）は、第１〜第３カウン
タ（１４），（１５），（１６）の出力中２つ以上の出
力カウント値が、比較される他のカウンタの設定値より
も大きくなるように設定構成されている。

【００１８】請求項９に係るデータ伝送率自動検出回路
は、請求項３のデータ伝送率自動検出回路において、個
別データ伝送率検出部（４３）は、カウンティング部
（４２）から出力する各カウント値が既設定された自己
の比較値よりも大きいとき、それぞれアクティブにされ
る各比較器（１７），（１８），（１９）と、それら比
較器（１７），（１８），（１９）の相異なる２つの出
力値を論理積する各ＡＮＤゲート（ＡＤ１），（ＡＤ
２），（ＡＤ３）と、それらＡＮＤゲート（ＡＤ１），
（ＡＤ２），（ＡＤ３）の出力データ値を論理和し個別
データ伝送率の検出の有無を知らせるＯＲゲート（ＯＲ
１）とを備えたものである。

【００１９】請求項１０に係るデータ伝送率自動検出回
路は、請求項３のデータ伝送率自動検出回路において、
個別データエラー率検出部（４４）に、前記カウンティ
ング部（４２）から出力するカウント値が既設定された
自己の比較値よりも大きいとき、それぞれアクティブに
される各比較器（２０），（２１），（２２）と、それ
ら比較器（２０），（２１），（２２）の出力値を論理
和し個別データにエラーが検出されたことを知らせるＯ
Ｒゲート（ＯＲ２）と、該ＯＲゲート（ＯＲ２）の出力
信号と前記個別データ伝送率検出部４３のＯＲゲート
（ＯＲ１）の出力信号と論理和しエラー率を検出するＡ
ＮＤゲート（ＡＤ４）とを備えたものである。

【００２０】請求項１１に係るデータ伝送率自動検出回
路は、請求項１のデータ伝送率自動検出回路において、
密度検出部（６００）に、検出機構（４００）から出力
する個別データ伝送率検出値を論理和し、総データ伝送
率を検出するＯＲゲート（ＯＲ３）を備えたものであ
る。

【００２１】請求項１２に係るデータ伝送率自動検出回
路は、請求項１のデータ伝送率自動検出回路において、
エラー検出部（５００）に、検出機構（４００）から出
力する個別データエラー率検出値を論理和し、総データ
エラー率を検出するＯＲゲート（ＯＲ４）を備えたもの
である。

【００２２】入力する基本クロックパルスからクロック
数がカウントされてクリアされ、該クリアされる以前の
ロードデータが貯蔵され、該貯蔵データの個別データ伝
送率およびエラー率がそれぞれ検出され、それら検出さ
れた個別データ伝送率から総データ伝送率が検出され
る。一方、該総データ伝送率にエラーが発生しているか
が検出され、エラーの発生がないとき前記総データ伝送
率が正常なデータ伝送率として決定される。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。

【００２４】図１に示したように、本発明に係るデータ
伝送率自動検出回路においては、外部から入力する基本
クロックパルスＣＬＫの上昇エッジまたは下降エッジで
のシリアルデータを検出するデータ検出部１００と、該
入力する基本クロックパルスＣＬＫをカウントし、該カ
ウント値を前記データ検出部１００の出力信号によりク
リアさせるカウンタ２００と、該カウンタ２００により
クリアされる以前にロードされたデータを受けて貯蔵す
るデータ貯蔵部３００と、該データ貯蔵部３００の出力
信号から個別データの伝送率およびエラー率をそれぞれ
検出して出力する第１検出手段４０および第２検出手段
５０を有した検出機構４００と、該検出手段４００から
出力される各個別データの伝送率から総データの伝送率
を検出して出力する密度検出部６００と、該密度検出部
６００から出力される総データの伝送率にエラーが発生
しているかを検出して出力するエラー検出部５００と、
を備えている。

【００２５】そして、前記検出機構４００の第１検出手
段４０においては、前記データ貯蔵部３００から入力す
るデータを比較する比較部４１と、該比較部４１から出
力する比較データによりカウント値を増加させるカウン
ティング部４２と、該カウンティング部４２の出力信号
により個別データの伝送率を検出しシステム制御回路Ｓ
ＣＣおよび密度検出部６００にそれぞれ出力する個別デ
ータ伝送率検出部４３と、該個別データ伝送率検出部４
３から出力した検出個別データ伝送率中エラーの発生の
有無を検出しエラー検出部５００に出力する個別データ
エラー率検出部４４と、を備えている。かつ、前記比較
部４１においては、前記データ貯蔵部３００からの出力
データが既設定された自己の比較値の±１０％範囲内に
あるときそれぞれアクティブにされるｎ倍周期比較器１
１、１．５ｎ倍周期比較器１２、および２ｎ倍周期比較
器１３を備えている。

【００２６】また、前記カウンティング部４２において
は、前記比較部４１から出力するデータ信号のカウント
値をそれぞれ増加させる第１カウンタ１４、第２カウン
タ１５、および第３カウンタ１６を備えている。さら
に、前記個別データ伝送率検出部４３においては、前記
カウンティング部４２の各カウンタ１４〜１６から出力
される各カウント値が既設定された自己の比較値よりも
大きいときそれぞれアクティブにされる各比較器１７〜
１９と、それら比較器１７〜１９の出力中相異なる２つ
の出力をそれぞれ論理積する各ＡＮＤゲートＡＤ１〜Ａ
Ｄ３と、それらＡＮＤゲートＡＤ１〜ＡＤ３からの出力
信号を論理和し個別データの伝送率検出の有無を知らせ
るＯＲゲートＯＲ１と、を備えている。そして、前記個
別データエラー率検出部４４においては、前記カウンテ
ィング部４２の各カウント１４〜１６から出力するカウ
ント値がそれぞれ既設定された自己の比較値よりも大き
いときアクティブにされる各比較器２０〜２１と、それ
ら比較器２０〜２１からの出力データ値を論理和し個別
データのエラーが検出されたことを知らせるＯＲゲート
ＯＲ２と、該ＯＲゲートＯＲ２および前記ＯＲゲートＯ
Ｒ１の検出信号を論理積し個別データの伝送率検出値に
エラーが発生したことを検出するＡＮＤゲートＡＤ４
と、を備えている。

【００２７】また、前記検出機構４００の第２検出手段
５０においては、前記データ貯蔵部３００から入力する
データを比較する比較部５１と、該比較部５１からの出
力信号によりカウント値を増加させるカウンティング部
５２と、該カウンティング部５２からの出力信号により
個別データの伝送率を検出しシステム制御回路ＳＣＣお
よび密度検出部６００にそれぞれ出力する個別データ伝
送率検出部５３と、該個別データ伝送率検出部５３から
出力する伝送率検出値にエラーが発生したかを検出しエ
ラー検出部５００に出力する個別データエラー率検出部
５４と、を備えている。さらに、前記比較部５１におい
ては、前記データ貯蔵部３００からの出力データ値が既
設定された比較値の±１０％範囲内にあるときそれぞれ
アクティブにされるｍ倍周期比較器２４、１．５ｍ倍周
期比較器２５、および２ｍ倍周期比較器２６を備えてい
る。

【００２８】そして、前記カウンティング部５２におい
ては、前記比較部５１からの出力データカウント値をそ
れぞれ増加させる第１カウンタ２７、第２カウンタ２
８、および第３カウンタ２９を備えている。かつ、前記
個別データ伝送率検出部５３においては、前記カウンテ
ィング部５２の各カウンタ２７〜２９の各出力カウント
値が既設定された各比較値よりも大きいときそれぞれア
クティブにされる各比較器３１〜３３と、それら比較器
３１〜３３の出力中相異なる２つの出力をそれぞれ論理
積する各ＡＮＤゲートＡＤ１〜ＡＤ３と、それらＡＮＤ
ゲートＡＤ１〜ＡＤ３からの出力信号を論理和し個別デ
ータ伝送率を検出するＯＲゲートＯＲ１と、を備えてい
る。また、前記個別データエラー率検出部５４において
は、前記カウンティング部５２の各カウンタ２７〜２９
から出力するカウント値が既設定された比較値よりも大
きいときそれぞれアクティブにされる各比較器３４〜３
６と、それら比較器３４〜３６からの出力データ値を論
理和し個別データのエラー検出の有無を知らせるＯＲゲ
ートＯＲ２と、該ＯＲゲートＯＲ２および前記ＯＲゲー
トＯＲ１の検出信号を論理積し個別データの伝送率検出
値にエラーが発生したことを検出するＡＮＤゲートＡＤ
４と、を備えている。さらに、前記密度検出部６００に
はＯＲゲートＯＲ３が備えられ、前記エラー検出部５０
０にはＯＲゲートＯＲ４が備えられてそれぞれ総データ
伝送率と総データエラー率とを検出するようになってい
る。

【００２９】そして、前記検出機構４００においては、
前記第１検出手段４０および第２検出手段５０にて構成
されることに限定されず、必要に応じ第３検出手段…の
ように、たとえば、ｎ個まで増設して使用することがで
きる。

【００３０】このように構成された本発明に係るデータ
伝送率自動検出回路の作用を説明すると次のようであ
る。

【００３１】まず、図２（Ａ）に示したパルス形の基本
クロックパルスＣＬＫがデータ検出部１００、カウンタ
２００、およびデータ貯蔵部３００に印加され、図２
（Ｂ）に示したパルス形のシリアルデータが該データ検
出部１００に印加すると、該データ検出部１００は前記
基本クロックパルスＣＬＫの上昇エッジまたは下降エッ
ジから図２（Ｃ）に示した波形のデータを検出し、前記
カウンタ２００に出力する。次いで、該カウンタ２００
は図２（Ｄ）に示したように、基本クロックパルスＣＬ
Ｋのクロックパルスをカウントして増加させるが、前記
データ検出部１００からの出力信号が印加するとそのカ
ウント値をクリアさせ、図２（Ｅ）に示したようにクリ
アされる以前にロードされたデータカウント値をデータ
貯蔵部３００に出力し、該データカウント値はデータ貯
蔵部３００に貯蔵され検出機構４００に出力される。こ
の場合、通常、１つの特定データをコーディングする方
式にはＦＭ方式（Frequency Modulation）と、ＭＦＭ方
式（Modified Frequency Modulation ）との２つの方式
があって、ＦＭ方式は図３（Ａ）に示したように、各ク
ロック毎にデータを一緒に貯蔵する方式であり、ＭＦＭ
方式は図３（Ｂ）に示したように、各クロック毎にデー
タを貯蔵せず、特定データが連続して０レベルのデータ
を有するとき、すなわち０から０に変化するときクロッ
クを貯蔵し、データの貯蔵密度を増加させる方式であ
る。かつ、クロックの比率においては、ＦＭ方式の場
合、クロックの間隔がそれぞれｎおよび２ｎになり、Ｍ
ＦＭ方式の場合は、クロックの間隔がそれぞれｎ、１．
５ｎ、および２ｎになる。したがって、データのコーデ
ィング方式により前記比較部４１の各比較器はそれぞれ
ｎ倍周期比較器１１、１．５ｎ倍周期比較器１２、およ
び２ｎ倍周期比較器１３から構成され、ここで、ｎはデ
ータ伝送率を表わし、１、１．５、２はそれぞれ前記デ
ータ検出部１００に入力されるデータの貯蔵密度を表わ
す。

【００３２】そこで、前記データ貯蔵部３００からデー
タカウント信号が出力され、図２（Ｅ）に示したような
データカウント値が前記検出機構４００の第１検出手段
４０の比較部４１に印加すると、該比較部４１のｎ倍周
期比較器１１、１．５ｎ倍周期比較器１２、および２ｎ
倍周期比較器１３にそれぞれ印加し、該データカウント
値がそれら周期比較器１１，１２，１３にそれぞれ設定
された比較値の±１０％範囲内にあるかが比較され、±
１０％の範囲内にデータカウント値があると該当の比較
器はアクティブにされ、該当の比較器に連結されたカウ
ンティング部４２の該当カウンタのカウント値が増加さ
れる。すなわち、伝送率ｎがたとえば１２として前記ｎ
倍周期比較器１１に設定されている場合、前記データ貯
蔵部３００から周期比較器１１，１２，１３に任意のデ
ータカウント値が出力しそれぞれｎ倍周期比較器１１、
１．５ｎ倍周期比較器１２、および２ｎ倍周期比較器１
３に印加すると、該ｎ倍周期比較器１１の設定値は±１
０％範囲内であるため該ｎ倍周期比較器１１はアクティ
ブにされ、該ｎ倍周期比較器１１に連結されたカウンテ
ィング部４２の第１カウンタ１４のカウント値が１増加
され、他の第２および第３カウンタ１５、１６はそれぞ
れカウント値が増加されない。次いで、それら第１〜第
３カウンタ１４、１５、１６に連結された個別データ伝
送率検出部４３の各比較器１７〜１９および個別データ
エラー率検出部４４の各比較器２０〜２２は、それぞれ
前記第１〜第３カウンタ１４〜１６から出力するカウン
ト値が自己の設定値よりも大きい場合のみアクティブに
される。

【００３３】したがって、前記カウンティング部４２か
ら出力したカウント値が個別データ伝送率検出部４３に
印加すると、各比較器１７〜１９でそれぞれ自己の設定
比較値と比較された後ＡＮＤゲートＡＤ１〜ＡＤ３に出
力され、該ＡＮＤゲートＡＤ１〜ＡＤ３ではそれら比較
器１７〜１９の相異なる２つの出力が論理積された後Ｏ
ＲゲートＯＲ１に印加され、該ＯＲゲートＯＲ１でそれ
らＡＮＤゲートＡＤ１〜ＡＤ３からの各出力データが論
理和された後、個別データ伝送率検出信号として密度検
出部６００およびシステム制御回路ＳＣＣにそれぞれ出
力されるとともに個別データエラー率検出部４４のＡＮ
ＤゲートＡＤ４の一方側端子に出力される。この場合、
個別データの伝送率検出信号が１であるとデータの伝送
率が検出された場合を示し、０であると回路内でプロセ
ス中である場合を示す。一方、前記カウンティング部４
２からのカウント値が前記個別データエラー率検出部４
４に印加すると、各比較器２０〜２２でそれぞれ設定さ
れた比較値により比較された後ＯＲゲートＯＲ２に印加
され、該ＯＲゲートＯＲ２で論理和された後前記ＡＮＤ
ゲートＡＤ４の他方側入力端子に出力される。次いで、
該ＡＮＤゲートＡＤ４では、前記ＯＲゲートＯＲ１から
一方側入力端子に印加した個別データ伝送率検出信号と
前記ＯＲゲートＯＲ２から他方側入力端子に印加した個
別データエラー率検出信号とが論理積され、該個別デー
タの伝送率が所定値に至ったとき入力信号中エラーが生
じて安定な伝送率として決定し得ないことを知らせるた
めの個別データエラー率が検出部５００に出力される。

【００３４】また、第２検出手段５０においては、前記
した第１検出手段と同様の作用が行なわれ、ＡＮＤゲー
トＡＤ４で論理積された個別データのエラー率がエラー
検出部５００に出力される一方、各ＡＮＤゲートＡＤ１
〜ＡＤ４からの各出力データは論理和された後個別デー
タ伝送率検出信号として密度検出部６００およびシステ
ム制御回路ＳＣＣにそれぞれ出力される。

【００３５】次いで、該エラー検出部５００にそれぞれ
出力されたそれら第１検出手段４０および第２検出手段
５０からの個別データエラー率はＯＲゲートＯＲ４で論
理和された後、総データエラー率検出信号Ｔ４として出
力され、前記密度検出部６００にそれぞれ出力されたそ
れら第１検出手段４０および第２検出手段５０のデータ
伝送率検出信号はＯＲゲートＯＲ３で論理和された後、
総データ伝送率検出信号Ｔ３として出力される。この場
合、図４に示したように、前記密度検出部６００から出
力する総データ伝送率検出信号Ｔ３と前記エラー検出部
５００から出力する総データエラー率検出信号とがそれ
ぞれ０、０であると、回路内でプロセス中であることを
示し、それら信号が１、０であると、伝送率が検出され
て処理が完了されたことを示し、それら信号が１、１で
あるとエラー率が検出されて非正常な場合を示し貯蔵媒
体に異常があるかもしくはフォーマットされない状態を
示す。次いで、前記検出機構４００の各個別データ伝送
率検出部の伝送率検出信号Ｔ１およびＴ２、前記密度検
出部６００の総データ伝送率検出信号Ｔ３および前記エ
ラー検出部５００の総データエラー率検出信号Ｔ４はそ
れぞれ前記システム制御回路ＳＣＣにそれぞれ印加され
る。

【００３６】以上説明したように、本発明に係るデータ
伝送率自動検出回路においては、従来のようにすべての
データの伝送率を利用し媒体のトラック全体を検索する
ことなく、所定のデータ伝送率が検出された時点でエラ
ー率の検索を行ない、エラー率の検出されない時点の伝
送率をデータの伝送率に決定するようになっているた
め、データの伝送率検出時間を短縮し、データ入出力装
置の負荷を減らして活用性を向上し得るという効果があ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ伝送率自動検出回路を示し
たブロック図である。

【図２】本発明に係るデータ伝送率自動検出回路の各部
波形図で、（Ａ）は基本クロック信号波形図、（Ｂ）は
入力データ波形図、（Ｃ）はデータ検出部の出力波形
図、（Ｄ），（Ｅ）はカウンタの出力波形図である。

【図３】本発明に係るデータコーディング方法によるパ
ルス波形図で、（Ａ）はＦＭ方式によるパルス波形図、
（Ｂ）はＭＦＭ方式によるパルス波形図である。

【図４】本発明に係る密度検出部およびエラー検出部の
出力テーブル表示図である。

【図５】従来のデータ伝送率検出回路を示したブロック
図である。

【図６】従来のＡＴＰＲＯＭＰＴ規約上のビットおよび
波形表示図である。

【図７】従来のデータ伝送率検出回路の作用説明図であ
る。

【図８】従来のデータ伝送率クロックに従う遅延部の作
用状態説明図である。

【図９】従来のデータ伝送率クロックに従う遅延部の作
用状態説明図である。

【図１０】従来のデータ伝送率クロックに従う遅延部の
作用状態説明図である。

【図１１】従来のデータ伝送率クロックに従う遅延部の
作用状態説明図である。

【図１２】従来のデータ伝送率クロックに従う遅延部の
作用状態説明図である。

【図１３】従来のデータ伝送率クロックに従う遅延部の
作用状態説明図である。

【符号の説明】

１１ｎ倍周期比較器１２１．５ｎ倍周期比較器１３２ｎ倍周期比較器１４第１カウンタ１５第２カウンタ１６第３カウンタ１７〜２２比較器１００データ検出部２００カウンタ３００データ貯蔵部４００検出機構５００エラー検出部６００密度検出部４０第１検出手段４１，５１比較部４２，５２カウンティング部４３，５３個別データ伝送率検出部４４，５４個別データエラー率検出部５０第２検出手段ＡＤ１〜ＡＤ４ＡＮＤゲートＯＲ１〜ＯＲ４ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/08 H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】データの伝送率を自動的に検出して出力
するデータ伝送率自動検出回路であって、外部から入力する基本クロックパルスから入力データを
検出して出力するデータ検出部（１００）と、前記基本クロックパルスからクロック数をカウントして
増加させ、前記データ検出部（１００）から出力信号が
印加すると該カウント値をクリアさせるカウンタ（２０
０）と、該カウンタ（２００）のカウント値がクリアされる以前
に、ロードされたデータを受けて貯蔵するデータ貯蔵部
（３００）と、該データ貯蔵部（３００）の出力信号により個別データ
の伝送率とエラー率とをそれぞれ検出して出力する複数
個の個別データ検出部を有した検出機構（４００）と、該検出機構（４００）の各個別データ検出部の検出個別
データ伝送率から総データ伝送率を検出する密度検出部
（６００）と、該密度検出部（６００）から出力する総データ伝送率に
エラーが発生しているかを検出するエラー検出部（５０
０）と、を備えたデータ伝送率自動検出回路。
【請求項２】前記検出機構（４００）の各個別データ
検出部は、前記データ貯蔵部（３００）と並列に連結さ
れた第１検出手段（４０）および第２検出手段（５０）
を有し、必要に応じそれ以上の検出手段を有してなる請
求項１に記載のデータ伝送率自動検出回路。
【請求項３】前記第１検出手段（４０）は、前記データ貯蔵部（３００）から印加するデータ値を既
設定された比較値と比較する比較部（４１）と、該比較部（４１）から出力する比較データ出力信号によ
りカウント値を増加させるカウンティング部（４２）
と、該カウンティング部（４２）から出力する相異なる２つ
の出力信号から個別データの伝送率を検出する個別デー
タ伝送率検出部（４３）と、該個別データ伝送率検出部（４３）から出力するデータ
伝送率検出値にエラーが発生しているかを検出する個別
データエラー率検出部（４４）と、を備えた請求項２に
記載のデータ伝送率自動検出回路。
【請求項４】前記比較部（４１）は、前記データ貯蔵
部（３００）と前記カウンティング部（４２）間に並列
に連結され、ｎ倍周期比較器（１１）と、１．５ｎ倍周期比較器（１２）と、２ｎ倍周期比較器（１３）と、を備えてなる請求項３に
記載のデータ伝送率自動検出回路。
【請求項５】前記ｎ倍周期比較器（１１）、１．５ｎ
倍周期比較器１２、および２ｎ倍周期比較器（１３）
は、それぞれ許容誤差範囲が同様に設定構成された請求
項４に記載のデータ伝送率自動検出回路。
【請求項６】前記ｎ倍周期比較器（１１）、１．５ｎ
倍周期比較器１２、および２ｎ倍周期比較器（１３）
は、それぞれ許容誤差範囲が±１０％に設定された請求
項４または５に記載のデータ伝送率自動検出回路。
【請求項７】前記カウンティング部（４２）は、前記
比較部（４１）と前記個別データ伝送率検出部（４３）
と前記個別データエラー率検出部（４４）とに並列に連
結され、第１カウンタ（１４）と、第２カウンタ（１５）と、第３カウンタ（１６）と、を備えてなる請求項３に記載
のデータ伝送率自動検出回路。
【請求項８】前記カウンティング部（４２）は、第１
〜第３カウンタ（１４），（１５），（１６）の出力中
２つ以上の出力カウント値が、比較される他のカウンタ
の設定値よりも大きくなるように設定構成された請求項
３または７に記載のデータ伝送率自動検出回路。
【請求項９】前記個別データ伝送率検出部（４３）
は、前記カウンティング部（４２）から出力する各カウント
値が既設定された自己の比較値よりも大きいとき、それ
ぞれアクティブにされる各比較器（１７），（１８），
（１９）と、それら比較器（１７），（１８），（１９）の相異なる
２つの出力値を論理積する各ＡＮＤゲート（ＡＤ１），
（ＡＤ２），（ＡＤ３）と、それらＡＮＤゲート（ＡＤ１），（ＡＤ２），（ＡＤ
３）の出力データ値を論理和し個別データ伝送率の検出
の有無を知らせるＯＲゲート（ＯＲ１）と、を備えた請
求項３に記載のデータ伝送率自動検出回路。
【請求項１０】前記個別データエラー率検出部（４
４）は、前記カウンティング部（４２）から出力するカウント値
が既設定された自己の比較値よりも大きいとき、それぞ
れアクティブにされる各比較器（２０），（２１），
（２２）と、それら比較器（２０），（２１），（２２）の出力値を
論理和し個別データにエラーが検出されたことを知らせ
るＯＲゲート（ＯＲ２）と、該ＯＲゲート（ＯＲ２）の出力信号と前記個別データ伝
送率検出部（４３）のＯＲゲート（ＯＲ１の出力信号と
論理和しエラー率を検出するＡＮＤゲート（ＡＤ４）
と、を備えた請求項３に記載のデータ伝送率自動検出回
路。
【請求項１１】前記密度検出部（６００）は、前記検出機構（４００）から出力する個別データ伝送率
検出値を論理和し総データ伝送率を検出するＯＲゲート
（ＯＲ３）を備えた請求項１に記載のデータ伝送率自動
検出回路。
【請求項１２】前記エラー検出部（５００）は、前記検出機構（４００）から出力する個別データエラー
率検出値を論理和し、総データエラー率を検出するＯＲ
ゲート（ＯＲ４）を備えた請求項１に記載のデータ伝送
率自動検出回路。