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JP3181009B2 - 半導体の不揮発性メモリ、特にフラッシュｅｐｒｏｍ用プログラマブル・ロジック・アレイ構造物 - Google Patents

半導体の不揮発性メモリ、特にフラッシュｅｐｒｏｍ用プログラマブル・ロジック・アレイ構造物

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JP3181009B2
JP3181009B2 JP5377895A JP5377895A JP3181009B2 JP 3181009 B2 JP3181009 B2 JP 3181009B2 JP 5377895 A JP5377895 A JP 5377895A JP 5377895 A JP5377895 A JP 5377895A JP 3181009 B2 JP3181009 B2 JP 3181009B2
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パドアン シルビア
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STMicroelectronics SRL
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SGS Thomson Microelectronics SRL
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Publication date
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    • H03K—PULSE TECHNIQUE
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体の不揮発性メモ
リ、特にフラッシュＥＰＲＯＭ用のプログラマブル・ロ
ジック・アレイ構造に関するものである。
【０００２】
【従来の技術】よく知られているように、現在の不揮発
性メモリでは以前は外部的に制御されていたある手順の
制御が、メモリ自身の中に一体化される傾向にある。例
えば、フラッシュＥＰＲＯＭメモリは現在は複雑な消去
手順を含むようになっており、そこではメモリ全体が
“０”に行くようにプログラム化されていて、それから
消去されるのであり、動作の結果がチェックされ、必要
な場合は修正される。特にこの動作はアレイの幾つかの
部分（セクタ）を順番にアドレスすることが必要で、従
って少くとも信号インタプリタに接続されるシーケンサ
を提供させる状態マシンを必要とする。
【０００３】既知の不揮発性メモリでは、必要とする状
態マシンはいわゆるノア−ノア（ＮＯＲ−ＮＯＲ）構成
でプログラマブル・ロジック・アレイ（ＰＬＡ）によっ
て形成される、すなわち入出力のラッチ要素及び入力バ
ッファに加えて、状態マシンも多くのミンタームを形成
するＯＲ接続したＭＯＳトランジスタで形成される部分
（ＡＮＤ平面）を持っている。これに引続き（設けてあ
る場合は）各ミンタームをＰＬＡ出力に接続する更に多
くのＯＲ接続したＭＯＳトランジスタで形成される部分
（ＯＲ面）がくる。
【０００４】ＮＯＲ−ＮＯＲ構成は、すべてのミンター
ムを予備荷電しておくための第一段階及び第二の評価段
階を必要とするＰＬＡの読出しのため、高電力消費とい
う欠陥を呈する。予備荷電段階では、クロック信号の
（例えばその前縁）の切換によって可能となるのである
が、すべてのミンタームが荷電される。また評価段階で
は、クロック信号の次に起る切換によって可能となる
（この場合は後縁）のであるが、幾つかを除いた全ての
ミンタームが放電され、それから次の読出し段階で再荷
電される。従ってこの結果高電力消費となり、ＰＬＡの
大きさに比例して消費が増加する。
【０００５】ディジタル信号プロセッサの場合には、上
記問題を解決するため既に行われている一つの提案は、
ＰＬＡに対して、いわゆるＮＡＮＤ−ＮＯＲ構成を採用
することであって、この構成ではＡＮＤ面が多くのミン
タームを定義しインバータが後続する多くのＮＡＮＤト
ランジスタによって提供される。
【０００６】予備荷電段階の後ただ一つのミンターム
（あるいはともかくイネーブル状態のミンターム）のみ
を放電させることによって電力消費をかなり減らしてい
るにも関らず、上記の構成は高電界及び高電圧を含む
（不揮発性メモリのような）場合は、直ちに適用できる
訳ではない。これらの電界及び電圧は荷電された容量性
ノードを放電しようとする傾向があり、従ってこれが読
出しの信頼度を害するのである。この効果はクロック信
号の幅の増加に正比例して増加し、この場合１つの予備
荷電段階とその次の同段階との間の経過時間は、関連す
る静電容量の放電時間とますます匹敵するようになって
くる。こうして非常に多数のノードさえ状態を変化させ
る可能性があり、重大な読出し誤差を招く結果となる。
【０００７】
【発明が解決しようとする課題】前記の状態マシンの構
成、すなわちＮＯＲ−ＮＯＲ、あるいはＮＡＮＤ−ＮＯ
Ｒ等において充放電の間の、高電力消費並びに読出し誤
差が存在することである。
【０００８】
【課題を解決するための手段】本発明の１つの目的は、
既知の解決法で提起された問題を解決するために設計さ
れた、不揮発性メモリ用のプログラマブル・ロジック・
アレイを提供することである。これを、ＡＮＤ段階、Ｏ
Ｒ段階、出力ラッチ段階を含むカスケード接続構造と
し、特にＡＮＤ段階をＮＡＮＤ構成とし、その後にダイ
ナミック予備荷電ロジック・インバータを接続するこ
と、また単安定読出しを可能とするクロック発生器を上
記と同一構成とし、遅延時間を各段階に設けて動作を確
実・安全にして電力消費及び読出し誤差を減少させる。
【０００９】
【実施例】この説明のために、“プログラマブル・ロジ
ック・アレイ構造物”という語は、実際のＰＬＡアレイ
及びＰＬＡを動作させるための信号を発生する信号発生
器によって形成される、全体を意味するものとする。
【００１０】図１の１は既知の方法で事実上次のものか
ら成るプログラマブル・ロジック・アレイ（ＰＬＡ）を
示している。すなわち、入力バッファ段階２（図には示
していないが恐らく入力ラッチ回路が先行している）、
ＡＮＤ段階又は面３、ＯＲ段階又は面４、及び出力ラッ
チ段階５である。
【００１１】もっと細かく言えば、入力バッファ段階は
多くのバッファ回路７（１つだけが示してある）から成
り、それぞれの回路は出力にそれぞれの入力の自然状態
値を反転したものを供給するインバータ８と９の組によ
って形成される。
【００１２】ＡＮＤ面３は多くのミンターム１０を形成
する多数のＭＯＳトランジスタから成り、ミンターム１
０はその１つだけが部分的に示してある。各ミンターム
１０はある定った数（この場合は１８個）のＮチャネル
・トランジスタ１１（幾つかは実施される論理関数に依
存して短絡又は欠落している）から成り、ＡＮＤ面３
（入力バッファ段階２の普通の、又は反転出力あるいは
その両方）の入力にゲート端子が接続された状態で互い
に直列に接続されている。各ミンターム１０の底部トラ
ンジスタ１１と接地との間には、図２を参照して後刻説
明する回路で発生される、ＡＮＤ面の予備荷電信号ＣＰ
ＰＡが供給される、ＡＮＤ面３の入力１３に接続された
ゲート端子を有する第一のＮチャネル予備荷電トランジ
スタ１２が設けてある。第二のＰチャネル予備荷電トラ
ンジスタ１５が、各ミンターム１０の最高部トランジス
タ１１と電源線１４との間に介在し、これも入力１３に
接続され予備荷電信号ＣＰＰＡが供給されているゲート
端子を提供している。最高部トランジスタ１１と第二の
予備荷電トランジスタ１５との間のノード１６が、ミン
ターム１０の出力を定め、ミンターム１０が実行するダ
イナミックＮＡＮＤ構成からＡＮＤロジックをリセット
するためのインバータ１７に接続される。インバータ１
７（１つだけしか示してない）の出力１７ａはＡＮＤ面
の出力ノードを表わす。出力１７ａと接地の間には、出
力ノードと連動する静電容量を代表するコンデンサ１８
が設けてある。
【００１３】ＯＲ面４は群をなしてＯＲ接続されている
多数のＮチャネルＭＯＳトランジスタから成る。すなわ
ちゲート端子は既知の方法でＯＲ面４の入力に接続さ
れ、ソース端子は接地され、ドレイン端子は群をなして
ノード２０に接続されている。既知の方法では、トラン
ジスタ１９の中幾つかは欠落することがあり、その場合
はＡＮＤ面の予め定めた出力とＯＲ面の予め定めた出力
の間に接続がないことになる。各ノード２０と電源ライ
ン１４との間には、Ｐチャネルの予備荷電トランジスタ
２１が設けられており、そのゲート端子にはＯＲ面の予
備荷電信号ＣＰＰＯが供給されている。コンデンサ２２
がノード２０と接地の間に介在し、ノード２０の等価静
電容量を代表している。ノード２０は、２つの逆トラン
ジスタ２３ａ及び２３ｂによって形成されるインバータ
２３に接続されている。もっと細かく言えば、トランジ
スタ２３ａはＰチャネル形であって、そのソース端子は
電源ライン１４に接続され、ゲート端子はノード２０に
（トランジスタ２３ｂのゲート端子と共に）接続され、
ドレイン端子はトランジスタ２３ｂのドレイン端子に接
続されており、この２３ｂトランジスタはソース端子が
接地されたＮチャネル形である。トランジスタ２３ａと
２３ｂの間の共通ノード２３ｃはＯＲ面４の出力を定
め、出力ラッチ段階の入力に接続されている。
【００１４】出力ラッチ段階５は多数のラッチ回路２４
から成り、各ラッチ回路は、ＣＰＭが高位のときスイッ
チ２５ａを閉じ、ＣＰＭＮが高位のときこのスイッチを
開くための、２つの逆蓄積可能化信号ＣＰＭとＣＰＭＮ
が供給される第一のスイッチ２５ａを持っている。第一
のインバータ２６がスイッチ２５ａの下流に設けられて
その出力２６ａはフィードバック・インバータ２７に接
続されている。インバータ２７の出力は第二のスイッチ
２５ｂを経由して第一のインバータ２６の入力２６ｂに
接続されている。第二のスイッチ２５ｂはＣＰＭとＣＰ
ＭＮという信号によって第一のスイッチ２５ａに関して
逆に制御される。そこでスイッチ２５ｂはＣＰＭが高位
のとき開となり、ＣＰＭＮが高位のとき閉となる。第三
のインバータ２８は第一のインバータ２６のノード２６
ａにその入力が接続され、その出力２８ａによって、ラ
ッチ段階５の出力の１つを定める。コンデンサ２９は、
出力（ノード）２８ａと接地の間に介在し、ノード２８
ａの等価静電容量を代表している。
【００１５】図２は図１のプログラマブル・ロジック・
アレイを動作させるためのタイミング信号を発生させる
発生器３０を示す。図示のとおり、発生器３０は、ロジ
ックアレイ構造物１を再現し段階３〜５を含むアレイ再
現部分３１と、信号を評価し記憶するＰＬＡ１を発生す
る単安定部分３２とから成る。
【００１６】図２に見るとおり、アレイ再現部分３１
は、アレイ１の対応する要素の寸法を厳格に再現する要
素から成り、その結果発生器３０の伝播遅れはアレイ１
の予備荷電、評価、及びラッチングを支配する伝播遅れ
と同じである。一方単安定部分３２は、アレイ再現部分
の遅延を考慮に入れ、アレイの読出しが外部クロック信
号ＣＰの周期に関係なく必要な長さの間だけ続くよう
に、クロック信号ＣＰの低位から高位への切換どおりの
タイミング信号を発生する。このようにして、ＰＬＡ１
の信号シーケンスはクロック信号の単一切換え縁に依存
している。
【００１７】もっと細かく言えば、アレイ再現部分３１
はＡＮＤ面再現部分３３を含み、３３は多数のトランジ
スタ３４を直列に接続したものを含み、そのゲート端子
は互いに接続されて図１のライン１４に対応する電源ラ
インＶDDにつながっている。トランジスタ３４はアレイ
１のＡＮＤ面３の各ミンターム１０のトランジスタ１１
に相当している。一番底部のトランジスタ３４はＮチャ
ネルの予備充電トランジスタ３５を経由して接地されて
おり、トランジスタ３５のゲート端子にはＡＮＤ面の予
備荷電を可能化する信号ＣＰＰＡが供給される。最高部
のトランジスタ３４（ノード３３ａ）のドレイン端子は
信号Ａを供給すると共に、ゲート端子に信号ＣＰＰＡが
供給されているＰチャネルの予備荷電トランジスタ３６
を経由して、電源ラインＶDDに接続されている。ノード
３３ａはインバータ３７に接続され、インバータ３７の
出力はＡＮＤ面再現部分３３の出力ノード３７ａ（信号
Ｂを供給）を定め、ＯＲ面再現部分３８の入力に接続さ
れる。この部分３８はトランジスタ３９から成り、その
ゲート端子はノード３７ａに接続され、そのソース端子
は接地され、ドレイン端子はノード４０（信号Ｃを供給
している）を定めている。ノード４０は、ゲート端子に
ＯＲ面の予備荷電を可能にする信号ＣＰＰＯが供給され
ているＰチャネル予備荷電トランジスタ４１を経由して
電源線ＶDDに接続されている。ノード４０は直列につな
いだ一対のコンプリメンタリのトランジスタ４３と４４
で形成される、インバータ４２に接続されている。一対
のトランジスタの両ゲート端子はノード４０に接続され
る。もっと細かく言えば、トランジスタ４３は、ソース
端子が電源線ＶDDに接続され、ドレイン端子がトランジ
スタ４４（Ｎチャネル形）のドレイン端子に接続され、
且つＯＲ面再現部分３８の出力ノード４５（ここで信号
Ｏが供給される）を定めているＰチャネル形である。又
トランジスタ４４のソース端子は接地されている。
【００１８】図２では、ノード３７ａと接地間に接続さ
れたコンデンサ４６は、ミンターム３３で駆動されるべ
きＰＬＡ１のＯＲ面４の全てのトランジスタ１９と関連
する寄生容量を模擬しており、ノード４０と接地との間
に接続されたコンデンサ４７はＯＲ面４のノード２０が
観測する寄生容量を模擬している（静電容量２２）。
【００１９】ノード４５は、ＰＬＡ１のラッチ２４と同
じ構造を有する出力ラッチ再現回路４８に接続され、こ
れはアレイ１の段階５による信号伝播の遅れを模擬する
ためと、アレイ１のＯＲ面４の出力が、アレイ１の予備
荷電状態に戻る前にラッチ２４に正しく記憶されること
を確実に行うために行われる。
【００２０】もっと細かく言えば、回路４８は蓄積可能
化信号ＣＰＭが高位のとき閉じ、反転信号ＣＰＭＮが高
位のとき開くように、信号ＣＰＭによって制御されるス
イッチ４９を含む。スイッチ４９は出力４５とＡＮＤゲ
ート５１の１つの入力に接続されたノード５０との間に
介在し、ＡＮＤゲート５１の第二の入力には外部クロッ
ク信号ＣＰが供給される。ＡＮＤゲート５１の出力はＮ
ＯＲゲート５２の１つの入力に接続され、もう１つの入
力には単安定部分３２で発生された信号ＳＲが供給され
る。ＮＯＲゲート５２の出力は、インバータ５３の入力
に接続され、インバータ５３の出力はノード５４を定
め、インバータ５５に接続されている。インバータ５５
の出力はノード５６を定め信号０１を供給する。コンデ
ンサ５７がノード５６と接地との間に設けられている。
ノード５４はまた、信号ＣＰＭとＣＰＭＮが供給されス
イッチ４９と反対に動作するスイッチ５８を介して、ノ
ード５０に接続されている。すなわちスイッチ５８は信
号ＣＰＭが低位のとき閉じ、信号ＣＰＭＮが高位のとき
開く。その結果ノード５０は、ＯＲ面再現部分３８の出
力４５における信号Ｏと、ノード５４における信号とが
交互に供給される。
【００２１】単安定部分３２には、遅延リセット信号を
発生し、４つのカスケード接続のインバータ６３〜６６
を含む分岐回路６２が含まれ、これらインバータの最も
上流側のインバータ６３にはリセット信号Ｒが供給さ
れ、この信号Ｒはインバータ６３と６４によって２回反
転される。コンデンサ６７がインバータ６４の出力と接
地の間に設けてあり、リセット信号の切換を行う縁を遅
らせる役目をする。インバータ６４の出力はまたインバ
ータ６５にも接続され、インバータ６５の出力（ノード
６８）は従って遅延反転リセット信号ＳＲＮを表わし、
ＳＲＮはインバータ６６で反転されて遅延リセット信号
ＳＲを生じ、これがＮＯＲ回路５２に供給される。信号
ＳＲＮ及びＳＲはリセット信号Ｒを遅延した信号で、信
号ＳＲＮはＡＮＤ面再現部分及びＯＲ面再現部分に作用
し、信号ＳＲは出力ラッチ再現回路４８に作用する。従
って信号ＳＲはラッチ・リセット信号と呼ばれる。
【００２２】単安定部分３２はまた、蓄積可能化信号Ｃ
ＰＭを発生する分岐回路７２、及びＡＮＤ及びＯＲ面の
予備荷電信号ＣＰＰＡ及びＣＰＰＯを発生させる分岐回
路７３も含んでいる。
【００２３】もっと詳細に述べると、分岐回路７２はそ
れぞれノード４５と５６に接続される２つの入力を有す
るＡＮＤ回路７５、７５の出力がその入力に接続され、
第二の入力にはリセット信号Ｒが供給されるＮＯＲ回路
７６が含まれる。ＮＯＲ回路７６の出力はインバータ７
７に接続され、インバータ７７の出力は蓄積可能化信号
ＣＰＭを提供し、同時に図上でコンデンサ７８で示され
る寄生静電容量をも表わす。インバータ７７の出力は更
にインバータ７９にも接続されていて、インバータ７９
の出力は従って反転可能化信号ＣＰＭＮを示すと同時
に、別の寄生静電容量（コンデンサ８０）をも表わす。
【００２４】分岐回路７３は、それぞれ信号０１及び信
号ＣＰＭが供給される２つの入力を持つＯＲゲート８４
を含む。ＯＲゲート８４の出力はＮＡＮＤゲート８５の
１つの入力に接続され、ＮＡＮＤゲート８５はこの他に
２つの入力を持っていて、それぞれ外部クロック信号Ｃ
Ｐ及び遅延反転リセット信号ＳＲＮが供給される。ＮＡ
ＮＤゲート８５の出力は、ＡＮＤ面予備荷電可能化信号
ＣＰＰＡを発生するインバータ８６に接続され、インバ
ータ８６の出力は寄生静電容量を代表するコンデンサ８
７を示す。インバータ８６の出力はまた更にインバータ
８８に接続され、このインバータ８８の出力は反転可能
化信号ＣＰＰＮとコンデンサ８９とを提供する。インバ
ータ８８の出力はまた、インバータ９０にも接続され、
インバータ９０の出力はＯＲ面予備荷電可能化信号ＣＰ
ＰＯを示すと同時に、寄生静電容量（コンデンサ９１）
をも示す。
【００２５】アレイ１のタイミング信号を発生する発生
器３０の動作はここで、その３０の主な信号の幾つかを
プロットしたものを表わす図３も参照して説明する。
【００２６】信号のシーケンスはリセット信号Ｒの高位
から低位への切換えに始まる。その後シーケンスはクロ
ック信号ＣＰの低位から高位への周期的切換えによって
支配される。
【００２７】初めに、ｔ０とｔ１の間は、リセット信号
Ｒは高位にある。その結果ＳＲＮは低位、ＳＲは高位、
ＮＯＲ回路７６の出力は低位、信号ＣＰＭは高位、そし
て信号ＣＰＭＮは低位である。この状態は以下に説明す
るとおり、アレイ１の出力ラッチ段階５の出力２８ａが
すべて“０”に充電されるように望まれている。ＳＲＮ
が低位であるから、ＮＡＮＤ回路８５の出力は高位であ
り、インバータ８６の出力及び信号ＣＰＰＡ及びＣＰＰ
Ｏは低位である。従ってアレイ１は予備荷電モード（ト
ランジスタ１５と２１はオン、トランジスタ１２はオ
フ）にあり、トランジスタ３６はオン、ノード３３ａに
おける信号Ａは高位、信号Ｂは低位、トランジスタ３９
及び４１はそれぞれオフとオン、信号Ｃは高位、信号Ｏ
は低位、スイッチ４９は閉、スイッチ５８は開、ゲート
５１の出力は低位となる。しかしＮＯＲゲート５２の出
力はＳＲ信号が高位にあるので低位であり、その結果信
号０１は低位となる。更に、ＰＬＡ１では、予備荷電ト
ランジスタ２１はオンとなり、その結果ノード２０は高
位となり、ノード２３ｃは低位となる。スイッチ２５ａ
は閉じスイッチ２５ｂは開く。そこで出力２８ａは
“０”に荷電される。
【００２８】ｔ１の瞬間に、リセット信号Ｒは低位に切
換り、その点でクロック信号ＣＰは低位でも高位でもよ
い。低位のクロック信号は何の問題も生じない。しかし
高位のクロック信号の場合は（発生器の特性を示す図３
に示すように）、リセット信号の切換えは信号ＣＰの前
縁（リーディング・エッジ）として解釈されることを防
がなくてはならない。このため、図２の発生器３０は、
以下に述べるように回路誤差を防ぐためリセット信号Ｒ
に関して遅れをもって切換る、遅延リセット信号ＳＲを
提供する。
【００２９】もっと説明をすれば、ｔ1 とｔ2 （遅延信
号ＳＲが切換る瞬間）の間では、Ｒの切換えはＮＯＲゲ
ート７６（入力で２つの“０”を感知）を高位に切換え
させ、インバータ７７を低位に切換えさせる。従って信
号ＣＰＭは低位に切換わり、信号ＣＰＭＮは高位に切換
る。ただしＲの切換えは、分岐回路７３には信号ＳＲＮ
により何の影響も持たず、分岐回路７３は上記時間間隔
内では低位のままで止まり、従ってＮＡＮＤゲート８５
の誤切換えを防ぐ。同様に、ＮＯＲゲート５２の低位出
力、従って高位出力５４を保持している信号ＳＲのた
め、回路４８の状態には何の変化も起きない。ただしＣ
ＰＭの切換えはスイッチ４９を開とし、スイッチ５８を
閉じてその出力（ノード５４）をフィードバックし、ノ
ード４５からノード５４を隔離させる。従って、ＡＮＤ
ゲート５１の入力は２つの高位信号を提供する（ＣＰ及
びインバータ５３の出力）。
【００３０】ｔ2 という瞬間に、ＳＲもまた低位に切換
るが、ＮＡＮＤゲート８５の状態（信号０１及び今や確
実に低位であるＣＰＭにもよりＯＲゲート８４の低位出
力）、又はＮＯＲゲート５２の状態（ＳＲは低位に切換
ってしまっているがゲート５１の出力が高位）には何の
変化も起きないことのため、回路３０の状態には変化が
生じない。反対に、ＣＰがＳＲの切換え時に既に低位に
なっていた場合には、出力ラッチ再現回路４８のリセッ
ト動作が直ちに始まり、ｔ3 −ｔ4 の間隔に関して下記
のとおりとなる。
【００３１】クロック信号ＣＰが低位に切換る際（ｔ3
の瞬間）に、ＡＮＤゲート５１が低位に切換り、コンデ
ンサ５７の容量に従うある遅延時間の後、信号０１が高
位に切換る（ラッチ再現回路４８をリセットする）。し
かし発生器３０の残りの回路は以前と同じ状態に止って
いる。もっと詳しく言えば、ＣＰが最初に切換って０と
なり、それから０１が“１”に切換るためゲート８５の
切換りが起らない。
【００３２】ＣＰが高位に切換って戻る際（ｔ4 の瞬
間）、アレイ１のＡＮＤ面及びＯＲ面を評価するために
シーケンスが可能化され、結果が記憶される（アレイ読
出し）。
【００３３】もっと詳しく述べると、ＣＰが“１”の状
態に切換った際ＣＰＰＡが直ちに高位に切換り（０１と
ＳＲＮは高位）、予備荷電信号を終了させ、その結果図
１のアレイ１において、第二の予備荷電トランジスタ１
５がオフとなり（図２の部分３３のトランジスタ３６で
起ったとおり）、第一の予備荷電トランジスタ１２がオ
ンとなり（部分３３のトランジスタ３５のように）、各
ミンタームにおけるＰＬＡ１の入力構成がＡＮＤ面３で
評価される。ＣＰＰＡが切換って間もなく、ＣＰＰＯ
も、ＯＲ面４の評価を始めるように、インバータ８８、
９０による二重反転及びコンデンサ８９の存在によりＣ
ＰＰＡに関してある遅れを以て切換る（ｔ5 の瞬間）。
実用上は、信号ＣＰの切換りは、以下に述べるシーケン
スに従ってＡＮＤ面及びＯＲ面、並びにそれぞれの再現
部分の予め定められた出力を切換える結果となる。更に
細かく言えば、ＰＬＡ１において、トランジスタ１１が
全てオンとなる（高位ゲート端子）ようなミンターム１
０の出力ノード１６が低位に切換える（図２のノード３
３ａのように−図３の信号Ａ参照）と、その結果それぞ
れのノード１７ａが高位に切換る（図２のノード３７ａ
のように：図３の信号Ｂ参照）、従って信号ＣＰＰＯも
切換るや否やＯＲ面の評価を行わせる。以下引続いて、
予備荷電トランジスタ２１（図１）及び４１（図２）が
オフとなり、可能化ノード１７ａに接続されたＯＲ面ト
ランジスタ１９がオンとなり、従ってそれぞれのノード
２０を低位に切換える（図３で信号Ｃを低位に切換える
ためにトランジスタ３９がオンになるように）。またＯ
Ｒ面４の可能化出力ノード２３ｃ及びノード４５（信号
０を供給）が高位に切換る（図３も参照のこと）。
【００３４】信号０を低位から高位へ切換えると、蓄積
信号が可能化される。更に詳しく述べると、図２におい
て、ＡＮＤゲート７５が切換る（スイッチ４９はまだ開
いており、信号０１はまだ高位にある）と続いてＮＯＲ
ゲート７６が切換り、その出力が低位となる。また信号
ＣＰＭ及びＣＰＭＮの切換りも行われる（図３のｔ6の
瞬間）。この切換えによりラッチ２４のスイッチ２５
ａ、回路４８のスイッチ４９を閉じ、ラッチ２４のスイ
ッチ２５ｂ、回路４８のスイッチ５８を開く。その結果
ＯＲ面の出力信号及び信号０をサンプリングしてそれぞ
れのラッチにロードすることができる。特に、回路４８
の信号０の伝播（ＰＬＡ１のＯＲ面出力の伝播の遅れを
再現する）は回路５１を切り換えて高位とし、回路５２
を低位とし、ノード５４を高位に、出力５６（信号０
１）を低位に持ってゆく（図３）。
【００３５】コンデンサ５７の容量による遅れにより、
０１の高位から低位への切り換えは、ＡＮＤゲート７５
の出力を低位に切り換え、ゲート７６を高位へ、ＣＰＭ
を低位へ（ｔ7 の瞬間）切り換え、こうしてラッチング
信号を終了させる。その結果図１のラッチ２４のスイッ
チ２５ａが開き（回路４８のスイッチ４９が行うよう
に）、ラッチ２４のスイッチ２５ｂが閉じ（スイッチ５
８が行うように）、それぞれのノード２８ａ、５６での
出力を凍結（動かないように）する。
【００３６】ＣＰＭのスイッチングは、ＯＲゲート８４
を低位に、ＮＡＮＤゲート８５を高位に、信号ＣＰＰＡ
及びＣＰＰＯを低位に切換えることによって、回路をそ
の最初の状態へ復元させる。またＰＬＡ１（及び再現部
分３１）は、前は可能化であった出力１６，１７ａ，２
０，２３ｃ（及び３３ａ，３７ａ，４０，４５）をスイ
ッチングすることにより予備荷電モードに復帰させる。
このようにして、読出し（評価とラッチングを含む）モ
ードは厳密に必要な期間だけ続き、従って、可能化され
なかったミンタームの出力の放電を最小にしている。そ
の上、本発明の予備荷電段階においては、最後の読出し
段階で放電されたミンターム１０だけがゼロから充電さ
れるが、一方読出しに関らないが僅かな程度容量的に放
電してしまっている恐れのあるすべてのノードの充電
は、メモリを構成するチップに存在する高電界及び高電
圧を考慮に入れて、完了している。
【００３７】この後（ｔ8 の瞬間）信号ＣＰを再び高位
から低位へ切り換えると、既にｔ3〜ｔ4 の時間間隔に
ついて述べたように、ラッチ再現回路４８がリセットす
る（０１が低位から高位に切り換る）。
【００３８】これまでの説明から明かなように、発生器
３０は、ＰＬＡ１のＡＮＤ面３及びＯＲ面４が安全に評
価できるように、ＰＬＡ１の読出しに必要な種々の信号
を別々に発生する。ＡＮＤ面再現部分３３の出力（信号
Ａ）は実際、直列トランジスタ３４による寄生容量の放
電、及びＡＮＤ面３の直列トランジスタ１１による寄生
容量に対応することによって許容される速さでゼロに切
り換る。信号Ｂを供給するノード３７ａは、対応するＡ
ＮＤ面３のノード１７ａのように容量的に荷電される。
信号Ｃを供給するノード４０もＯＲ面４の出力ノード２
０と同様に荷電される。アレイ再現部３１のすべての回
路構成要素は都合よくＰＬＡ自身の（デバイス配置の）
部分を形成することができる。この場合は評価遅延の再
現が保証される。
【００３９】既に述べたように、信号ＣＰＰＯは信号Ｃ
ＰＰＡが生じると発生され、信号Ｃを供給するノード４
０がＡＮＤ面３の評価の期間を通じて予備荷電モードに
止っていることを確保する。いかなる場合も、信号Ｂは
信号Ａが低位に切り換る場合にだけ高位に切り換ること
ができ、それでノード４０に接続されたコンデンサ４７
の蓄積電荷に完全に依存して、信号Ｃの“１”値を損う
可能性がある信号Ｂのどんな危険も消滅させる。
【００４０】更に、ＰＬＡ１からの出力ラッチ信号は、
信号０の切り換り及び信号０１がリセット、そしてＣＰ
Ｍを切り換えることの結果として、信号Ｃがゼロに切り
換わる際にのみ始まる。
【００４１】既に述べたように、この点で回路４８は、
ＰＬＡ１が予備荷電モードに戻る前にラッチ２４にＰＬ
Ａ１の出力が確実に正しく記憶されるために、ラッチ２
４における伝播時間を再現すること、及び各ラッチ２４
の出力２８ａに接続されるラインの静電容量を考慮に入
れるコンデンサ５７によって、ラッチ信号（ＣＰＭ）の
“１”の持続時間を定めることになる。
【００４２】図２の回路はコンデンサ５７，８９及び６
７を提供する利点がある。これらの値は特定のアレイ及
びアレイと発生器３０から成る不揮発性メモリのサイズ
を考慮に入れるために、信号の切換え縁同志の間の遅延
時間の決定に回路がある安全余裕を持つことができるよ
うに、設計レベルで決定することができる。更に言え
ば、ノード５６でのコンデンサ５７はラッチング段階で
信号ＣＰＭの“１”の持続時間を増加して、ＰＬＡ１の
出力２８ａの立上り時間を（出力２８ａが見る容量性電
荷に依存して）見越している。インバータ８８の出力に
あるコンデンサ８９はＣＰＰＡに関して、ＣＰＰＯの切
換の遅延を制御することを考慮している（ｔ4 とｔ5 の
時間間隔）。またインバータ６４の出力にあるコンデン
サ６７は、リセット信号Ｒに関してＳＲＮとＳＲの遅延
を制御することを考慮している。
【００４３】既に説明したとおり、ダイナミックＰＬＡ
１の読出しにおける「単安定」による解決法は、読出し
モード、つまりＣＭＯＳゲートの寄生容量（予測不能な
損失を与える）に依存する論理値をもつノードの評価
が、ＰＬＡクロック信号（ＣＰ）の周期にかかわらず、
厳密に必要な時間だけ継続するという利点がある。従っ
て、ダイナミックＡＮＤ−ＯＲ構造が、不揮発性アレイ
の電界及び電圧条件にかかわらず、ＰＬＡに対して安全
に実現することができる。
【００４４】回路２はまた段階５の構造を単純化し、同
時に一方でリセット動作を確実にする。実際、ｔ0 とｔ
1 との間に関連して上に述べたように、信号ＲはＰＬＡ
をリセットすること、及び特別のリセット要素又は入力
の必要なく出力ラッチ段階５の出力２８ａをすべて
“０”に切り換えることに備えられたもので、従って構
造を簡単化し、配置の点でかなりの節約を可能としてい
るものである。
【００４５】明らかに、ここに記述し説明したアレイ及
びクロック発生器に、本発明の適用範囲を離れることな
く変更を加えることは可能である。すなわちこの範囲の
変更は本発明の範囲内と考えるべきである。
【００４６】
【発明の効果】以上説明したように、ＮＡＮＤ回路とイ
ンバータの組合せ、並びにコンデンサによる遅延時間を
設けたので、各段階における動作が多数のトランジスタ
を同時に動作させることなく１つに絞ることができ、各
関係動作時間が一定のシーケンスにより確実に行え、こ
のため電力消費を押さえ、読出しの誤差を生じない。又
前記したように配置の点で節約も可能となる。
【図面の簡単な説明】
【図１】本発明に基づくプログラマブル・ロジック・ア
レイのブロック図である。
【図２】上記図１のクロック源の回路図である。
【図３】本発明によるクロック回路の幾つかの点におけ
る信号のタイミング関係を示した図である。
【符号の説明】
１ プログラマブル・ロジック・アレイ ２ 入力バッファ段階 ３ ＡＮＤ面（段階） ４ ＯＲ面（段階） ５ 出力ラッチ段階 ７ バッファ回路 ８ インバータ ９ インバータ １０ ミンターム １１ トランジスタ １２ Ｎチャネル予備荷電トランジスタ １３ ＡＮＤ面３の入力 １４ 電源ライン １５ Ｐチャネル予備荷電トランジスタ １６ ノード １７ インバータ １７ａ インバータ１７の出力 １９ トランジスタ ２０ ノード ２１ Ｐチャネル予備荷電トランジスタ ２２ コンデンサ ２３ インバータ ２３ａ，２３ｂ 逆トランジスタ ２３ｃ トランジスタ２３ａと２３ｂの共通ノード ２４ ラッチ回路 ２５ａ スイッチ ２５ｂ スイッチ ２６ 第一のインバータ ２６ａ インバータ２６の出力（ノード） ２６ｂ インバータ２６の入力 ２７ 第二の（フィードバック）インバータ ２８ 第三のインバータ ２８ａ インバータ２８の出力 ２９ コンデンサ ３０ クロック発生器 ３１ アレイ再現部分 ３２ 単安定部分 ３３ ＡＮＤ面再現部分 ３４ トランジスタ ３５ Ｎチャンネル予備荷電トランジスタ ３６ Ｐチャンネル予備荷電トランジスタ ３７ インバータ ３７ａ ＡＮＤ面再現部分３３の出力ノード ３８ ＯＲ面再現部分 ３９ トランジスタ ４０ トランジスタ３９のドレイン端子（ノード） ４１ Ｐチャネル予備荷電トランジスタ ４２ インバータ ４３，４４ コンプリメンタリ・トランジスタ ４５ ＯＲ面再現部分３８の出力ノード ４６ コンデンサ ４７ コンデンサ ４８ 出力ラッチ再現回路 ４９ スイッチ ５０ ノード ５１ ＡＮＤゲート ５２ ＮＯＲゲート ５３ インバータ ５４ ノード ５５ インバータ ５６ ノード ５７ コンデンサ ５８ スイッチ ６２ 分岐回路 ６３〜６６ カスケード接続インバータ ６７ コンデンサ ６８ ノード ７２ 分岐回路 ７３ 分岐回路 ７５ ＡＮＤ回路 ７６ ＮＯＲ回路 ７７ インバータ ７８ コンデンサ ７９ インバータ ８０ コンデンサ ８４ ＯＲゲート ８５ ＮＡＮＤゲート ８６ インバータ ８７ コンデンサ ８８ インバータ ８９ コンデンサ ９０ インバータ ９１ コンデンサ ＣＰ 外部クロック信号 ＣＰＭ 蓄積可能化信号 ＣＰＭＮ ＣＰＭの反転信号 ＣＰＰＡ ＡＮＤ面予備荷電／評価信号 ＣＰＰＯ ＯＲ面予備荷電／評価信号 Ｒ リセット信号 ＳＲ 遅延（ラッチ）リセット信号 ＳＲＮ 遅延リセット（Ｒ反転）信号 Ａ ノード３３ａにおける信号 Ｂ ノード３７ａにおける信号（再現ＡＮＤ面出力信
号） Ｃ ノード４０における信号 Ｏ ノード４５における信号（ＯＲ面伝播信号） ０１ ノード５６における信号（アレイ伝播再現化信
号）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリー国， リミニ 47037 ビア サン ベルナルド， 35番地 (72)発明者 ルイージ パスカッチ イタリー国， サン ジョバンニ セス ト 20099 ビア フェラーラ， 26番 地

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 次々にカスケード接続したＡＮＤ段階
    （３）、ＯＲ段階（４）、及び出力ラッチ段階（５）を
    含むプログラマブル・ロジック・アレイＰＬＡ（１）を
    有し、上記ＡＮＤ段階（３）がＮＡＮＤ構成を有し、そ
    の後にダイナミック予備荷電ロジック・インバータ（１
    ７）が接続され、 予備荷電／評価信号（ＣＰＰＡ，ＣＰＰＯ）を発生する
    予備荷電／評価可能化手段（７３）をふくむクロック発
    生器（３０）を具備し、 該予備荷電／評価可能化手段は、外部のクロック信号
    （ＣＰ）を供給され、該クロック信号の第１の切換え縁
    を受信すると読出し可能状態に切換え、前記アレイの読
    出しの終了を検出すると外部クロック信号の状態と無関
    係に予備荷電／評価可能状態に自動的に切換える順序信
    号を発生し、 前記クロック発生器（３０）は出力にアレイ伝播再現信
    号（０１）を発生するアレイ再現部（３１）を具備し、
    順にカスケード接続され、前記アレイ（１）のＡＮＤ段
    階（３）、ＯＲ段階（４）及び出力ラッチ段階（５）と
    各々ほぼ同じ伝播時間のＡＮＤ面再現部分（３３）とＯ
    Ｒ面再現部分（３８）及び出力ラッチ再現回路（４８）
    を有し、前記読出し可能状態及び予備荷電／評価可能状
    態の各々への切換えは、ＡＮＤ面再現部分、ＯＲ面再現
    部分、及び出力ラッチ再現回路の順に行われることを特
    徴とする、半導体の不揮発メモリ、特にフラッシュＥＰ
    ＲＯＭ用のプログラマブル・ロジック・アレイ構造物。
  2. 【請求項２】 前記クロック発生器はラッチ信号（ＣＰ
    Ｍ）を発生して、前記ＡＮＤ段階の読出しの終了でラッ
    チ可能状態に切換え、出力ラッチ状態によるデータの完
    全なラッチに対応する時間の後ラッチ不可状態に切換え
    る、ラッチ可能化手段（７２）を有する請求項１記載の
    構造物。
  3. 【請求項３】 前記ラッチ可能化手段（７２）は、前記
    ＯＲ面再現部分（３８）が発生するＯＲ面伝播信号
    （Ｏ）と前記アレイ伝播再現信号（０１）を供給される
    第１論理手段（７５，７６）を有し、前記クロック発生
    器の前記ＡＮＤ面再現部分（３３）及び前記ＯＲ面再現
    部分（３８）における信号伝播時間の終端で前記ラッチ
    可能状態を発生し、前記出力ラッチ再現回路（４８）に
    おける信号伝播時間の終端で前記ラッチ不可状態を発生
    する、請求項２記載の構造物。
  4. 【請求項４】 前記ラッチ可能化手段（７２）は、第一
    論理手段（７５）の前記第一及び第二の入力における前
    記信号が、伝播の終り及び出力ラッチ再現回路のリセッ
    トを示す状態を提示するとき、出力のところでラッチ可
    能状態（ＣＰＭ）を発生するために、前記ＯＲ面伝播信
    号（Ｏ）及び前記アレイ伝播再現信号（０１）がそれぞ
    れ供給される第一及び第二の入力を有する第一の論理回
    路（７５）を含むことを特徴とする、請求項３の構造
    物。
  5. 【請求項５】 前記ラッチ可能化手段（７２）はまた、
    リセット信号（Ｒ）が第一の論理状態を提示するとき、
    出力にラッチ不可状態を発生するため、上記リセット信
    号が供給される入力を有する、第二の論理回路（７６）
    を含むことを特徴とする、請求項４の構造物。
  6. 【請求項６】 前記予備荷電／評価可能化手段（７３）
    は、前記外部クロック信号（ＣＰ）の予め定めた切換え
    縁のところで可能化され、前記ラッチ信号（ＣＰＭ）の
    予め定めた切換え縁のところで不可能化される、評価信
    号（ＣＰＰＡ，ＣＰＰＯ）を発生するため、上記外部ク
    ロック信号及び上記ラッチ信号が供給される、第二の論
    理手段（８４〜９０）を含むことを特徴とする、前出の
    請求項２〜５の中の１つである構造物。
  7. 【請求項７】 前記第二の論理手段（８４〜９０）は、
    遅延リセット信号（ＳＲＮ）が供給される不可能化手段
    （８５）を含み、上記遅延リセット信号が前記クロック
    発生器（３０）のリセット状態に対応して予め定めた論
    理状態を表わすとき、前記評価信号（ＣＰＰＡ，ＣＰＰ
    Ｏ）を不可能化することを特徴とする、請求項６の構造
    物。
  8. 【請求項８】 前記第二の論理手段（８４〜９０）は、
    第一の出力と第二の出力を提供し、上記第一の出力はＡ
    ＮＤ面評価信号（ＣＰＰＡ）を供給し、前記アレイ
    （１）の上記ＡＮＤ面（３）に接続され、上記第二の出
    力は遅延手段（８８〜９０）を介して上記第一の出力に
    接続され、且つ上記アレイ（１）の前記ＯＲ面（４）に
    ＯＲ面評価信号（ＣＰＰＯ）を供給することを特徴とす
    る、請求項６又は請求項７の構造物。
  9. 【請求項９】 前記第二の論理手段（８４〜９０）は、
    前記アレイ伝播再現信号（０１）又は前記ラッチ信号
    （ＣＰＭ）が予め定めた論理レベルを持つとき、出力に
    中間可能化信号を発生するために、入力に前記出力ラッ
    チ再現回路（４８）及び前記ラッチ可能化手段（７２）
    が接続される第三の論理回路（８４）、及び上記中間可
    能化信号、前記外部クロック信号、及び前記遅延リセッ
    ト信号が予め定めた論理レベルを持つとき、出力時に前
    記評価信号（ＣＰＰＡ，ＣＰＰＯ）を発生するために、
    上記中間可能化信号、上記外部クロック信号（ＣＰ）及
    び上記遅延リセット信号（ＳＲＮ）が供給される第四の
    論理回路（８５）を含むことを特徴とする、請求項７の
    構造物。
  10. 【請求項１０】 前記ＡＮＤ面再現部分（３３）は、プ
    ッシュプル方式で動作し、前記予備荷電／評価信号（Ｃ
    ＰＰＡ）が供給される制御端子を有する、第一（３６）
    及び第二（３５）の制御スイッチのそれぞれを経由し
    て、第一及び第二の基準電位線の間に接続された、第一
    の多数のトランジスタ（３４）シリーズを有し、この第
    一の多数のトランジスタは上記第一の基準電位線に一緒
    に接続された制御端子を有することを特徴とする、請求
    項２〜９の中のいずれか一つの構造物。
  11. 【請求項１１】 前記ＰＬＡ（１）は、第二の多数のト
    ランジスタ（１１）で形成されるミンターム（１０）を
    有し、前記第一のトランジスタ数が第二のトランジスタ
    の最大数と等しいことを特徴とする、請求項１０の構造
    物。
  12. 【請求項１２】 前記出力ラッチ再現回路（４８）は、
    前記ＯＲ面伝播部分（３８）によって発生したＯＲ面伝
    播信号（Ｏ）が供給され、並びに前記外部クロック信号
    が前記予め定めた切換え縁を示すとき第一の論理レベル
    から第二の論理レベルへ、前記アレイ伝播再現信号を切
    換え、上記ＯＲ面再現信号（Ｏ）の予め定めた切換え縁
    の受信に伴う予め定めた遅延時間で、第二の論理レベル
    から第一の論理レベルへ切換えるため、上記外部クロッ
    ク信号（ＣＰ）が供給される第三の論理手段（５１，５
    ２）を含むことを特徴とする、前出の請求項２〜１１の
    いずれか１つである構造物。
  13. 【請求項１３】 前記予め定めた遅延時間は可変（５
    ７）であることを特徴とする、請求項１２の構造物。
  14. 【請求項１４】 前記出力ラッチ再現回路（４８）は、
    第１の入力が第３の制御スイッチ（４９）を介して前記
    ＯＲ面再現部分（３８）の出力に接続され、第２の入力
    が前記外部クロック信号（ＣＰ）に接続され、出力が当
    該出力ラッチ再現回路（４８）の出力を与える第５の論
    理回路（５１）と、 当該出力ラッチ再現回路の出力と前記第５の論理回路の
    前記第１の入力との間に挿入される第４の制御スイッチ
    （５８）とを有し、 前記第３及び第４の制御スイッチは前記ラッチ信号（Ｃ
    ＰＭ）の異なる位相により制御され、前記ラッチ信号が
    可能化されたとき前記第３の制御スイッチが閉じ前記第
    ４の制御スイッチが開となり、前記ラッチ信号が不可能
    化されたときは上記制御スイッチの開閉が逆となる、請
    求項１２の構造物。
  15. 【請求項１５】 前記出力ラッチ再現回路（４８）は、
    リセット信号（Ｒ）の切換えに伴い予め定めた時間の
    間、前記第一のレベルから前記第二のレベルへの、前記
    アレイ伝播再現信号（０１）の切換えを不可能とする信
    号を発生するため、前記第五の論理回路（５１）の前記
    出力に接続された第一の入力、及びリセット遅延回路
    （６２）に接続された第二の入力を有する第六の論理回
    路（５２）を含むことを特徴とする、請求項１４の構造
    物。
  16. 【請求項１６】 前記予備荷電／評価可能化手段（７
    ３）及び前記ラッチ可能化手段（７２）は、前記ＡＮＤ
    及びＯＲ段階（３，４）をリセットし、前記リセット信
    号（Ｒ）の予め定めたレベルが存在する状態で前記出力
    ラッチ段階（５）によってラッチを可能化するための前
    記ラッチ信号（ＣＰＭ）及び前記予備荷電／評価信号
    （ＣＰＰＡ，ＣＰＰＯ）の予め定めたレベルを発生する
    ため、リセット信号（Ｒ）が供給される入力を有する論
    理手段（７６，８５）を含んでいることを特徴とする、
    請求項２〜１５のいずれか１つに記載の構造物。
  17. 【請求項１７】 請求項１〜１６の一つ又は二つ以上に
    おいて主張されたように形成されていることを特徴とす
    る、半導体の不揮発性メモリ、特にフラッシュＥＰＲＯ
    Ｍのためのプログラマブル・ロジック・アレイ用クロッ
    ク発生器（３０）。
  18. 【請求項１８】 アレイ読出し信号（ＣＰＰＡ，ＣＰＰ
    Ｏ，ＣＰＭ）を発生するステップを有し、該信号によ
    り、外部クロック信号（ＣＰ）の予め定められる切換え
    縁を受信すると読出し可能状態に切換え、アレイ構造の
    完全な読出しの終了後自動的に予備荷電／評価可能状態
    に切換えることを特徴とする、請求項１〜１６のひとつ
    に記載のアレイ構造物のためのクロック信号を発生する
    方法。
  19. 【請求項１９】 互いにカスケード接続されたＡＮＤ面
    再現部分（３３）、ＯＲ面再現部分（３８）、及び出力
    ラッチ再現回路（４８）を含むアレイ再現部分（３
    １）、並びに前記プログラマブル・ロジック・アレイ
    （１）に関してタイミング信号を発生する単安定部分
    （３２）を含むクロック発生器（３０）が以下の各段階
    を有することを特徴とする、請求項１８の方法： ・外部のリセット信号の予め定めた論理状態を検出した
    とき上記出力ラッチ再現回路（４８）に対するラッチ・
    リセット信号（ＳＲ）を発生する段階、 ・上記外部クロック信号の予め定めた切換え縁及び上記
    ラッチ・リセット信号の予め定めた論理状態を検知した
    際にＡＮＤ面評価信号（ＣＰＰＡ）を発生する段階、 ・上記ＡＮＤ面評価信号に関して遅延してＯＲ面評価信
    号（ＣＰＰＯ）を発生する段階、 ・上記ＡＮＤ面評価信号（ＣＰＰＡ）を検知した際に再
    現ＡＮＤ面出力信号（Ｂ）を発生する段階、 ・上記ＯＲ面評価信号（ＣＰＰＯ）及び上記再現ＡＮＤ
    面出力信号（Ｂ）を検知した際に再現ＯＲ面出力信号
    （Ｏ）を発生する段階、 ・上記再現ＯＲ面出力信号（Ｏ）を検知した際に前記ラ
    ッチ信号（ＣＰＭ）を発生する段階、 ・上記ラッチ信号を検知した際に上記再現ＯＲ面出力信
    号を蓄える段階、 ・上記再現ＯＲ面出力信号の蓄積を確認するため信号
    （０１）を発生する段階、及び ・上記蓄積の確認信号を受信した際に上記ラッチ信号
    （ＣＰＭ）を不可能化する段階。
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