JP3178932B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L2924/0001—Technical content checked by a classifier
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、超高速動作が要求される半導体集積回路装置
におけるゲート間の配線技術に関する。近年、半導体プ
ロセスの進歩に対応してより一層の微細配線が適用され
るようになっており、また、その一方で、ゲートの動作
速度も高速化されて来ている。そのため、ゲート間配線
の配線容量に起因した遅れがゲートの動作速度に対して
相対的に大きく見えるようになり、ゲート間配線での遅
れを低減してより一層の高速動作が可能な半導体集積回
路装置の提供が要望されている。
し、特に、超高速動作が要求される半導体集積回路装置
におけるゲート間の配線技術に関する。近年、半導体プ
ロセスの進歩に対応してより一層の微細配線が適用され
るようになっており、また、その一方で、ゲートの動作
速度も高速化されて来ている。そのため、ゲート間配線
の配線容量に起因した遅れがゲートの動作速度に対して
相対的に大きく見えるようになり、ゲート間配線での遅
れを低減してより一層の高速動作が可能な半導体集積回
路装置の提供が要望されている。
【０００２】
【従来の技術】近年、集積回路の微細化は目覚ましいも
のが有り、配線のピッチは年を追う毎に小さくなって配
線同士の間隔も極めて短くなっている。図６は従来の半
導体集積回路装置の配線における問題を説明するための
図であり、同図(a) は従来の多層配線の一例を示す断面
図を示し、同図(b) は近年の多層配線の一例の断面図を
示している。
のが有り、配線のピッチは年を追う毎に小さくなって配
線同士の間隔も極めて短くなっている。図６は従来の半
導体集積回路装置の配線における問題を説明するための
図であり、同図(a) は従来の多層配線の一例を示す断面
図を示し、同図(b) は近年の多層配線の一例の断面図を
示している。
【０００３】図６(a) に示す従来の半導体集積回路装置
おいて、例えば、第１の配線層（上層配線W11)の厚さD6
3,および , 第２の配線層（下層配線W21,W22,W23)の厚
さD65 は１μｍとされ、また、第１の配線層と第２の配
線層との間の間隙D64,および，第２の配線層とバルクBB
との間の間隙D66 は１μｍとされている。さらに、例え
ば、配線W21(W22,W23)の幅D61 は３μｍとされ、また、
隣接する配線間（例えば、配線W21 と配線W22 との間）
の間隙D62 も３μｍとされている。このような従来の半
導体集積回路装置においては、間隙の短い各配線層間
（縦方向）の寄生容量による影響は問題となっていた
が、間隙の長い隣接する配線間（横方向）の寄生容量に
よる影響は殆ど問題とはなっていなかった。ここで、図
６(a) において、矢印は電気力線を表し、該矢印の本数
は寄生容量（配線容量）に比例するようになっている。
また、例えば、図６(a) に示すような配線を図６(b) の
ようにした場合、すなわち、配線幅を３μｍ(D61) から
１μｍ(D71) へ 1/3にした場合でも、配線容量は 2/3程
度にしかならない。
おいて、例えば、第１の配線層（上層配線W11)の厚さD6
3,および , 第２の配線層（下層配線W21,W22,W23)の厚
さD65 は１μｍとされ、また、第１の配線層と第２の配
線層との間の間隙D64,および，第２の配線層とバルクBB
との間の間隙D66 は１μｍとされている。さらに、例え
ば、配線W21(W22,W23)の幅D61 は３μｍとされ、また、
隣接する配線間（例えば、配線W21 と配線W22 との間）
の間隙D62 も３μｍとされている。このような従来の半
導体集積回路装置においては、間隙の短い各配線層間
（縦方向）の寄生容量による影響は問題となっていた
が、間隙の長い隣接する配線間（横方向）の寄生容量に
よる影響は殆ど問題とはなっていなかった。ここで、図
６(a) において、矢印は電気力線を表し、該矢印の本数
は寄生容量（配線容量）に比例するようになっている。
また、例えば、図６(a) に示すような配線を図６(b) の
ようにした場合、すなわち、配線幅を３μｍ(D61) から
１μｍ(D71) へ 1/3にした場合でも、配線容量は 2/3程
度にしかならない。
【０００４】一方、図６(b) に示す近年の半導体集積回
路装置において、例えば、第１の配線層(W31) の厚さD7
3,および, 第２の配線層(W41,W42,W43,W44) の厚さD75
は１μｍとされ、また、第１の配線層と第２の配線層と
の間の間隙D74,および，第２の配線層とバルクBBとの間
の間隙D76 は１μｍとされている。さらに、例えば、配
線W41(W42,W43,W44)の幅D71 は１μｍとされ、また、隣
接する配線間（例えば、配線W41 と配線W42 との間）の
間隙D72 は１μｍとされている。このような、近年の半
導体集積回路装置おいては、各配線層間（縦方向）の寄
生容量と共に、隣接する配線間（横方向）の寄生容量も
問題となって来ている。
路装置において、例えば、第１の配線層(W31) の厚さD7
3,および, 第２の配線層(W41,W42,W43,W44) の厚さD75
は１μｍとされ、また、第１の配線層と第２の配線層と
の間の間隙D74,および，第２の配線層とバルクBBとの間
の間隙D76 は１μｍとされている。さらに、例えば、配
線W41(W42,W43,W44)の幅D71 は１μｍとされ、また、隣
接する配線間（例えば、配線W41 と配線W42 との間）の
間隙D72 は１μｍとされている。このような、近年の半
導体集積回路装置おいては、各配線層間（縦方向）の寄
生容量と共に、隣接する配線間（横方向）の寄生容量も
問題となって来ている。
【０００５】図７は従来の半導体集積回路装置の一例を
示す回路配線図である。同図において、参照符号G7はOR
/NORゲート、71および72はOR/NORゲートG7のノア出力S7
1 およびオア出力S72 から出力される相補信号（逆相の
信号）を伝える配線、C0は隣接する配線71および72の間
における寄生容量を示している。ここで、例えば、OR/N
ORゲートG7は、クリティカルパスを構成する１つのゲー
トを示している。
示す回路配線図である。同図において、参照符号G7はOR
/NORゲート、71および72はOR/NORゲートG7のノア出力S7
1 およびオア出力S72 から出力される相補信号（逆相の
信号）を伝える配線、C0は隣接する配線71および72の間
における寄生容量を示している。ここで、例えば、OR/N
ORゲートG7は、クリティカルパスを構成する１つのゲー
トを示している。
【０００６】図７に示す回路において、例えば、一方の
入力が高レベル“Ｈ”から低レベル“Ｌ”へ変化する
と、OR/NORゲートG7のノア出力S71 は低レベル“Ｌ”か
ら高レベル“Ｈ”へ変化し、また、ノア出力S72 は高レ
ベル“Ｈ”から低レベル“Ｌ”へ変化する。ここで、配
線71および72の間の距離D7は、半導体製造プロセスにお
いて基本となる配線幅（基本グリッド：例えば、１μ
ｍ）となっている。
入力が高レベル“Ｈ”から低レベル“Ｌ”へ変化する
と、OR/NORゲートG7のノア出力S71 は低レベル“Ｌ”か
ら高レベル“Ｈ”へ変化し、また、ノア出力S72 は高レ
ベル“Ｈ”から低レベル“Ｌ”へ変化する。ここで、配
線71および72の間の距離D7は、半導体製造プロセスにお
いて基本となる配線幅（基本グリッド：例えば、１μ
ｍ）となっている。
【０００７】例えば、図７に示されるように、隣接する
配線71,72 に対して、逆相の信号を供給すると、該隣接
する配線71,72 間の電圧変化は、低レベル“Ｌ”と高レ
ベル“Ｈ”の電位差の２倍となり、微細配線による隣接
する配線間の寄生容量C0の増大と相俟って、動作速度を
低下させることになる。図８〜図１０は、上述した隣接
する配線71,72 に対して逆相の信号（相補信号）を供給
する配線個所の例を示している。
配線71,72 に対して、逆相の信号を供給すると、該隣接
する配線71,72 間の電圧変化は、低レベル“Ｌ”と高レ
ベル“Ｈ”の電位差の２倍となり、微細配線による隣接
する配線間の寄生容量C0の増大と相俟って、動作速度を
低下させることになる。図８〜図１０は、上述した隣接
する配線71,72 に対して逆相の信号（相補信号）を供給
する配線個所の例を示している。
【０００８】すなわち、図８(a) は ＥＣＬ回路におけ
る差動入力ゲートにおける配線81および82を示し、ま
た、図８(b) はＥＣＬ回路における差動出力ゲートにお
ける配線83および84を示している。これらの配線81,82
および 83,84は、上述した図７における相補信号を伝達
する配線71,72 に対応している。図９はクロック信号分
配系を示す論理回路図であり、信号制御回路90の出力
が、複数のOR/NORゲート93,96 を介して分岐され、各フ
リップ・フロップ回路99へ供給される回路を示してい
る。ここで、信号制御回路90の相補出力信号（クロック
信号）を初段のOR/NORゲート93へ伝える配線91,92 、OR
/NORゲート93の相補出力信号（ノア出力およびオア出
力）をOR/NORゲート96へ伝える配線94,95 、および、OR
/NORゲート96の相補出力信号（ノア出力およびオア出
力）をフリップ・フロップ回路99へ伝える配線97,98
が、前述した図７における相補信号を伝達する配線71,7
2 に対応するものである。
る差動入力ゲートにおける配線81および82を示し、ま
た、図８(b) はＥＣＬ回路における差動出力ゲートにお
ける配線83および84を示している。これらの配線81,82
および 83,84は、上述した図７における相補信号を伝達
する配線71,72 に対応している。図９はクロック信号分
配系を示す論理回路図であり、信号制御回路90の出力
が、複数のOR/NORゲート93,96 を介して分岐され、各フ
リップ・フロップ回路99へ供給される回路を示してい
る。ここで、信号制御回路90の相補出力信号（クロック
信号）を初段のOR/NORゲート93へ伝える配線91,92 、OR
/NORゲート93の相補出力信号（ノア出力およびオア出
力）をOR/NORゲート96へ伝える配線94,95 、および、OR
/NORゲート96の相補出力信号（ノア出力およびオア出
力）をフリップ・フロップ回路99へ伝える配線97,98
が、前述した図７における相補信号を伝達する配線71,7
2 に対応するものである。
【０００９】また、図１０はチップ上におけるクロック
信号分配系を示す図である。同図に示すチップ100 は、
４つのブロック 101〜104 により構成され、例えば、信
号制御回路90の出力（クロック信号）を各ブロック 101
〜104 に分岐して、各ブロックにおける複数のフリップ
・フロップ99に対して供給するようになっている。ここ
で、図１０の各ブロック 101〜104 は図９と同様な構成
とされており、配線91,92; 94,95; 97,98 が、前述した
図７における相補信号を伝達する配線71,72 に対応して
いる。
信号分配系を示す図である。同図に示すチップ100 は、
４つのブロック 101〜104 により構成され、例えば、信
号制御回路90の出力（クロック信号）を各ブロック 101
〜104 に分岐して、各ブロックにおける複数のフリップ
・フロップ99に対して供給するようになっている。ここ
で、図１０の各ブロック 101〜104 は図９と同様な構成
とされており、配線91,92; 94,95; 97,98 が、前述した
図７における相補信号を伝達する配線71,72 に対応して
いる。
【００１０】尚、本発明が対象としているのは、上述し
た相補信号を伝達する配線に限定されるものではなく、
伝達される信号が逆相となる確率の高い信号を供給する
配線個所に対しても適用することができるのはいうまで
もない。
た相補信号を伝達する配線に限定されるものではなく、
伝達される信号が逆相となる確率の高い信号を供給する
配線個所に対しても適用することができるのはいうまで
もない。
【００１１】
【発明が解決しようとする課題】例えば、図７に示され
るように、隣接する配線71,72 に対して、逆相の信号を
供給すると、該隣接する配線71,72 間の電圧変化は、低
レベル“Ｌ”と高レベル“Ｈ”の電位差の２倍となり、
微細配線による隣接する配線間の寄生容量C0の増大と相
俟って、動作速度を低下させることになる。すなわち、
従来は論理的な位相関係を考慮した配線は行われておら
ず、クリティカルパスと言えども逆位相の配線が行われ
て、遅延時間の短縮ができずＬＳＩの性能を充分に利用
できていなかった。
るように、隣接する配線71,72 に対して、逆相の信号を
供給すると、該隣接する配線71,72 間の電圧変化は、低
レベル“Ｌ”と高レベル“Ｈ”の電位差の２倍となり、
微細配線による隣接する配線間の寄生容量C0の増大と相
俟って、動作速度を低下させることになる。すなわち、
従来は論理的な位相関係を考慮した配線は行われておら
ず、クリティカルパスと言えども逆位相の配線が行われ
て、遅延時間の短縮ができずＬＳＩの性能を充分に利用
できていなかった。
【００１２】すなわち、図７の半導体集積回路装置にお
いては、寄生容量C0の両端の電位変化を完了するに必要
な時間から配線の遅延時間が規定されることになるた
め、電位変化量ｖは電流ｉの積分であるＱを容量値C0で
割った式で表される（ｖ＝ｉ／C0 dt)。従って、大きな
電位変化をさせるには大きな電流を流すか、或いは、時
間を掛けて変化させることが必要とされる。
いては、寄生容量C0の両端の電位変化を完了するに必要
な時間から配線の遅延時間が規定されることになるた
め、電位変化量ｖは電流ｉの積分であるＱを容量値C0で
割った式で表される（ｖ＝ｉ／C0 dt)。従って、大きな
電位変化をさせるには大きな電流を流すか、或いは、時
間を掛けて変化させることが必要とされる。
【００１３】しかしながら、配線に流す電流（ゲートの
駆動電流）を増大して、ゲート間配線における寄生容量
である配線容量を急速に充放電すると、消費電力が大き
くなり、例えば、半導体集積回路装置（ＬＳＩ）全体の
消費電力が数百ワットと極めて大きな値になり、消費電
力および放熱の面で問題がある。また、電位変化を時間
を掛けて行うと、当然の結果として、論理ゲートのスウ
ィッチング・スピードを落として半導体集積回路装置の
性能を低下させることになる。
駆動電流）を増大して、ゲート間配線における寄生容量
である配線容量を急速に充放電すると、消費電力が大き
くなり、例えば、半導体集積回路装置（ＬＳＩ）全体の
消費電力が数百ワットと極めて大きな値になり、消費電
力および放熱の面で問題がある。また、電位変化を時間
を掛けて行うと、当然の結果として、論理ゲートのスウ
ィッチング・スピードを落として半導体集積回路装置の
性能を低下させることになる。
【００１４】上述したゲート配線間の容量による動作速
度の低下の問題は、例えば、超大型電子計算機に使用さ
れる超高速論理回路においては、近年、特にゲートの動
作速度が高速化されて来ているため、ゲート間配線での
遅れがゲートの動作速度に対して相対的に大きく見える
ようになっている。本発明は、上述した従来の半導体集
積回路装置が有する課題に鑑み、ゲート間配線での遅れ
を小さくして半導体集積回路装置の動作速度を向上する
ことを目的とする。
度の低下の問題は、例えば、超大型電子計算機に使用さ
れる超高速論理回路においては、近年、特にゲートの動
作速度が高速化されて来ているため、ゲート間配線での
遅れがゲートの動作速度に対して相対的に大きく見える
ようになっている。本発明は、上述した従来の半導体集
積回路装置が有する課題に鑑み、ゲート間配線での遅れ
を小さくして半導体集積回路装置の動作速度を向上する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明によれば、第１の
信号S11;S21;S31 を伝達する第１の配線11;21;31と、前
記第１の配線11;21;31に隣接し前記第１の信号S11;S21;
S31 と逆相となる確率の高い第２の信号S12;S22;S32 を
伝達する第２の配線12;22,32と、前記第１の配線11;21;
31と前記第２の配線12;22,32との間に形成され、前記第
１の信号S11;S21;S31 と前記第２の信号S12;S22;S32 と
が出力されている間に固定された電位の第３の信号S10;
S20 を保持し、試験時においてのみ使用する試験用配線
である第３の配線10;20 とを有し、前記第１の配線11;2
1;31と前記第２の配線12;22,32との間隙D1;D2;D3を、該
第１の配線11;21;31と該第２の配線12;22,32との間にお
ける配線容量に起因する動作速度の遅延を低減するよう
に広く形成したことを特徴とする半導体集積回路装置が
提供される。
信号S11;S21;S31 を伝達する第１の配線11;21;31と、前
記第１の配線11;21;31に隣接し前記第１の信号S11;S21;
S31 と逆相となる確率の高い第２の信号S12;S22;S32 を
伝達する第２の配線12;22,32と、前記第１の配線11;21;
31と前記第２の配線12;22,32との間に形成され、前記第
１の信号S11;S21;S31 と前記第２の信号S12;S22;S32 と
が出力されている間に固定された電位の第３の信号S10;
S20 を保持し、試験時においてのみ使用する試験用配線
である第３の配線10;20 とを有し、前記第１の配線11;2
1;31と前記第２の配線12;22,32との間隙D1;D2;D3を、該
第１の配線11;21;31と該第２の配線12;22,32との間にお
ける配線容量に起因する動作速度の遅延を低減するよう
に広く形成したことを特徴とする半導体集積回路装置が
提供される。
【００１６】
【作用】本発明の半導体集積回路装置によれば、第１の
信号S11;S21;S31 を伝達する第１の配線11;21;31と、第
１の信号S11;S21;S31 と逆相となる確率の高い第２の信
号S12;S22;S32 を伝達する第２の配線12;22,32とは、第
１の配線11;21;31と第２の配線12;22,32との間隙D1;D2;
D3が基本となる間隔よりも広くなるようにして形成され
る。これによって、第１の配線11;21;31と第２の配線1
2;22,32との間における配線容量に起因した動作速度の
遅延を低減し、高速動作を可能とすることができる。
信号S11;S21;S31 を伝達する第１の配線11;21;31と、第
１の信号S11;S21;S31 と逆相となる確率の高い第２の信
号S12;S22;S32 を伝達する第２の配線12;22,32とは、第
１の配線11;21;31と第２の配線12;22,32との間隙D1;D2;
D3が基本となる間隔よりも広くなるようにして形成され
る。これによって、第１の配線11;21;31と第２の配線1
2;22,32との間における配線容量に起因した動作速度の
遅延を低減し、高速動作を可能とすることができる。
【００１７】すなわち、本発明の半導体集積回路装置
は、論理的にスピードが要求されるクリティカルパスに
着目し、該着目する配線個所において、隣接する配線と
の相対的な電位変化量を低減することによって、ゲート
間の配線容量による遅れを低減するようになっている。
これによって、ゲート間配線での遅れを小さくして半導
体集積回路装置の動作速度を向上することができる。
は、論理的にスピードが要求されるクリティカルパスに
着目し、該着目する配線個所において、隣接する配線と
の相対的な電位変化量を低減することによって、ゲート
間の配線容量による遅れを低減するようになっている。
これによって、ゲート間配線での遅れを小さくして半導
体集積回路装置の動作速度を向上することができる。
【００１８】
【実施例】以下、図面を参照して、本発明に係る半導体
集積回路装置の実施例を説明する。図１は本発明に係る
半導体集積回路装置の第１の実施例を示す回路配線図で
ある。同図において、参照符号G11,G12 はOR/NORゲー
ト、11および12はOR/NORゲートG12 のノア出力S11 およ
びオア出力S12 から出力される相補信号（逆相の信号）
を伝える配線、10はOR/NORゲートG11 のオア出力S10 を
伝える配線である。
集積回路装置の実施例を説明する。図１は本発明に係る
半導体集積回路装置の第１の実施例を示す回路配線図で
ある。同図において、参照符号G11,G12 はOR/NORゲー
ト、11および12はOR/NORゲートG12 のノア出力S11 およ
びオア出力S12 から出力される相補信号（逆相の信号）
を伝える配線、10はOR/NORゲートG11 のオア出力S10 を
伝える配線である。
【００１９】図１に示されるように、配線11と配線12と
の間の距離は、基本となる配線幅DDの２倍となってお
り、該配線11および配線12の中間の位置に配線10が形成
されるようになっている。ここで、配線10に供給される
信号は、ゲートG12 が動作しているとき、すなわち、配
線11および12に相補信号が供給されているとき、中間の
電位を保持するようになっている。具体的に、例えば、
OR/NORゲートG12 の一方の入力信号が高レベル“Ｈ”か
ら低レベル“Ｌ”へ変化すると、該ゲートG12 のノア出
力S11 は低レベル“Ｌ”から高レベル“Ｈ”へ変化し、
また、オア出力S12 は高レベル“Ｈ”から低レベル
“Ｌ”へ変化する。しかしながら、このゲートG12 が動
作しているとき、配線10は固定された電位に保持されて
いるため、配線10と配線11, 或いは, 配線10と配線12の
間における電位変化は、それぞれ振幅分の変化（高レベ
ル“Ｈ”から低レベル“Ｌ”、または、低レベル“Ｌ”
から高レベル“Ｈ”への電圧変化）となる。
の間の距離は、基本となる配線幅DDの２倍となってお
り、該配線11および配線12の中間の位置に配線10が形成
されるようになっている。ここで、配線10に供給される
信号は、ゲートG12 が動作しているとき、すなわち、配
線11および12に相補信号が供給されているとき、中間の
電位を保持するようになっている。具体的に、例えば、
OR/NORゲートG12 の一方の入力信号が高レベル“Ｈ”か
ら低レベル“Ｌ”へ変化すると、該ゲートG12 のノア出
力S11 は低レベル“Ｌ”から高レベル“Ｈ”へ変化し、
また、オア出力S12 は高レベル“Ｈ”から低レベル
“Ｌ”へ変化する。しかしながら、このゲートG12 が動
作しているとき、配線10は固定された電位に保持されて
いるため、配線10と配線11, 或いは, 配線10と配線12の
間における電位変化は、それぞれ振幅分の変化（高レベ
ル“Ｈ”から低レベル“Ｌ”、または、低レベル“Ｌ”
から高レベル“Ｈ”への電圧変化）となる。
【００２０】このように、図１に示す半導体集積回路装
置では、配線に付く容量(C11,C12)の一端（配線10）は
固定のレベルで他の一端（配線11,12)がレベル変化する
ために、従来と比べて電位変化が半分となって変化に要
する時間も半分になる。従って、消費電力を増やすこと
なく、配線での遅れを短縮することができ、半導体集積
回路装置の動作速度を高速化することができる。
置では、配線に付く容量(C11,C12)の一端（配線10）は
固定のレベルで他の一端（配線11,12)がレベル変化する
ために、従来と比べて電位変化が半分となって変化に要
する時間も半分になる。従って、消費電力を増やすこと
なく、配線での遅れを短縮することができ、半導体集積
回路装置の動作速度を高速化することができる。
【００２１】図２は本発明に係る半導体集積回路装置の
第２の実施例を示す回路配線図である。上述した図１に
示す第１実施例では、１つのOR/NORゲートG12 の相補信
号出力(S11,S12) を伝える配線11,12 の間に配線10を形
成するようになっているが、図２に示す第２実施例で
は、一方の入力に同一の信号が供給された２つのOR/NOR
ゲートG22 およびG23 に対して適用されている。すなわ
ち、OR/NORゲートG22 のオア出力S21 を伝える配線21
と、OR/NORゲートG23 のノア出力S22 を伝える配線22と
の間の距離を、基本となる配線幅DDの２倍とし、該配線
21および配線22の中間の位置に配線20を形成している。
ここで、配線20は、OR/NORゲートG21 のノア出力S20 が
供給されているが、このOR/NORゲートG21 は、例えば、
試験時のみ使用するようになっている。すなわち、配線
20は試験時においてのみ使用する試験用配線とされ、配
線21および22が変化する動作時において、配線20のレベ
ルは、所定のレベルに固定或いはフローティング状態と
なっている。
第２の実施例を示す回路配線図である。上述した図１に
示す第１実施例では、１つのOR/NORゲートG12 の相補信
号出力(S11,S12) を伝える配線11,12 の間に配線10を形
成するようになっているが、図２に示す第２実施例で
は、一方の入力に同一の信号が供給された２つのOR/NOR
ゲートG22 およびG23 に対して適用されている。すなわ
ち、OR/NORゲートG22 のオア出力S21 を伝える配線21
と、OR/NORゲートG23 のノア出力S22 を伝える配線22と
の間の距離を、基本となる配線幅DDの２倍とし、該配線
21および配線22の中間の位置に配線20を形成している。
ここで、配線20は、OR/NORゲートG21 のノア出力S20 が
供給されているが、このOR/NORゲートG21 は、例えば、
試験時のみ使用するようになっている。すなわち、配線
20は試験時においてのみ使用する試験用配線とされ、配
線21および22が変化する動作時において、配線20のレベ
ルは、所定のレベルに固定或いはフローティング状態と
なっている。
【００２２】図３は本発明に係る半導体集積回路装置の
第３の実施例を示す回路配線図である。前述した図１に
示す第１実施例では、１つのOR/NORゲートG12 の相補信
号出力(S11,S12) を伝える配線11,12 の間に配線10を形
成するようになっているが、図３に示す第３実施例で
は、OR/NORゲートG31 の相補信号出力(S31,S32) を伝え
る配線31と配線32との間隙D3を基本となる間隔DDよりも
広くなるように形成し、配線31,32 間に他の配線を設け
ないようになっている。尚、相補信号S31,S32 を供給す
る配線31,32 は、次段のOR/NORゲートG32 の入力に接続
されているが、OR/NORゲートG31 の入力配線, および,
OR/NORゲートG32 の出力配線においても、それぞれ配線
間の距離を基本となる間隔よりも広くなるように形成し
てもよいのはもちろんである。
第３の実施例を示す回路配線図である。前述した図１に
示す第１実施例では、１つのOR/NORゲートG12 の相補信
号出力(S11,S12) を伝える配線11,12 の間に配線10を形
成するようになっているが、図３に示す第３実施例で
は、OR/NORゲートG31 の相補信号出力(S31,S32) を伝え
る配線31と配線32との間隙D3を基本となる間隔DDよりも
広くなるように形成し、配線31,32 間に他の配線を設け
ないようになっている。尚、相補信号S31,S32 を供給す
る配線31,32 は、次段のOR/NORゲートG32 の入力に接続
されているが、OR/NORゲートG31 の入力配線, および,
OR/NORゲートG32 の出力配線においても、それぞれ配線
間の距離を基本となる間隔よりも広くなるように形成し
てもよいのはもちろんである。
【００２３】図４は本発明に係る半導体集積回路装置の
第４の実施例を示す回路配線図である。図４に示される
ように、本第４実施例においては、各OR/NORゲートの逆
相となる信号が伝えられる配線間の距離を基本となる間
隔よりも広く形成し、また、各OR/NORゲートの同相とな
る信号が伝えられる配線間の距離を基本となる間隔に形
成するようになっている。ここで、OR/NORゲート G41〜
G44 の入力には、OR/NORゲートG40 の相補信号出力が共
通に供給され、各OR/NORゲート G41〜G44 からは、同期
した信号が出力されるようになっている。
第４の実施例を示す回路配線図である。図４に示される
ように、本第４実施例においては、各OR/NORゲートの逆
相となる信号が伝えられる配線間の距離を基本となる間
隔よりも広く形成し、また、各OR/NORゲートの同相とな
る信号が伝えられる配線間の距離を基本となる間隔に形
成するようになっている。ここで、OR/NORゲート G41〜
G44 の入力には、OR/NORゲートG40 の相補信号出力が共
通に供給され、各OR/NORゲート G41〜G44 からは、同期
した信号が出力されるようになっている。
【００２４】すなわち、OR/NORゲート G41のノア出力S4
2 が供給される配線42と, OR/NORゲート G42のノア出力
S43 が供給される配線43との距離D42 は、該ノア出力S4
2 およびS43 が同相の信号なので、基本となる間隔DDと
されている。同様に、OR/NORゲート G42のオア出力S44
が供給される配線44と, OR/NORゲート G43のオア出力S4
5 が供給される配線45との距離D44 、および、OR/NORゲ
ート G43のノア出力S46 が供給される配線46と, OR/NOR
ゲート G44のノア出力S47 が供給される配線47との距離
D46 は、それぞれ基本となる間隔DDとされている。ここ
で、同相の信号が供給される配線を隣接（基本となる間
隔DD）して形成するのは、同相の信号を供給する配線
（例えば、配線42,43)間には電位差が無いために、例
え、隣接して形成しても、それらの配線間に寄生する容
量に起因した遅延が生じないからである。
2 が供給される配線42と, OR/NORゲート G42のノア出力
S43 が供給される配線43との距離D42 は、該ノア出力S4
2 およびS43 が同相の信号なので、基本となる間隔DDと
されている。同様に、OR/NORゲート G42のオア出力S44
が供給される配線44と, OR/NORゲート G43のオア出力S4
5 が供給される配線45との距離D44 、および、OR/NORゲ
ート G43のノア出力S46 が供給される配線46と, OR/NOR
ゲート G44のノア出力S47 が供給される配線47との距離
D46 は、それぞれ基本となる間隔DDとされている。ここ
で、同相の信号が供給される配線を隣接（基本となる間
隔DD）して形成するのは、同相の信号を供給する配線
（例えば、配線42,43)間には電位差が無いために、例
え、隣接して形成しても、それらの配線間に寄生する容
量に起因した遅延が生じないからである。
【００２５】一方、OR/NORゲート G41のオア出力S41 が
供給される配線41と, OR/NORゲートG41のノア出力S42
が供給される配線42との距離D41 は、該オア出力S41 お
よびノア出力S42 が逆相の信号（相補信号）なので、基
本となる間隔DDよりも広く（例えば、基本となる間隔DD
の２倍）とされている。同様に、OR/NORゲート G42のノ
ア出力S43 が供給される配線43と, OR/NORゲート G42の
オア出力S44 が供給される配線44との距離D43 、OR/NOR
ゲート G43のオア出力S45 が供給される配線45と, OR/N
ORゲート G43のノア出力S46 が供給される配線46との距
離D45 、および、OR/NORゲート G44のノア出力S47 が供
給される配線47と, OR/NORゲート G47のオア出力S48 が
供給される配線48との距離D47 は、基本となる間隔DDよ
りも広く（例えば、基本となる間隔DDの２倍）とされて
いる。尚、図１に示した実施例と同様に、例えば、基本
となる間隔DDの２倍の距離の配線間隙(D41,D43,D45,D4
7)の中間位置に、ゲート G41〜G44 を使用するときにレ
ベルが固定されている配線（例えば、試験用の配線）を
設けるようにしてもよい。
供給される配線41と, OR/NORゲートG41のノア出力S42
が供給される配線42との距離D41 は、該オア出力S41 お
よびノア出力S42 が逆相の信号（相補信号）なので、基
本となる間隔DDよりも広く（例えば、基本となる間隔DD
の２倍）とされている。同様に、OR/NORゲート G42のノ
ア出力S43 が供給される配線43と, OR/NORゲート G42の
オア出力S44 が供給される配線44との距離D43 、OR/NOR
ゲート G43のオア出力S45 が供給される配線45と, OR/N
ORゲート G43のノア出力S46 が供給される配線46との距
離D45 、および、OR/NORゲート G44のノア出力S47 が供
給される配線47と, OR/NORゲート G47のオア出力S48 が
供給される配線48との距離D47 は、基本となる間隔DDよ
りも広く（例えば、基本となる間隔DDの２倍）とされて
いる。尚、図１に示した実施例と同様に、例えば、基本
となる間隔DDの２倍の距離の配線間隙(D41,D43,D45,D4
7)の中間位置に、ゲート G41〜G44 を使用するときにレ
ベルが固定されている配線（例えば、試験用の配線）を
設けるようにしてもよい。
【００２６】以上において、論理回路的には常に逆相で
はないが、使用される動作状態では逆相になる確率の高
い場合の配線、および、論理回路的には常に同相ではな
いが、使用される動作状態では同相になる確率の高い場
合の配線に対して、それぞれ逆相の配線, および, 同相
の配線に対する配線と同様の手法により、配線の間隙を
規定する。具体的に、例えば、動作状態において逆相と
なる確率の高い配線を論理シミュレーションすることで
探索し、すなわち、或る入力信号パターンで論理シミュ
レーションを行い、その時に逆相で変化する端子関係を
抽出して、これを複数の入力信号パターンで繰り返し存
在する逆相関係を抽出して対象の配線とすることができ
る。また、他の手法としては、或る入力信号パターンで
論理シミュレーションを行い、その時に逆相で変化する
端子関係を抽出し、これに重み付けをして、次の入力信
号パターンで論理シミュレーションを行う。さらに、そ
の時に逆相で変化する端子関係を抽出し、前パターンと
同一の端子関係に対して重み付け加算を行って、入力信
号パータンを順次印加して重み付けした値が一定以上と
なった逆相関係の端子を抽出して対象の配線とすること
もできる。
はないが、使用される動作状態では逆相になる確率の高
い場合の配線、および、論理回路的には常に同相ではな
いが、使用される動作状態では同相になる確率の高い場
合の配線に対して、それぞれ逆相の配線, および, 同相
の配線に対する配線と同様の手法により、配線の間隙を
規定する。具体的に、例えば、動作状態において逆相と
なる確率の高い配線を論理シミュレーションすることで
探索し、すなわち、或る入力信号パターンで論理シミュ
レーションを行い、その時に逆相で変化する端子関係を
抽出して、これを複数の入力信号パターンで繰り返し存
在する逆相関係を抽出して対象の配線とすることができ
る。また、他の手法としては、或る入力信号パターンで
論理シミュレーションを行い、その時に逆相で変化する
端子関係を抽出し、これに重み付けをして、次の入力信
号パターンで論理シミュレーションを行う。さらに、そ
の時に逆相で変化する端子関係を抽出し、前パターンと
同一の端子関係に対して重み付け加算を行って、入力信
号パータンを順次印加して重み付けした値が一定以上と
なった逆相関係の端子を抽出して対象の配線とすること
もできる。
【００２７】図５は本発明に係る半導体集積回路装置の
第５の実施例を従来例と比較して示す回路配線図であ
り、同図(a) は従来例の回路配線図を示し、同図(b) は
本実施例を適用した回路配線図の例を示す。図５ (a)お
よび(b) の比較から明らかなように、本第５実施例で
は、多層配線構造として構成された半導体集積回路装置
において、例えば、動作状態で逆相,或いは, 逆相にな
る確率の高い配線に対しては、隣接する配線層間で交差
しないようにして形成されている。
第５の実施例を従来例と比較して示す回路配線図であ
り、同図(a) は従来例の回路配線図を示し、同図(b) は
本実施例を適用した回路配線図の例を示す。図５ (a)お
よび(b) の比較から明らかなように、本第５実施例で
は、多層配線構造として構成された半導体集積回路装置
において、例えば、動作状態で逆相,或いは, 逆相にな
る確率の高い配線に対しては、隣接する配線層間で交差
しないようにして形成されている。
【００２８】すなわち、OR/NORゲートG51 のノア出力S5
1 およびOR/NORゲートG52 のオア出力S54 は逆相の信号
となるため、これらの信号を伝える配線51および配線54
を交差しないようにして配線し、また、OR/NORゲートG5
1 のオア出力S52 およびOR/NORゲートG52 のノア出力S5
3 は逆相の信号となるため、これらの信号を伝える配線
52および配線53を交差しないようにして配線し、OR/NOR
ゲートG51,G52 とフリップ・フロップF51,F52 との配線
接続を行うようになっている。このように、同一の平面
（配線層）において隣接する配線だけでなく、例えば、
三次元的な上下方向に隣接する配線（配線層）に対して
も、該配線に伝えられる信号に応じて配線パターンを考
慮することにより、ゲート間配線の寄生容量に起因した
遅延を低減してより一層の高速動作を可能とすることが
できる。
1 およびOR/NORゲートG52 のオア出力S54 は逆相の信号
となるため、これらの信号を伝える配線51および配線54
を交差しないようにして配線し、また、OR/NORゲートG5
1 のオア出力S52 およびOR/NORゲートG52 のノア出力S5
3 は逆相の信号となるため、これらの信号を伝える配線
52および配線53を交差しないようにして配線し、OR/NOR
ゲートG51,G52 とフリップ・フロップF51,F52 との配線
接続を行うようになっている。このように、同一の平面
（配線層）において隣接する配線だけでなく、例えば、
三次元的な上下方向に隣接する配線（配線層）に対して
も、該配線に伝えられる信号に応じて配線パターンを考
慮することにより、ゲート間配線の寄生容量に起因した
遅延を低減してより一層の高速動作を可能とすることが
できる。
【００２９】尚、以上の各実施例において、各OR/NORゲ
ートは、例えば、クリティカルパスを構成するゲートを
示している。また、上記各実施例においては、OR/NORゲ
ートのオア出力およびノア出力の配線を例として説明し
たが、本発明の半導体集積回路装置は、OR/NORゲートの
オア出力およびノア出力配線に限定されるものではな
く、例えば、AND/NANDゲートのアンド出力およびナンド
出力の配線等に対しても同様に適用することができるの
はいうまでもない。
ートは、例えば、クリティカルパスを構成するゲートを
示している。また、上記各実施例においては、OR/NORゲ
ートのオア出力およびノア出力の配線を例として説明し
たが、本発明の半導体集積回路装置は、OR/NORゲートの
オア出力およびノア出力配線に限定されるものではな
く、例えば、AND/NANDゲートのアンド出力およびナンド
出力の配線等に対しても同様に適用することができるの
はいうまでもない。
【００３０】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路装置によれば、論理回路の着目する配線の配線
容量に印加される電位変化量を低減することによって、
ゲート間配線の配線容量による遅延を減少し、大規模集
積回路の高速化を消費電力の増大をもたらさずに実現
し、もって集積回路を搭載した装置の高性能化をは図る
ことができる。
集積回路装置によれば、論理回路の着目する配線の配線
容量に印加される電位変化量を低減することによって、
ゲート間配線の配線容量による遅延を減少し、大規模集
積回路の高速化を消費電力の増大をもたらさずに実現
し、もって集積回路を搭載した装置の高性能化をは図る
ことができる。
【図１】本発明に係る半導体集積回路装置の第１の実施
例を示す回路配線図である。
例を示す回路配線図である。
【図２】本発明に係る半導体集積回路装置の第２の実施
例を示す回路配線図である。
例を示す回路配線図である。
【図３】本発明に係る半導体集積回路装置の第３の実施
例を示す回路配線図である。
例を示す回路配線図である。
【図４】本発明に係る半導体集積回路装置の第４の実施
例を示す回路配線図である。
例を示す回路配線図である。
【図５】本発明に係る半導体集積回路装置の第５の実施
例を従来例と比較して示す回路配線図である。
例を従来例と比較して示す回路配線図である。
【図６】従来の半導体集積回路装置の配線における問題
を説明するための図である。
を説明するための図である。
【図７】従来の半導体集積回路装置の一例を示す回路配
線図である。
線図である。
【図８】差動配線の適用例としての差動入出力ゲートを
示す回路図である。
示す回路図である。
【図９】差動配線の適用例としてのクロック信号分配系
を示す論理回路図である。
を示す論理回路図である。
【図１０】差動配線の適用例としてのチップ上における
クロック信号分配系を示す図である。
クロック信号分配系を示す図である。
11,21,31;42,44,46 …第１の配線 12,22,32…第２の配線 10,20 …第３の配線 43,45,47…第４の配線 S11,S21,S31;S42,S44,S46 …第１の信号 S12,S22,S32 …第２の信号 S10,S20 …第３の信号 S43,S45,S47 …第４の信号 D1,D2,D3…第１の配線と第２の配線との間隙 DD…基本となる配線幅
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−51252（ＪＰ，Ａ) 特開 昭57−84149（ＪＰ，Ａ) 特開 平３−128528（ＪＰ，Ａ) 特開 平３−177913（ＪＰ，Ａ) 特開 平３−48455（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82,21/822 H01L 27/04,27/118
Claims (5)
- 【請求項１】 第１の信号を伝達する第１の配線と、 前記第１の配線に隣接し前記第１の信号と逆相となる確
率の高い第２の信号を伝達する第２の配線と、 前記第１の配線と前記第２の配線との間に形成され、前
記第１の信号と前記第２の信号とが出力されている間に
固定された電位の第３の信号を保持し、試験時において
のみ使用する試験用配線である第３の配線とを有し、 前記第１の配線と前記第２の配線との間隙を、該第１の
配線と該第２の配線との間における配線容量に起因する
動作速度の遅延を低減するように広く形成したことを特
徴とする半導体集積回路装置。 - 【請求項２】 前記第１の配線と前記第２の配線との間
隙を、基本となる間隔よりも広くなるように形成したこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記第１の信号と前記第２の信号とは、
相補信号となっていることを特徴とする請求項１または
２に記載の半導体集積回路装置。 - 【請求項４】 前記相補信号は、OR/NORゲートのオア出
力およびノア出力となっていることを特徴とする請求項
３に記載の半導体集積回路装置。 - 【請求項５】 前記相補信号は、AND/NANDゲートのアン
ド出力およびナンド出力となっていることを特徴とする
請求項３に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130393A JP3178932B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
| US08/113,828 US5436573A (en) | 1993-03-02 | 1993-08-31 | High-speed semiconductor integrated circuit device with reduced delay in gate-to-gate wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130393A JP3178932B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260619A JPH06260619A (ja) | 1994-09-16 |
| JP3178932B2 true JP3178932B2 (ja) | 2001-06-25 |
Family
ID=12604720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04130393A Expired - Lifetime JP3178932B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5436573A (ja) |
| JP (1) | JP3178932B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714904A (en) | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| JP3157765B2 (ja) * | 1998-01-26 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6414542B2 (en) * | 1999-03-17 | 2002-07-02 | Koninklijke Philips Electronics N.V. | Integrated circuit with relative sense inversion of signals along adjacent parallel signal paths |
| JP3476403B2 (ja) * | 1999-11-24 | 2003-12-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路、その遅延調整方法及びそのレイアウト方法 |
| JP2003086684A (ja) * | 2001-09-12 | 2003-03-20 | Mitsubishi Electric Corp | 半導体装置 |
| US6653857B2 (en) * | 2001-10-31 | 2003-11-25 | Sun Microsystems, Inc. | Increasing implicit decoupling capacitance using asymmetric shieldings |
| US6629306B2 (en) * | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Signal routing based approach for increasing decoupling capacitance using preferential shielding |
| US6628138B2 (en) * | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Increasing decoupling capacitance using preferential shields |
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