JP3153199B2 - 電源制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、定電圧制御を行う
電源制御回路に関し、特に負荷回路電流の急激な変動に
対する出力電圧の定電圧制御を高速化した、高速応答電
源制御回路に関する。
電源制御回路に関し、特に負荷回路電流の急激な変動に
対する出力電圧の定電圧制御を高速化した、高速応答電
源制御回路に関する。
【０００２】
【従来の技術】図７は定電圧制御を行っている電源制御
回路の従来例を示す回路図である。電源として一石フォ
ワード型電源が用いられ、その制御回路は一般的に図７
に示すように、出力電圧Ｖoと基準電圧３との比較を行
う誤差増幅回路４と、誤差増幅回路４の周波数特性を調
整する位相補償回路２と、パルス幅制御回路６の基準三
角波を発生する三角波発振回路５と、誤差増幅回路４の
出力値Ｖad1と三角波発振回路５で作られる基準三角波
とで電圧−パルス幅変換を行いメインスイッチングパル
スのパルス幅変調を行うパルス幅制御回路６とより構成
される。この制御回路において、負荷回路１での電流が
増加することで出力電流Ｉoが増加し出力電圧Ｖoが低下
した場合、誤差増幅回路４では基準電圧３との比較によ
りその出力Ｖad1は上昇し、パルス幅制御回路６へと入
力する。パルス幅制御回路６では、誤差増幅回路４の出
力値Ｖad1の上昇により、出力するメインスイッチング
パルスのパルス幅を広げる。パルス幅が広がることによ
り１次電流Ｉ1が増加し、メイントランスＴを介して２
次電流Ｉ2が増加する。これにより、出力電流Ｉoは増加
し出力電圧Ｖoは一定に保たれる。逆に、出力電圧Ｖoが
増加した場合には、誤差増幅回路４の出力Ｖad1は下が
り、パルス幅制御回路６へと入力する。パルス幅制御回
路６により、メインスイッチングパルスのパルス幅は狭
められ、出力電圧Ｉoが減少することから出力電圧Ｖoは
一定に保たれる。また、制御回路は、出力電圧Ｖoに対
するフィードバック制御系の安定のため、誤差増幅回路
４に位相補償回路２が必要となる。
回路の従来例を示す回路図である。電源として一石フォ
ワード型電源が用いられ、その制御回路は一般的に図７
に示すように、出力電圧Ｖoと基準電圧３との比較を行
う誤差増幅回路４と、誤差増幅回路４の周波数特性を調
整する位相補償回路２と、パルス幅制御回路６の基準三
角波を発生する三角波発振回路５と、誤差増幅回路４の
出力値Ｖad1と三角波発振回路５で作られる基準三角波
とで電圧−パルス幅変換を行いメインスイッチングパル
スのパルス幅変調を行うパルス幅制御回路６とより構成
される。この制御回路において、負荷回路１での電流が
増加することで出力電流Ｉoが増加し出力電圧Ｖoが低下
した場合、誤差増幅回路４では基準電圧３との比較によ
りその出力Ｖad1は上昇し、パルス幅制御回路６へと入
力する。パルス幅制御回路６では、誤差増幅回路４の出
力値Ｖad1の上昇により、出力するメインスイッチング
パルスのパルス幅を広げる。パルス幅が広がることによ
り１次電流Ｉ1が増加し、メイントランスＴを介して２
次電流Ｉ2が増加する。これにより、出力電流Ｉoは増加
し出力電圧Ｖoは一定に保たれる。逆に、出力電圧Ｖoが
増加した場合には、誤差増幅回路４の出力Ｖad1は下が
り、パルス幅制御回路６へと入力する。パルス幅制御回
路６により、メインスイッチングパルスのパルス幅は狭
められ、出力電圧Ｉoが減少することから出力電圧Ｖoは
一定に保たれる。また、制御回路は、出力電圧Ｖoに対
するフィードバック制御系の安定のため、誤差増幅回路
４に位相補償回路２が必要となる。
【０００３】
【発明が解決しようとする課題】この種の従来の電源制
御回路は、負荷回路１で急激な電流変動が発生した場
合、出力コンデンサＣ1の充放電のため内部インピーダ
ンスにより出力電圧Ｖoが急激に変動するため、誤差増
幅回路４に接続された位相補償回路２により、電源の出
力電圧Ｖoの変動に対して誤差増幅回路４の出力Ｖad1の
変動に時間的な遅れが発生する。このように従来の電源
制御回路では、急激な電流変動に対し電圧制御の応答の
遅れが発生するので、出力電圧が設定電圧まで回復する
のに時間がかかるという問題があった。
御回路は、負荷回路１で急激な電流変動が発生した場
合、出力コンデンサＣ1の充放電のため内部インピーダ
ンスにより出力電圧Ｖoが急激に変動するため、誤差増
幅回路４に接続された位相補償回路２により、電源の出
力電圧Ｖoの変動に対して誤差増幅回路４の出力Ｖad1の
変動に時間的な遅れが発生する。このように従来の電源
制御回路では、急激な電流変動に対し電圧制御の応答の
遅れが発生するので、出力電圧が設定電圧まで回復する
のに時間がかかるという問題があった。
【０００４】本発明の主な目的は、電源回路における急
激な負荷電流変動に対しても、出力電圧の定電圧制御応
答を高速化できる電源制御回路を提供することにある。
激な負荷電流変動に対しても、出力電圧の定電圧制御応
答を高速化できる電源制御回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の電源制御回路
は、出力電流経路の一方と出力電圧を保持するための出
力コンデンサとの接続点、または出力コンデンサへの電
流経路上に電流検出回路を設け、電流検出回路の接地電
位を基準とする検出結果と、出力電圧の基準電圧に対す
る誤差を検出し増幅する誤差増幅回路の出力とを加算す
る加算回路を有し、この加算結果から定電圧制御を行う
ことを特徴としている。この、電流検出回路では、出力
コンデンサの充放電電流を検出することにより、負荷回
路の電流変動に応じた値が検出される。この電流検出回
路の検出結果は、応答の遅れの要因となる誤差増幅回路
を介さずに、誤差増幅回路の出力と加算されるため、電
圧制御手段へ入力される値は、出力電圧の変動に対して
時間の遅れがなくなる。したがって、負荷回路の急激な
電流増加により出力電圧が急激に変動した場合でも誤差
増幅回路による遅れの影響をうけることなく定電圧制御
の高速化を可能とする。
は、出力電流経路の一方と出力電圧を保持するための出
力コンデンサとの接続点、または出力コンデンサへの電
流経路上に電流検出回路を設け、電流検出回路の接地電
位を基準とする検出結果と、出力電圧の基準電圧に対す
る誤差を検出し増幅する誤差増幅回路の出力とを加算す
る加算回路を有し、この加算結果から定電圧制御を行う
ことを特徴としている。この、電流検出回路では、出力
コンデンサの充放電電流を検出することにより、負荷回
路の電流変動に応じた値が検出される。この電流検出回
路の検出結果は、応答の遅れの要因となる誤差増幅回路
を介さずに、誤差増幅回路の出力と加算されるため、電
圧制御手段へ入力される値は、出力電圧の変動に対して
時間の遅れがなくなる。したがって、負荷回路の急激な
電流増加により出力電圧が急激に変動した場合でも誤差
増幅回路による遅れの影響をうけることなく定電圧制御
の高速化を可能とする。
【０００６】
【発明の実施の形態】次に、添付図面を参照しながら本
発明の電源制御回路の実施の形態につき詳細に説明す
る。
発明の電源制御回路の実施の形態につき詳細に説明す
る。
【０００７】図１を参照すると、本発明の一実施の形態
として、一石フォワード型の電源における制御回路が示
されている。本電源制御回路は、図７の従来の構成例に
加え、電流検出回路７を負荷回路１への正側出力電流経
路と出力コンデンサＣ1の正極側との接続個所に有して
いる。この電流検出回路７では、出力コンデンサＣ1の
充放電電流を検出することで出力電流変動の変化分を検
出している。その出力は、誤差増幅回路４を介さずに誤
差検出回路４の出力に加算され、この合計出力がパルス
幅制御回路６へと入力される。これにより、出力電流Ｉ
oの急激な変動に対しても、誤差増幅回路４による応答
の遅れを解消して出力電圧Ｖoを制御することが可能と
なり、出力電圧制御が高速化される。
として、一石フォワード型の電源における制御回路が示
されている。本電源制御回路は、図７の従来の構成例に
加え、電流検出回路７を負荷回路１への正側出力電流経
路と出力コンデンサＣ1の正極側との接続個所に有して
いる。この電流検出回路７では、出力コンデンサＣ1の
充放電電流を検出することで出力電流変動の変化分を検
出している。その出力は、誤差増幅回路４を介さずに誤
差検出回路４の出力に加算され、この合計出力がパルス
幅制御回路６へと入力される。これにより、出力電流Ｉ
oの急激な変動に対しても、誤差増幅回路４による応答
の遅れを解消して出力電圧Ｖoを制御することが可能と
なり、出力電圧制御が高速化される。
【０００８】図１中の電流検出回路７は、図３に示すよ
うに電流変成器（以下カレントトランスと称する）９と
１端が接地された電流検出抵抗１０とで構成することが
できる。カレントトランス９は、出力電流Ｉoの正側経
路上の出力コンデンサＣ1の正極側への分岐点におい
て、電源側と負荷側とに同じ巻数で互いに逆極性になる
ように１次巻線ｎ11と１次巻線ｎ12とがそれぞれ直列に
挿入されている。１次巻線ｎ11と１次巻線ｎ12との間で
流れる電流値に差異がある場合、その差分（Ｉn11−Ｉ
n12）にカレントトランス９の巻数比Ｎを乗じた２次電
流Ｉn2が２次巻線に流れる。ここで、Ｉn2＝（Ｉn11−
Ｉn12）×Ｎ。カレントトランス９の２次側に２次電流
Ｉn2が流れることで、電流検出抵抗１０の両端に、その
抵抗値Ｚと２次電流Ｉn2を乗じた電圧Ｖct2が発生す
る。ここで、Ｖct2＝Ｉn2×Ｚ＝（Ｉn11−Ｉn12）×Ｎ
×Ｚ。このようにして、出力コンデンサＣ1の入出力の
差分に比例した電圧Ｖct2が検出される。
うに電流変成器（以下カレントトランスと称する）９と
１端が接地された電流検出抵抗１０とで構成することが
できる。カレントトランス９は、出力電流Ｉoの正側経
路上の出力コンデンサＣ1の正極側への分岐点におい
て、電源側と負荷側とに同じ巻数で互いに逆極性になる
ように１次巻線ｎ11と１次巻線ｎ12とがそれぞれ直列に
挿入されている。１次巻線ｎ11と１次巻線ｎ12との間で
流れる電流値に差異がある場合、その差分（Ｉn11−Ｉ
n12）にカレントトランス９の巻数比Ｎを乗じた２次電
流Ｉn2が２次巻線に流れる。ここで、Ｉn2＝（Ｉn11−
Ｉn12）×Ｎ。カレントトランス９の２次側に２次電流
Ｉn2が流れることで、電流検出抵抗１０の両端に、その
抵抗値Ｚと２次電流Ｉn2を乗じた電圧Ｖct2が発生す
る。ここで、Ｖct2＝Ｉn2×Ｚ＝（Ｉn11−Ｉn12）×Ｎ
×Ｚ。このようにして、出力コンデンサＣ1の入出力の
差分に比例した電圧Ｖct2が検出される。
【０００９】加算回路８は、図５に示すように電流検出
回路７の出力端子と誤差増幅回路４および位相補償回路
２の出力側接続点との間に抵抗Ｒ1と抵抗Ｒ2とを直列接
続し、両出力点間の電位差を抵抗Ｒ1および抵抗Ｒ2で抵
抗分圧して、両抵抗の接続点より分圧値Ｖad2を取り出
すように構成し、その抵抗分圧値をパルス幅制御回路６
に入力する。この場合、両抵抗Ｒ1およびＲ2の抵抗値が
等しければ、分圧値Ｖ ad2は両出力値Ｖad1およびＶct2
の加算値に比例する。図１中で、図７の従来技術での構
成例と同じ記号のものは、当業者にとってよく知られて
いるので、その詳細な説明は省略する。
回路７の出力端子と誤差増幅回路４および位相補償回路
２の出力側接続点との間に抵抗Ｒ1と抵抗Ｒ2とを直列接
続し、両出力点間の電位差を抵抗Ｒ1および抵抗Ｒ2で抵
抗分圧して、両抵抗の接続点より分圧値Ｖad2を取り出
すように構成し、その抵抗分圧値をパルス幅制御回路６
に入力する。この場合、両抵抗Ｒ1およびＲ2の抵抗値が
等しければ、分圧値Ｖ ad2は両出力値Ｖad1およびＶct2
の加算値に比例する。図１中で、図７の従来技術での構
成例と同じ記号のものは、当業者にとってよく知られて
いるので、その詳細な説明は省略する。
【００１０】以下、図１の本実施の形態の動作につき説
明する。まず、負荷回路１で急激な電流変動が発生した
場合の動作について図２を参照し説明する。
明する。まず、負荷回路１で急激な電流変動が発生した
場合の動作について図２を参照し説明する。
【００１１】時刻ｔ1で負荷の急激な電流増加が発生し
た瞬間、２次電流Ｉ2の、出力電流Ｉ oの急激な増加に対
する不足分を補うため、出力コンデンサＣ1から放電電
流Ｉ3が流れる。このとき出力電圧Ｖoは、出力コンデン
サＣ1の内部インピーダンスにより低下する。また、こ
のとき、電流検出回路７では出力コンデンサＣ1からの
放電電流Ｉ3に比例した値Ｖct2が検出される。一方、誤
差増幅回路４では、出力電圧Ｖoが低下するので、基準
電圧３の基準電圧値Ｖrefとの比較により出力値Ｖ ad1が
上昇する。しかし、誤差増幅回路４には位相補償回路２
が接続されているため、出力値Ｖad1の立上がりには遅
れｔdが存在する。これらの出力値（Ｖct2とＶad1）を
加算回路８により演算し、加算値に比例する出力値Ｖ
ad2をパルス幅制御回路６へと入力する。ここで、Ｖad2
∝Ａ×（Ｖct2＋Ｖad1）、（Ａ：比例常数）。パルス幅
制御回路６では加算出力値Ｖad2に上昇に伴いメインス
イッチングパルスのパルス幅を広げ、出力電圧Ｖoが上
昇して定電圧に回復する。この、加算出力値Ｖad2に
は、出力電流変動値に比例した電圧を直接に加えている
ためパルス幅制御回路６が高速に反応するので、電源回
路の応答が改善される。また、電流検出回路７では放電
電流Ｉ3が流れたあと、充電電流が流れるため検出値Ｖ
ct2は低下するが、誤差増幅回路４の出力Ｖad1も増加す
るので加算出力値Ｖ ad2は図に見るように大きく低下す
ることはない。次に、負荷回路１での電流変動がない定
常状態における動作について説明する。この場合、電流
検出回路７では出力コンデンサＣ1へのリップル電流分
しか検出されない。この、リップル電流分の検出値は急
激な負荷変動による電流検出値に比べ充分小さいため、
ゼロとみなせるので、動作は従来回路での制御と同じと
なる。次に、負荷回路１で従来回路にて充分に応答可能
な緩やかな電流変動が発生した場合の動作について説明
する。この場合、電流検出回路７による検出値Ｖ
ct2は、振幅の小さい波形となるため、パルス幅制御回
路６への入力電圧Ｖad2は、ほぼ誤差増幅回路４の出力
電圧値Ｖad1と等しい値となる。このため、従来回路と
同様な制御となる。
た瞬間、２次電流Ｉ2の、出力電流Ｉ oの急激な増加に対
する不足分を補うため、出力コンデンサＣ1から放電電
流Ｉ3が流れる。このとき出力電圧Ｖoは、出力コンデン
サＣ1の内部インピーダンスにより低下する。また、こ
のとき、電流検出回路７では出力コンデンサＣ1からの
放電電流Ｉ3に比例した値Ｖct2が検出される。一方、誤
差増幅回路４では、出力電圧Ｖoが低下するので、基準
電圧３の基準電圧値Ｖrefとの比較により出力値Ｖ ad1が
上昇する。しかし、誤差増幅回路４には位相補償回路２
が接続されているため、出力値Ｖad1の立上がりには遅
れｔdが存在する。これらの出力値（Ｖct2とＶad1）を
加算回路８により演算し、加算値に比例する出力値Ｖ
ad2をパルス幅制御回路６へと入力する。ここで、Ｖad2
∝Ａ×（Ｖct2＋Ｖad1）、（Ａ：比例常数）。パルス幅
制御回路６では加算出力値Ｖad2に上昇に伴いメインス
イッチングパルスのパルス幅を広げ、出力電圧Ｖoが上
昇して定電圧に回復する。この、加算出力値Ｖad2に
は、出力電流変動値に比例した電圧を直接に加えている
ためパルス幅制御回路６が高速に反応するので、電源回
路の応答が改善される。また、電流検出回路７では放電
電流Ｉ3が流れたあと、充電電流が流れるため検出値Ｖ
ct2は低下するが、誤差増幅回路４の出力Ｖad1も増加す
るので加算出力値Ｖ ad2は図に見るように大きく低下す
ることはない。次に、負荷回路１での電流変動がない定
常状態における動作について説明する。この場合、電流
検出回路７では出力コンデンサＣ1へのリップル電流分
しか検出されない。この、リップル電流分の検出値は急
激な負荷変動による電流検出値に比べ充分小さいため、
ゼロとみなせるので、動作は従来回路での制御と同じと
なる。次に、負荷回路１で従来回路にて充分に応答可能
な緩やかな電流変動が発生した場合の動作について説明
する。この場合、電流検出回路７による検出値Ｖ
ct2は、振幅の小さい波形となるため、パルス幅制御回
路６への入力電圧Ｖad2は、ほぼ誤差増幅回路４の出力
電圧値Ｖad1と等しい値となる。このため、従来回路と
同様な制御となる。
【００１２】本発明における電流検出回路の第２の実施
の形態として、カレントトランス９を出力コンデンサＣ
1と直列に接続する構成を図４に示す。図４において
も、検出方法は前述した第１の実施の形態での構成の場
合と同様である。ただし、検出値Ｖct2は次式で表され
る。Ｖct2＝Ｉn1×Ｎ×Ｚ 本発明における加算回路の第２の実施形態として、オペ
アンプを用いても構成することができる。図６に示す加
算回路８′はオペアンプ１１を使用した差動増幅回路に
よる構成例を示す。図６において、電流検出回路７に使
用するカレントトランス９の２次巻線の極性は図５の場
合と逆極性となるように接続されている。そのため、検
出結果は第１の実施形態で示した構成とは正負が逆の値
として検出されて−Ｖct2となる。この構成において、
出力値Ｖad2は下式となり、第１の実施形態で示した加
算回路８での結果と同じとなる。Ｖad2＝Ａ′×（Ｖad1
−（−Ｖct2））＝Ａ′×（Ｖad1＋Ｖct2）、（Ａ′：
比例常数）。また、オペアンプを使用した構成では、第
１の実施形態で示した電流検出回路の検出結果を用い
た、加算増幅回路としてもよい。
の形態として、カレントトランス９を出力コンデンサＣ
1と直列に接続する構成を図４に示す。図４において
も、検出方法は前述した第１の実施の形態での構成の場
合と同様である。ただし、検出値Ｖct2は次式で表され
る。Ｖct2＝Ｉn1×Ｎ×Ｚ 本発明における加算回路の第２の実施形態として、オペ
アンプを用いても構成することができる。図６に示す加
算回路８′はオペアンプ１１を使用した差動増幅回路に
よる構成例を示す。図６において、電流検出回路７に使
用するカレントトランス９の２次巻線の極性は図５の場
合と逆極性となるように接続されている。そのため、検
出結果は第１の実施形態で示した構成とは正負が逆の値
として検出されて−Ｖct2となる。この構成において、
出力値Ｖad2は下式となり、第１の実施形態で示した加
算回路８での結果と同じとなる。Ｖad2＝Ａ′×（Ｖad1
−（−Ｖct2））＝Ａ′×（Ｖad1＋Ｖct2）、（Ａ′：
比例常数）。また、オペアンプを使用した構成では、第
１の実施形態で示した電流検出回路の検出結果を用い
た、加算増幅回路としてもよい。
【００１３】本実施例では、一石フォワード型の電源回
路を用いて動作説明を行っているが、定電圧制御を行っ
ている電源であれば、その電源の型式によらず本発明に
おける効果が得られる。
路を用いて動作説明を行っているが、定電圧制御を行っ
ている電源であれば、その電源の型式によらず本発明に
おける効果が得られる。
【００１４】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
電源の出力電流の変動分を検出する電流検出回路を有
し、その検出結果を誤差増幅回路の検出結果と加算し、
この加算結果を用いて出力電圧を制御することにより、
応答速度が改善された高速応答の電源制御回路を提供す
ることができるという効果がある。
電源の出力電流の変動分を検出する電流検出回路を有
し、その検出結果を誤差増幅回路の検出結果と加算し、
この加算結果を用いて出力電圧を制御することにより、
応答速度が改善された高速応答の電源制御回路を提供す
ることができるという効果がある。
【図１】本発明の電源制御回路の構成例を示す回路図で
ある。
ある。
【図２】図１の実施形態での回路動作波形である。
【図３】電流検出回路の１実施形態の構成を示す回路図
である。
である。
【図４】電流検出回路のその他の実施形態を示す回路図
である。
である。
【図５】加算回路の１実施形態の適用を示す回路図であ
る。
る。
【図６】加算回路のその他の実施形態の適用を示す回路
図である。
図である。
【図７】電源制御回路の従来技術での構成例を示す回路
図である。
図である。
１ 負荷回路 ２ 位相補償回路 ３ 基準電圧 ４ 誤差増幅回路 ５ 三角波発振回路 ６ パルス幅制御回路 ７ 電流検出回路 ８，８′ 加算回路 ９ カレントトランス １０ 電流検出抵抗 １１ オペアンプ Ｃ1 出力コンデンサ Ｚ 電流検出抵抗値 Ｖo 出力電圧 Ｉo 出力電流値 Ｉ1 １次電流 Ｉ2 ２次電流 Ｉ3 放電電流 Ｖref 基準電圧値 Ｖad1 誤差増幅回路出力値 Ｖct2 電流検出回路の電圧検出値
Claims (4)
- 【請求項１】 負荷に対する出力電圧と基準電圧との誤
差を誤差増幅回路で検出し、検出結果を用いて定電圧制
御を行う電源制御回路において、 負荷への出力電流の変動分を、接地電位を基準とし電流
の変動値に比例する電圧値として検出する電流検出回路
と、 前記電流検出回路の検出結果と、負荷に対する出力電圧
と基準電圧との誤差検出結果とを加算する加算回路と、 前記加算回路による加算値に比例する加算結果を用いて
出力電圧の定電圧制御を行う電圧制御手段とを有し、 前記電流検出回路は、出力電流経路の一方に一次巻線が
直列挿入され、二次巻線に電流検出抵抗が接続された電
流変成器であり、該電流変成器の一次巻線は同じ巻数で
互いに逆極性である電源側および負荷側の２個の巻線よ
りなり、かつ、これら２個の一次巻線の接続点が前記出
力電圧を保持するための出力コンデンサの一方の電極と
接続されており、二次巻線は負荷側の一次巻線と同じ極
性を有していることを特徴とする電流制御回路。 - 【請求項２】 負荷に対する出力電圧と基準電圧との誤
差を誤差増幅回路で検出し、検出結果を用いて定電圧制
御を行う電源制御回路において、 負荷への出力電流の変動分を、接地電位を基準とし電流
の変動値に比例する電圧値として検出する電流検出回路
と、 前記電流検出回路の検出結果と、負荷に対する出力電圧
と基準電圧との誤差検出結果とを加算する加算回路と、 前記加算回路による加算値に比例する加算結果を用いて
出力電圧の定電圧制御を行う電圧制御手段とを有し、 前記電流検出回路は、出力電流経路の一方に一次巻線が
直列挿入され、二次巻線に電流検出抵抗が接続された電
流変成器であり、該電流変成器の一次巻線は同じ巻数で
互いに逆極性である電源側および負荷側の２個の巻線よ
りなり、かつ、これら２個の一次巻線の接続点が前記出
力電圧を保持するための出力コンデンサの一方の電極と
接続されており、二次巻線は負荷側の一次巻線と逆の極
性を有していることを特徴とする電流制御回路。 - 【請求項３】 前記加算回路は、前記電流変成器の検出
結果の出力端子と、前記誤差増幅回路の検出結果の出力
端子との間に接続された等しい抵抗値を有する２個の抵
抗よりなり、これら２個の抵抗の接続点よりこれら２つ
の検出結果の加算値に比例する加算結果を出力する請求
項１または２記載の電源制御回路。 - 【請求項４】 前記加算回路は、前記電流変成器の検出
結果を抵抗を介して一方の入力端子に入力し、他方の入
力端子に前記誤差増幅回路の検出結果を入力して、出力
端子よりこれら２つの検出結果の加算値に比例する加算
結果を出力する、オペアンプを使用した差動増幅回路で
ある請求項１または２記載の電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04143299A JP3153199B2 (ja) | 1999-02-19 | 1999-02-19 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04143299A JP3153199B2 (ja) | 1999-02-19 | 1999-02-19 | 電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000245148A JP2000245148A (ja) | 2000-09-08 |
| JP3153199B2 true JP3153199B2 (ja) | 2001-04-03 |
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ID=12608216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP04143299A Expired - Fee Related JP3153199B2 (ja) | 1999-02-19 | 1999-02-19 | 電源制御回路 |
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| JP (1) | JP3153199B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3527216B2 (ja) | 2001-05-29 | 2004-05-17 | シャープ株式会社 | 直流安定化電源回路 |
| CN116388567B (zh) * | 2023-05-31 | 2023-08-22 | 拓尔微电子股份有限公司 | 相位补偿电路、相位补偿装置及降压芯片 |
-
1999
- 1999-02-19 JP JP04143299A patent/JP3153199B2/ja not_active Expired - Fee Related
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| JP2000245148A (ja) | 2000-09-08 |
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