JP3145610B2 - ラッチ回路およびａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に使用さ
れるラッチ回路に関する。

【０００２】

【従来の技術】近年、特に、民生用電気機器においては
小型化又は軽量化が重要になってきている。ところで、
個人用途機器は電池によって駆動されるのが一般的であ
り、小型化又は軽量化を実現するためには電池の占有率
の増大を抑制することが重要となる。そして、電池の占
有率の増大を抑制するためには、電子回路部及び機構部
の消費電力の低減が特に大切であるとされている。この
ような背景のもとで、半導体集積回路デバイスの低消費
電力化が進められている。

【０００３】特に、アナログ半導体集積回路デバイスの
中でも画像信号処理用アナログ−デジタル変換器は携帯
用カメラに使用され、低消費電力化に対する要求が強い
ものとなっている。このため、アナログ−デジタル変換
器（以下Ａ／Ｄ変換器と記す）には、低消費電力に対す
る優位性からチョッパ−インバータ増幅器が頻繁に使用
されている。

【０００４】このようなＡ／Ｄ変換器としては、例え
ば、特開昭６３−８０６１７号公報に記載されるよう
に、比較器がチョッパ−インバータ増幅器とその後段に
接続されたラッチ回路とから構成され、このラッチ回路
が、直列接続された２個のインバータと、この２個のイ
ンバータのうちの前段のインバータの入力端子と前記チ
ョッパ−インバータ増幅器の出力端子との間に設けられ
た入力スイッチと、前段のインバータの入力端子と後段
のインバータの出力端子との間に設けられた帰還スイッ
チとを備えるものが知られている。

【０００５】図２２は従来のラッチ回路の構成を示す回
路図である。図２２において、５１は外部入力端子、５
２は第１のインバータ、５３は第２のインバータ、５４
は外部出力端子である。また、ＰＭＯＳ５５ａ及びＮＭ
ＯＳ５５ｂにより入力スイッチＳ１が構成され、ＰＭＯ
Ｓ５６ａ及びＮＭＯＳ５６ｂにより帰還スイッチＳ２が
構成される。ＰＭＯＳ５５ａ及びＮＭＯＳ５６ｂのゲー
トには制御電圧Ｖφが印加されると共に、ＮＭＯＳ５５
ｂ及びＰＭＯＳ５６ａのゲートには制御電圧Ｖφの反転
電圧／Ｖφが印加される。

【０００６】電圧Ｖφが“Ｈ”のときは電圧／Ｖφが
“Ｌ”となるので、ＰＭＯＳ５５ａ及びＮＭＯＳ５５ｂ
が非導通状態となり入力スイッチＳ１が『開』となると
共にＰＭＯＳ５６ａ及びＮＭＯＳ５６ｂが導通状態とな
り帰還スイッチＳ２は『閉』となる。この期間を帰還期
間と呼ぶ。また、電圧Ｖφが“Ｌ”のときは電圧／Ｖφ
が“Ｈ”となるので、ＰＭＯＳ５５ａ及びＮＭＯＳ５５
ｂが導通状態となり入力スイッチＳ１が『閉』となると
共にＰＭＯＳ５６ａ及びＮＭＯＳ５６ｂが非導通状態と
なり帰還スイッチＳ２は『開』となる。この期間を標本
化期間と呼ぶ。このように、図２２に示すような従来の
ラッチ回路においては、入力スイッチＳ１と帰還スイッ
チＳ２との開閉状態は同時に遷移する。

【０００７】外部入力端子５１に入力されている電圧Ｖ
inが標本化期間の終了時において第１のインバータ５２
のしきい値電圧Ｖa よりも大きいときは、帰還期間にお
いて第２のインバータ５３の出力電圧は正帰還により電
源電圧ＶDDとなる。外部入力端子５１に入力されている
電圧Ｖinが標本化期間の終了時において第１のインバー
タ５２のしきい値電圧Ｖa よりも小さいときは、帰還期
間において第２のインバータ５３の出力電圧は正帰還に
より接地電圧ＶSSとなる。

【０００８】

【発明が解決しようとする課題】ところが、従来のラッ
チ回路には以下のような問題がある。

【０００９】発明者の検討によると、実際のラッチ回路
では入力スイッチＳ１と帰還スイッチＳ２とが同時に
『閉』となる現象が発生し、この現象がラッチ回路の動
作速度及び動作精度の向上の妨げとなっていることが分
かった。

【００１０】入力スイッチＳ１と帰還スイッチＳ２とが
同時に『閉』となる現象について説明する。図２３は、
従来のラッチ回路における入力スイッチＳ１及び帰還ス
イッチＳ２の動作を示す図である。図２３において、時
間ｔ1 までは制御電圧Ｖφは“Ｈ”であり（すなわちラ
ッチ回路は帰還期間にあり）、時間ｔ1 から制御電圧Ｖ
φが“Ｈ”から“Ｌ”に変化するものとする。ここで、
ラッチ回路は帰還期間において電源電圧ＶDDを保持して
いるとする。

【００１１】入力スイッチＳ１の端子には、外部入力端
子５１に入力される電圧Ｖinとラッチ回路に保持されて
いる電源電圧ＶDDとが印加されている。図２３の上のグ
ラフに示すように、入力スイッチＳ１を構成するＰＭＯ
Ｓ５５ａは、制御電圧Ｖφが電源電圧ＶDDよりもしきい
値電圧Ｖtpだけ低い電圧になると導通状態となる。ま
た、入力スイッチＳ１を構成するＮＭＯＳ５５ｂは、制
御電圧Ｖφの反転電圧／Ｖφが電圧Ｖinよりもしきい値
電圧Ｖtnだけ高い電圧になると導通状態となる。

【００１２】帰還スイッチＳ２の端子には、ラッチ回路
に保持されている電源電圧ＶDDが共に印加されている。
図２３の下のグラフに示すように、帰還スイッチＳ２を
構成するＰＭＯＳ５６ａは、制御電圧Ｖφの反転電圧／
Ｖφが電源電圧ＶDDよりもしきい値電圧Ｖtpだけ低い電
圧になると非導通状態となる。また、帰還スイッチＳ２
を構成するＮＭＯＳ５６ｂは、制御電圧Ｖφが電源電圧
ＶDDよりもしきい値電圧Ｖtnだけ高い電圧にはなり得な
いので非導通状態のままである。

【００１３】したがって、帰還期間から標本化期間に遷
移するときには、入力スイッチＳ１と帰還スイッチＳ２
とが同時に『閉』となる期間が存在することになる。同
様に、標本化期間から帰還期間に遷移するときにも、入
力スイッチＳ１と帰還スイッチＳ２とが同時に『閉』と
なる期間が存在する。

【００１４】この結果、実際のラッチ回路の動作は図２
４のようになる。図２４において、第１のインバータ５
２、第２のインバータ５３、入力スイッチＳ１及び帰還
スイッチＳ２によりラッチ回路が構成されている。ま
た、６１はラッチ回路の前段の増幅器である。図２４に
示すように、帰還期間から標本化期間に遷移するときに
は入力スイッチＳ１と帰還スイッチＳ２とが共に『閉』
となる第１の過渡期間が存在し、標本化期間から帰還期
間に遷移するときには入力スイッチＳ１と帰還スイッチ
Ｓ２とが共に『閉』となる第２の過渡期間が存在する。

【００１５】第１の過渡期間が存在することによる問題
について説明する。図２５は、第１の過渡期間における
増幅器６１の出力電圧の変化を示すグラフである。図２
５において、実線は増幅器６１の出力電圧、一点鎖線は
第２のインバータ５３の出力電圧を示している。また、
Ｖa は第１のインバータ５２のしきい値電圧である。

【００１６】帰還期間において、ラッチ回路が電源電圧
ＶDDを保持しているとすると第２のインバータ５３の出
力電圧もＶDDとなる。また、増幅器６１は第１のインバ
ータ５２のしきい値電圧Ｖa よりもわずかに低い電圧Ｖ
inを出力しているとする。第１の過渡期間において、入
力スイッチＳ１と帰還スイッチＳ２とが共に『閉』とな
るので、増幅器６１の出力電圧は第２のインバータ５３
に駆動されて電源電圧ＶDD近くまで引き上げられる。そ
の後、標本化期間において、帰還スイッチＳ２が『開』
となるので増幅器６１は出力電圧を再びＶinに駆動する
が、第１の過渡期間において電源電圧ＶDD近くまで引き
上げられているために、再びＶinとなるまでにいわゆる
セトリング時間が必要となる。

【００１７】このセトリング時間中に次の帰還動作を行
うと、増幅器６１の出力電圧Ｖinが第１のインバータ５
２のしきい値電圧Ｖa よりも低かったにもかかわらず、
ラッチ回路に保持される電圧は電源電圧ＶDDとなってし
まう可能性がある。このため、標本化期間はセトリング
時間を含むよう十分長くとる必要があり（具体的には、
１０〜１５ｎｓ程度の時間が必要である）、したがっ
て、ラッチ回路の高速動作が妨げられることになる。

【００１８】また、第２の過渡期間が存在することによ
る問題について説明する。図２６は、第２の過渡期間に
おける第１のインバータ５２の入力電圧の変化を示すグ
ラフである。図２６において、実線は第１のインバータ
５２の入力電圧、一点鎖線は第２のインバータ５３の出
力電圧を示している。また、Ｖa は第１のインバータ５
２のしきい値電圧である。

【００１９】標本化期間において、第１のインバータ５
２の入力電圧が電圧Ｖa よりも低い電圧から高い電圧に
変化しているとすると、第２のインバータ５３の出力電
圧は第１のインバータ５２の入力電圧に遅れて変化す
る。第１のインバータ５２の入力電圧が電圧Ｖa を越え
第２のインバータ５３の出力電圧が電圧Ｖa を越えてい
ないときに第２の過渡期間に入ると、入力スイッチＳ１
と帰還スイッチＳ２とが共に『閉』であるので、第１の
インバータ５２の入力電圧は第２のインバータ５３に駆
動されてしきい値電圧Ｖa よりも低く引き下げられる。

【００２０】このため、標本化期間の終了時において第
１のインバータ５２の入力電圧はしきい値電圧Ｖa より
も高かったにもかかわらず、ラッチ回路は帰還期間にお
いて接地電圧ＶSSを保持することになる。したがって、
ラッチ回路の動作精度が低下する。

【００２１】前記の問題に鑑み、本発明は、動作速度及
び動作精度を向上させることが可能なラッチ回路を提供
することを目的とする。

【００２２】

【課題を解決するための手段】請求項１の発明が講じた
解決手段は、ラッチ回路として、外部から入力電圧を受
け取るための外部入力端子と、直列に接続されたＮ個
（ただしＮは偶数）の反転増幅回路からなり前記入力電
圧を正転増幅する正転増幅回路と、前記外部入力端子と
前記正転増幅回路の入力端子との間に設けられ、前記外
部入力端子と前記正転増幅回路の入力端子とを接続する
閉状態と前記外部入力端子と前記正転増幅回路の入力端
子とを切り離す開状態とを切り替える第１のスイッチ手
段と、前記正転増幅回路の入力端子と出力端子との間に
設けられ、前記正転増幅回路の入力 端子と出力端子とを
接続する閉状態と前記正転増幅回路の入力端子と出力端
子とを切り離す開状態とを切り替える第２のスイッチ手
段と、前記正転増幅回路を構成するＮ個の反転増幅回路
の入力端子と出力端子との間にそれぞれ設けられ、各反
転増幅回路の入力端子と出力端子とを接続する閉状態と
各反転増幅回路の入力端子と出力端子とを切り離す開状
態とを切り替えるＮ個のバイアススイッチ手段とを備
え、前記正転増幅回路は、第ｉ段（ただしｉは１≦ｉ≦
（Ｎ−１）を満たす全ての整数）の反転増幅回路の出力
端子と第（ｉ＋１）段の反転増幅回路の入力端子との間
に直列に接続された（Ｎ−１）個の容量を有するもので
ある。

【００２３】そして、請求項２の発明は、前記請求項１
のラッチ回路を備えたＡ／Ｄ変換器である。

【００２４】

【作用】請求項１の発明の構成により、正転増幅回路を
構成するＮ個の反転増幅回路にそれぞれ対応してＮ個の
バイアススイッチ手段が設けられているため、バイアス
スイッチ手段を閉状態にして反転増幅回路の入力端子と
出力端子とを接続することにより、反転増幅回路の入力
電圧及び出力電圧は共に反転増幅回路のしきい値電圧と
なる。そして、正転増幅回路はＮ個の反転増幅回路のそ
れぞれの間に容量を備えており、各容量は、前段の反転
増幅回路のしきい値電圧と後段の反転増幅回路のしきい
値電圧との差電圧を保持する。

【００２５】

【実施例】本実施例において、ラッチ回路は、インバー
タやスイッチや容量に加えて、論理回路や遅延回路等か
ら構成される。ここでは、インバータは、例えば、ＣＭ
ＯＳインバータ、Ｅ／Ｄインバータ、ＮＭＯＳインバー
タ等のように入力電圧に対して反転出力を持つ回路とす
る。また、スイッチは、例えば、ＣＭＯＳスイッチ、Ｎ
ＭＯＳスイッチ、ＰＭＯＳスイッチ等とする。

【００２６】（第１の実施例） 本発明の第１の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００２７】図１は第１の実施例に係るラッチ回路の構
成の概要を示すブロック図である。図１において、外部
入力端子１、第１のインバータ２、第２のインバータ
３、外部出力端子４、第１のスイッチ手段としての入力
スイッチＳ１及び第２のスイッチ手段としての帰還スイ
ッチＳ２によりラッチ部１２が構成される。また、第１
のインバータ２及び第２のインバータ３により正転増幅
回路５が構成される。入力スイッチＳ１は外部入力端子
１と第１のインバータ２の入力端子との間に設けられ、
『閉』のとき、外部入力端子１から入力される入力電圧
を第１のインバータ２に供給する。第１のインバータ２
は入力スイッチＳ１と接続されており、供給される入力
電圧を反転増幅する増幅器である。第２のインバータ３
は第１のインバータ２に対して直列に接続されており、
第１のインバータ２の出力電圧を反転増幅する増幅器で
ある。帰還スイッチＳ２は第１のインバータ２の入力端
子と第２のインバータ３の出力端子との間に設けられ、
『閉』のとき、第２のインバータ３の出力電圧を第１の
インバータ２の入力電圧に正帰還させるスイッチであ
る。外部出力端子４は第２のインバータ３の出力電圧を
外部へ出力するための端子である。

【００２８】また、第１の駆動手段としての第１の駆動
回路６、第２の駆動手段としての第２の駆動回路７、信
号生成手段としての複合ゲート８、遅延手段としての遅
延回路９及び信号入力端子１０により制御手段としての
制御部１１が構成される。第１の駆動回路６及び第２の
駆動回路７は、それぞれ入力スイッチＳ１及び帰還スイ
ッチＳ２を開閉する回路である。複合ゲート８は信号入
力端子１０からの信号と遅延回路９からの信号とを入力
し、この２つの信号の論理演算を行うゲートである。遅
延回路９は、信号入力端子１０に入力される信号を遅延
させる回路である。信号入力端子１０は、ラッチ部１２
の各動作期間を決定する基本クロック信号を入力信号と
して受け取るための端子である。

【００２９】図２（ａ）は遅延回路９の一例を示す回路
図である。図２（ａ）に示すように、遅延回路９はイン
バータ１４及び１５が２段に直列接続されてなり、各イ
ンバータにおける伝達遅延時間の総和が遅延回路９の遅
延時間となる。インバータの直列接続数を偶数とするこ
とによって、入力端子１３と出力端子１６とにおける信
号の極性を合わせている。

【００３０】図２（ｂ）は入力スイッチＳ１及び帰還ス
イッチＳ２の一例を示す回路図である。図２（ｂ）に示
すように、入力スイッチＳ１及び帰還スイッチＳ２は、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構
成された伝達ゲートである。端子１７及び１８がスイッ
チの入出力端子であり、端子１９及び２０がスイッチの
制御端子である。図２（ｂ）のスイッチは、端子１９及
び２０に入力される制御信号により開閉する。

【００３１】図２（ｃ）は第１の駆動回路６及び第２の
駆動回路７の一例を示す回路図である。図２（ｃ）に示
すように、第１の駆動回路６及び第２の駆動回路７は、
５個のインバータが直列接続されてなる直列接続路と、
この直列接続路の初段のインバータの出力側から分岐し
３個のインバータが直列接続されてなる分岐路とから構
成される。入力端子２１に入力される信号が直列接続路
を経ることによって反転出力端子２２から反転出力信号
が得られ、直列接続路の初段のインバータ及び分岐路を
経ることによって正転出力端子２３から正転出力信号が
得られる。正転出力信号及び反転出力信号は、図２
（ｂ）のスイッチの端子１９及び２０に制御信号として
与えられる。

【００３２】図２（ｄ）は複合ゲート８の一例を示す回
路図である。図２（ｄ）に示すように、複合ゲート８
は、両方の入力端子が端子Ｉ１と接続されたＮＡＮＤゲ
ートと、このＮＡＮＤゲートの後段に接続され出力端子
が端子Ｏ１と接続されたインバータと、一方の入力端子
が端子Ｉ１と接続され他方の入力端子が端子Ｉ２と接続
されたＮＡＮＤゲートと、このＮＡＮＤゲートの後段に
接続され出力端子が端子Ｏ２と接続されたインバータと
から構成される。

【００３３】図３は第１の実施例に係るラッチ回路の具
体的な回路構成の一例を示す回路図であり、図１に示す
ブロック図の各部に図２（ａ）〜（ｄ）の回路を用いた
場合の回路図である。

【００３４】ラッチ部１２において、入力スイッチＳ１
の端子１７は外部入力端子１に接続され、入力スイッチ
Ｓ１の端子１８は正転増幅回路５の入力端子に接続され
る。帰還スイッチＳ２の端子１７は正転増幅回路５の入
力端子に接続され、帰還スイッチＳ２の端子１８は正転
増幅回路５の出力端子に接続される。

【００３５】また、制御部１１において、遅延回路９の
入力端子１３は信号入力端子１０と接続される。複合ゲ
ート８の端子Ｉ１は信号入力端子１０と接続され、端子
Ｉ２は遅延回路９の出力端子１６と接続される。複合ゲ
ート８の端子Ｏ１は第２の駆動回路７の入力端子２１と
接続され、端子Ｏ２は第１の駆動回路６の入力端子２１
と接続される。第１の駆動回路６の反転出力端子２２は
入力スイッチＳ１の端子１９と接続され、第１の駆動回
路６の正転出力端子２３は入力スイッチＳ１の端子２０
と接続される。第２の駆動回路７の反転出力端子２２は
帰還スイッチＳ２の端子２０と接続され、第２の駆動回
路７の正転出力端子２３は帰還スイッチＳ２の端子１９
と接続される。なお、図３では、第１の駆動回路６、第
２の駆動回路７及び複合ゲート８の内部構成を省略して
いる。

【００３６】以上のように構成されたラッチ回路につい
て、図４及び図５を用いてその動作を説明する。

【００３７】図４は複合ゲート８の入出力信号を示す図
である。図４に示すように、複合ゲート８の端子Ｉ１に
は信号入力端子１０から基本クロック信号が直接入力さ
れる。一方、端子Ｉ２には基本クロック信号を遅延回路
９で遅延することにより得られる遅延クロック信号が入
力される。複合ゲート８の動作により、基本クロック信
号と同形の信号が端子Ｏ１から出力されると共に、この
信号に比べて立ち上がりタイミングのみが遅い信号が端
子Ｏ２から出力される。

【００３８】第１の駆動回路６は端子Ｏ２から供給され
る信号から正転出力信号と反転出力信号を生成し、この
正転出力信号及び反転出力信号により入力スイッチＳ１
の開閉状態を制御する。一方、第２の駆動回路７は端子
Ｏ１から供給される信号から正転出力信号と反転出力信
号を生成し、この正転出力信号及び反転出力信号により
帰還スイッチＳ２の開閉状態を制御する。

【００３９】図５はラッチ部１２の動作を示すタイミン
グ図である。図５に示すように、本実施例に係るラッチ
回路では、帰還期間と標本化期間との間に、入力スイッ
チＳ１及び帰還スイッチＳ２が共に『開』となる分離期
間を設けていることを特徴とする。

【００４０】標本化期間において、入力スイッチＳ１は
『閉』となると共に帰還スイッチＳ２は『開』となる。
このとき、外部入力端子１に入力された電圧は第１のイ
ンバータ２の入力電圧となる。第１のインバータ２は、
しきい値電圧Ｖa を基準として入力電圧を反転増幅す
る。第１のインバータ２により反転増幅された電圧は、
第２のインバータ３により更に反転増幅されて出力され
る。このとき、第１のインバータ２の入力電圧と第２の
インバータ３の出力電圧とは、しきい値電圧Ｖaを基準
として同じ極性を有する。

【００４１】帰還期間において、入力スイッチＳ１は
『開』となると共に帰還スイッチＳ２は『閉』となる。
このとき、入力スイッチＳ１及び帰還スイッチＳ２の状
態は同時に切り替えられる。この切り替え動作が終了す
ると、第２のインバータ３の出力電圧は、『閉』である
帰還スイッチＳ２を通して第１のインバータ２の入力端
子に正帰還される。この正帰還により、第１のインバー
タ２の入力電圧及び第２のインバータ３の出力電圧は、
電源電圧又は接地電圧に至るまで駆動される。したがっ
て、標本化期間の終了時に外部入力端子１に入力されて
いる電圧は、第１のインバータ２のしきい値電圧Ｖa を
基準として電源電圧又は接地電圧に至るまで駆動され
て、外部出力端子４から出力されることになる。

【００４２】次に、入力スイッチＳ１は『開』のまま帰
還スイッチＳ２が『閉』から『開』となる。入力スイッ
チＳ１及び帰還スイッチＳ２が共に『開』となる期間を
分離期間と呼ぶ。分離期間を設けることにより、入力ス
イッチＳ１及び帰還スイッチＳ２が共に『閉』となる現
象が回避される。このため、従来のラッチ回路で発生し
ていた、帰還期間から標本化期間への遷移において、外
部入力端子１に入力される電圧を第２のインバータ３が
直前の帰還期間に保持していた電圧に向かって駆動する
という現象が生じない。さらに、ラッチ回路の前段に設
けられた回路の動作を乱すことがなくなる。

【００４３】図６は、帰還期間から標本化期間への遷移
における外部入力端子１に入力される電圧の変化を示す
グラフである。図６において、実線は外部入力端子１に
入力される電圧、一点鎖線は第２のインバータ３が帰還
期間において保持している電圧である。図６から分かる
ように、外部入力端子１に入力される電圧は、分離期間
が存在することにより、第２のインバータ３が帰還期間
において保持している電圧の影響を受けない。すなわ
ち、セトリング時間を削減することができるので高速動
作を実現することができる。なお、分離期間は、実際に
は１．５ｎｓ程度で十分な効果を得ることができ、セト
リング時間（１０〜１５ｎｓ）に比べて極めて小さい値
に設定することが可能である。

【００４４】以上説明したように、第１の実施例に係る
ラッチ回路によると、第１の駆動回路６、第２の駆動回
路７、複合ゲート８及び遅延回路９からなる制御部１１
によりラッチ部１２の入力スイッチＳ１及び帰還スイッ
チＳ２の動作順序を能動的に制御して、帰還期間から標
本化期間への遷移の途中に分離期間を設けることによ
り、ラッチ回路の前段に接続された回路の動作の乱れを
緩和すると共に高速動作を実現することができる。

【００４５】（第２の実施例） 本発明の第２の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００４６】図７は第２の実施例に係るラッチ回路の具
体的な回路構成の一例を示す回路図であり、第１の実施
例と同様に、図１に示すブロック図の各部に図２（ａ）
〜（ｄ）の回路を用いた場合の回路図である。ここで
は、図３に示す第１の実施例に係るラッチ回路と異なる
点についてのみ説明する。

【００４７】第１の実施例では、図３に示すように、複
合ゲート８の端子Ｉ１は信号入力端子１０と接続される
一方、端子Ｉ２は遅延回路９の出力端子１６と接続され
る。ところが本実施例では、図７に示すように、複合ゲ
ート８の端子Ｉ２が信号入力端子１０と接続される一
方、端子Ｉ１は遅延回路９の出力端子１６と接続され
る。この点を除いて、本実施例に係るラッチ回路は第１
の実施例と同様に構成されるので、図１及び図３と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。

【００４８】以上のように構成された第２の実施例に係
るラッチ回路について、図８及び図９を用いてその動作
を説明する。

【００４９】図８は複合ゲート８の入出力信号を示す図
である。図８に示すように、複合ゲート８の端子Ｉ１に
は基本クロック信号を遅延回路９で遅延することにより
得られる遅延クロック信号が入力される。一方、端子Ｉ
２には信号入力端子１０から基本クロック信号が直接入
力される。複合ゲート８の動作により、基本クロック信
号と同形の信号が端子Ｏ１から出力されると共に、この
信号に比べて立ち下がりタイミングのみが早い信号が端
子Ｏ２から出力される。

【００５０】第１の駆動回路６は端子Ｏ２から供給され
る信号から正転出力信号と反転出力信号を生成し、この
正転出力信号及び反転出力信号により入力スイッチＳ１
の開閉状態を制御する。一方、第２の駆動回路７は端子
Ｏ１から供給される信号から正転出力信号と反転出力信
号を生成し、この正転出力信号及び反転出力信号により
帰還スイッチＳ２の開閉状態を制御する。

【００５１】図９は第２の実施例に係るラッチ回路のラ
ッチ部１２の動作を示すタイミング図である。図９に示
すように、本実施例に係るラッチ回路では、標本化期間
と帰還期間との間に入力スイッチＳ１及び帰還スイッチ
Ｓ２が共に『開』となる保持期間を設けていることを特
徴とする。

【００５２】ここで、標本化期間及び帰還期間における
動作は第１の実施例と同様であるので説明を省略し、以
下、保持期間の動作のみを説明する。

【００５３】標本化期間から帰還期間への遷移におい
て、帰還スイッチＳ２は『開』のまま入力スイッチＳ１
が『閉』から『開』となる。入力スイッチＳ１及び帰還
スイッチＳ２が共に『開』となる期間を保持期間と呼
ぶ。保持期間を設けることにより、入力スイッチＳ１及
び帰還スイッチＳ２が共に『閉』となる現象が回避され
る。このため、従来のラッチ回路で発生していた、標本
化期間から帰還期間への遷移において、外部入力端子１
に入力される電圧を第２のインバータ３が標本化期間に
出力していた電圧に向かって駆動するという現象が生じ
ない。さらに、ラッチ回路の前段に設けられた回路の動
作を乱すことがなくなる。

【００５４】図１０は、標本化期間から帰還期間への遷
移における第１のインバータ２の入力電圧の変化を示す
グラフである。図１０において、実線は第１のインバー
タ２の入力電圧、一点鎖線は第２のインバータ３の出力
電圧である。図１０から分かるように、保持期間におい
て、第１のインバータ２の入力電圧は第２のインバータ
３の出力電圧の影響を受けず、標本化期間終了時の電圧
を保つ。第１のインバータ２の入力電圧は第１のインバ
ータ２のしきい値電圧Ｖa よりも高いので、帰還期間で
は第２のインバータ３から電源電圧が出力される。すな
わち、ラッチ回路の動作精度を向上することができる。

【００５５】以上説明したように、第２の実施例に係る
ラッチ回路によると、第１の駆動回路６、第２の駆動回
路７、複合ゲート８及び遅延回路９からなる制御部１１
によりラッチ部１２の入力スイッチＳ１及び帰還スイッ
チＳ２の動作順序を能動的に制御して標本化期間から帰
還期間への遷移の途中に保持期間を設けることにより、
ラッチ回路の前段に接続された回路の動作の乱れを緩和
すると共にラッチ回路の動作精度を向上することができ
る。

【００５６】（第３の実施例） 本発明の第３の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００５７】図１１（ａ）は第３の実施例に係るラッチ
回路に用いられる複合ゲート８Ａの一例を示す回路図で
ある。図１１（ａ）に示すように、複合ゲート８Ａは、
両方の入力端子が端子Ｉ１と接続されたＮＡＮＤゲート
と、このＮＡＮＤゲートの後段に接続され出力端子が端
子Ｏ１と接続されたインバータと、一方の入力端子が端
子Ｉ２と接続され他方の入力端子が端子Ｉ３と接続され
たＮＡＮＤゲートと、このＮＡＮＤゲートの後段に接続
され出力端子が端子Ｏ２と接続されたインバータとから
構成される。

【００５８】図１１（ｂ）は第３の実施例に係るラッチ
回路に用いられる遅延回路９Ａの一例を示す回路図であ
る。図１１（ｂ）に示すように、遅延回路９Ａは、イン
バータ２５及び２６が２段に直列接続されてなる第１の
遅延部分回路と、インバータ２７及び２８が２段に直列
接続されてなる第２の遅延部分回路とがさらに直列接続
されることにより構成されている。インバータ２５及び
２６における伝達遅延時間の総和が第１の遅延時間、イ
ンバータ２７及び２８における伝達遅延時間の総和が第
２の遅延時間となる。第１の遅延部分回路及び第２の遅
延部分回路におけるインバータの直列接続数を偶数とす
ることによって、入力端子２４と出力端子２９及び３０
とにおける信号の極性を合わせている。

【００５９】図１２は第３の実施例に係るラッチ回路の
具体的な回路構成の一例を示す回路図である。入力スイ
ッチＳ１及び帰還スイッチＳ２は図２（ｂ）の回路を用
いており、第１の駆動回路６及び第２の駆動回路７は図
２（ｃ）の回路を用いている。また、複合ゲート８Ａ及
び遅延回路９Ａはそれぞれ図１１（ａ）及び（ｂ）の回
路を用いている。

【００６０】図１２に示すように、制御部１１におい
て、遅延回路９Ａの入力端子２４は信号入力端子１０と
接続される。複合ゲート８Ａの端子Ｉ１は遅延回路９Ａ
の出力端子２９と接続され、端子Ｉ２は信号入力端子１
０と接続され、端子Ｉ３は遅延回路９Ａの出力端子３０
と接続される。複合ゲート８Ａの端子Ｏ１は第２の駆動
回路７の入力端子２１と接続され、端子Ｏ２は第１の駆
動回路６の入力端子２１と接続される。この点を除い
て、本実施例に係るラッチ回路は第１及び第２の実施例
と同様に構成されるので、図１、図３及び図７と同一の
機能を有するものには同一の符号を付してその詳細な説
明を省略する。

【００６１】以上のように構成された第３の実施例に係
るラッチ回路について、図１３及び図１４を用いてその
動作を説明する。

【００６２】図１３は複合ゲート８Ａの入出力信号を示
す図である。図１３に示すように、複合ゲート８Ａの端
子Ｉ１には基本クロック信号を遅延回路９Ａの第１の遅
延部分回路により第１の遅延時間だけ遅延することによ
り得られる第１の遅延クロック信号が入力される。複合
ゲート８Ａの端子Ｉ２には信号入力端子１０から基本ク
ロック信号が直接入力される。複合ゲート８Ａの端子Ｉ
３には第１の遅延クロック信号をさらに遅延回路９Ａの
第２の遅延部分回路により第２の遅延時間だけ遅延する
ことにより得られる第２の遅延クロック信号が入力され
る。複合ゲート８Ａの動作により、基本クロック信号と
同形の信号が端子Ｏ１から出力されると共に、この信号
に比べて立ち上がりタイミングが遅く且つ立ち下がりタ
イミングが早い信号が端子Ｏ２から出力される。

【００６３】第１の駆動回路６は端子Ｏ２から供給され
る信号から正転出力信号と反転出力信号を生成し、この
正転出力信号及び反転出力信号により入力スイッチＳ１
の開閉状態を制御する。一方、第２の駆動回路７は端子
Ｏ１から供給される信号から正転出力信号と反転出力信
号を生成し、この正転出力信号及び反転出力信号により
帰還スイッチＳ２の開閉状態を制御する。

【００６４】図１４は第３の実施例に係るラッチ回路の
ラッチ部１２の動作を示すタイミング図である。図１４
に示すように、本実施例に係るラッチ回路では、帰還期
間と標本化期間との間に入力スイッチＳ１及び帰還スイ
ッチＳ２が共に『開』となる分離期間が設けられると共
に、標本化期間と帰還期間との間に入力スイッチＳ１及
び帰還スイッチＳ２が共に『開』となる保持期間が設け
られる。標本化期間、帰還期間、分離期間、及び保持期
間における動作は第１及び第２の実施例と同様なのでこ
こでは説明を省略する。

【００６５】以上説明したように、第３の実施例に係る
ラッチ回路によると、第１の駆動回路６、第２の駆動回
路７、複合ゲート８Ａ及び遅延回路９Ａからなる制御部
１１によりラッチ部１２の入力スイッチＳ１及び帰還ス
イッチＳ２の動作順序を能動的に制御して、帰還期間か
ら標本化期間への遷移の途中に分離期間を設けると共に
標本化期間から帰還期間への遷移の途中に保持期間を設
けることにより、ラッチ回路の前段に接続された回路の
動作の乱れを緩和すると共にラッチ回路の動作速度及び
動作精度を向上することができる。

【００６６】（第４の実施例） 本発明の第４の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００６７】図１５は第４の実施例に係るラッチ回路の
ラッチ部を示す回路図である。図１に示すラッチ回路の
ラッチ部１２と異なるのは、第１のインバータ２の入力
端子と接地との間の寄生容量Ｃｓによる影響を低減する
ために、第１のインバータ２の入力端子と出力端子との
間に容量Ｃ１を設けた点である。図１５において、図１
と同一の機能を有するものには同一の符号を付してその
詳細な説明を省略する。

【００６８】本実施例に係るラッチ部は第１、第２又は
第３の実施例に係るラッチ回路のいずれにも用いること
ができるが、ここでは、容量Ｃ１の効果が特徴的に表れ
る第２の実施例に係るラッチ回路に用いる場合を例にと
り、図９に示すタイミング図を参照しながら説明する。

【００６９】ここで、第１のインバータ２のしきい値電
圧をＶa 、しきい値電圧Ｖa 近傍における電圧利得をＧ
（ただし、Ｇ＜０）とする。まず、標本化期間におい
て、容量Ｃ１の一方の端子には外部入力端子１に入力さ
れる電圧Ｖinが印加されると共に、他方の端子にはＧ×
（Ｖin−Ｖa ）＋Ｖa が印加される。したがって、容量
Ｃ１に蓄積される電荷量ｑS は次式で表わされる。

【００７０】 ｑS ＝Ｃ１×（Ｖin−（Ｇ×（Ｖin−Ｖa ）＋Ｖa ）） …（式１） 次に、第１のインバータ２の入力端子と接地との間の寄
生容量Ｃｓに蓄積される電荷量ｑSSは次式で表わされ
る。

【００７１】ｑSS＝Ｃｓ×Ｖin …（式２） 保持期間において、第１のインバータ２の入力電圧が電
圧ＶH に整定されるとすると、第１のインバータ２の出
力電圧はＧ×（ＶH −Ｖa ）＋Ｖa となり、これはその
まま容量Ｃ１の端子電圧となるので、容量Ｃ１に分配さ
れる電荷量ｑSHは次式で表わされる。

【００７２】 ｑSH＝Ｃ１×（ＶH −（Ｇ×（ＶH −Ｖa ）＋Ｖa ）） …（式３） さらに、寄生容量Ｃｓに蓄積される電荷量ｑSSH は次式
で表わされる。

【００７３】ｑSSH ＝Ｃｓ×ＶH …（式４） 標本化期間と保持期間とにおいて、容量Ｃ１と寄生容量
Ｃｓとの接続点で電荷保存則が成立する。ここではさら
に実際の回路特性に近づけるために、入力スイッチＳ１
及び帰還スイッチＳ２の回路に寄生する容量の端子電圧
の電源間移動に伴なう電荷の再分配によって、保持期間
に遷移するときに容量Ｃ１と寄生容量Ｃｓとの接続点に
注入される電荷量ｑf を電荷保存則を表わす式に加え
る。すなわち、 ｑS ＋ｑSS＋ｑf ＝ｑSH＋ｑSSH …（式５） （式５）に（式１）〜（式４）を代入して電圧ＶH につ
いて整理すると次式のようになる。

【００７４】 ＶH ＝Ｖin＋ｑf ／（Ｃｓ＋（１−Ｇ）×Ｃ１） …（式６） 容量Ｃ１が無い場合は、（式６）においてＣ１＝０とな
り、 ＶH ＝Ｖin＋ｑf ／Ｃｓ …（式７） となる。（式６）及び（式７）の右辺第２項は、整定電
圧ＶH の入力電圧Ｖinに対する誤差電圧を表わしてい
る。両式を比較すると、Ｃ１の存在により誤差電圧の値
が小さくなることが分かる。すなわち、容量Ｃ１により
誤差電圧は抑制されることになる。

【００７５】また、実際のラッチ回路では、半導体集積
回路の製造プロセスに起因して寄生容量Ｃｓはばらつき
を持っている。このため、誤差電圧のばらつきも実際の
回路では大きくなる。これに対して容量Ｃ１は、寄生容
量Ｃｓよりばらつきを少なくできると共に寄生容量Ｃｓ
よりも十分大きく形成できるので、容量Ｃ１の存在によ
り寄生容量Ｃｓの影響を小さくすることになる。すなわ
ち、整定電圧ＶH は近似的に次式で表わされる。

【００７６】 ＶH ＝Ｖin＋ｑf ／（（１−Ｇ）×Ｃ１） （∴Ｃｓ＜＜（１−Ｇ）×Ｃ１）…（式８） したがって、右辺第２項の誤差電圧は寄生容量Ｃｓに依
存しなくなり、誤差電圧のばらつきを緩和することがで
きる。

【００７７】この後、ラッチ回路は電圧ＶH をもとに帰
還期間に入るが、高精度の動作を行うためには小さな誤
差電圧が必要であることは自明である。

【００７８】以上説明したように、第４の実施例に係る
ラッチ回路によると、ラッチ部において第１のインバー
タ２の入力端子と出力端子との間に容量Ｃ１を設けるこ
とによって、保持期間における誤差電圧を抑制すると共
に半導体集積回路の製造プロセスに起因する誤差電圧の
ばらつきを緩和することができる。

【００７９】（第５の実施例） 本発明の第５の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００８０】図１６は第５の実施例に係るラッチ回路の
ラッチ部を示す回路図である。図１５に示す第４の実施
例のラッチ部と異なるのは、後段に接続された回路の動
作の影響がラッチ回路に伝達することを抑制するため
に、第２のインバータ３の入力端子と出力端子との間に
容量Ｃ２を設けた点である。図１６において、図１５と
同一の機能を有するものには同一の符号を付してその詳
細な説明を省略する。

【００８１】本実施例に係るラッチ部は第１、第２又は
第３の実施例に係るラッチ回路のいずれにも用いること
ができるが、ここでは、図３に示す第１の実施例に係る
ラッチ回路に用いる場合を例にとり、その動作を説明す
る。

【００８２】容量Ｃ２の効果が特徴的に表れるのは、ラ
ッチ回路の出力電圧が帰還動作において遷移していると
きである。第２のインバータ３と容量Ｃ２とからなる回
路では容量Ｃ２は帰還回路網の役割を果たすことにな
る。ラッチ回路の後段に接続された回路の動作時に発生
した電圧が外部出力端子４に表れると、その電圧は容量
Ｃ２を通じて第２のインバータ３の入力端子に与えられ
第２のインバータ３により反転増幅される。これによ
り、後段の回路からの擾乱電圧を抑制することができ
る。この結果、ラッチ回路の出力電圧に対する後段の回
路の動作による影響を緩和することができ、ラッチ回路
の帰還動作における電圧遷移の乱れを抑制することがで
きる。

【００８３】なお、本実施例のラッチ部は、第２及び第
３の実施例に係るラッチ回路に用いられた場合にも同様
の効果を得ることができる。

【００８４】以上説明したように、第５の実施例に係る
ラッチ回路によると、第２のインバータ３の入力端子と
出力端子との間に容量Ｃ２を設けることによって、ラッ
チ回路の後段に接続された回路の動作による影響を緩和
することができ、ラッチ回路の帰還動作における電圧遷
移の乱れを抑制し動作精度を向上させることができる。

【００８５】（第６の実施例） 本発明の第６の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００８６】図１７は第６の実施例に係るラッチ回路の
ラッチ部を示す回路図である。図１５に示す第４の実施
例に係るラッチ部と異なるのは、第１のインバータ２の
入力端子と出力端子との間に容量Ｃ１を設ける代わりに
第１のインバータ２の入力端子と第２のインバータ３の
出力端子との間に容量Ｃ３を設けた点である。図１７に
おいて、図１５と同一の機能を有するものには同一の符
号を付してその詳細な説明を省略する。

【００８７】本実施例に係るラッチ部は第１、第２又は
第３の実施例に係るラッチ回路のいずれにも用いること
ができるが、ここでは、容量Ｃ３の効果が特徴的に表れ
る第２の実施例に係るラッチ回路に用いる場合を例にと
り、図９に示すタイミング図を参照しながら説明する。

【００８８】まず、標本化期間において、容量Ｃ３の一
方の端子には外部入力端子１に入力される入力電圧Ｖin
が印加されると共に、他方の端子にはＧ² ×（Ｖin−Ｖ
a ）＋Ｖa が印加される。したがって、容量Ｃ３に蓄積
される電荷量ｑS は次式で表わされる。

【００８９】 ｑS ＝Ｃ３×（Ｖin−（Ｇ² ×（Ｖin−Ｖa ）＋Ｖa ）） …（式９） 第１のインバータ２の入力端子と接地との間の寄生容量
Ｃｓに蓄積される電荷量ｑSSは次式で表わされる。

【００９０】ｑSS＝Ｃｓ×Ｖin …（式１０） 保持期間において、第１のインバータ２の入力電圧が電
圧ＶH に整定されるとすると、容量Ｃ３に分配される電
荷量ｑSHは次式で表わされる。

【００９１】 ｑSH＝Ｃ３×（ＶH −（Ｇ² ×（ＶH −Ｖa ）＋Ｖa ）） …（式１１） さらに、寄生容量Ｃｓに分配される電荷量ｑSSH は次式
で表わされる。

【００９２】ｑSSH ＝Ｃｓ×ＶH …（式１５） 標本化期間と保持期間とにおいて、容量Ｃ３と寄生容量
Ｃｓとの接続点で電荷保存則が成立する。ここではさら
に実際の回路特性に近づけるために、入力スイッチＳ１
及び第２の帰還スイッチＳ２の回路に寄生する容量の端
子電圧の電源間移動に伴う電荷の再分配によって、保持
期間に遷移するときに容量Ｃ３と寄生容量Ｃｓとの接続
点に注入される電荷量ｑf を電荷保存則を表わす式に加
える。すなわち、 ｑS ＋ｑSS＋ｑf ＝ｑSH＋ｑSSH …（式１３） （式１３）に（式９）〜（式１２）を代入して整定電圧
ＶH について整理すると、 ＶH ＝Ｖin＋ｑf ／（Ｃｓ＋（１−Ｇ² ）×Ｃ３） …（式１４） 容量Ｃ３が無い場合は、（式１４）においてＣ３＝０と
なり、 ＶH ＝Ｖin＋ｑf ／Ｃｓ …（式１５） となる。（式１４）及び（式１５）の右辺第２項は、整
定電圧ＶH の入力電圧Ｖinに対する誤差電圧を表してい
る。両式を比較すると、Ｃ３の存在により誤差電圧の値
が小さくなることが分かる。すなわち、容量Ｃ３により
誤差電圧は抑制されることになる。

【００９３】また、実際のラッチ回路では、半導体集積
回路の製造プロセスに起因して寄生容量Ｃｓはばらつき
を持っている。このため、誤差電圧のばらつきも大きく
なる。これに対して容量Ｃ３は、寄生容量Ｃｓよりもば
らつきを少なくできると共に寄生容量Ｃｓよりも十分大
きく形成できるので、容量Ｃ３の存在により寄生容量Ｃ
ｓの影響を小さくすることができる。すなわち、整定電
圧ＶH は近似的に次式で表わされる。

【００９４】 ＶH ＝Ｖin＋ｑf ／（（１−Ｇ² ）×Ｃ３）， （∴Ｃｓ＜＜（１−Ｇ² ）×Ｃ３） …（式１６） したがって、右辺第２項の誤差電圧は寄生容量Ｃｓに依
存しなくなり、誤差電圧のばらつきを緩和することがで
きる。

【００９５】この後、ラッチ回路は整定電圧ＶH をもと
に帰還動作を行うが、高精度の動作を行うためには誤差
電圧は小さい方が好ましいことは明らかである。

【００９６】以上説明したように、第６の実施例に係る
ラッチ回路によると、第１のインバータ２の入力端子と
第２のインバータ３の出力端子との間に容量Ｃ３を設け
ることによって、保持期間における誤差電圧を抑制する
と共に半導体集積回路の製造プロセスに起因する誤差電
圧のばらつきを緩和することができる。

【００９７】（第７の実施例） 本発明の第７の実施例に係るラッチ回路について図面を
参照しながら説明する。

【００９８】図１８は本発明の第７の実施例に係るラッ
チ回路を示す回路図である。図１８において、１は外部
入力端子、２は第１のインバータ、３は第２のインバー
タ、４は外部出力端子、Ｓ１は第１のスイッチ手段とし
ての入力スイッチ、Ｓ２は第２のスイッチ手段としての
帰還スイッチ、Ｓ３はバイアススイッチ手段としての第
１のバイアススイッチ、Ｓ４はバイアススイッチ手段と
しての第２のバイアススイッチである。第１のインバー
タ２及び第２のインバータ３により正転増幅回路５が構
成される。

【００９９】入力スイッチＳ１は外部入力端子１と第１
のインバータ２の入力端子との間に設けられ、『閉』の
とき外部入力端子１から入力される電圧を第１のインバ
ータ２に供給するスイッチである。第１のインバータ２
は入力スイッチＳ１と接続されており、供給される入力
電圧を反転増幅する増幅器である。第２のインバータ３
は第１のインバータ２に対して直列に接続されており、
第１のインバータ２の出力電圧を反転増幅する増幅器で
ある。帰還スイッチＳ２は第１のインバータ２の入力端
子と第２のインバータ３の出力端子との間に設けられ、
『閉』のとき第２のインバータ３の出力電圧を第１のイ
ンバータ２の入力電圧に正帰還させるスイッチである。

【０１００】第１のバイアススイッチＳ３は第１のイン
バータ２の入力端子と出力端子との間に設けられ、第１
のインバータ２の入力端子と出力端子との離接状態を切
り替える。第２のバイアススイッチＳ４は第２のインバ
ータ３の入力端子と出力端子との間に設けられ、第２の
インバータ３の入力端子と出力端子との離接状態を切り
替える。

【０１０１】以上のように構成されたラッチ回路の動作
について、図１９（ａ）を参照しながら説明する。

【０１０２】図１９（ａ）は図１８に示すラッチ回路の
動作を示すタイミング図である。図１９（ａ）に示すよ
うに、標本化期間において、入力スイッチＳ１は『閉』
となると共に帰還スイッチＳ２、第１のバイアススイッ
チＳ３及び第２のバイアススイッチＳ４は『開』とな
る。この状態では、外部入力端子１に入力される電圧Ｖ
inは入力スイッチＳ１を通じて第１のインバータ２の入
力端子に供給される。第１のインバータ２はしきい値電
圧Ｖa を基準として入力電圧Ｖinを反転増幅する。第１
のインバータにより反転増幅された電圧は、第２のイン
バータ３によりさらに反転増幅されて出力される。この
とき、入力電圧Ｖinと第２のインバータ３の出力電圧と
はしきい値電圧Ｖa を基準として同じ極性を有する。

【０１０３】帰還期間において、入力スイッチＳ１は
『開』となると共に帰還スイッチＳ２は『閉』となる。
第１のバイアススイッチＳ３及び第２のバイアススイッ
チＳ４は『開』のままである。この状態では、第２のイ
ンバータ３の出力電圧が『閉』である第２のスイッチＳ
２を通じて第１のインバータ２の入力端子に正帰還され
る。この正帰還により、第１のインバータ２の入力電圧
及び第２のインバータ３の出力電圧は、電源電圧又は接
地電圧に至るまで駆動される。したがって、標本化期間
の終了時に外部入力端子１に入力されている電圧は、第
１のインバータ２のしきい値電圧Ｖa を基準として電源
電圧又は接地電圧に至るまで駆動されて、外部出力端子
４から出力されることになる。

【０１０４】バイアス期間において、入力スイッチＳ１
は『開』であり帰還スイッチＳ２は『閉』である。そし
て、第１のバイアススイッチＳ３及び第２のバイアスス
イッチＳ４は『開』から『閉』になる。この状態では、
第１のインバータ２の入出力端子及び第２のインバータ
３の入出力端子には第１のバイアススイッチＳ３及び第
２のバイアススイッチＳ４により、しきい値電圧Ｖa が
バイアスされる。このとき、直前の帰還期間におけるラ
ッチ回路の保持電圧がしきい値電圧Ｖa に遷移すること
によって、標本化期間における最終電圧へのセトリング
時間に対する保持電圧の値の違いによる影響をなくすこ
とができる。

【０１０５】さらに、本実施例のラッチ回路は、第１、
第２及び第３の実施例に係るラッチ回路のいずれにもラ
ッチ部として適用することができる。ここでは、図３に
示す第１の実施例のラッチ回路に用いた場合の動作を図
１９（ｂ）に示す。図１９（ｂ）に示すように、この場
合のラッチ回路は、第１の実施例と本実施例とが組み合
わされた動作を行い、分離期間において、第１のインバ
ータ２の入出力端子及び第２のインバータ３の入出力端
子に、第１のバイアススイッチＳ３及び第２のバイアス
スイッチＳ４によりしきい値電圧Ｖa がバイアスされ
る。

【０１０６】（第８の実施例） 本発明の第８の実施例に係るラッチ回路について図面を
参照しながら説明する。

【０１０７】図２０は第８の実施例に係るラッチ回路を
示す回路図である。図１８に示す第７の実施例に係るラ
ッチ回路と異なるのは、第１のインバータ２のしきい値
電圧Ｖafと第２のインバータ３のしきい値電圧Ｖasとの
差電圧を保持する容量Ｃ４をさらに設けた点である。図
２０において、容量Ｃ４は第１のインバータ２の出力端
子と第２のインバータ３の入力端子との間に介設されて
いる。図１８と同一の機能を有するものには同一の符号
を付してその詳細な説明を省略する。

【０１０８】ここでは、実際の回路におけるプロセス変
動によるインバータのしきい値電圧のばらつきが考慮さ
れている。そして、容量Ｃ４はこのしきい値電圧のばら
つきを緩和する。

【０１０９】図２１は第８の実施例に係るラッチ回路の
動作を示すタイミング図である。標本化期間及び帰還期
間における動作は第７の実施例と同様なので、ここで
は、詳細な説明を省略する。特徴的なのは、バイアス期
間である。図２１に示すように、バイアス期間に入る
と、まず初めに、第１のバイアススイッチＳ３及び第２
のバイアススイッチＳ４が『閉』となる。これによっ
て、第１のインバータ２及び第２のインバータ３にそれ
ぞれしきい値電圧Ｖaf及びＶasがバイアスされる。バイ
アス期間の後半において、第１のバイアススイッチＳ３
は『閉』から『開』となり、第２のバイアススイッチＳ
４は『閉』のままである。その後、第２のバイアススイ
ッチＳ４も『閉』から『開』となる。この動作により、
容量Ｃ４には差電圧Ｖaf−Ｖasが保持される。このた
め、しきい値電圧のばらつきによる影響を抑制し、動作
精度を向上させることができる。

【０１１０】なお、以上説明したような第１〜第８の実
施例に係るラッチ回路をＡ／Ｄ変換器に使用することに
よって、Ａ／Ｄ変換器の重要な性能である微分非直線性
と積分非直線性とを改善することができる。

【０１１１】

【発明の効果】請求項１の発明に係るラッチ回路による
と、正転増幅回路を構成するＮ個の反転増幅回路のそれ
ぞれの間に設けられた各容量は、前段の反転増幅回路の
しきい値電圧と後段の反転増幅回路のしきい値電圧との
差電圧を保持するため、各反転増幅回路のしきい値電圧
のばらつきによる影響を緩和できるので、ラッチ回路の
動作精度を向上することができる。

【０１１２】そして、請求項２の発明に係るＡ／Ｄ変換
器によると、請求項１の発明に係るラッチ回路を用いる
ので、微分非直線性と積分非直線性とを改善することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るラッチ回路の構成
の概要を示すブロック図である。

【図２】（ａ）は第１の実施例に係るラッチ回路を構成
する遅延回路の一例を示す回路図であり、（ｂ）は第１
の実施例に係るラッチ回路を構成するスイッチの一例を
示す回路図であり、（ｃ）は第１の実施例に係るラッチ
回路を構成する駆動回路の一例を示す回路図であり、
（ｄ）は第１の実施例に係るラッチ回路を構成する複合
ゲートの一例を示す回路図である。

【図３】第１の実施例に係るラッチ回路の具体的な回路
構成の一例を示す回路図である。

【図４】第１の実施例に係るラッチ回路を構成する複合
ゲートの入出力信号を示すタイミング図である。

【図５】第１の実施例に係るラッチ回路を構成するラッ
チ部の動作を示すタイミング図である。

【図６】第１の実施例に係るラッチ回路を構成するラッ
チ部の動作において、外部入力端子１に入力される電圧
の変化を示すグラフである。

【図７】本発明の第２の実施例に係るラッチ回路の具体
的な回路構成の一例を示す回路図である。

【図８】第２の実施例に係るラッチ回路を構成する複合
ゲートの入出力信号を示すタイミング図である。

【図９】第２の実施例に係るラッチ回路を構成するラッ
チ部の動作を示すタイミング図である。

【図１０】第２の実施例に係るラッチ回路を構成するラ
ッチ部の動作において、外部入力端子１に入力される電
圧の変化を示すグラフである。

【図１１】（ａ）は本発明の第３の実施例に係るラッチ
回路を構成する複合ゲートの一例を示す回路図であり、
（ｂ）は第３の実施例に係るラッチ回路を構成する遅延
回路の一例を示す回路図である。

【図１２】第３の実施例に係るラッチ回路の具体的な回
路構成の一例を示す回路図である。

【図１３】第３の実施例に係るラッチ回路を構成する複
合ゲートの入出力信号を示すタイミング図である。

【図１４】第３の実施例に係るラッチ回路を構成するラ
ッチ部の動作を示すタイミング図である。

【図１５】本発明の第４の実施例に係るラッチ回路のラ
ッチ部を示す回路図である。

【図１６】本発明の第５の実施例に係るラッチ回路のラ
ッチ部を示す回路図である。

【図１７】本発明の第６の実施例に係るラッチ回路のラ
ッチ部を示す回路図である。

【図１８】本発明の第７の実施例に係るラッチ回路を示
す回路図である。

【図１９】（ａ）は第７の実施例に係るラッチ回路の動
作を示すタイミング図であり、（ｂ）は第７の実施例に
係るラッチ回路をラッチ部として図３に示す第１の実施
例に係るラッチ回路に適用した場合におけるこのラッチ
部の動作を示すタイミング図である。

【図２０】本発明の第８の実施例に係るラッチ回路を示
す回路図である。

【図２１】第８の実施例に係るラッチ回路の動作を示す
タイミング図である。

【図２２】従来のラッチ回路の構成を示す回路図であ
る。

【図２３】従来のラッチ回路における入力スイッチ及び
帰還スイッチの動作を示す図である。

【図２４】従来のラッチ回路の動作を示す図である。

【図２５】従来のラッチ回路の動作における増幅器６１
の出力電圧の変化を示すグラフである。

【図２６】従来のラッチ回路の動作における第１のイン
バータ５２の入力電圧の変化を示すグラフである。

【符号の説明】

Ｓ１ 入力スイッチ（第１のスイッチ手段） Ｓ２ 帰還スイッチ（第２のスイッチ手段） １ 外部入力端子 ２ 第１のインバータ ３ 第２のインバータ ４ 外部出力端子 ５ 正転増幅回路 ６ 第１の駆動回路（第１の駆動手段） ７ 第２の駆動回路（第２の駆動手段） ８、８Ａ 複合ゲート（信号生成手段） ９、９Ａ 遅延回路（遅延手段） １０ 信号入力端子 １１ 制御部（制御手段） １２ ラッチ部 Ｃ１、Ｃ２、Ｃ３、Ｃ４ 容量 Ｓ３ 第１のバイアススイッチ（バイアススイッチ手
段） Ｓ４ 第２のバイアススイッチ（バイアススイッチ手
段） ５１ 外部入力端子 ５２ 第１のインバータ ５３ 第２のインバータ ５４ 外部出力端子 ５５ａ、５６ａ ＰＭＯＳ ５５ｂ、５６ｂ ＮＭＯＳ Ｓ１ 入力スイッチ Ｓ２ 帰還スイッチ ６１ 増幅器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−121516（ＪＰ，Ａ) 特開 平５−110387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/037

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力電圧を受け取るための外部
   入力端子と、 直列に接続されたＮ個（ただしＮは偶数）の反転増幅回
   路からなり前記入力電圧を正転増幅する正転増幅回路
   と、 前記外部入力端子と前記正転増幅回路の入力端子との間
   に設けられ、前記外部入力端子と前記正転増幅回路の入
   力端子とを接続する閉状態と前記外部入力端子と前記正
   転増幅回路の入力端子とを切り離す開状態とを切り替え
   る第１のスイッチ手段と、 前記正転増幅回路の入力端子と出力端子との間に設けら
   れ、前記正転増幅回路の入力端子と出力端子とを接続す
   る閉状態と前記正転増幅回路の入力端子と出力端子とを
   切り離す開状態とを切り替える第２のスイッチ手段と、 前記正転増幅回路を構成するＮ個の反転増幅回路の入力
   端子と出力端子との間にそれぞれ設けられ、各反転増幅
   回路の入力端子と出力端子とを接続する閉状態と各反転
   増幅回路の入力端子と出力端子とを切り離す開状態とを
   切り替えるＮ個のバイアススイッチ手段とを備え、 前記正転増幅回路は、第ｉ段（ただしｉは１≦ｉ≦（Ｎ
   −１）を満たす全ての整数）の反転増幅回路の出力端子
   と第（ｉ＋１）段の反転増幅回路の入力端子との間に直
   列に接続された（Ｎ−１）個の容量を有することを特徴
   とするラッチ回路。
2. 【請求項２】 請求項１記載のラッチ回路を備えたＡ／
   Ｄ変換器 。