JP3142009B2 - 静電誘導形ゲート構造の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】高速、高効率スイッチング半導体
デバイス、特に静電誘導形サイリスタ及び静電誘導形ト
ランジスタにおいて、高速スイッチング性能と高ゲート
耐圧を製造安定性を損うことなく実現する、表面ゲート
構造を有する静電誘導形ゲート構造の製造方法に関す
る。

【０００２】

【従来の技術】従来の静電誘導形サイリスタ（以後ＳＩ
サイリスタと称す）、静電誘導形トランジスタ（以後Ｓ
ＩＴと称す）の模式的断面構造図を図１３乃至図１５に
示す。図１３は埋込みゲート形構造、図１４は切込みゲ
ート形構造、図１５は表面ゲート形構造の例である。図
１３乃至図１５において、１はカソード電極（ソース電
極）、２はゲート電極、３はアノード電極（ドレイン電
極）、４はｎエミッタ（ｎ_E ）（ソース）拡散層、５は
エピタキシャル成長層内ｎ^- 層、６はｐゲート拡散層
（ｐ_B ）、７はｎ^- 或いはｉ(intrinsic) 基板、８はｐ
エミッタ拡散層、９はＳｉＯ₂ 絶縁膜、１０はｎチャン
ネル、１１はエッチングによる削除域、１２はエピタキ
シャル成長層、１３はゲート近傍静電容量、１４はｐ_B
−ｎ_E 間抵抗ｒ_s を示す。

【０００３】（ ）内はＳＩＴの場合に対応している。
以後、説明簡略化のためＳＩサイリスタの場合について
説明する。

【０００４】図１３は、例えば、村岡らによる論文、
“１６００Ｖ、３００Ａ ＳＩサイリスタの特性”電気
学会資料EDD-88-56, SPC-88-54, 67 (1988) 或いは、龍
田らによる論文、“高周波パワーＳＩＴの特性”電気学
会資料EDD-87-68, SPC-87-52,61 (1987) において開示
されている構造である。また図１４は、例えば、H. Gru
ening らによる論文、“Field Controlled Thyristors
a New-Family of PowerSemiconductors with Advanced
Circuitry”Conf. Rec., PESC '88, 1311 (1988) にお
いて開示されている構造である。或いはまた、図１５
は、例えば、只野らによる論文、“短絡構造ＳＩサイリ
スタのスイッチング特性”電気学会資料EDD-90-59, SPC
-90-58 (1990) において開示されている構造である。

【０００５】カソード電極側構造に注目し、従来のデバ
イスの長所、短所を記すと次の様になる。図１３の埋込
みゲート形構造では、カソード側にｎ^- エピタキシャル
層１２を成長させ、エッチングにより削除域１１を除く
工程を含んでいる。長所としてカソード・ゲート間のエ
ピタキシャル層の厚さをとれるのでゲート・カソード耐
圧が高くとれる。例えば、７０〜２００Ｖ程度は容易に
得られる。従って、製造歩留りは高く、またカソードを
圧接し圧接型パッケージに密封し組込むことも可能であ
り、大電力のスイッチング素子として使えることが主要
な用途としてあげられる。しかし短所として、このタイ
プはエピタキシャル層１２の厚みをパワー用に厚くとる
が、エピタキシャル成長時においてゲート拡散層（ｐ_B
層）６や基板からのアウトデイフュージョンで高抵抗の
安定したｎ^- 層５を形成するのが難しく、通常Ｎ_B ＝１
〜４×１０¹⁵cm^-3程度で形成される。

【０００６】ゲート・カソード間に形成される静電容量
は、階段接合の場合

【０００７】

【数１】 Ｃ_g ＝｛（ｑε₀ ε_s Ｎ_B ）／（２（Ｖ_bi−Ｖ）｝^1/2 ・・・（１）

【０００８】と表わされる。ここでε₀ は真空の誘電
率、ε_s はＳｉの比誘電率、Ｎ_B はエピタキシャル層内
ｎ形不純物濃度、Ｖ_biは内蔵電位、Ｖは逆バイアス（マ
イナス）電圧である。

【０００９】この（１）式で表わされる容量Ｃ_g の値
は、理想的にｎ^- 層を高抵抗化、すなわちｉ層化（例え
ばＮ _B ＜１×10¹³cm^-3）した場合に比べ大きくなる。す
なわちＳＩサイリスタをＯＮ状態にする際、静電誘導効
果の限界を与える充電時間（時定数）τ＝Ｃ_g ×ｒ_s が
大きくなる。ここで、ＲＣ回路系にて流れる電流を

【００１０】

【数２】

【００１１】とすると、Ｖ₀ は充電電圧、ｒ_s は抵抗、
ｔは時間、ｒ_s はｎエミッタ拡散層（ｎ_E ）４とｐゲー
ト拡散層（ｐ_B ）６間の通電時抵抗である。それ故、こ
のタイプのデバイスはエピタキシャル層１２の厚さが厚
くなればなる程、ターンオン・タイムが顕著に増加し、
デバイスの性能上高速化は制限を受ける。

【００１２】また、エピタキシャル層を厚くとること
で、カソード微細化が難しく、電流導通域としてのチャ
ンネル１０の数を多く配置するため、ゲート電極２から
電流を引き出す際に遅れが生ずる。即ち、単位セグメン
トの中央域においてゲート電圧による制御性の悪い領域
ができる。従って、ターンオフ性能も制限を受けるの
で、エピタキシャル層１２により、パワーデバイス向け
ではあるが、高速性能は劣り、高速化は期待できない。

【００１３】図１４の切込みゲート形構造では、ｎ^- 基
板７上をドライエッチングで切込んで縦方向に長いチャ
ンネル１０が形成される工程を含んでいる。この長さは
例えば約２５μｍ程度にも達する。

【００１４】このタイプは微細加工を実施すれば高速化
できるが、チャンネルが縦方向に長いだけオン性能には
不利であると同時に、ｎエミッタ拡散層（ｎ_E ）４の平
面と同一平面上にｐゲート拡散層（ｐ_B ）との接合がで
きていて、高濃度同士の接合となっている。それ故、接
合に高電界がかかり、耐圧は７〜２５Ｖ程度にしかとれ
ない。これはプレーナ形特有のことで、図１５と共通の
問題であり、製造上、均一に安定したゲート・カソード
間耐圧を得ることが難しく、低耐圧が故に、装置組込
時、高速動作時等、スパイク電圧等で破壊し易いのが大
きな欠点となっている。

【００１５】図１５のプレーナ形構造では、ほぼ同一表
面上にカソード電極１、ゲート電極２を設ける工程を含
んでいる。長所として、ゲート・カソード間に形成され
る静電容量Ｃ_g が小さく、ＯＮ性能が最も優れる。一般
的に、サイリスタでＯＦＦ性能を向上させるにはアノー
ドショート率を増加させたり、ライフタイムコントロー
ルを用いるが、そうするとＯＮ性能は低下する。しか
し、ＯＮ性能が優れているデバイスのＯＦＦ性能の向上
をさせても、ＯＮ性能に変化は少ないか、無視できる位
となる。プレーナ形ゲート構造はカソード側が最も微細
化でき、電流通電面積も多くとれ、面積利用率が高い。
また、チャンネルのすぐ隣りにゲート電極を配置でき、
電流のゲート電極への引き出し抵抗が低く、ターンオフ
ＯＦＦ性能も優れる。

【００１６】しかし、短所として、図１４に示した切込
みゲート形構造と同じくｎ_E 層４とｐ_B 層６とが高濃度
同士の接合を有するプレーナ接続となっているため、カ
ソード電極１、ゲート電極２間耐圧がせいぜい２５Ｖ程
度しかとれない。

【００１７】更に、チャンネル幅を広くとれない（数μ
ｍ）等の制限があり、ｐ_B 層６、ｎ_E 層４の配置を正確
に行う必要が有る。両層が所定の位置よりズレると、ｐ
_B −ｎ_E 間で接合の濃度勾配が特に急峻になる等の不都
合が生じ、耐圧は更に低下する。一般に従来のプレーナ
形での合わせ精度は０．数μｍが要求され、非常に製作
安定化が難しい。それ故、図１４に示した構造と同様に
歩留りの面、使用時に破壊し易い点で問題がある。

【００１８】従来のプレーナ形ゲート構造は、次の理由
でゲート側の合わせ精度、仕上り寸法精度が厳しく要求
される。まず、静電誘導形素子はアノード・カソード間
に順方向に印加される規定電圧を、ゲート近傍のゲート
ポテンシャル即ち、例えばｐ_B −ｎ_E 間に発生する内蔵
電位もしくはゲート・カソード間逆バイアス印加電圧で
ブロック（阻止）する。ここで電圧増幅率μは制御され
るべきアノード電圧に対するゲート電圧として定義され
る。そのため、ゲート近傍の仕上り寸法は０．数μｍが
要求される。また、上記の寸法上の制約により、ｐ_B 拡
散層６とｎ_E 拡散層４とを近接形成することになる。そ
の結果、高濃度拡散層同士の“ｐ⁺ −ｎ⁺ 接合”が、ゲ
ート拡散層表面近傍にできる。この接合に逆方向バイア
ス電圧を印加すると、いわゆる、ゲート・カソード間逆
方向耐圧は、急峻な濃度差の接合部に強い電界が集中す
るため、低いバイアス電圧（例えば２５Ｖ程度）で、ブ
レークオーバーしてしまう。ここでも仕上り寸法精度の
差により、“ｐ⁺−ｎ⁺ 接合”の急峻な濃度勾配が変わ
り、ゲート・カソード間逆方向耐圧は変化し、ばらつい
たものとして仕上がることになる。

【００１９】このようなことから、プレーナ形ゲート構
造では、非常に厳しい加工精度が要求され、ステッパー
露光法やセルフアラインメント技術等の技術を駆使して
製造されるが、歩留りは中々上がらないのが実情であ
る。更に、実用となる寸法設計で、ゲート・カソード間
逆方向耐圧は、せいぜい２５Ｖ程度である。装置に適用
した場合に、実動作時のスパイク電圧等で局所破壊し易
い。従って、従来のプレーナ形ゲート構造は、特にパワ
ーデバイス化の方向において、欠点となっている。

【００２０】

【発明が解決しようとする課題】本発明の目的はプレー
ナ形の静電誘導形ゲート構造の新規な製造方法を提供す
ることである。

【００２１】更に、具体的に本発明の目的の１つは、プ
レーナ形の静電誘導形ゲート構造において、高ゲート耐
圧高製造歩留りを実現できる製造方法を提供することで
ある。

【００２２】

【課題を解決するための手段】本発明は、ゲート・カソ
ード間の逆方向耐圧を向上させるためと、製作し易いよ
うにゲート・カソード間に仕上り寸法に余裕を持たすべ
く、基板７側へのｐ_B 拡散深さに比べて薄いエピタキシ
ャル成長層を形成することを特徴とする。これは高温エ
ピタキシャル成長中にｐ_B拡散層からのｐ形不純物のア
ウトデイフュージョン、及びチャンネルが全閉にならな
いようｎ形の不純物による補償により、エピタキシャル
成長の始まる界面から、エピタキシャル成長終了のカソ
ード側表面にかけてｐ_B 拡散層６を埋込みゲート形のゲ
ート形状に近似して仕上げる工程、いわゆる、後から形
成するｎ_E 拡散層４に接するまでの不純物濃度勾配、及
び濃度を従来のプレーナ形に比べゆるく、そして低く形
成することを特徴としている。

【００２３】本発明の構成は下記に示す通りである。即
ち、本発明は、ゲート拡散層とそれに対向するエミッタ
拡散層が同一平面上に形成される、プレーナ形の静電誘
導形ゲート構造の製造方法であって、ゲート拡散を行っ
た後、埋込みゲート形ゲート構造を形成する如くエピタ
キシャル成長層を形成する工程と、該エピタキシャル成
長層の形成中に、ゲート拡散不純物のオートドーピング
及びオートドーピングの補償を行い、エピタキシャル成
長層表面に形成するエミッタ拡散層と該ゲート拡散層と
の間にｐ形とｎ形の不純物がほぼ等量補償し合った高抵
抗層をはさんだｐｉｎ接合を形成する工程と、該エピタ
キシャル成長層の形成の終了後、埋込まれたゲート拡散
層上にゲート不純物と同じ導電形の半導体を形成する不
純物を追加拡散する工程と、該エピタキシャル表面にゲ
ート電極を形成する工程とからなることを特徴とする、
静電誘導形ゲート構造の製造方法としての構成を有する
ものである。

【００２４】

【作用】エピタキシャル成長を適用した本発明による構
造を、プレーナエピタキシャルゲート（Planar Epitaxi
al Gate,ＰＥＧ）と称す。

【００２５】図７乃至図９は代表的な構造のｐ_B −ｎ_E
間、即ち逆方向耐圧（Ｖ_RGM ）が決まる接合部における
深さ方向の、ｐ形、ｎ形不純物のプロファイル及び拡が
り抵抗法による抵抗値（Ｒ_s ）のプロファイルを示す。

【００２６】図７の断面ＡＡ′は図１３に示した埋込み
ゲート形構造の場合で、Ｖ_RGM ＝６０〜２００Ｖが得ら
れるプロファイルを示す。この場合、ｐ_B −ｎ_E 間には
厚いエピタキシャル層が存在するため、任意に高耐圧が
得られる。しかし、実際の装置に応用するにあたり、必
要十分なＶ_RGM はせいぜい６０Ｖ程度であり、本構造は
ゲート掘り出し工程を伴うことでゲート抵抗のバラツキ
を生じ易く、素子性能の低下を伴い易い。また直接的
に、プレーナ形構造の如く、ｐ_B 層全域に金属配線する
ことは難しく、特殊な構造が必要となる。ゲート抵抗を
製造上のバラツキから下げにくいことが、ゲート抵抗が
低い特徴を有するはずのＳＩサイリスタ、ＳＩＴの性能
を制限することになる。

【００２７】図８の断面ＢＢ′は図１５に示したプレー
ナ形構造の場合で、Ｖ_RGM ＝２５Ｖが得られるプロファ
イルを示す。これはノーマリーオフ形の場合の例であ
り、ＧＴＯサイリスタと耐圧的には大差ない。これは、
ｐ_B 層とｎ_E 層が高濃度同士で接触しているためで、短
い接合部と高電界が集中するためである。また０．数μ
ｍの合わせ精度バラツキにより、更に耐圧を出すことが
難しい接合が形成されることになる。また、場所により
様々な接合ができやすい。つまり、装置に応用したとき
局部破壊し易く、また製造歩留りが低いという大きな特
徴が有る。

【００２８】図９の断面ＣＣ′は本発明のＰＥＧ形の場
合で、エピタキシャル成長層上にゲート電極２を設ける
ため、ｐ_E 層６とｎ_E 層４とが低濃度−低濃度勾配で接
しているため、高抵抗なｉ層が１．５μｍ程度形成され
ｐｉｎ構造化している。このため、電界が、断面ＢＢ′
に比べ、より均一に広がって分布するため、Ｖ_RGM ＝６
０Ｖと耐圧が向上するという特徴を有する。またパター
ンずれに関しても、ｐ_B −ｎ_E 間が低濃度同士で接する
ので、ｐｉｎ構造の性能はほとんどかわらない。つま
り、工程バラツキに対しても、安定化が図れ、かつ必要
十分な埋込みゲートタイプ並の耐圧を確保できる大きな
特徴がある。またエピタキシャル成長を使ったものの、
ゲート掘り出しエッチが不要で直接金属電極をｐ_B 層６
にコンタクトできるので、プレーナ形と同様、ゲート抵
抗が理想的に下げられる。つまり高速化がはかれ、破壊
耐量も高い。

【００２９】

【実施例】本発明を実現するためのプロセス・フローの
一例を、図１乃至図６のＳＩサイリスタのプレーナ形ゲ
ート構造にて説明する。図１乃至図６において、１〜１
４は従来例と同一領域は同一番号を符してある。即ち、
１はカソード電極、２はゲート電極、３はアノード電極
である。４はｎエミッタ（ｎ_E ）拡散層、５はエピタキ
シャル成長層内ｎ^- 層、６はｐゲート拡散層（ｐ_B ）、
７はｎ^- （ｉ）基板、８はｐエミッタ拡散層、９はＳｉ
Ｏ₂ 絶縁膜、１０はｎチャンネル、１１はエッチングに
よる削除域、１２はエピタキシャル成長層、１３はゲー
ト近傍静電容量、１４はｐ_B −ｎ_E 間抵抗ｒ_s である。
更に、９′はＳｉＯ₂ 膜、１５はＳｉＮｘ、及びポリイ
ミド絶縁膜を示す。

【００３０】図１乃至図６に沿って以下の（ｉ）〜（v
i）において製造方法を順次説明する。

【００３１】（ｉ）図１において、ｎ^- 基板７内に、フ
ォトリソグラフィー工程を用い、ｐ_B 拡散層６を選択的
にボロン拡散で形成する。拡散深さは５μｍである。

【００３２】（ii）図２において、これに対しｎ^- 形
（＝４Ω−cm）のエピタキシャル成長を行う。エピタキ
シャル成長にあたり、表面清浄化のＨＣｌガスエッチに
続き、ＳｉＣｌ₄ ガス、補償ガスとしてＰＨ₃ 、キャリ
アガスとしてＨ₂ により、１１８０℃の成長温度にて
０．１８μｍ／分の成長速度でエピタキシャル成長を
２．５μｍ行う。ｎチャンネル１０をｐ_B 層で閉塞させ
ないため、エピタキシャル成長中、ｐ_B 層６よりアウト
デイフュージョンするボロン原子（Ｂ）と、ほぼ等量の
リン原子（Ｐ）を補償することで、チャンネル１０近傍
は特にｉ層化している。またエピタキシャル成長の進行
に伴い、ボロン原子（Ｂ）のアウトデイフュージョンも
減るのでｐ_B 層６の面積はカソード表面に近づくにつれ
減少する。またｐ_B 層６表面の濃度及び深さ方向の濃度
勾配は、表面近傍の接合において薄く、かつゆるくな
る。

【００３３】（iii ）図３において、ｐ_B 層６とゲート
電極２とのオーミック接触を良好にすること、及びゲー
ト引き出し抵抗を下げることで、高速動作化する。この
ため、エピタキシャル成長後、酸化し、ｐ_B 層６中央部
に選択的な窓を開け、ボロン或いはｐ形不純物を追加拡
散し、ｐゲートオーミック拡散層６′を形成する。他に
エピタキシャル成長ガスとしてＳｉＨ₄ 、ＳｉＨ₂ Ｃｌ
₂ 、ＳｉＨＣｌ₃ 、を用いても同様な構造を形成し得
る。

【００３４】（iv）図４において、次にカソード用にｎ
_E 拡散層領域を設けるため、再酸化し、チャンネル部１
０上の酸化膜に選択的な窓を開け、リン、或いはｎ形不
純物を拡散する。深さは約１μｍである。

【００３５】（ｖ）図５において、ゲート電極２を設け
るため、ｐ_B 層上部のＳｉＯ₂ 膜に選択的な窓を開け、
Ａｌ蒸着を全面に施して選択的にゲート部に残し、その
部分をＣＶＤによるＳｉＮとポリイミド等の絶縁用樹脂
膜で選択的に絶縁する。

【００３６】（vi）図６において、その後全面にカソー
ド電極としてＡｌ蒸着を施し、カソード電極を形成す
る。

【００３７】尚、アノード側処理の説明はそれぞれ対象
とすべきトランジスタ、サイリスタの構造に合わせて形
成するが、ここでは説明を省略する。

【００３８】かくの如くして、本構造では従来のプレー
ナ形に比べ、ｎ_E 層とｐ_B 層の間がエピタキシャル層を
用いた分だけ距離的にも余裕ができ、また接合部の不純
物濃度勾配が少なくなり、その間により高抵抗の真性に
近くなったｉ層が確実に形成されることとなる。接合部
において高濃度同士で濃度勾配が大きい場合、ｉ層が形
成されにくくなるのは、ハイドープで結晶性が悪くなる
ためである。

【００３９】以下に本発明による実施例を具体的に適用
した例を示す。

【００４０】図１０は、カソード側に本発明によるＰＥ
Ｇ構造を設け、アノード側にＳＩアノードショート構造
を用いたＳＩサイリスタの模式的断面構造図を示す。

【００４１】図１１は、ソース側に本ＰＥＧ構造を設け
たＳＩＴの模式的断面構造図を示す。

【００４２】図１２は、ダブルゲートＳＩサイリスタ
で、カソード側第１ゲート電極をｐ⁺ 拡散層で作り、ア
ノード側第２ゲート電極をｎ⁺拡散層で設けたものであ
る。第２ゲート側は、今までの説明の場合と逆の接合を
有している（ゲート：ｎ⁺ ，アノード：ｐ⁺ ）がＰＥＧ
型構造は全く同様に適用される。ダブルゲートＳＩサイ
リスタでは特にアライメント精度はウエハ基板の表、裏
で共に厳しい加工精度が要求されるので、本発明による
ＰＥＧ構造は有利である。尚、配置ピッチは１５μｍで
形成したが、従来のプレーナ形に変わりなく、デバイス
面積の有効利用ができる。各図中、１６は第２ゲート電
極、１７はアノードｎ⁺ ショート層、１８はドレインｎ
⁺ 拡散層、１９は第２ゲートｎ⁺ 拡散層、１９′は第２
ゲートｎ⁺⁺追加拡散層、２０はソース電極、２１はドレ
イン電極を示す。尚、１〜１５については、従来例及び
図１乃至図６に示した実施例と重複する部分は同一番号
を符している。

【００４３】

【発明の効果】本発明はプレーナ形並のスイッチンスピ
ードと、加工精度の許容度を上げることにより、ステッ
パー等の高度な製造設備を用いずに、高い製造歩留りと
より高ゲート耐圧が得られる静電誘導形ゲート構造の製
造方法に関する。その点について、１２００Ｖ／３０Ａ
級シングルゲートＳＩサイリスタにて、従来形とＰＥＧ
形とを比較すると表１の通りである。

【００４４】

【表１】

【００４５】以上の如く、ゲート耐圧が高く、歩留りの
高い上、従来のプレーナ形と同じスイッチングスピード
をもつ、優れた静電誘導形ゲート構造が実現できる。

【図面の簡単な説明】

【図１】ｎ^- （ｉ）基板に対してｐゲート拡散層を形成
する工程図である。

【図２】リン補償を伴なうエピタキシャル工程図であ
る。

【図３】ゲートに対するオーミック用拡散の工程図であ
る。

【図４】カソード拡散層（ｎ_E ）の形成の工程図であ
る。

【図５】ゲート電極の形成の工程図である。

【図６】カソード電極の形成の工程図である。

【図７】図１３（従来例）のＡＡ′方向におけるシート
抵抗Ｒ_s 及び不純物密度分布を示す。

【図８】図１５（従来例）のＢＢ′方向におけるシート
抵抗Ｒ_s 及び不純物密度分布を示す。

【図９】図６（本発明）のＣＣ′方向におけるシート抵
抗Ｒ_s 及び不純物密度分布を示す。

【図１０】プレーナゲート形、ＳＩアノードショート構
造を有するＳＩサイリスタに対する本発明の適用例を示
す。

【図１１】プレーナゲート形ＳＩＴへの本発明の適用例
を示す。

【図１２】ダブルゲート形ＳＩサイリスタへの本発明の
適用例を示す。

【図１３】従来の埋込みゲート形ＳＩサイリスタの模式
的断面構造図を示す。

【図１４】従来の切込みゲート形ＳＩサイリスタの模式
的断面構造図を示す。

【図１５】従来の表面ゲート形ＳＩサイリスタの模式的
断面構造図を示す。

【符号の説明】

１ カソード（ソース）電極 ２ ゲート電極 ３ アノード（ドレイン）電極 ４ ｎエミッタ（ソース）（ｎ_E ）拡散層 ５ エピタキシャル成長層内ｎ^- 層 ６ ｐゲート拡散層（ｐ_B ） ６′ ｐゲートオーミック拡散層 ７ ｎ^- （ｉ）基板 ８ ｐエミッタ（アノード, ドレイン）拡散層 ９，９′ ＳｉＯ₂ 膜 １０ ｎチャンネル １１ エッチングによる削除域 １２ エピタキシャル成長層 １３ ゲート近傍静電容量 １４ ｐ_B −ｎ_E 間抵抗ｒ_s １５ ＳｉＮｘ及びポリイミド絶縁膜 １６ 第２ゲート電極 １７ アノードｎ⁺ ショート層 １８ ドレインｎ⁺ 拡散層 １９ 第２ゲート拡散層 １９′ 第２ゲートｎ⁺⁺追加拡散層 ２０ ソース電極 ２１ ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 H01L 29/80

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート拡散層とそれに対向するエミッタ
   拡散層が同一平面上に形成される、プレーナ形の静電誘
   導形ゲート構造の製造方法であって、 ゲート拡散を行った後、埋込みゲート形ゲート構造を形
   成する如くエピタキシャル成長層を形成する工程と、 該エピタキシャル成長層の形成中に、ゲート拡散不純物
   のオートドーピング及びオートドーピングの補償を行
   い、エピタキシャル成長層表面に形成するエミッタ拡散
   層と該ゲート拡散層との間にｐ形とｎ形の不純物がほぼ
   等量補償し合った高抵抗層をはさんだｐｉｎ接合を形成
   する工程と、 該エピタキシャル成長層の形成の終了後、埋込まれたゲ
   ート拡散層上にゲート不純物と同じ導電形の半導体を形
   成する不純物を追加拡散する工程と、 該エピタキシャル成長層の表面にゲート電極を形成する
   工程とからなることを特徴とする静電誘導形ゲート構造
   の製造方法。