JP3132880B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3132880B2 JP3132880B2 JP04048092A JP4809292A JP3132880B2 JP 3132880 B2 JP3132880 B2 JP 3132880B2 JP 04048092 A JP04048092 A JP 04048092A JP 4809292 A JP4809292 A JP 4809292A JP 3132880 B2 JP3132880 B2 JP 3132880B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＭＯＳ（Metal Oxide Semiconductor)トラ
ンジスタの微細化技術に関する。
に係り、特にＭＯＳ（Metal Oxide Semiconductor)トラ
ンジスタの微細化技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路の高密度化に伴
い、ＭＯＳトランジスタのゲート長を可能な限り短くす
ることが要請されている。周知のように、ＭＯＳトラン
ジスタのゲート長は、リソグラフィによる解像可能な最
小寸法（最小ルールとも言われる）によって決定され
る。例えば、紫外線を使ったフォトリソグラフィでは、
露光波長の限界により最小ルールが０．６μｍ程度であ
る。
い、ＭＯＳトランジスタのゲート長を可能な限り短くす
ることが要請されている。周知のように、ＭＯＳトラン
ジスタのゲート長は、リソグラフィによる解像可能な最
小寸法（最小ルールとも言われる）によって決定され
る。例えば、紫外線を使ったフォトリソグラフィでは、
露光波長の限界により最小ルールが０．６μｍ程度であ
る。
【０００３】
【発明が解決しようとする課題】上述のように、ＭＯＳ
トランジスタのゲート長は、リソグラフィの最小ルール
によって決定されるので、その最小ルールよりも短いゲ
ートを実現するのが困難である。
トランジスタのゲート長は、リソグラフィの最小ルール
によって決定されるので、その最小ルールよりも短いゲ
ートを実現するのが困難である。
【０００４】本発明は、このような事情に鑑みてなされ
たものであって、ＭＯＳトランジスタのゲート長をリソ
グラフィの解像度の限界に基づく最小ルールよりも短く
して、ＭＯＳトランジスタの短チャネル化を図ることが
できる半導体装置の製造方法を提供することを目的とし
ている。
たものであって、ＭＯＳトランジスタのゲート長をリソ
グラフィの解像度の限界に基づく最小ルールよりも短く
して、ＭＯＳトランジスタの短チャネル化を図ることが
できる半導体装置の製造方法を提供することを目的とし
ている。
【０００５】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係る半導体装置の製造方法は、第１導電型
の半導体基板上に、第２導電型の高濃度不純物を含んだ
ポリシリコン膜を堆積する行程と、前記ポリシリコン膜
をパターンニングしてソースおよびドレインの引出し電
極を形成する行程と、前記引出し電極の対向する側面部
に、第２導電型の低濃度不純物を含んだサイドウォール
スペーサを形成する行程と、前記引出し電極およびサイ
ドウォールスペーサが形成された基板を熱処理すること
により、対向するサイドウォールスペーサ間にゲート酸
化膜を形成するとともに、前記各引出し電極の下方の基
板中に第２導電型の高濃度不純物拡散層であるソース拡
散層とドレイン拡散層を、また、サイドウォールスペー
サの下方の基板中に第２導電型の低濃度不純物拡散層を
それぞれ同時に形成する行程と、前記引出し電極および
サイドウォールスペーサをマスクとして、ゲート電極を
自己整合によって形成する行程と、を備えたものであ
る。
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係る半導体装置の製造方法は、第１導電型
の半導体基板上に、第２導電型の高濃度不純物を含んだ
ポリシリコン膜を堆積する行程と、前記ポリシリコン膜
をパターンニングしてソースおよびドレインの引出し電
極を形成する行程と、前記引出し電極の対向する側面部
に、第２導電型の低濃度不純物を含んだサイドウォール
スペーサを形成する行程と、前記引出し電極およびサイ
ドウォールスペーサが形成された基板を熱処理すること
により、対向するサイドウォールスペーサ間にゲート酸
化膜を形成するとともに、前記各引出し電極の下方の基
板中に第２導電型の高濃度不純物拡散層であるソース拡
散層とドレイン拡散層を、また、サイドウォールスペー
サの下方の基板中に第２導電型の低濃度不純物拡散層を
それぞれ同時に形成する行程と、前記引出し電極および
サイドウォールスペーサをマスクとして、ゲート電極を
自己整合によって形成する行程と、を備えたものであ
る。
【０００６】
【作用】本発明によれば、ソースおよびドレインの引出
し電極の側面部にサイドウォールスペーサを形成し、こ
れらをマスクとしてゲート電極を自己整合によって形成
しているので、前記引出し電極間の開口幅をリソグラフ
ィの最小ルールに設定した場合、サイドウォールスペー
サ間の開口幅は前記最小ルールよりも短くなる。したが
って、上述のようにして形成されたゲート電極の長さも
最小ルールよりも短くなる。
し電極の側面部にサイドウォールスペーサを形成し、こ
れらをマスクとしてゲート電極を自己整合によって形成
しているので、前記引出し電極間の開口幅をリソグラフ
ィの最小ルールに設定した場合、サイドウォールスペー
サ間の開口幅は前記最小ルールよりも短くなる。したが
って、上述のようにして形成されたゲート電極の長さも
最小ルールよりも短くなる。
【０００７】しかも、ソース拡散層およびドレイン拡散
層は、ポリシリコン膜から基板中へ不純物を拡散するこ
とにより形成されるので、拡散層を浅くすることが可能
であり、トランジスタの短チャネル化に伴うパンチスル
ー現象が抑制される。また、サイドウォールスペーサか
らの低濃度不純物の拡散により、ＬＤＤ（Lightly-Dope
d Drain)構造のトランジスタが形成されるので、短チャ
ネル化に伴うホットエレクトロンの発生が抑制される。
さらに、ソース拡散層およびドレイン拡散層は、ポリシ
リコン膜からなる引出し電極に接続しているので、金属
膜を直接接続した場合に見られるスパイク現象が回避さ
れる。
層は、ポリシリコン膜から基板中へ不純物を拡散するこ
とにより形成されるので、拡散層を浅くすることが可能
であり、トランジスタの短チャネル化に伴うパンチスル
ー現象が抑制される。また、サイドウォールスペーサか
らの低濃度不純物の拡散により、ＬＤＤ（Lightly-Dope
d Drain)構造のトランジスタが形成されるので、短チャ
ネル化に伴うホットエレクトロンの発生が抑制される。
さらに、ソース拡散層およびドレイン拡散層は、ポリシ
リコン膜からなる引出し電極に接続しているので、金属
膜を直接接続した場合に見られるスパイク現象が回避さ
れる。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例に係る方法で製造さ
れた半導体装置（ＭＯＳトランジスタ）の素子構造を示
した断面図である。図中、符号１はＰ型のシリコン基板
である。シリコン基板１上に形成されたフィールド酸化
膜２で分離された素子領域に、ポリシリコン膜で形成さ
れたソースおよびドレインの引出し電極３ａ，３ｂが形
成され、この引出し電極３ａ，３ｂの対向する側面側に
サイドウォールスペーサ４ａ，４ｂが形成されている。
引出し電極３ａはＮ+ ソース拡散層６に接続し、引出し
電極３ｂはＮ+ ドレイン拡散層７に接続している。ソー
ス拡散層６およびドレイン拡散層７の対向する側には、
Ｎ- 拡散層８，９がそれぞれ形成されている。サイドウ
ォールスペーサ４ａ，４ｂ間のシリコン基板１上にゲー
ト酸化膜５があり、その上にポリシリコン膜からなるゲ
ート電極１０ａが自己整合によって形成されている。ゲ
ート電極１０ａを覆うように層間膜１１が形成され、こ
の層間膜１１に開口されたコンタクトホールを介して、
ソース電極１２が引出し電極３ａに接続し、ドレイン電
極１３が引出し電極３ｂに接続している。
明する。図１は、本発明の一実施例に係る方法で製造さ
れた半導体装置（ＭＯＳトランジスタ）の素子構造を示
した断面図である。図中、符号１はＰ型のシリコン基板
である。シリコン基板１上に形成されたフィールド酸化
膜２で分離された素子領域に、ポリシリコン膜で形成さ
れたソースおよびドレインの引出し電極３ａ，３ｂが形
成され、この引出し電極３ａ，３ｂの対向する側面側に
サイドウォールスペーサ４ａ，４ｂが形成されている。
引出し電極３ａはＮ+ ソース拡散層６に接続し、引出し
電極３ｂはＮ+ ドレイン拡散層７に接続している。ソー
ス拡散層６およびドレイン拡散層７の対向する側には、
Ｎ- 拡散層８，９がそれぞれ形成されている。サイドウ
ォールスペーサ４ａ，４ｂ間のシリコン基板１上にゲー
ト酸化膜５があり、その上にポリシリコン膜からなるゲ
ート電極１０ａが自己整合によって形成されている。ゲ
ート電極１０ａを覆うように層間膜１１が形成され、こ
の層間膜１１に開口されたコンタクトホールを介して、
ソース電極１２が引出し電極３ａに接続し、ドレイン電
極１３が引出し電極３ｂに接続している。
【０００９】以下、図１に示したＭＯＳトランジスタの
製造方法を図２および図３を参照して説明する。
製造方法を図２および図３を参照して説明する。
【００１０】図２の（ａ）を参照する。まず、Ｐ型のシ
リコン基板１にＬＯＣＯＳ（LocalOxidation of Silico
n) 法によりフィールド酸化膜２を形成して、素子領域
を分離する。
リコン基板１にＬＯＣＯＳ（LocalOxidation of Silico
n) 法によりフィールド酸化膜２を形成して、素子領域
を分離する。
【００１１】図２の（ｂ）を参照する。ＣＶＤ（Chemic
al Vapor Deposition)法によりポリシリコン膜３を堆積
した後、このポリシリコン膜３に砒素（Ａｓ+ ）を比較
的高濃度にイオン注入して導電性を付与する。
al Vapor Deposition)法によりポリシリコン膜３を堆積
した後、このポリシリコン膜３に砒素（Ａｓ+ ）を比較
的高濃度にイオン注入して導電性を付与する。
【００１２】図２の（ｃ）を参照する。フォトエッチン
グ法によりポリシリコン膜３をパターンニングして、ソ
ースおよびドレインの引出し電極３ａ，３ｂを形成す
る。引出し電極３ａ，３ｂ間の開口部分の幅Ｗは、フォ
トリソグラフィで得られる最小ルールに設定されてい
る。
グ法によりポリシリコン膜３をパターンニングして、ソ
ースおよびドレインの引出し電極３ａ，３ｂを形成す
る。引出し電極３ａ，３ｂ間の開口部分の幅Ｗは、フォ
トリソグラフィで得られる最小ルールに設定されてい
る。
【００１３】図２の（ｄ）を参照する。ＣＶＤ法より比
較的低濃度の燐（Ｐ）を含んだＰＳＧ（Phospho Silica
te Glass) からなる層間膜４を堆積する。
較的低濃度の燐（Ｐ）を含んだＰＳＧ（Phospho Silica
te Glass) からなる層間膜４を堆積する。
【００１４】図３の（ｅ）を参照する。プラズマエッチ
ング法で層間膜４をエッチバックすることにより、引出
し電極３ａ，３ｂの対向する側面側にサイドウォールス
ペーサ４ａ，４ｂを形成する。その後、９００〜１００
０℃で熱処理することにより、ゲート酸化膜５を形成す
る。この熱処理の際に、引出し電極３ａ，３ｂ内の比較
的高濃度の不純物（砒素）がシリコン基板１内に拡散し
て、Ｎ+ 領域であるソース拡散層６およびドレイン拡散
層７が形成される。また、サイドウォールスペーサ４
ａ，４ｂ内の比較的低濃度の不純物（燐）がシリコン基
板１内に拡散して、ソース拡散層６およびドレイン拡散
層７の内側にＮ- 拡散層８，９が形成される。
ング法で層間膜４をエッチバックすることにより、引出
し電極３ａ，３ｂの対向する側面側にサイドウォールス
ペーサ４ａ，４ｂを形成する。その後、９００〜１００
０℃で熱処理することにより、ゲート酸化膜５を形成す
る。この熱処理の際に、引出し電極３ａ，３ｂ内の比較
的高濃度の不純物（砒素）がシリコン基板１内に拡散し
て、Ｎ+ 領域であるソース拡散層６およびドレイン拡散
層７が形成される。また、サイドウォールスペーサ４
ａ，４ｂ内の比較的低濃度の不純物（燐）がシリコン基
板１内に拡散して、ソース拡散層６およびドレイン拡散
層７の内側にＮ- 拡散層８，９が形成される。
【００１５】図３の（ｆ）を参照する。次に、ＣＶＤ法
によりポリシリコン膜１０を堆積し、このポリシリコン
膜１０を砒素（Ａｓ+ ）をイオン注入して、導電性を付
与する。なお、このポリシリコン膜１０の替わりに、金
属膜を被着してもよい。
によりポリシリコン膜１０を堆積し、このポリシリコン
膜１０を砒素（Ａｓ+ ）をイオン注入して、導電性を付
与する。なお、このポリシリコン膜１０の替わりに、金
属膜を被着してもよい。
【００１６】図３の（ｇ）を参照する。フォトエッチン
グ法によりポリシリコン膜１０をパターンニングして、
ゲート電極１０ａを形成する。
グ法によりポリシリコン膜１０をパターンニングして、
ゲート電極１０ａを形成する。
【００１７】図３の（ｈ）を参照する。ＣＶＤ法により
ＰＳＧあるいはＢＰＳＧ（ボロンを添加したＰＳＧ）等
の層間膜１１を堆積した後、ソースおよびドレイン電極
領域にコンタクトホールを形成する。そして、アルミニ
ウム等の金属膜を被着した後、これをパターンニングし
てソース電極１２およびドレイン電極１３を形成する。
ＰＳＧあるいはＢＰＳＧ（ボロンを添加したＰＳＧ）等
の層間膜１１を堆積した後、ソースおよびドレイン電極
領域にコンタクトホールを形成する。そして、アルミニ
ウム等の金属膜を被着した後、これをパターンニングし
てソース電極１２およびドレイン電極１３を形成する。
【００１８】上述したよに、引出し電極３ａ，３ｂ間の
開口部の幅Ｗはフォトリソグラフィで得られる最小ルー
ルである。したがって、引出し電極３ａ，３ｂの対向す
る側面部にサイドウォールスペーサ４ａ，４ｂを形成し
た場合、その間の開口部の幅は最小ルールよりも短くな
る。この引出し電極３ａ，３ｂおよびサイドウォールス
ペーサ４ａ，４ｂをマスクとして、ゲート電極１０ａを
自己整合で形成しているので、ゲート長をフォトリソグ
ラフィの最小ルールよりも短くすることができる。
開口部の幅Ｗはフォトリソグラフィで得られる最小ルー
ルである。したがって、引出し電極３ａ，３ｂの対向す
る側面部にサイドウォールスペーサ４ａ，４ｂを形成し
た場合、その間の開口部の幅は最小ルールよりも短くな
る。この引出し電極３ａ，３ｂおよびサイドウォールス
ペーサ４ａ，４ｂをマスクとして、ゲート電極１０ａを
自己整合で形成しているので、ゲート長をフォトリソグ
ラフィの最小ルールよりも短くすることができる。
【００１９】さらに、ソース拡散層６およびドレイン拡
散層７は、ポリシリコン膜で形成された引出し電極３
ａ，３ｂから不純物（砒素）を拡散させることにより形
成されているので、拡散層が浅くなる。そのため、ドレ
イン側からソース側へ空乏層が延び難くなるので、短チ
ャネル化に伴うパンチスルー現象を抑制することができ
る。
散層７は、ポリシリコン膜で形成された引出し電極３
ａ，３ｂから不純物（砒素）を拡散させることにより形
成されているので、拡散層が浅くなる。そのため、ドレ
イン側からソース側へ空乏層が延び難くなるので、短チ
ャネル化に伴うパンチスルー現象を抑制することができ
る。
【００２０】また、サイドウォールスペーサ４ａ，４ｂ
からシリコン基板１内へ比較的低濃度の不純物（燐）を
拡散することにより、ソース拡散層６およびドレイン拡
散層７の対向する側にＮ- 拡散層８，９が存在する、い
わゆるＬＤＤ構造を形成しているので、短チャネル化に
伴うホットエレクトロンの発生が抑制され、ＭＯＳトラ
ンジスタの動作が安定する。
からシリコン基板１内へ比較的低濃度の不純物（燐）を
拡散することにより、ソース拡散層６およびドレイン拡
散層７の対向する側にＮ- 拡散層８，９が存在する、い
わゆるＬＤＤ構造を形成しているので、短チャネル化に
伴うホットエレクトロンの発生が抑制され、ＭＯＳトラ
ンジスタの動作が安定する。
【００２１】さらに、ソース拡散層６およびドレイン拡
散層７には、ポリシリコン膜からなる引出し電極３ａ，
３ｂが接続しているので、金属膜を接続した場合に見ら
れるようなスパイク現象を防止することができる。
散層７には、ポリシリコン膜からなる引出し電極３ａ，
３ｂが接続しているので、金属膜を接続した場合に見ら
れるようなスパイク現象を防止することができる。
【００２２】なお、上述の実施例では、Ｎチャネル型の
ＭＯＳトランジスタを例に採って説明したが、本発明は
Ｐチャネル型のＭＯＳトランジスタにも適用することが
できる。この場合、図２の（ｂ）に示した行程で、Ａｓ
+ の替わりに、Ｂ+ あるいはＢＦ2 + をポリシリコン膜
３にイオン注入し、また、図２の（ｄ）に示した行程
で、ＰＳＧの替わりに、ＢＳＧ（Boro-Silicate Glass)
を堆積すればよい。
ＭＯＳトランジスタを例に採って説明したが、本発明は
Ｐチャネル型のＭＯＳトランジスタにも適用することが
できる。この場合、図２の（ｂ）に示した行程で、Ａｓ
+ の替わりに、Ｂ+ あるいはＢＦ2 + をポリシリコン膜
３にイオン注入し、また、図２の（ｄ）に示した行程
で、ＰＳＧの替わりに、ＢＳＧ（Boro-Silicate Glass)
を堆積すればよい。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ソースおよびドレインの引出し電極の側面部
にサイドウォールスペーサを形成し、これらをマスクと
してゲート電極を自己整合によって形成しているので、
ゲート長さをリソグラフィの解像力で規制される引出し
電極間の最小幅（最小ルール）よりもさらに短くするこ
とができる。
によれば、ソースおよびドレインの引出し電極の側面部
にサイドウォールスペーサを形成し、これらをマスクと
してゲート電極を自己整合によって形成しているので、
ゲート長さをリソグラフィの解像力で規制される引出し
電極間の最小幅（最小ルール）よりもさらに短くするこ
とができる。
【００２４】また、ソース拡散層およびドレイン拡散層
は、ポリシリコン膜から基板中へ不純物を拡散すること
により形成されるので拡散層が浅くなり、トランジスタ
の短チャネル化に伴うパンチスルー現象が抑制される。
は、ポリシリコン膜から基板中へ不純物を拡散すること
により形成されるので拡散層が浅くなり、トランジスタ
の短チャネル化に伴うパンチスルー現象が抑制される。
【００２５】さらに、サイドウォールスペーサからの低
濃度不純物の拡散により、ＬＤＤ構造のトランジスタが
形成されるので、短チャネル化に伴うホットエレクトロ
ンの発生が抑制され、トランジスタの動作を安定化する
ことができる。
濃度不純物の拡散により、ＬＤＤ構造のトランジスタが
形成されるので、短チャネル化に伴うホットエレクトロ
ンの発生が抑制され、トランジスタの動作を安定化する
ことができる。
【００２６】また、ソース拡散層およびドレイン拡散層
には、ポリシリコン膜からなる引出し電極が接続してい
るので、金属電極を直接接続したときに見られるスパイ
ク現象を回避することができる。
には、ポリシリコン膜からなる引出し電極が接続してい
るので、金属電極を直接接続したときに見られるスパイ
ク現象を回避することができる。
【図１】本発明の一実施例に係る製造方法で得られたＭ
ＯＳトランジスタの構成を示した断面図である。
ＯＳトランジスタの構成を示した断面図である。
【図２】実施例に係るＭＯＳトランジスタの製造方法の
手順を示した断面図である。
手順を示した断面図である。
【図３】実施例に係るＭＯＳトランジスタの製造方法の
手順を示した断面図である。
手順を示した断面図である。
１…シリコン基板 ２…フィールド酸化膜 ３…ポリシリコン膜 ３ａ，３ｂ…引出し電極 ４…層間膜 ４ａ，４ｂ…サイドウォールスペーサ ５…ゲート酸化膜 ６…ソース拡散層 ７…ドレイン拡散層 ８，９…Ｎ- 拡散層 １０…ポリシリコン膜 １０ａ…ゲート電極 １１…層間膜 １２…ソース電極 １３…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−3940（ＪＰ，Ａ) 特開 昭63−122273（ＪＰ，Ａ) 特開 平１−309377（ＪＰ，Ａ) 特開 平５−206454（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/225 H01L 21/265 H01L 21/336
Claims (1)
- 【請求項１】 第１導電型の半導体基板上に、第２導電
型の高濃度不純物を含んだポリシリコン膜を堆積する行
程と、 前記ポリシリコン膜をパターンニングしてソースおよび
ドレインの引出し電極を形成する行程と、 前記引出し電極の対向する側面部に、第２導電型の低濃
度不純物を含んだサイドウォールスペーサを形成する行
程と、 前記引出し電極およびサイドウォールスペーサが形成さ
れた基板を熱処理することにより、対向するサイドウォ
ールスペーサ間にゲート酸化膜を形成するとともに、前
記各引出し電極の下方の基板中に第２導電型の高濃度不
純物拡散層であるソース拡散層とドレイン拡散層を、ま
た、サイドウォールスペーサの下方の基板中に第２導電
型の低濃度不純物拡散層をそれぞれ同時に形成する行程
と、 前記引出し電極およびサイドウォールスペーサをマスク
として、ゲート電極を自己整合によって形成する行程
と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04048092A JP3132880B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04048092A JP3132880B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218407A JPH05218407A (ja) | 1993-08-27 |
| JP3132880B2 true JP3132880B2 (ja) | 2001-02-05 |
Family
ID=12793679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04048092A Expired - Fee Related JP3132880B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132880B2 (ja) |
-
1992
- 1992-02-03 JP JP04048092A patent/JP3132880B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05218407A (ja) | 1993-08-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |