JP3130891B2 - 配線方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
配線方法に関する。

【０００２】

【従来の技術】特開昭６３−１８７６４７号公報には、
マスタースライス方式の半導体集積回路が開示され、特
開平９−１９９５９８号公報にはレイアウト設計の自動
配置配線方法が開示されている。

【０００３】近年のＬＳＩ(large-scale integrated ci
rcuit)製造プロセスの微細化のめざましい進歩により、
ＬＳＩチップの集積規模は年々増加しており、大規模機
能セル（以降、マクロセルと呼ぶ）を一つのＬＳＩチッ
プに１個以上搭載する必要性がある。

【０００４】図１５を参照すると、このようなＬＳＩチ
ップ５５のレイアウトパターンが示されている。このＬ
ＳＩチップ５５上にマクロセル６０が配置された場合、
このマクロセル６０がＤＲＡＭ(dynamic random access
memory)、ＰＬＬ(phase locked loop) 等のブロックで
は、ディジタル用電源とは分離されたマクロセル専用の
電源配線５７が必要である。

【０００５】また、上記マクロセル６０のＬＳＩチップ
５５への配置は、外部パッド５６からの電源供給の点で
有利なＩＯ(input-output)領域５８か、もしくは内部領
域５９に配置されたインバーター、ＮＡＮＤ、ＮＯＲ等
の基本機能を有するセル（基本セルと呼ぶ）への信号伝
達を高速化する目的で内部領域５９に配置される。

【０００６】上記マクロセル６０をＩＯ領域５８に配置
した場合の問題の一つとして、特にマクロセル６０の端
子５１と外部パッド５６との接続本数が少なくかつマク
ロセル６０のサイズが例えば内部領域５９の３０％を占
めるといったように極端に大きい場合は、外部パッド５
６の使用可能な本数が極端に減少してしまう。

【０００７】このため、外部パッド５６の使用可能な本
数を減少させないためにも、マクロセル６０は内部領域
５９に配置ししかも外部パッド５６とマクロセル６０の
電源配線５７を接続する配線幅は電位ドロップによる電
源電圧の低下を避けるため太い配線で接続する必要性が
ある。

【０００８】また一方でＬＳＩチップ５５の回路規模の
増大により、人手によるレイアウト設計は現実的に不可
能であり、自動配置配線ツールが設計に必要不可欠とな
っている。

【０００９】しかしながら、現状の自動配置配線ツール
による配線方法は、ツールが配線する配線層と配線方向
をツールのライブラリーとしてあらかじめ定義し、その
規則を守り実行していた。

【００１０】このため、ツールの仕様及び制限をあらか
じめ設計者が考慮し、最適なパラメータを自動配置配線
ツールに設定しないとＬＳＩチップ５５内に配置不可能
なデッドスペースや未配線が生じてしまう。

【００１１】また、自動配置配線ツールで用いる基本セ
ル内で使用する配線に、典型的には第２層アルミニウム
配線（以後は、第２層アルミニウムを２ＡＬと略称す
る）である第２層メタル配線を用いると、基本セル上を
通過する第２層メタル配線（２ＡＬ配線）の配線チャン
ネル数が減少してしまったり、或いは、典型的には第１
層アルミニウム配線（以後は、第１層アルミニウムを１
ＡＬと略称する）である第１層メタル配線と第２層メタ
ル配線（２ＡＬ配線）とを接続するスルーホールの抵抗
がメタル配線の抵抗に比べて数十倍大きくなってしまう
等、基本セルの特性を低下させる要因となる。このた
め、基本セル内で使用する配線として第２層メタル配線
（２ＡＬ配線）を極力使用しないのが普通である。

【００１２】したがって基本セル内で使用される配線は
主に第１層アルミニウム配線（１ＡＬ配線）となり、必
然的に自動配置配線ツールの、基本セル間の配線接続は
第２層アルミニウム配線（２ＡＬ配線）或いは第２層よ
り上位の層のメタル配線が主として用いられる。

【００１３】

【発明が解決しようとする課題】つぎに、種々の従来の
マクロセルの電源配線の方法と問題点を具体的に説明す
る。

【００１４】図１６を参照すると、第１の従来のマクロ
セルの電源配線方法のフローチャートが示されている。
図１６では、基本セル（１０）の配置を実行する（ステ
ップ３）まえに、マクロセル配置を実施し（ステップ
１）、電源配線を幅太で配線し（ステップ３９）、次
に、電源配線領域の抽出を行う（ステップ４０）こと
で、電源配線下に基本セルが配置不可能なように配置禁
止の設定（ステップ４１）を行っている。

【００１５】図１７は、ＬＳＩチップの配線層が第１層
アルミニウム配線（１ＡＬ配線）、第２層アルミニウム
配線（２ＡＬ配線）、及び第３層アルミニウム配線（３
ＡＬ配線）からなる３層品であって、自動配置配線の配
線方向がＸ方向が１ＡＬと２ＡＬ、Ｙ方向が３ＡＬの場
合のマクロセルの電源配線に、図１６のフローチャート
を適用した場合のレイアウト図である。

【００１６】この場合の問題点として、マクロセルの電
源端子５１とインターフェースブロックの電源ブロック
４３の電源端子４４とを接続する電源配線４５は、自動
配置配線ツールの配線方向にもとずき２ＡＬ配線で配線
を行うこととなる。

【００１７】したがって、物理的に２ＡＬ配線を持つ基
本セルは、電源配線４５の下に配置が不可能となる。

【００１８】また、たとえ２ＡＬ配線を持たない基本セ
ルでも、基本セル内の１ＡＬ端子と自動配置配線ツール
が配線する３ＡＬ配線が電源配線４５の２ＡＬ配線に阻
害され配線接続が不可能となる。

【００１９】以上の理由により、電源配線４５下は、基
本セル１０をたとえ配置したとしても、配線ショート或
いは基本セル内の端子への配線接続が不可能であったた
め、基本セルを電源配線領域５３の下には配置できない
ように、配置禁止を設定する（ステップ４１）ことで配
置を禁止せざるを得なかった。

【００２０】図１８を参照すると、第２の従来のマクロ
セルの電源配線方法のフローチャートが示されている。

【００２１】図１８の方法の図１６の方法との大きな違
いは、電源配線を細いスリット形状で配線している（ス
テップ４２）点である。

【００２２】図１９は、図１８の方法を用いて、マクロ
セルの電源配線を実施した後のレイアウト図である。

【００２３】図１９のレイアウトと図１７のレイアウト
との違いは、基本セルの１ＡＬ端子４９と基本セル内の
２ＡＬ配線５０を回避するように電源配線５４の形状を
細いスリット形状で配線している点である。また、第１
の従来の方法では不可能であった、基本セルの１ＡＬ端
子４９と自動配置配線ツールが配線する２ＡＬ配線もし
くは３ＡＬ配線との配線接続が可能であるだけでなく、
さらに、基本セル内の２ＡＬ配線５０が２ＡＬの電源配
線５４ともショートが生じない形状となる。

【００２４】しかしながら、電源配線５４の配線抵抗を
第１の従来の方法と同等以下にするためには、マクロセ
ルの電源端子５１のサイズ或いはインターフェースブロ
ックの電源ブロックの電源端子４４の長さＬ２を、図１
７の電源端子４４の長さＬ１と比較して必要以上に大き
くする必要があるため面積の無駄が生じていた。

【００２５】それゆえ、本発明の課題は、電源端子（５
１）を持つ大規模機能セル（マクロセル）（６０）が例
えば図１５に示すようにＬＳＩチップ５５の内部領域
（５９）に配置された場合において、マクロセル（６
０）の電源端子（５１）とインターフェースブロックの
電源ブロック（４３）の電源端子との電源配線を実現
し、くわえて、マクロセル（６０）の電源配線下に、イ
ンバーター、ＮＡＮＤ、ＮＯＲ等の基本機能を有するセ
ル（基本セル）の配置、配線が可能な電源配線方法を提
供することにある。

【００２６】

【課題を解決するための手段】本発明によれば、電源端
子（５１）を持つ大規模機能セルが、図１５に示すよう
に、ＬＳＩチップ（５５）の内部領域（５９）にマクロ
セル（６０）として配置された場合において、マクロセ
ル（６０）の電源端子（５１）とインターフェースブロ
ックの電源ブロック（４３）の電源端子との電源配線を
実現し、かつ、マクロセル（６０）の電源配線下に基本
機能を有する基本セルの配置、配線を可能とする配線方
法であって、マクロセル配置（ステップ１）を実施した
後に基本セル配置（ステップ３）を行い、基本セル配置
後、マクロセル（６０）の電源配線層の設定（ステップ
４）の際の条件により、電源配線下の基本セルを、第２
層メタル配線をもつ基本セル（１２）及び第３層メタル
配線をもつ基本セル（１５）のいずれかに置き換えるこ
とで、マクロセル（６０）の電源配線と電源配線下の基
本セルの配置及び配線を可能とした前記配線方法におい
て、置き換え用の基本セルである第２層メタル配線をも
つ基本セル（１２）及び第３層メタル配線をもつ基本セ
ル（１５）は、置き換え前の基本セルである電源配線下
の基本セルと同一の論理機能を有し、前記置き換え用の
基本セルの端子（図６、図７、図８、図３の４９）への
配線（図３の５２）を実施可能とするために、前記置き
換え用の基本セルの端子上の電源配線部が開口されてい
ることを特徴とする配線方法が得られる。

【００２７】

【００２８】また本発明によれば、第２層メタル配線を
もつ基本セル（１２）及び第３層メタル配線をもつ基本
セル（１５）は、図１に示すように、あらかじめ用意さ
れており、マクロセル（６０）の電源配線層の設定（ス
テップ４）の際の条件により、電源配線下の基本セル
を、あらかじめ用意された、第２層メタル配線をもつ基
本セル（１２）及び第３層メタル配線をもつ基本セル
（１５）のいずれかに置き換えることを特徴とする配線
方法が得られる。

【００２９】更に本発明によれば、図９に示すように、
マクロセル（６０）の電源配線層の設定（ステップ４）
の際の条件により、基本セル（１０）のライブラリーよ
り、第２層メタル配線をもつ基本セル（１２）及び第３
層メタル配線をもつ基本セル（１５）の前記いずれかを
自動生成し、マクロセル（６０）の電源配線層の設定
（ステップ４）の際の条件により、電源配線下の基本セ
ルを、自動生成された、第２層メタル配線をもつ基本セ
ル（１２）及び第３層メタル配線をもつ基本セル（１
５）の前記いずれかに置き換えることを特徴とする配線
方法が得られる。

【００３０】好ましくは、前記自動生成するステップ
は、基本セル（１０）のライブラリーより、基本セルの
セルサイズ、基本セルの端子形状、基本セルの端子の端
子層を抽出データとして抽出し、あらかじめ用意した設
計ルールファイルをもとに前記抽出データに対して論理
演算を行うことで、第２層メタル配線をもつ基本セル
（１２）及び第３層メタル配線をもつ基本セル（１５）
の前記いずれかを自動生成するステップである。

【００３１】また本発明によれば、上述の配線方法を達
成するアルゴリズムを有する自動配置配線ツールが得ら
れる。

【００３２】更に本発明によれば、電源端子（５１）を
持つ大規模機能セルがＬＳＩチップ（５５）の内部領域
（５９）にマクロセル（６０）として配置された場合に
おいて、マクロセル（６０）の電源端子（５１）とイン
ターフェースブロックの電源ブロック（４３）の電源端
子との電源配線を実現し、かつ、マクロセル（６０）の
電源配線下に基本機能を有する基本セルの配置、配線を
可能とする配線方法であって、マクロセル配置（ステッ
プ１）を実施した後に基本セル配置（ステップ３）を行
い、基本セル配置後、マクロセル（６０）の電源配線層
の設定（ステップ４）の際の条件により、電源配線下の
基本セルを、第２層メタル配線をもつ基本セル（１２）
及び第３層メタル配線をもつ基本セル（１５）のいずれ
かに置き換えることで、マクロセル（６０）の電源配線
と電源配線下の基本セルの配置及び配線を可能とした前
記配線方法において、図１０に示すように、電源配線下
に配置する基本セルのセル名及び該基本セルの端子の端
子名及び端子座標を抽出し、あらかじめ表として作成し
ておき、電源配線の配線方向と前記表より、前記基本セ
ルの端子を同一座標軸上に整列するように配置すること
で、電源配線の配線抵抗を最小化することを特徴とする
配線方法が得られる。

【００３３】上述のように、第２層メタル配線をもつ基
本セル（１２）及び第３層メタル配線をもつ基本セル
（１５）は、図１では、予め用意する必要性があった
が、図９のフローチャートにもとずくことで、配線層の
設定（ステップ４）の際の条件により、基本セル（１
０）のライブラリーより自動生成も可能となる。

【００３４】加えて、図１０のフローチャートにもとず
き電源配線下の基本セルの配置をおこなうことで電源配
線の配線抵抗を最小化することも可能である。

【００３５】また、本配線方法を既存の自動配置配線ツ
ールのアルゴリズムに追加することは、既存の配置配線
ツールの配置配線のアルゴリズムを大幅に変更すること
なく行える。

【００３６】

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。

【００３７】図１を参照すると、本発明の第１の実施例
による半導体集積回路の配線方法が示されている。この
配線方法では、まず、ＬＳＩチップにマクロセル配置
（ステップ１）を実施した後、マクロセルの電源配線領
域の設定（ステップ２）を行って、基本セルの配置（ス
テップ３）を行う。

【００３８】次に、マクロセルの電源配線の配線層の設
定（ステップ４）を行い、電源配線領域下にある基本セ
ル名の抽出（ステップ５）を行う。その後、あらかじめ
ライブラリーとして用意しておいた、第２層メタル配線
をもつ基本セル１２（以降２ＡＬダミー配線付き基本セ
ルと呼ぶ）及び第３層メタル配線をもつ基本セル１５
（以降３ＡＬダミー配線付き基本セルと呼ぶ）のいずれ
かを、上述の配線層の設定ステップ４での配線層の情報
により、配線層の選択ステップ１１で、選択された基本
セルとして選択すると同時に、この選択された基本セル
をステップ６で電源配線領域下の基本セルと置き換え
る。

【００３９】次に、あらかじめライブラリーとして用意
しておいた、第２層メタル配線と第２層の電源端子とを
持つ電源端子セル１３（以降２ＡＬダミー配線付き電源
端子セルと呼ぶ）及び第３層メタル配線と第３層の電源
端子とを持つ電源端子セル１６（以降３ＡＬダミー配線
付き電源端子セルと呼ぶ）のいずれかを、上述の配線層
の設定ステップ４での情報により、配線層の選択ステッ
プ１１で、選択された電源端子セルとして選択し、この
選択された電源端子セルを電源配置領域内にステップ７
で配置する。

【００４０】さらに、あらかじめライブラリーとして用
意しておいた、セル全面に第２層メタル配線を持つセル
１４（以降空きセル部用２ＡＬダミー配線付きセルと呼
ぶ）及びセル全面に第３層メタル配線を持つセル１７
（以降空きセル部用３ＡＬダミー配線付きセルと呼ぶ）
のいずれかを、上述の配線層の設定ステップ４の情報を
もとに、配線層の選択ステップ１１で、選択されたダミ
ー配線付きセルとして選択し、電源配線領域内のセルの
未配置領域内を、この選択されたダミー配線付きセルで
埋める処理をステップ８で行う。

【００４１】最後にマクロセルの電源端子とインターフ
ェースブロックの電源端子を通常の自動配線機能を用い
てステップ９で配線することでマクロセルの電源配線が
実現できる。

【００４２】図２は、図１のフローチャートに示す配線
方法を実施した場合の電源配線のレイアウト図である。

【００４３】図２において、４３はインターフェースブ
ロックの電源ブロックであり、４４はインターフェース
ブロックの電源ブロック４３の電源端子であり、４５は
ステップ９で配線する第２層メタル配線（２ＡＬ配線）
である。また、４６は２ＡＬダミー配線付き電源端子セ
ル１３であり、４７はステップ２での電源配線領域の設
定範囲であり、４８は空きセル部用２ＡＬダミー配線付
きセル１７である。４９は基本セルの第１層メタル端子
（以降１ＡＬ端子と呼ぶ）である。５０は基本セル内で
使用している２ＡＬ配線であり、また５１はマクロセル
の電源端子である。

【００４４】図３は図１の配線方法を実施後、自動配置
配線ツールで基本セルの各端子に配線を実施した後のレ
イアウト図である。

【００４５】基本セルの１ＡＬ端子４９への配線接続は
自動配置配線ツールにより第３層メタル配線（３ＡＬ配
線）５２、第２層メタル配線（２ＡＬ配線）と３ＡＬ配
線を接続する第２層スルーホール（以降２ＴＨと呼
ぶ）、２ＡＬ配線、第１層メタル配線（１ＡＬ配線）と
２ＡＬ配線を接続する第１層スルーホール（以降１ＴＨ
と呼ぶ）の配線順序で接続される。

【００４６】次に、図１（フローチャート）と図２（レ
イアウト図）とを参照して第１の実施例の動作について
説明する。

【００４７】図１のマクロセル配置（ステップ１）によ
り、マクロセルの電源端子５１の配置位置が決定され、
電源配線領域の設定（ステップ２）により電源配線領域
の設定範囲４７を設定する。

【００４８】次に基本セル配置（ステップ３）にて、図
４に示すような１ＡＬ端子４９を持つ基本セル或いは図
５に示すような１ＡＬ端子４９と２ＡＬ配線５０を持つ
基本セルが前記電源配線領域の設定範囲４７内に配置さ
れる。

【００４９】次に配線層の設定（ステップ４）では、自
動配置配線ツールの各配線層と配線方向の定義およびマ
クロセルの電源端子５１とインターフェースブロックの
電源端子４４の配置位置の両者より電源配線の配線層を
決定する。

【００５０】たとえば，図２にてＬＳＩチップが３層品
で自動配置配線の配線層と配線方向が、１ＡＬ配線がＸ
軸と平行方向、２ＡＬ配線がＸ軸と平行方向、３ＡＬ配
線がＹ軸と平行方向に配線方向が定義され、加えてマク
ロセルの電源端子５１とインターフェースブロックの電
源端子４４が同一Ｙ軸上に配置される場合は、電源配線
の配線層はＹ軸と平行方向の２ＡＬ配線層となる。この
場合１ＡＬ配線層は基本セル内で多用されていることか
ら選択されない。

【００５１】また、基本セル１０のライブラリーとは別
に、２ＡＬダミー配線付き基本セル１２および３ＡＬダ
ミー配線付き基本セル１５、２ＡＬダミー配線付き電源
端子セル１３および３ＡＬダミー配線付き電源端子セル
１６、空きセル部用２ＡＬダミー配線付きセル１４およ
び空きセル部用３ＡＬダミー配線付きセル１７をライブ
ラリーとしてあらかじめ用意しておく。

【００５２】電源配線領域のセル名の抽出（ステップ
５）では、図２の電源配線領域４７内に配置された基本
セルの抽出を行う。

【００５３】電源配線領域下の基本セルの置き換え（ス
テップ６）では、電源配線領域下の基本セルを配線層の
設定（ステップ４）で決定された配線層と同一のダミー
配線層をもつ２ＡＬダミー配線付き基本セル１２あるい
は３ＡＬダミー配線付き基本セル１５に置き換えを行
う。

【００５４】具体的には、いま配線層の設定（ステップ
４）が２ＡＬ配線層の場合を例にとると、図４及び図５
の基本セルを図６及び図７に示すような１ＡＬ端子４９
及び２ＡＬ配線５０以外が２ＡＬ配線５１で埋められた
２ＡＬダミー配線付き基本セルに置き換える。この場
合、２ＡＬ配線５１と１ＡＬ端子４９及び２ＡＬ配線５
０のアルミの間隔は、図８に示すようにレイアウト設計
基準のアルミの最小間隔５２以上空ける必要がある。

【００５５】電源配線領域内の電源端子付きセルの配置
（ステップ７）では、配線層の選択（ステップ１１）に
より、２ＡＬダミー配線付き電源端子セル１３もしくは
３ＡＬダミー配線付き電源端子セル１６のいずれかを選
択し、前記セルを図２の電源配線領域４７の境界部４６
に配置する。

【００５６】電源配線領域内のダミー配線付きセル埋め
（ステップ８）では、配線層の選択（ステップ１１）に
より、空きセル部用２ＡＬダミー配線付きセル１４もし
くは空きセル部用３ＡＬダミー配線付きセル１７のいず
れかを選択し、たとえば、ステップ４の配線層の設定が
２ＡＬ配線層の場合では、図２の電源配線領域４７のセ
ルの未配置領域を空きセル部用２ＡＬダミー配線付きセ
ル４８であますことなく配置を行う。

【００５７】マクロセルの電源端子とインターフェース
ブロックの電源端子の自動配線（ステップ９）では、た
とえば配線層の設定（ステップ４）が２ＡＬ配線層の場
合では、図２のマクロセルの電源端子５１と２ＡＬダミ
ー配線付き電源端子４６の端子間及びインタフェースブ
ロックの電源端子４４と２ＡＬダミー配線付き電源端子
４６の端子間を通常の自動配線機能をもちいて２ＡＬ配
線４５で接続する。

【００５８】以上図１のステップ１〜１７を実行するこ
とで、図２に示すようなマクロセルの電源配線接続を可
能とすると同時に電源配線下に基本セルの配置および配
線を可能とする電源配線が実現できる。

【００５９】なお、図１では３層品以下のＬＳＩチップ
の配線フローであるが、たとえば４層品のＬＳＩチップ
では、図１に４ＡＬダミー配線付き基本セル、４ＡＬダ
ミー配線付き電源端子セル、空きセル部用４ＡＬダミー
配線付きセルをライブラリーとして追加し、配線層の選
択（ステップ１１）で複数層の選択することで容易に適
用可能である。

【００６０】加えて５層品以上のＬＳＩチップへの適応
は言うまでもない。

【００６１】次に第１の実施例による効果を説明する。

【００６２】上述した従来の配線方法では、図１５に示
すようにマクロセルの電源配線５７の配線下に基本セル
の配置が不可能であった。このため、内部領域５９のサ
イズが４ｍｍ×４ｍｍの比較的小さいＬＳＩチップ５５
を想定しても、マクロセル６０が計４個で１個当たりの
サイズが９００μｍ×１５００μｍで、マクロセル６０
の専用電源端子５７がＧＮＤ２本、ＶＤＤ２本の計４本
で、１本当たりの電源配線５７が７００μｍ×１５０μ
ｍで配線されている場合を例にとって計算してみると、
ＬＳＩチップ５５のマクロセル領域以外の内部領域５９
の面積は、１．０６×１０⁷ μｍ² （＝４０００μｍ×
４０００μｍ−９００μｍ×１５００μｍ×４個）とな
る。また、マクロセル６０の電源配線５７が占める面積
は、１．６８×１０⁶ μｍ² （＝７００μｍ×１５０μ
ｍ×４本×４個）となる。したがって、従来の配線方法
を用いた場合の使用可能な内部領域５９の面積比率は、
５５．７５％である。

【００６３】これに対して、本発明による配線方法を適
用した場合の使用可能な内部領域の面積比率は、６６．
２５％となり、使用可能な内部領域の面積比率だけをと
っても１０．５％も集積度の向上が可能となる。また、
例えば基本セルのインバータ回路のレイアウトサイズが
Ｘ方向が２．５２μｍ、Ｙ方向が８．４０μｍのＰチャ
ンネルトランジスタ１個とＮチャンネルトランジスタ１
個の２つのトランジスター構成で形成されている場合に
は、本発明ではマクロセルの電源配線下に上記インバー
タ回路が単純計算で７９３６５個配置可能となる。い
ま、配置配線ツールの配線性能の限界が配置可能面積の
５０％と仮定しても、本発明ではマクロセルの電源配線
下に上記インバータ回路が約３９０００個は配置及び配
線が可能であり、明らかに従来と比較して集積度を向上
できる効果を有する。

【００６４】次に本発明の第２の実施例について説明す
る。

【００６５】図９を参照すると、本発明の第２の実施例
による半導体集積回路の配線方法が示されている。図９
と図１との違いは、図１では２ＡＬダミー配線付き基本
セル１２、３ＡＬダミー配線付き基本セル１５をあらか
じめライブラリーとして用意する必要があったが、図９
では、配線層の設定（ステップ４）と基本セル１０のラ
イブラリーをもとに自動生成を可能とする。すなわち、
数百種類もある基本セルのライブラリーに対してさらに
２ＡＬダミー配線付き基本セル及び３ＡＬダミー配線付
き基本セルをそれぞれ数百種類ものライブラリーを事前
に作成する必要があるという第１の実施例の問題点を解
決している。

【００６６】以下図９について説明する。

【００６７】基本セル１０のライブラリーより、セルサ
イズとセルの端子形状と端子の端子層をそれぞれ抽出し
（ステップ１８、１９、及び２０）、あらかじめ用意し
ておいた設計ルールファイル２３を参照して、ステップ
１９で抽出された端子形状およびステップ２０で抽出さ
れた端子の端子層を入力データとして論理演算（ステッ
プ２２）で端子形状の太らせ処理を行う。

【００６８】ここで、設計ルールファイル２３には、た
とえば１ＡＬ配線、及び２ＡＬ配線のアルミの最小間隔
が定義されている。また論理演算（ステップ２２）は、
設計ルールファイル２３のアルミの最小間隔分だけ端子
形状を太らせ処理し、中間データ２（２６）を作成す
る。

【００６９】また一方で、ステップ１８で抽出されたセ
ルサイズと配線層の設定（ステップ４）をもとにし、配
線層の選択（ステップ１１）で、セル全面に２ＡＬを発
生する（ステップ２１）か、もしくはセル全面に３ＡＬ
を発生する（ステップ２４）かのいずれかを選択する。

【００７０】例えば、配線層が２ＡＬ配線層となる図２
の場合では、ステップ２１が選択され、セルの領域全面
に２ＡＬを発生させることで中間データ１（２５）が作
成される。

【００７１】ステップ２７の論理演算では、中間データ
２（２６）が持つ図形データと中間データ１（２５）が
持つ図形データが重なる部分の図形データを抽出し、中
間データ１（２５）が持つ図形データより引き算（ＮＯ
Ｔ）処理を行い中間データ３（２８）を作成する。

【００７２】ステップ２９のデータハンドリングでは、
中間データ３（２８）の図形データと基本セル１０のも
つ図形データを加算処理を行うことで目的のダミー配線
付き基本セル３０の自動生成が可能となる。

【００７３】次に本発明の第３の実施例について説明す
る。

【００７４】図１０を参照すると、本発明の第３の実施
例による半導体集積回路の配線方法が示されている。図
１０は、図１のステップ３における基本セルの配置方法
を提供し、特にマクロセルの電源配線の配線抵抗が最小
となるように基本セルの配置をおこなう。

【００７５】図１１、図１２、図１３、図１４は図１０
のフローチャートを補足する説明図である。

【００７６】図１０において、ステップ３１にて電源配
線下の基本セルを抽出後、ステップ３２にて各基本セル
の端子名と端子座標を抽出する。たとえば、図１１に示
すように基本セル５６内に端子５３と端子５４と端子５
５の３つの端子がある場合を例にとると、基本セルの端
子名、端子座標は以下のように抽出される。

【００７７】端子５３では、端子名がＨ０１、端子のＸ
座標値が１、Ｙ座標値が６となる。端子５４では、端子
名がＨ０２、端子のＸ座標値が８、Ｙ座標値が６とな
る。端子５５では、端子名はＮ０１、端子のＸ座標値が
６、Ｙ座標値が１となる。

【００７８】次に上記抽出データをステップ３３でセル
名−端子名−端子座標のテーブル形式の表に変換する。
変換されたテーブル形式の表の具体例を、図１２に示
す。

【００７９】ステップ３４のセルの配置方向の選択で
は、例えば電源配線の配線抵抗をＸ軸と平行な方向に最
小化する場合はＹ方向を選択し、逆にＹ軸と平行な方向
に配線抵抗を最小化する場合は、Ｘ方向を選択すること
を示す。たとえば、ステップ３４のセル配置の方向でＹ
方向を選択した場合には、ステップ３７にて端子のＹ座
標が同一となる基本セルが図１２のテーブル形式の表よ
り検索され、その結果図１２の５７に示すように端子の
Ｙ座標値が１あるいは６となるブロック名の、ＡとＣと
Ｄが抽出される。

【００８０】さらに上記説明で抽出された基本セルをス
テップ３８で同一Ｙ座標上に配置することで、図１３に
示すレイアウト図となる。

【００８１】すなわち図１３の５８はステップ３８で同
一Ｙ座標上に配置された基本セルを示し、基本セルの端
子はＹ座標のＹ１とＹ６の同一Ｙ座標上に整列される。

【００８２】図１４は図１３の基本セル配置に対して本
発明の配線方法を実施した結果であり、６０は２ＡＬ配
線の電源配線を示し、５９は基本セルの１ＡＬ端子を示
している。図１４より明らかなように、１ＡＬ端子５９
をＹ１とＹ６に整列させることで、電源配線の配線抵抗
の最小化が可能となる。

【００８３】

【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩチップの内部領域に配置されたマクロセルの電源端
子とインターフェースブロックの電源ブロックの電源端
子との電源配線を実現し、加えて、マクロセルの電源配
線下に基本セルの配置、配線が可能な電源配線方法を得
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路の
配線方法を説明するためのフローチャートである。

【図２】図１の配線方法を実施した場合の電源配線のレ
イアウト図である。

【図３】図１の配線方法を実施後、自動配置配線ツール
で基本セルの各端子に配線を実施した後のレイアウト図
である。

【図４】図１の配線方法を説明するための図である。

【図５】図１の配線方法を説明するための図である。

【図６】図１の配線方法を説明するための図である。

【図７】図１の配線方法を説明するための図である。

【図８】図１の配線方法を説明するための図である。

【図９】本発明の第２の実施例による半導体集積回路の
配線方法を説明するためのフローチャートである。

【図１０】本発明の第３の実施例による半導体集積回路
の配線方法を説明するためのフローチャートである。

【図１１】図１０の配線方法を説明するための図であ
る。

【図１２】図１０の配線方法を説明するための図であ
る。

【図１３】図１０の配線方法を説明するための図であ
る。

【図１４】図１０の配線方法を説明するための図であ
る。

【図１５】従来のＬＳＩチップのレイアウトパターンの
平面図である。

【図１６】第１の従来のマクロセルの電源配線方法を説
明するためのフローチャートである。

【図１７】図１６の配線方法を実施した場合の電源配線
のレイアウト図である。

【図１８】第２の従来のマクロセルの電源配線方法を説
明するためのフローチャートである。

【図１９】図１８の配線方法を実施した場合の電源配線
のレイアウト図である。

【符号の説明】

４３ 電源ブロック ４４ 電源端子 ４５ 第２層メタル配線（２ＡＬ配線） ４６ ２ＡＬダミー配線付き電源端子セル ４８ 空きセル部用２ＡＬダミー配線付きセル ４９ 第１層メタル端子（１ＡＬ端子） ５０ ２ＡＬ配線 ５１ 電源端子 ５５ ＬＳＩチップ ５９ 内部領域 ６０ マクロセル（大規模機能セル）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 電源端子（５１）を持つ大規模機能セル
   がＬＳＩチップ（５５）の内部領域（５９）にマクロセ
   ル（６０）として配置された場合において、マクロセル
   （６０）の電源端子（５１）とインターフェースブロッ
   クの電源ブロック（４３）の電源端子との電源配線を実
   現し、かつ、マクロセル（６０）の電源配線下に基本機
   能を有する基本セルの配置、配線を可能とする配線方法
   であって、 マクロセル配置（ステップ１）を実施した後に基本セル
   配置（ステップ３）を行い、基本セル配置後、マクロセ
   ル（６０）の電源配線層の設定（ステップ４）の際の条
   件により、電源配線下の基本セルを、第２層メタル配線
   をもつ基本セル（１２）及び第３層メタル配線をもつ基
   本セル（１５）のいずれかに置き換えることで、マクロ
   セル（６０）の電源配線と電源配線下の基本セルの配置
   及び配線を可能とした前記配線方法において、 置き換え用の基本セルである第２層メタル配線をもつ基
   本セル（１２）及び第３層メタル配線をもつ基本セル
   （１５）は、置き換え前の基本セルである電源配線下の
   基本セルと同一の論理機能を有し、 前記置き換え用の基本セルの端子（図６、図７、図８、
   図３の４９）への配線（図３の５２）を実施可能とする
   ために、前記置き換え用の基本セルの端子上の電源配線
   部が開口されていることを特徴とする配線方法。
2. 【請求項２】 請求項１に記載の配線方法において、 第２層メタル配線をもつ基本セル（１２）及び第３層メ
   タル配線をもつ基本セル（１５）は、あらかじめ用意さ
   れており、 マクロセル（６０）の電源配線層の設定（ステップ４）
   の際の条件により、電源配線下の基本セルを、あらかじ
   め用意された、第２層メタル配線をもつ基本セル（１
   ２）及び第３層メタル配線をもつ基本セル（１５）のい
   ずれかに置き換えることを特徴とする配線方法。
3. 【請求項３】 請求項１に記載の配線方法において、 マクロセル（６０）の電源配線層の設定（ステップ４）
   の際の条件により、基本セル（１０）のライブラリーよ
   り、第２層メタル配線をもつ基本セル（１２）及び第３
   層メタル配線をもつ基本セル（１５）の前記いずれかを
   自動生成し、 マクロセル（６０）の電源配線層の設定（ステップ４）
   の際の条件により、電源配線下の基本セルを、自動生成
   された、第２層メタル配線をもつ基本セル（１２）及び
   第３層メタル配線をもつ基本セル（１５）の前記いずれ
   かに置き換えることを特徴とする配線方法。
4. 【請求項４】 請求項３に記載の配線方法において、 前記自動生成するステップは、基本セル（１０）のライ
   ブラリーより、基本セルのセルサイズ、基本セルの端子
   形状、基本セルの端子の端子層を抽出データとして抽出
   し、あらかじめ用意した設計ルールファイルをもとに前
   記抽出データに対して論理演算を行うことで、第２層メ
   タル配線をもつ基本セル（１２）及び第３層メタル配線
   をもつ基本セル（１５）の前記いずれかを自動生成する
   ステップであることを特徴とする配線方法。
5. 【請求項５】 請求項１に記載の配線方法を達成するア
   ルゴリズムを有する自動配置配線ツール。
6. 【請求項６】 電源端子（５１）を持つ大規模機能セル
   がＬＳＩチップ（５５）の内部領域（５９）にマクロセ
   ル（６０）として配置された場合において、マクロセル
   （６０）の電源端子（５１）とインターフェースブロッ
   クの電源ブロック（４３）の電源端子との電源配線を実
   現し、かつ、マクロセル（６０）の電源配線下に基本機
   能を有する基本セルの配置、配線を可能とする配線方法
   であって、 マクロセル配置（ステップ１）を実施した後に基本セル
   配置（ステップ３）を行い、基本セル配置後、マクロセ
   ル（６０）の電源配線層の設定（ステップ４）の際の条
   件により、電源配線下の基本セルを、第２層メタル配線
   をもつ基本セル（１２）及び第３層メタル配線をもつ基
   本セル（１５）のいずれかに置き換えることで、マクロ
   セル（６０）の電源配線と電源配線下の基本セルの配置
   及び配線を可能とした前記配線方法において、 電源配線下に配置する基本セルのセル名及び該基本セル
   の端子の端子名及び端子座標を抽出し、あらかじめ表と
   して作成しておき、電源配線の配線方向と前記表より、
   前記基本セルの端子を同一座標軸上に整列するように配
   置することで、電源配線の配線抵抗を最小化することを
   特徴とする配線方法。