JP3118592B2

JP3118592B2 - よりハイレベルのビヘイビア指向のデスクリプションから回路又は装置の構造上のデスクリプションを生成する方法

Info

Publication number: JP3118592B2
Application number: JP03101967A
Authority: JP
Inventors: ダンジェロカルロス; クマルナガサミービジェイ; ブーテサズアーサン; プラサンナクマルラジャンスリーランガ
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1990-04-06
Filing date: 1991-04-06
Publication date: 2000-12-18
Anticipated expiration: 2015-12-18
Also published as: US5880971A; KR100186869B1; US5526277A; US5222030A; EP0463301A3; EP0463301A2; JPH04288680A; KR910018923A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータ援用設計
ツール及び、特にデジタル装置などの複雑な回路とシス
テムの設計とインプルメンテーションの技術に関する。

【０００２】

【従来の技術】現在の技術水準における設計（デザイ
ン）技術及びロジック・シンセシス（論理の統合）は、
実際には物理的な抽象化の異なるレベル間でのマッピン
グのみである。

【０００３】

【発明が解決しようとする課題】デザイン・オートメー
ションでの最も困難な問題の一つは、ゲート・レベルで
もタイミング・クロージャを効果的に得ることができな
いことである。このため設計者（デザイナ）は２つのこ
とを行うことになる。ロジックの設計とタイミングの設
計である。或いは設計者は回路の隅々まで設計すること
になる。何故ならば、最良のケースのタイミングは最悪
のケースのタイミングとは全く異なるからである。或い
は、設計者は、インプルメンテーションとタイミング間
の交換（トレード・オフ）の全てを評価できる様に、装
置をレイアウトする。

【０００４】ＥＣＡＤまたは電子ＣＡＤシステムと称さ
れる、今日の電子回路の設計用のコンピュータ援用設計
（ＣＡＤ）システムは、ユーザにグラフィック・ディス
プレイ装置を備えたデジタル・コンピュータで使用する
ソフトウエア・ツール一式を供給して電子回路の設計を
支援する。典型的には、５つの主要なソフトウエア・プ
ログラム・ファンクションがＥＣＡＤシステムで使用さ
れる。それらは、スキマティク・エディタ、ロジック・
コンパイラ、ロジック・シミュレータ、ロジック・ヴェ
ラファイア及びレイアウト・プログラムである。このス
キマティック・エディタは、そのプロセスでネット・リ
スト（コンポーネント間の接続の総合）を生じて、該シ
ステムのユーザが、ディスプレイ・スクリーンを用いて
スキマティック・ダイアグラムに書き込み、及び／又は
それを修正することを可能とする。ロジック・コンパイ
ラは、該ネット・リストを入力し、コンポーネント・デ
ータベースを使用してレイアウト、ヴェリフィケーショ
ン（検証）及びシミュレーションに必要な全ての情報
を、そのフォーマットがそれらの機能に合わせて最適化
されているスキマティック・オブジェクト・ファイル
（又はファイルズ）に送る。ロジック・ヴェラファイア
は、そのスキマティックに設計ミス、例えば出力の過多
結合、信号経路のオーバ・ロード等、があるかどうか検
証し、その様な設計上の問題があればエラー表示を発生
する。ロジック・シミュレータはそのスキマティック・
オブジェクト・ファイル（ズ）及びシミュレーション・
モデルを受け取り、命令、初期状態及びファイル又はユ
ーザ入力の形で供給される入力信号値に従って、一連の
シミュレーション結果を生ずる。レイアウト・プログラ
ムはデータを生じ、それから半導体チップ（回路板）を
レイアウトして製造する。

【０００５】カリフォルニア州、ミルピタス所在のエル
エスアイ・ロジック・コーポレーションで生産されてい
るモデュラ・デザイン・エンバイロメント（ＭＤＥ）
は、ＵＮＩＸオペレーティング・システムで動くコンピ
ュータ用の一連のソフトウエア・ツールである。ＭＤＥ
はとりわけ、スキマティック・エディタ（ＬＳＥＤ）と
シミュレータ（ＬＤＳ）からなり、前記したタイプの市
販されるツールの１つの例である。スキマティック・エ
ディタとスキマティック・コンパイラの他の例は、カリ
フォルニア州、マウンテンビュー所在のヴァリッド・ロ
ジック・システム・インクで生産されるＳＣＡＬＤｓｔ
ａｔｉｏｎの中に見つけられよう。

【０００６】ＶＨＤＬ乃至はＶＨＳＩＣ（ＶｅｒｙＨ
ｉｇｈＳｐｅｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔ）ハードウェア記述言語は、複雑な装置を記述す
るために近年開発された、よりハイレベルの言語であ
る。ＶＨＤＬデスクリプション（記述）の形態は、コン
テクスト─ディペンデント・シンタクティクを備えたコ
ンテクスト─フリー・シンタクスとナラティブ・ルール
で表現されたセマンティク・リクワイアメントとによっ
て記述される。ＶＨＤＬ言語はＩＥＥＥＳｔａｎｄａ
ｒｄＶＨＤＬＬａｎｇｕａｇｅＲｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ（ＩＥＥＥＳｔｄ１０７６−１９８
７）に記載されており、またＭＩＬ−ＳＴＤ−４５４、
Ｒｅｇｕｌａｔｉｏｎ６４でも知られている。

【０００７】ＶＨＤＬ言語は、言語構造のセマンティク
または意図が明瞭に特定されているので、デザイン・ス
ペシフィケーション言語に重要な一歩を示している。理
論的には、ＶＨＤＬ言語は、統語的な点で、設計者の意
図するシステム又は回路のビヘイビアを不明瞭にではな
く記述する。「デザイン・エンティティ」は、ＶＨＤＬ
において主要なハードウェア・アブストラクション（抽
象化）である。それは、明確な入力と出力とを備え、明
確な機能を演ずるハードウェア・デザインの一部であ
る。デザイン・エンティティは全システム、サブ・シス
テム、ボード、チップ、マクロ・セル、ロジック・ゲー
ト、又はその間のいかなるレベルのアブストラションを
表すことが可能である。「コンフィギュレーション」
は、どのようにデザイン・エンティティが結合されて１
つの完全なデザインを構成するかを記述するのに用いら
れる。

【０００８】ＶＨＤＬ言語はハードウェア・アーキテク
チュアのデスクリプション（記述）のための３つの異な
った形式をサポートする。その最初は「構造上の乃至は
構造に関する（ストラクチュラル）」デスクリプション
であり、そこではアーキテクチュアは相互結合されたコ
ンポーネントの階層的な構成として記述される。第２の
形式は「データ・フロー」のデスクリプションであり、
そこにおいてはアーキテクチュアは一式の並列配置のレ
ジスタ群で、その各々がゲーティング信号で制御される
ものとなる。この記述は、レジスタ・トランスファ・レ
ベル（ＲＴＬ）記述に具体化された記述形式を包含す
る。第３の形式は、「ビヘイビア上の乃至はビヘイビア
に関する」デスクリプションであり、そこではデザイン
はハイレベルなプログラミング言語に似た一連のプログ
ラム・ステートメントで記述される。以下、主としてビ
ヘイビア上のデスクリプション形式が議論される。しか
し、３つの形式を全て単一のアーキテクチュアに混合す
ることも可能である。

【０００９】以下、Ｐｒｏｌｏｇ等の中間的なルール・
ベースド・ツールを介して、ＲＴＬの如くの、よりハイ
レベル（即ち、ＶＨＤＬ）のデスクリプションから、よ
りローレベルの実際的なデスクリプションを生成する方
法を述べる。

【００１０】Ｐｒｏｌｏｇは、述語論理に基づいたプロ
グラミング言語である。それは、数学的な理論の解明等
の「インテリジェント」な仕事に使用することができ
る。Ｐｒｏｌｏｇのプログラムは、オブジェクト中の関
係を定義する一連のルールである。Ｐｒｏｌｏｇルール
の一般的な形は「ホーン」節であり、そこでは或る状態
が真であればある特定の「目標（ゴール）」は真とされ
る。Ｐｒｏｌｏｇプログラムの実行は、統合（シンセシ
ス）と分析（アナリシス）を用いて問題となっている目
標を解明することを含む。この発明で採用されているＰ
ｒｏｌｏｇの重要な相は、「ターム・イクスパンショ
ン」であり、それは予め定義されたルールを通常のＰｒ
ｏｌｏｇ節に変換する。

【００１１】従ってこの発明の目的は、回路又はシステ
ムの実際的な構造的記述をそのビヘイビアラルなデスク
リプションを生成する方法を提供し、よって設計者がよ
りハイレベルのアブストラクションでより大規模で、よ
り複雑な回路又はシステムで作業することを可能にする
ことにある。

【００１２】この発明の更なる目的は、回路又はシステ
ムのビヘイビア上のデスクリプションをその実際的なイ
ンプルメンテーションに変換する方法を提供することに
ある。

【００１３】この発明の更なる目的は、デザイン・ヴァ
リデーションのレベルを構造的な（ネット・リストの）
レベルからビヘイビア上のレベルまで上げることを可能
とする方法を提供することにある。

【００１４】この発明の更なる目的は、より基準化され
たデザイン・エンバイロメントを提供し、異なるデザイ
ン・プラットフォーム間でのクロス・トレーニングの要
求に応えると共に、資源（リソース）を統合とテスタビ
リティとに一層指向させることにある。

【００１５】

【課題を解決するための手段】この発明によれば、設計
者がハイレベルのコンピュータ言語を用いてビヘイビア
指向のデスクリプションから回路又はシステム（以下
「装置」と称する）の構造的なデスクリプションと実際
的なインプルメンテーションを生成して確証することを
可能とする一連のソフトウエア・ツールで作動する電子
ＣＡＤシステムが提供される。その方法は以下のステッ
プを含む。

【００１６】最初に、設計者は、ＶＨＤＬの如きハイレ
ベルの言語で装置の意図するビヘイビアを明確にする。

【００１７】続いて、「ビヘイビア上のシミュレーショ
ン」ステップにおいて、デザインのＶＨＤＬ言語による
ビヘイビア上の、即ちビヘイビアに関するデスクリプシ
ョンに基づいて、設計者達は、意図したビヘイビアが得
られるまで、シミュレーションとデザインの変更を繰り
返す。

【００１８】続いて、「パーティショニング（仕切
り）」ステップにおいて、デザインは幾つもの構造ブロ
ックに仕切られる。このステップは実際的には、デザイ
ン・ビヘイビアをインプルメントすることを可能とする
構造上の選択の「デザイン・スペース」の探索の一つで
ある。この実際的なシステムへのリンクは、構造上の選
択をハイレベルのタイミングとエリア（サイズ）目的に
合致させることによってハイレベルのタイミング・クロ
ージャを可能とする。それがコンセプト・レベルと実際
のレベルとの間をつなぐことを意味するので、これはキ
ー・ステップである。このステップの第２の機能は、種
々の構造ブロックを適当な統合プログラムに向けること
である。

【００１９】次いで、「ロジック・シンセシス」ステッ
プにおいて、幾つもの異なるプログラムは、パーティシ
ョニング・ステップで特定された異なる構造ブロックを
効率的に統合するのに使用される。高度の規則的な構造
乃至は十分に理解された機能を備えたこれらのブロック
は、特定のシンセシス・ツール（例えばメモリ又はファ
ンクション・コンパイラ）に向けられる。ランダムな乃
至は構造化されていないロジックを備えたこれらのブロ
ックは、より一般的なロジック・シンセシス・プログラ
ムに送られる。このステップの出力は、デザインのネッ
ト・リストである。

【００２０】続いて、「フィジカル・シミュレーショ
ン」ステップにおいて、ゲート・レベルのデザイン・デ
スクリプションは、シミュレートされ、その結果を所期
のビヘイビア上のシミュレーション結果と比較される。
これは回路のインプルメンテーションが所期の如くふる
まうか否か、またタイミング目的が達成されたか否かを
チェックすることになる。

【００２１】付随的には、デザインに注釈を設けて他の
物理的なデザイン上の制限、例えば容量、寄生容量等が
超えない様にする。

【００２２】最後に、デザインは、用途特定型（ＡＳＩ
Ｃ）（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等のデザインの
装置の物理的な（フィジカル）インプルメンテーション
を制御する既存のソフトウエア・システムに入力され
る。

【００２３】

【作用】この発明の重要な点は、全てのトップ・ダウン
のデザイン・アプローチの様に、以上は構造上の改良の
プロセスであり、そこではデザインはアブストラクショ
ンレベルを下げながら具体化される。ＶＨＤＬ言語と開
示された方法の特徴は、ハイレベル時にあった意図と意
味が失われることなく、このプロセスを実現することを
可能にしたことにある。これはこのプロセスを自動化す
るキーである。

【００２４】他の重要な特徴は、パーティショニング・
ステップ乃至はパーティショナが、チップ・フロアプラ
ンから抽出されデザインをハイレベルなタイミング目標
に合致させる構造にするハイレベルなタイミング情報を
使用する様に強制することである。この強制は、プロセ
スが特定の物理的な実現例に集約することを可能とする
キーである。

【００２５】他の重要な特徴は、この方法が現実のレイ
アウトを行うことなく、今日のデザイン・オートメーシ
ョンで最も困難とされた問題、即ち、ゲートレベルでも
タイミング・クロージャを得ることができず、従来まで
設計者にロジック・デザインとタイミング・デザインと
を行わせていたことを解決したことにある。開示された
方法を用いれば、フロアプラニング・レベルのレイアウ
トからタイミング・データを抽出し、それをＶＨＤＬ言
語によるビヘイビア上のデスクリプションに入れるバッ
ク・アノテーションの形を用いることにより、タイミン
グ・クロージャが得られることである。

【００２６】この発明の一つの相によれば、この装置の
ビヘイビア上のデスクリプション（ＶＨＤＬ言語）は、
１つ又はそれ以上のセマンティック・ルールをビヘイビ
ア上のデスクリプションの基礎をなすシンタクティック
・ルールのそれぞれに結びつけることによってインター
プリートされる。これは（Ｐｒｏｌｏｇ等を介して）
「シンタックス・アトリビューティッド・ルール」を用
いることにより達成される。

【００２７】この発明の他の目的、特徴又は利点は、説
明が以下続くにつれて明らかとなろう。この発明は全シ
ステムからサブ・システム、ボード（例えばマルチ・チ
ップ・モデュール）、チップ、マクロ・セルに至る種々
の領域にわたる装置、及びこれら特定のレベル間の装置
にまで有益である。

【００２８】

【実施例】序論現在のデジタル・システムにおいては、７００００個以
上のロジック・ゲートを備えるデザインは珍しくない。
また現在のアナログ電子システムにおいて、特に設計さ
れている機能が集積回路に組み込まれる様に意図されて
いる場合、何百ものトランジタと他の電子装置からなる
デザインを見ることも普通である。その複雑さから、全
体的にシミュレートされる前に、設計されつつある回路
の小範囲において何度もシミュレートしたいと言う要求
がある。回路の小部分が別々にシミュレートされるとき
には、そのエラーを容易に検出することができるので、
この要求は必要である。逆に、回路全体がシミュレート
されると、複合的なエラーが生じて他のエラーをマスク
してしまう恐れがある。更に、現在の巨大な回路の複雑
さは、回路の小部分でのエラーを見つけるのを難しくし
ている。

【００２９】従来、典型的なＥＣＡＤ装置電子回路を設
計するプロセスは、幾つかの異なったステップで行われ
ている。回路のスキマティック・ダイアグラムは、回路
素子とそれらの結合を電子的に示すスキマティック・エ
ディタの使用を介して相互作用的に書かれている。ＥＣ
ＡＤシステムのユーザは次に、回路のシミュレーション
・モデルに与えれる実際の入力値を表示する入力（ベク
トル）のリストを用意する。この表示は続いてスキマテ
ィック・コンパイラでコンパイルされ、シミュレーショ
ンに最も適した形に翻訳される。この新規な、翻訳され
た表示は続いてシミュレートされ、同一の入力が与えら
れたときの現実の回路の応答に類似する数値的な出力を
生じる。この出力は続いてグラフックな態様でユーザに
通例示される。シミュレーション結果を見てユーザは、
表示された回路が実際に製造されたとき正確に機能する
か否かを決定する。もし不可ならば、ユーザはスキマテ
ィック・エディタを用い、回路のスキマティックを再度
編集し、再度コンパイルし、再度シミュレートする。ユ
ーザが回路設計が正しいと満足するまで、このプロセス
は繰り返される。

【００３０】このＥＣＡＤシステムのスキマティック・
エディタは一般的に相互作用的なソフトウエア・ツール
であり、ユーザが多くの回路素子を選択し、それをコン
ピュータに接続されたグラフィカル／テキスト・ディス
プレィ装置（以下「ディスプレイ・スクリーン」と称す
る）に表示させることができる。これらの表示されたエ
レメントは、ディスプレイ・スクリーンに座標を書き、
ソフトウエア・ツールにコマンドを入力するのに使用さ
れるマウス、トラックボール、ジョイスティック、グラ
フィック・タブレット又はキーボード等の指示具である
位置入力装置を介して、ユーザとコンピュータとの間の
相互作用によりディスプレイ・スクリーン上にワイヤを
意味する線を引くことで、相互に接続される。回路素子
と接続ワイヤはスキマティック・ダイアグラムを形成
し、それはディスプレイ・スクリーン上で全体的に又は
部分的に見ることができる。スキマティック・ダイアグ
ラムはディスプレイ・スクリーン上に構築されるので、
コンピュータはこれらの素子をメモリ乃至は磁気ディス
ク・ドライブの如き大量格納装置である格納手段に表示
する。グループ化されるこれらの表示は、スキマティッ
ク・エディタが理解する規格化されたフォームでユーザ
によって入力されたスキマティックの数値的な表示を形
成する。典型的にはこのフォームは、スキマティック情
報の入力と修正のために最適化されている。

【００３１】しばしばスキマティック・エディタは階層
的なデザインを可能とし、それにより、前に作られ格納
されたスキマティックは呼び戻され、閲覧されて他の回
路のマクロ・レベル・コンポーネントとして使用される
ことがある。斯るマクロ・レベル・コンポネントの重複
例は、よりハイレベルのスキマティック・ダイアグラム
に包含することもできる。スキマティック・エディタ
は、マクロ・レベル・コンポーネントを複写してデータ
構造を生成する。このよりハイレベルのスキマティック
は、マクロ・レベル・コンポーネントとして更にハイレ
ベルのスキマティック・ダイアグラムに順次組み入れる
ことができる。

【００３２】図１２図１２は、一般的な設計方法を示す。以下の説明は、適
宜なコンピュータ・システム（図示せず）で動作させる
ことができる一連のソフトウエア「ブロック」の意味で
なされる。

【００３３】設計者は、ＶＨＤＬ言語の様なハイレベル
のコンピュータ言語で回路の意図するビヘイビア上のデ
スクリプションをフォーミュレートすることで回路（又
はシステム）の設計（デザイン）を開始する。これはブ
ロック１２１２に示され、それは意図するビヘイビアを
記述するハイレベルの例示的なコードを示す。

【００３４】続いて、設計者は、メモリやレジスタの如
き、所定のファンクションナル・ブロックの意味での回
路のレジスタ・トランスファ・レベル（ＲＴＬ）として
設計をリ・フォーミュレートする。これはブロック１２
１４に示される。

【００３５】よって生じたＲＴＬ記述はブロック１２１
６でシミュレートされ、所期のビヘイビア上のデスクリ
プションに等しいか否か確認する。そこで、デザイン
は、統合可能な部分（集合可能な論理回路、レジスタ及
びフリップフロップ）と統合不可能な部分（予め設計さ
れたブロック）からなる。

【００３６】ロジックは続いてブロック１２１８で、反
復して使用可能な共通部分を見つけて最小化（ミニマイ
ズ）され、ブロック１２２０でデスクリプションを特定
の技術（例えばＣＭＯＳ）にマップする。更に、統合不
可能な部分は、ブロック１２２２でコンパイルされる。

【００３７】以上のステップ１２１２〜１２２２は、ス
テップ１２２２を除き、技術的に従属な程度において、
全て技術的に独立である。

【００３８】少なくとも統合可能な部分のデザインはブ
ロック１２２４で最適化（オプティマイズ）され、ゲー
ト・レベル・ネット・リスト１２２６を生じる。

【００３９】１２１８〜１２２２までのブロックは、典
型的なロジック・シンセシス・ツールを示す。

【００４０】厳密に言えば、ＲＴＬ上の（乃至はＲＴＬ
に関する）デスクリプションを生じた後のステップのみ
が「ロジック・シンセシス」を構成し、斯るボトムアッ
プ・アプローチ（ビヘイビア上のデスクリプションのＲ
ＴＬ上のデスクリプションへのリ・フォーミュレート）
は削がれ、所期のビヘイビア上のデスクリプションの意
図の多くを失いやすく、また労力を要すると共に、エラ
ーを発生しやすい。

【００４１】この発明によれば、後述の如く、「ビヘイ
ビア上のシンセシス」はビヘイビア上のデスクリプショ
ンとＲＴＬ上のデスクリプション間のギャップを埋め、
ハイレベルのビヘイビア上のデスクリプションから自動
的に実際的なゲートレベル・ネット・リストを生じる。
その意味で、ビヘイビア上の（即ち、ＶＨＤＬ）とＲＴ
Ｌ回路上のデスクリプションとはゲート・レベル・リプ
レゼンテーションを扱わないので、それらは共に「ハイ
レベル」なデスクリプションと考えられる。ビヘイビア
上のデスクリプションとＲＴＬ上のデスクリプションの
間の差異は、主としてそれらが特定する構造の量と、よ
って生じるゲートレベル・インプルメンテーションで使
用されることになる構造部分の「割り振り（アロケーシ
ョン）」又は定義にある。ビヘイビア上のデスクリプシ
ョンはどの構造部分（例えば、メモリ、機能ブロック
等）が使用されるべきかの問題はアドレスしない。ＲＴ
Ｌ上のデスクリプションにおいては、構造部分は明示的
に特定され、このデスクリプションとよって生じるゲー
トレベル・インプルメンテーションとの間は直接的にマ
ッピングされる。

【００４２】ビヘイビア上とＲＴＬ上のデスクリプショ
ンの統合の可能性は、構造的な内容におけるこの差異に
よって少なからず影響を受ける。ＲＴＬシンセシス
（「ローレベル」シンセシス）は、比較的に良く研究さ
れていて、非常にインプルメントされた技術である。Ｒ
ＴＬ上のデスクリプションをゲートレベル・インプルメ
ンテーションに統合する技術は十分に確立している。

【００４３】この発明は、構造的な内容を全く乃至は殆
ど有しないビヘイビア上のデスクリプションを構造的な
内容を多く有するＲＴＬ上のデスクリプションにマッピ
ングする方法を開示する。これは主として、但し完全に
ではないが、トップダウン的な設計手法である。

【００４４】厳密なトップダウン設計手法で欠けている
ものは、設計されつつあるモデュール（回路、機能ブロ
ック等）のよりローレベルの物理情報の詳細な知識の使
用である。通常、ビヘイビア上のシンセシスが完成し、
ＲＴＬ構造がインプルメンテーションのために選択され
るまで、モデュールの選択と配置は延期される。これは
主として構造的な情報がビヘイビア上のレベルでは入手
不可であり、それ故にシステムが設計スペースを探索し
てエリアとディレイの様な基準を採用することができな
いためである。レイアウト、モデュール・サイズ、接続
等の詳細は、ＲＴＬ設計スペースに大きな影響を持つ。

【００４５】以後から明らかになるであろうが、ハイレ
ベル（ビヘイビア上のデスクリプション）でデザインを
アーキテクチュアルなブロックに仕切ることは斯るビヘ
イビア上のデスクリプション・レベルでの構造的な情報
を記述するための「ビークル」を作ることになり、それ
によってよりローレベルの物理パラメータを評価する能
力を付加する。更に、仕切ることは設計者がオペレータ
・レベルの類似性とプロセス・レベルの同時性を探索し
てデザインを改良することに役立つ。

【００４６】図１─８続いて、用途特定型（ＡＳＩＣ）デザインにおける本発
明の実施例を説明する。

【００４７】図１図１は、統合において、ゲートアレイと標準セルとをカ
バーする、ＡＳＩＣチップ１１０の簡略図である。一般
的に、ＡＳＩＣチップは全体的に又は部分的に、図示の
異なったファンクショナル・エンティティからなる。更
に、図１は、これらのブロックのシンセシス／コンパイ
レーション及びオプティマイゼーション（最適化）のた
めの手段を記載する。図示しなかったのは、チップのＩ
／Ｏバッファとその周辺装置である。シンセシス・ツー
ルはＩ／Ｏバッファを操作する様には意味されていない
が、最適化環境におけるそれらのタイミング・デスクリ
プションは、チップのコア部分の最適化に有益である。

【００４８】例示されたチップ１１０は、主として以下
の機能ブロックを備える。即ち、メモリ１１２、データ
・パス１１４、メガ・セル及びメガ・ファンクション１
１６並びに、アドレスとデコーダの如きレギュラ・ブロ
ック１２０とランダム・ロジック・ブロック１２２を備
える。

【００４９】メモリ・ブロック１１２は、メモリ・コン
パイラにより効率的な技術依存のビルディング・ブロッ
クを使用して作られる。メモリ・コンパイラの出力は、
原始的なトランジスタのネット・リストである。

【００５０】データ・パス・ブロック１１４は、ＨＤＬ
（ハードウェア・デフィニション・ランゲージ）言語に
ビヘイビア上のデスクリプションを供給して作られる。
データ・パスは、汎用シンセシス・プログラムか専用デ
ータ・パス・コンパイラを介して統合される。シンセシ
ス・プログラム／コンパイラの出力は、ＡＳＩＣマクロ
・セルを用いたデザインの構造的なデスクリプションで
ある。

【００５１】メガ・セルとメガ・ファンクション・ブロ
ック１１６は、予めデザインされたビルディング・ブロ
ック・ライブラリから選択される。それは最適なパファ
ーマンスを意図して予めデザインされたものである。

【００５２】レギュラ・ファンクショナル・ユニット１
２０は、アドレス、デコーダ及びマルチプレクサ等のレ
ギュラ・ブロックを用いて作られる。所望により、これ
らは更に最適化される。

【００５３】ランダム・ロジック・ブロック１２２は、
ランダム・ロジック、グルー・ロジック及びステート・
コントローラを含む。これらのユニットのデスクリプシ
ョンは、ブール方程式、真理表、データ・フロー及びＨ
ＤＬデスクリプションでなされる。チップのこの部分
は、他の部分の周囲にデザインされる。このファンクシ
ョンナル・ユニットは、より小さいファンクションナル
・ユニットに仕切られ、プロセスは回帰的に反復され
る。原子的な特徴は依然、機能的に検証されたファンク
ションナル・ユニットのままである。汎用シンセシス／
オプティマイゼーション・ツールはこれらのファンクシ
ョンナル・ユニットを作るにのみ用いられ、特定の条件
とメモリ、レギュラ・ブロックとデータ・パス・セクシ
ョンで課される条件とに従ってユニットを最適化する。

【００５４】図２─５図２乃至５は、いかなるデザイン形式又は技術からも独
立した統合設計方法を示す。この方法の種々のステップ
（ブロック）は、円で囲まれた１〜１８の数字で示さ
れ、それらは以下の通りである。

【００５５】ステップ１はデザイン・スペシフィケーシ
ョン（仕様）である。これはシステム（装置）・スペシ
フィケーションからなり、サブ・システム素子のファン
クションナル・スペシフィケーション、タイミング・ス
ペシフィケーション及びＩ／Ｏ要件、並びに電源、パッ
ケージとインターフェース要件を含む。

【００５６】ステップ２はデザイン・デスクリプション
である。これは、デザインとその全てのサブ・システム
素子のファンクションナル・デスクリプションである。
デスクリプションは、理想的にはＶＨＤＬの如きハイレ
ベルの記述言語で与えられる。デザインの性質によって
は、デスクリプションは完全にビヘイビア上のレベルで
あるか、或いはＲＴＬ上のデスクリプションと結合され
る。

【００５７】ステップ３はパーティショニングである。
ビヘイビア上のデスクリプションを与えられると、パー
ティショニング（パーティショナ）はデザインを幾つか
のモデュールに細分し、それが全体的なシンセシス、ア
ナリシス及びヴェリフィケーション（検証）のタスクを
より制御自在にする。そうするために、パーティショナ
は、パッケージング、Ｉ／Ｏ能力及び他の技術依存情報
を含む技術ファイル（後述）を考慮して最適にデザイン
を仕切る。デザインを機能的に仕切ることに加えて、パ
ーティショナは設計者が、デザインを最適化、例えばエ
リア、スピード等において、するであろう最適なアーキ
テクチュアを選択するのを手助けする（ＣＡＥシステム
の例示的なスクリーン・ディスプレイを示す参考図１〜
３を参照せよ）。

【００５８】ステップ４はモデュール・デスクリプショ
ンである。３つのモデュールが図示されるが、それ以上
のモデュールを設けても良い。これは、ＨＤＬ（ハード
ウェア・デフィニション・ランゲージ）言語での、パー
ティション・デザインのＲＴＬ上のデスクリプションで
ある。各モデュールは一連のタイミングとエリアのコン
ストレイントを備えており、それらはそのモデュールの
領域でのみ関連させられる（これらは、デザイン・デス
クリプションから自動的に生成されるものではない）。

【００５９】ステップ５はコンポジションである。コン
ポジションはパーティションの反対であり、仕切られた
デザインの検査と検証を容易にする。パーティション・
デザインはこのステップで再構築され、その最終産物
は、完全なデザインのＲＴＬ上のデスクリプションであ
る。

【００６０】ステップ６はファンクションナル・ヴェリ
フィケーション（ビヘイビア上の）である。ビヘイビア
上のレベルでのヴェリフィケーションは２つのステー
ジ、デザインが進展しつつある間とパーティション・ス
テップの後とに行われる。前者はソース・コード・デバ
ッギングであり、そこでデザインのハイレベルなデスク
リプションは意図された機能性の正確さが検証される。
後者はパーティショニングの間に行われたアーキテクチ
ュア上の決定を検証して完全なデザインの機能性とパフ
ォーマンスへのそれらのインパクトを検査することであ
る。

【００６１】図２に示されるステップ群についての前記
の説明から、種々の「ループ」が形成されるのが認めら
れよう。ハイレベル・ループは、ビヘイビアの検証（ス
テップ６）からなり、デザイン・デスクリプションをデ
バッグする（ステップ２）。よりローレベルのループ
は、パーティションされ（ステップ３）コンポーズされ
た（ステップ５）デザインのビヘイビア上の検証からな
る。パーティショニング・プロセスはユーザの相互作用
により設定され、テクノロジイ、パッケージング、Ｉ／
Ｏ能力及び他の、類似装置での経験に基づいて開発され
た提案装置に関する情報の様な、物理的なインプルメン
テーション要素により駆動される。

【００６２】ステップ７はモデュール・デスクリプショ
ンである。これは、パーティショナにより作られるか設
計者により別に開発されたファンクションナル・エンテ
ィティのデスクリプションである。これは望ましくは以
下のフォーマットのいずれかから与えられる。即ち、Ｈ
ＤＬ、真理表、方程式又はネット・リストの中からであ
る。この例で使用されている様に、「モデュール」は３
０００セル未満の複雑さを備えたファンクションナル・
ブロックである（それはＩ／Ｏパッドを備えたチップで
はない）。

【００６３】ステップ８はシンセシスである。モデュー
ル・デスクリプション（ステップ７）と目標テクノロジ
イ・ライブラリを与えられると、デザインは目標テクノ
ロジイにマップされる。シンセシス・プロセスは通例ロ
ジック・オプティマイゼーションの何かのフォームを含
む。これは、モデュール（装置）の機能性を定義するロ
ジック表現を処理するタスクである。冗長部分を削除
し、中間的なロジック・レベルを付加又は削除すること
で（例えば、ブール表現の再構築）、ミニマイゼーショ
ンがなされる。

【００６４】ステップ９は構造的な（乃至は構造上若し
くは構造に関する）デスクリプションである。これはゲ
ートレベル、及びシンセシス・ツールで作られたモデュ
ールの技術依存デスクリプションである。それは一般に
ネット・リストの形で与えられ、それから装置が自動的
かつ物理的に作られる。

【００６５】ステップ１０はファンクションナル・ヴェ
リフィケーション（構造上）である。これはモデュール
の正確さを意図された機能性から検証することで行われ
る。これは、ビヘイビア上のレベルでのファンクション
ナル・ヴェリフィケーション（ステップ６）が行われな
かった場合にのみ、要求される。シンセシス・ツールに
よって作られた回路が所定のモデュール・デスクリプシ
ョンに（機能的に）従うと考えられよう。齟齬がある場
合には、モデュール・デスクリプションは、トップ・レ
ベルで、即ち、デザイン・デスクリプション（ステップ
２）で修正（デバッグ）される必要がある。デザインと
そのサブ・システム素子の全ての完全性を保つために、
これは必要である。

【００６６】ステップ１１はタイミング／エリア・コン
ストレイントを扱う。これらは、オプティマイゼーショ
ン・プロセスをカスタム化するのに使用される。オプテ
ィマイゼーションは通例、エリア及びスピード（タイミ
ング）コンストレイントによりドライブされる。これら
はツールが、個々の又は小さいクラスタのゲートに関し
て基礎エリアとスピードの間で交換され、或いはドライ
ブ能力の如き他のコンストレイントと共に、包括的なエ
リアとスピードの最適化をなす様に指示することがあ
る。コンストレイントが十分に構築されているときは、
有意的なデザインの最適化が要求され、本発明の方法が
そうである。タイミング・コンストレイントは以下、即
ち、最大及び最小のライズ／フォール・ディレイ、セッ
トアップとホールド・チェック、クロックサイクルの長
さ、及びネット当たりの最大過渡時間を含む。タイミン
グ・コンストレイントは又、モデュールの入力での信号
スキューの如き制限条件、モデュールの出力のドライブ
能力等を、それらのデータが入手可能なときは、含む。

【００６７】ステップ１２はオプティマイゼーション
（最適化）である。デザイン・コンストレイントとモデ
ュールの構造上のデスクリプションを与えられると、最
適化プロセスはモデュールを修正してそのエリアとタイ
ミング特性が指定されたコンストレイントに従う様にす
る。デザインの性質とコンストレイントの強さにより、
幾つか又は全ての最適化目標が達成される。境界条件が
入手不可のときは、最適化は、モデュール全体の最小化
を狙って汎用的なものとなる。境界条件があるときは、
各モデュールが最適化され、よりハイレベルのモデュー
ル全体が指定されたタイミング要件に従う。

【００６８】ステップ（ブロック）１３は最適化プロセ
スの後の、モデュールの構造上のデスクリプションを作
ることを示す。

【００６９】ステップ１４はタイミングの検証と分析で
ある。これは、最適化プロセス（ステップ１２）の効果
の検査とそのグローバルなインパクトの検査のプロセス
である。スタティック・タイミング・アナライザやゲー
ト・レベル・シミュレータの様なツールが採用されよ
う。もし最適化されたモデュール（ステップ１３）がタ
イミングとエリアの全ての要件に合わないときは、この
点で更に取引がなされる。コンストレイントは続いて斯
る取引を反映する様に修正され、最適化プロセス（ステ
ップ１２）が繰り返される。

【００７０】ステップ１５は、モデュールの最適化され
た構造のデスクリプション（ステップ１３）から導かれ
る、ハイレベルのモデュールを示す。ハイレベルのモデ
ュールは、１つの又はそれ以上のサブ・モデュールから
なる。各サブ・モデュールは、その固有の領域で最適化
されている。ハイレベルのモデュールは、サブ・モデュ
ール間の相互作用と接続性を記述する。階層的に与えら
れるときは、目的装置自体がハイレベル・モデュールと
考えられる。

【００７１】ステップ１６はタイミング・シミュレーシ
ョン、ヴェリフィケーション及びアナリシスである。こ
のステージにおいては、最適化されたモデュールはコン
ポーズされ（ステップ５を参照）、ハイレベル・モデュ
ール又は目的装置の意図された機能性をインプルメント
する。ここで、アナリシスは、ロジック・レベル・シミ
ュレーション、スタティック・タイミング・アナリシス
・電子的なルールのチェック等を含む。より正確なアナ
リシスとしては、フロア・プラナ若しくはプレースメン
ト及びルーティング・プログラムを使用してワイヤ・デ
ィレィを見積もる必要があろう。ワイヤ・ディレィは続
いてシミュレーションに先立ち、デザイン・データベー
スに逆注釈（バック・アノテート）される。もしモデュ
ールのタイミング要件の全てが指定された要件に合わな
いときは、サブ・モデュールのタイミング・コンストレ
イントが修正され、最適化が行われる。

【００７２】ステップ１７はディレイ・バック・アノテ
ーション（ＤＢＡ）であり、これは任意である。ブロッ
ク間のワイヤ・ディレイは、サブ・モデュールのフロア
・プラニングの後にのみ、一層正確に見積もることが可
能である。更に正確なブロック内とブロック間のディレ
イは、プレースメントとルーティング・ステージの後で
決定される。これらのツールを使用することにより、ワ
イヤ・ディレイはより正確に見積もられよう。このディ
レイはゲート・レベル・オプティマイザで使用されるべ
く（ステップ１２）、バック・アノテートされる。

【００７３】ステップ１８はグローバルなコンストレイ
ントの導入を示す。行われたアナリシス結果を用いて、
サブ・モデュールのタイミング／エリア・コンストレイ
ントは、グローバルなタイミング要件を反映する様に修
正される。新しいコンストレイントを備えたサブ・モデ
ュールは、続いて再び最適化される。

【００７４】図６図６はシンセシスとオプティマイゼーション・ツールの
用例と、これらのツールとデザイン・コンパイラ間のデ
ザイン・データの交換のためのアブストラクション・レ
ベルを示す。各ツールは、例示されたＡＳＩＣチップ６
００の主要なファンクションナル・ブロックの１つ又は
それ以上のシンセシス又はコンパイレーションをアドレ
スする。これらのツールと用法とデザイン・コンパイラ
との相互作用が、特に関心事となる。

【００７５】メモリ・コンパイラ（ＭｅｍＣｏｍｐ）６
０２はメモリ・メガ・セルのためにハイレベルのスペシ
フィケーションを受け持っており、シミュレーション、
テスティング及びレイアウトのためのロジック及びレイ
アウト・ファイルを作る。その目的は、デザイン・コン
パイラ（オプティマイザ）６０４にメモリ・ブロックの
正確なタイミング・デスクリプションとドライブ能力情
報を備えさせることである。メモリ・コンパイラは高密
度又は低電源のＲＡＭ又はＲＯＭブロック６０６を統合
する。後で明らかになる如く、周囲のロジックは、メモ
リ・ブロックに対して最適化される。ＭｅｍＣｏｍｐ６
０２からなるメモリ・ブロックは、内部のマクロ・セ
ル、即ち、原始的なトランジスタのネット・リストと同
じフォーマットを供給され、それはデザイン・コンパイ
ラ６０４によっては直接読むことができない。従って、
２つの中間的なステップのいずれかが要求される。それ
は、１）（図示せず）ＭｅｍＣｏｍｐによって作られる
データシートは、メモリ・ブロックのタイミング・デス
クリプションを手動的に抽出するのに使用される。これ
は基本的に、一連の「セット・ロード」「セット・ドラ
イブ」及び「セット・アライバル」コンストレイントを
定義し、最適化プロセスの開始時に囲んでいるロジック
の適切なピンに接続することを含む。又は、２）メモリ
・モデラ（図８参照）がモデル６０３をシノプシス・ラ
イブラリ・ランゲージ（ＳＬＬ；エルエスアイ・ロジッ
ク・コーポレーションから入手可能）で作るのに使用さ
れる。メモリ・モデラはメモリ・デスクリプションを読
むのに使用され、メモリ・ブロックの完全なタイミング
・デスクリプションを作る。これは全てのセットアップ
とホールド値とタイミング・アークスとＩ／Ｏピン特性
を含む。このタスクはシンセシス・ライブラリ・モデル
（ＳＬＭ；エルエスアイ・ロジック・コーポレションか
ら入手可能）ジェネレータのそれと類似する。

【００７６】シンセシス・ライブラリのマクロ・セルと
同様に、メガ・セルとメガ・ファンクション６０８は、
基本的なビルディング・ブロックとして扱われる。両者
は一般的に最適なパフォーマンスのために予め開発され
ているので、これらのブロックについては最適化は不要
である。これらはデザイン・コンパイラ６０４に提供さ
れ、周囲のブロックが最適化される様に単にタイミング
情報を供給する。メガ・セルはマクロ・セルと同様の方
法で、即ち、シノプシス（ＳＬＬ）・ライブラリ・フォ
ーマットを使用してモデル化される。メガ・ファンクシ
ョンは、シノプシス・データベース（ＳＤＢ）フォーマ
ットでデザイン・コンパイラに接続される（ネット・リ
スト・バック・プレーン６１０が主要なデザイン表示媒
体として使用される）。一般的に、メガ・ファンクショ
ンは技術水準的な機能をモデルとしており、それにより
設計者に一連の良く知られ且つ解明された標準的なビル
ディング・ブロックを供給する。特定の、高度に専用化
され、ユーザが定義したメガ・ファンクションの場合に
は、デザイン・コンパイラの能力を確認する必要があろ
う。

【００７７】ランダム・ロジック６１２、換言すれば既
述のツールとライブラリを使用して統合されていない残
りのモデュールは、デザインをスピードとエリアで最適
化する汎用ロジック・シンセシス・ツール６１４を使用
して統合される。それは、方程式、真理表、ネット・リ
スト及び／又はＶＨＤＬフォーマットにおける階層的な
組み合わせと連続的なデザイン・デスクリプションを容
認する。最適化プロセスは、「目標」を指定することで
示される。目標は、タイミング・コンストレイントとし
て示される。最適化プロセスは取引の評価を行い、指定
されたコンストレイントのためのデザインの最良のゲー
ト・レベル情報を作る。

【００７８】デザイン・コンパイラ６０４はシンセシス
とコンストレイント・ドリブン・オブティマイゼーショ
ンのための環境を提供するので、全体的なシンセサイザ
／オプティマイザとして使用可能である。他のツールで
作られたブロック群もデザイン・コンパイラにロード可
能であり、そこでそれらのブロックからのタイミング情
報は周囲のロジックを統合し最適化するのに使用するこ
とができる。例えば、メモリ・ブロック出力のドライブ
能力とスキューを知ることは、グルー・ロジックの正確
な最適化を可能とするであろう。

【００７９】メモリ・ブロックが一旦統合され、適宜な
メガ・セルとメガ・ファンクションが選択されると、デ
ザインの残りはデザイン・コンパイラで統合自在とな
る。ユーザが定義したタイミング・コンストレイント群
（図８のユーザ・インターフェース参照せよ）と存在す
るブロックにより指示されたそれらに従い、最適化が続
いて行われる。これは反復的なプロセスである。所望の
タイミングとエリア要件が達成されるまで、コンストレ
イントは精製される必要がある。

【００８０】図７図７はシンセシス・デザイン・フレームワークを示す。
開示されているフレームワークの目的は、主たるシンセ
シスとオプティマイゼーション・ツールである、デザイ
ン・コンパイラに専用のシンセシス・ツールを組み込む
ことによってインテグレートされたシンセシス・エンバ
イロメント（環境）をもたらすこと、２つの連続的で結
合されたデザインのコンストレイント・ドリブン・ゲー
ト・レベル最適化能力を与えること、モデュラー・デザ
イン・エンバイロメント（ＭＤＥ；後述、エルエスアイ
・ロジック・コーポレーションから入手可能）からデザ
イン・コンパイラにワイヤ・ディレイのバック・アノテ
ーションを提供して、より正確なワイヤリング・ディレ
イに基づいて必要なタイミング／エリアの交換の評価を
行うこと、シンセシス・ツールとＭＤＥモデュールとの
間にウインドウ・ベースのグラフィカル・インターフェ
ースを提供してデザイン・コンパイラ、他のシンセシス
・ツール及びＭＤＥ間のデータ・フローを制御するこ
と、フロント・エンド・シンセシスにＶＨＤＬからＶＨ
ＤＬデバッギング及びアナリシス能力を提供すること、
及びＶＨＤＬからフロント・エンド・シンセシスにＶＨ
ＤＬプレ・シンセシス・パーティショニング能力を提供
すること、である。

【００８１】一般的に、図７に示されるデザイン・フレ
ームワークは、前述の設計手法に従う。その手法は以下
の重要なステップを含む。

【００８２】─デザインをメモリ・ブロック、メガ・フ
ァンクション、メガ・セル及びランダム・ロジックに仕
切ること。

【００８３】─エルエスアイ社のチップサイザ（図８参
照せよ）の様なレイアウト・ツールを使用して要求され
る、エリアの機能であるダイ・サイズ、ピンの数及びパ
ッド並びに他の要素を得ること。

【００８４】─使用されるべきメガ・セルとメガ・ファ
ンクションを選択し、デザイン・コンパイラのためにセ
ルを特徴づけること。

【００８５】─メモリ・ブロックを作り、デザイン・コ
ンパイラのためにそれらを特徴づけること。

【００８６】─ランダム・ロジックをより小さいファン
クション・ユニットに仕切ること。

【００８７】─デザイン・コンパイラを使用して残りの
ブロックを「ボトムアップ」手法で統合するために、よ
りローレベルのファンクション・ユニットから開始して
以下、即ち、機能的な検証ツール又はシミュレータを用
いてブロックの機能性を検証すること、エリアのため
か、或いは一般的な意味で、選択されたパスの幾つか又
は全部のタイミングのためにデザインを最適化するこ
と、よりハイレベルのファンクショナル・ブロックをコ
ンポーズし、ファンクショナル・ブロックがビルディン
グ・ブロック（メモリ、メガ・セル、メガ・ファンクシ
ョン等）と接するとき、ビルディング・ブロックによっ
て課されるタイミング／エリア・コンストレイント７０
２に従ってファンクショナル・ユニット（及び全て又は
一部のそのよリローレベルのユニット）を最適化するこ
と、及び全てのファンクショナル・ユニットが構造上の
デスクリプション７０４に統合されるまで、これらのス
テップを繰り返すこと、を行う。よって生じる構造上の
デスクリプション７０８は、デザイン・コンパイラに対
する（タイミング／エリア・コンストレイントの）構造
上のデスクリプション７０８としてバック・アノート７
０６される。図示のループにおいて、

【００８８】─より大きなファンクションナル・ブロッ
クのために、フロア・プラナ７１０が配置とより正確な
ワイヤ・ディレイの予測７１０のために使用されてお
り、この情報により、フロア・プラナから提供される一
層正確なブロック・サイズを使用してよりローレベルの
ファンクションナル・ユニットの内部のワイヤ・ディレ
イを再見積もりし、斯るディレイをデザイン・コンパイ
ラにバック・アノテートして一層有為的な内部タイミン
グの最適化を図り、及び／又はブロック間バスとワイヤ
のワイヤ・ディレイを使用してタイミング最適化のため
に適宜な境界コンストレイントを導く、即ち、コンスト
レイントを構築してブロック間ディレイを明確にする。

【００８９】─Ｉ／Ｏバッファのタイミング・ディレイ
とドライブ能力をタイミング・コンストレイントに結び
つける（Ｉ／Ｏバッファはデザイン・サイクルにおいて
可能な限り早期に選択する）。

【００９０】図８図８はデザイン・フレームワークの全体図であり、一連
のツールを例示する。その多くは市販されており（単品
として）、それからこの発明の方法をインプルメントす
ることができる。ここで重要なことは、この発明に係る
方法は、図示の如き多くのディスクリートなソフトウエ
ア・ツールを使用しており、ビヘイビア上の統合の点で
機能性を極めて向上させている。それは、これらのツー
ルを単に組み合わせただけでは得られないものである。

【００９１】デザイン・フレームワーク（「コー・デザ
イン・エンバイロメント（ＣＤＥ）８００」と称する）
は、オン・ライン・デザイン・ツールとオフ・ライン・
デザイン・ツールの２つのセクションに分けられる。オ
ン・ライン・デザイン・ツールはプログラムであり、こ
れはデザイン・プロセスにおいてユーザが直接に又は間
接に利用する。また、これは比較的汎用化されていて種
々のデザイン対象を扱う。オフ・ライン・デザイン・ツ
ールはプログラムであって、それはデザイン・コンパイ
ラのために種々のビルディング・ブロックのライブラリ
とモデルを作る。これは極めてユーザ仕様的である。

【００９２】オン・ライン・ツールの最初のグループ８
０２（「ＣＤＥ／ＳＹ」で示す）はデザイン・フレーム
ワークの動的部分を構成しており、以下を含む。

【００９３】デザイン・コンパイラ・インターフェース
８０４（２個所に示す）は、ＭＤＥとデザイン・コンパ
イラ６０４間のデータ・フローと相互作用を制御する。
これはユーザが一つの環境から他の環境へのデザイン・
プロセスに従うことを可能とし、またスクリプト・シェ
ルとコマンド・ラインを介してＭＤＥプログラムと共働
する。デザイン・コンパイラとの共働は、ｄｃシェル・
スクリプトとコンストレイント・ファイルを介して行わ
れる。

【００９４】グラフィック・ユーザ・インターフェース
（グラフィックＵＩ）８０６は、ユーザとＣＤＥとの相
互作用を、設計者の介入が不要なデザイン・フローのス
テップを抽象化し、シンセシス・フレームワークで概説
された様に種々のデザイン・プロセスで設計者を案内し
つつ手助けし、設計者が最適化のためにコンストレイン
ト・ファイルをコンポーズする手助けをする。

【００９５】ブロック・レベル・ディレイ・エスティメ
ータ８０８は、オプティマイゼーション・ツールにワイ
ヤ・ディレイを供給し、またオプィマイザがブロックの
内部や周囲にバッファを設けて補償する、乃至はデザイ
ン全体に高電圧ゲートを使用する様にさせる。これは特
に小さいファンクションナル・ブロックに適している。
ブロック・レベル・ディレイ・エスティメータを使用す
ることの利点は、デザイン・プロセスで配置やレイアウ
トを予め設定するステージにおいて、シンセシス・ツー
ルもアナリシス・ツールも共にワイヤ・ディレイがファ
ン・アウトのみの機能と考えて良い点である。これはア
ナリシスのためには良い見積もりであるが、最適化プロ
セスにおいて何等かの予期しない副作用を生じる。一般
に本発明の方法においては、最適化は２，３０００個の
ゲートからなるファンクションナル・ブロックで行われ
るが、より大きなダイ・サイズのブロックに合わせてワ
イヤ・ディレイ・アルゴリズム（ファン・アウトに基づ
く）を決めても良い。この故に、ブロック・レベル・エ
スティメータはシステムで操作されているブロック・サ
イズについてワイヤ・ディレイを一層現実的に見積も
り、デザイン・コンパイラで使用されるべきテーブル
（ワイヤ・ローディング）を適切に提供する。

【００９６】メモリ・モデラ８１０は、ＭｅｍＣｏｍｐ
（図６の６０２参照）によって作られるメモリ・ブロッ
クのネット・リストを読み、デザイン・コンパイラで使
用されるべきタイミング・モデル（ＳＬＬで）を生じ
る。その目的は、デザイン・コンパイラにメモリ・ブロ
ックに関する正確なタイミング情報を提供するためであ
る。メモリＩ／Ｏのドライブ能力、容量負荷、及びセッ
トアップとホールド・タイムは周囲のロジックのために
何等かのコンストレイントを自動的に定義するので、こ
れは最適化プロセスに役立つ。

【００９７】ディレイ・バック・アノテータ（ＤＢＡ）
８１２はフロア・プラニング段階の後に作業を行い、最
適化データベースに一層正確なワイヤ・ディレイを送
る。ディレイ・バック・アノテータは２つの異なった目
的のために使用される。それは、１）最後の（最も有効
な）ディレイ値を使用して再度最適化されつつあるブロ
ックのためにワイヤ・ディレイをバック・アノテートす
ること、及び２）最適化されてデザイン・コンストレイ
ントを受けつつあるブロックのためにワイヤ・ディレイ
をバック・アノテートし、よってブロックの正確なモデ
リングのために最近のディレイ値を提供して周囲のブロ
ックが一層最適化される様にすることである。

【００９８】ＶＨＤＬアナライザ８１４はソース・コー
ド（ＶＨＤＬ）・デバッギングを提供し、ＶＨＤＬデス
クリプションの検証を手助けする。ＶＨＤＬアナライザ
は図１０，１１で再び触れる。

【００９９】ＶＨＤＬプレ・シンセシス・パーティショ
ナ８１６は、ビヘイビア上のデスクリプション（ＶＨＤ
Ｌコード）をモデュールとサブ・モデュールのＲＴＬ上
のデスクリプションに仕切る。仕切るとき、適切なアー
キテクチュア上の決定は、タイム／エリア・アナリシス
に準拠する。

【０１００】ＣＤＥのオフ・ライン部は、ＳＬＬ（Ｓｙ
ｎｏｐｓｉｓＬｉｂｒａｒｙＬａｎｇｕａｇｅ）か
ＳＤＢ（ＳｙｎｏｐｓｉｓＤａｔａＢａｓｅ）かの
フォーマットであるライブラリ８１８の集合である。Ｓ
ＬＬはセルやモデュールのモデリングのための専用の言
語であり、シンセシスとタイミング（スタティック）・
アナリシスに最適である。ＳＤＢ（エルエスアイ・ロジ
ック・コーポレーションから入手可能）はデザイン・コ
ンパイラのデータベースであり、ブール表現、真理表及
びネット・リストを含む、多くのフォーマットでのデザ
イン・デスクリプションを含む。

【０１０１】マクロ・セル・モデル・ジェネレータ８２
０は、ＭＤＥライブラリからマクロ・セルの構造上のデ
スクリプションを読み、ＳＬＬで適宜なモデルを作る。
連続的なセルのビヘイビアはモデル・ジェネレータでモ
デル化され、続いてデザイン・コンパイラで操作され
る。

【０１０２】Ｉ／Ｏバッファ・モデル・ジェネレータ８
２２は、ＣＤＥ環境での通例のマクロ・セルの様にモデ
ル化されたＩ／Ｏバッファについてタイミングとドライ
ブ能力情報を提供する。そこから派生するデータは、チ
ップ内でロジックを最適化するのに使用される。オプテ
ィマイザ（デザイン・コンパイラ６０４）は、Ｉ／Ｏバ
ッファを操作する様には期待されていない。このモデル
・ジェネレータはコンフィギュレーション・バッファを
操作することができる。該バッファは「ｎ」セルとして
モデル化されており、ここで「ｎ」はそのバッファの可
能な限りのコンフィギュレーションの数を示す。

【０１０３】メガ・セル・モデル・ジェネレータ８２４
は、ＣＤＥのオン・ライン部分におけるメモリ・モデラ
と類似しており、その目的も一般的に同様である。しか
し、メガ・セルは静的であって一つのデザインから他の
デザインに変化しないので、このモデリングは、シンセ
シス・メガ・セル・ライブラリを予め作る様に行われ
る。

【０１０４】メガ・ファンクション・サポート８２６
は、メガ・ファンクションに関するタイミング情報をデ
ザイン・コンパイラに提供する。メガ・ファンクション
のドライブ能力、容量負荷及びパス・ディレイは周囲の
ロジックに何等かのコンストレイントを定義するので、
これは最適化プロセスを手助けする。メガ・ファンクシ
ョンは、ユーザの観点からは本質的に「ブラック・ボッ
クス」である。従って、デザイン・コンパイラは、ユー
ザがメガ・ファンクションを見たり、変更したりしない
様に構成される。

【０１０５】デザイン・コンパイラの種々の機能はブロ
ック６０４に示されており、ＶＨＤＬシミュレータ（前
述のビヘイビアと構造の検証のための）は符号８２８で
示される。

【０１０６】エルエスアイ・ロジック社のモデュラ・デ
ザイン・エンバイロメント８３０で市販される種々のツ
ール（ＣｈｉｐＳｉｚｅｒ，ＭｅｍＣｏｍｐ，ＬＣＭ
Ｐ，ＬＬＩＮＫ，ＬＶＥＲ，ＬＤＥＬ，ＬＣＡＰ，ＬＳ
ＩＭ，ＬＢＯＮＤ及びＬＰＡＣＥ）が図示される。一般
的に、これらのツールは、チップ（構造上の）レベルで
デジタル・ロジックをコンパイルし、リンクし、シミュ
レートし、検証する一連のプログラムからなる。市販の
他のこのレベルのプログラムを使用して類似する機能を
行わせることもできよう。

【０１０７】図９図９は、本発明が属する技術分野の当業者が本方法をイ
ンプルメントできる程に本発明に係る方法の一般構成を
開示する。

【０１０８】コンセプトのレベルで、目標装置のビヘイ
ビアに関するデスクリプション９０２が、ＶＨＤＬ言語
の様なハイレベルの言語でフォーミュレートされる。ビ
ヘイビア上の、即ちビヘイビアに関するデスクリプショ
ンはコンパイルされ、テスト・ベクタ９０６を使用して
しミュレート９０４され、デザイン・デスクリプション
が検証される。ビヘイビアが検証されたデザインは上記
の如く、９０８で適宜なアーキテクチュアのブロックに
仕切られる。仕切りは、クリティカル・サイズ（エリ
ア）・コンストレイント（即ち、フロア・プラニング）
とクリティカル・タイミング（スピード）情報（即ち、
バック・アノテーション）を組み入れつつ、目標装置の
物理的なインプルメンテーションにリンクさせることに
なる。

【０１０９】構造レベルで、仕切られたデザインはロジ
ック・シンセシス・ツール９１２に供給され、構造化さ
れた及び構造化されていないロジック（ファンクショナ
ル・ロジック）は共にフォーミュレートされる。ファン
クショナル・ブロックに関する追加情報は、ライブラリ
９１４から導かれる。重要な点は、パーティショナ９０
８を介して導入されたタイミング／エリア・コンストレ
イントは、ロジック・シンセシス段階では埋められてい
る点である。ロジック・シンセシス９１２の出力は、Ｖ
ＨＤＬ言語の様な形態の、目標装置のネット・リストで
あり、それは、テスト・ベクトル９０６とライブラリ９
１４に含まれるブロックに関する再定義された情報を用
いて、９１８（９１４）でコンパイルされ、リ・シミュ
レートされる。必要に応じて更新されたタイミング／エ
リア・コンストレイントがパーティショナ９０８を介し
て返送され、目標装置は９１２で再統合されて所望の目
標に合致させられる。このプロセスを繰り返すことによ
り、目標装置のビヘイビア上と構造上とのデスクリプシ
ョンは十分に調整され、デザイン基準に合致及び／又は
それを修正する。

【０１１０】コンセプト上（ビヘイビア上）と構造上の
レベルで、目標装置のデザインは、技術的（シリコン）
に独立である。

【０１１１】妥当で検証されたネット・リストが記述さ
れると、目標装置の構造上のデスクリプションは、エル
エスアイ・ロジック社のＭＤＥの様な適宜なシリコン・
コンパイラ（物理的なインプルメンテーション・システ
ム）９２０に供給され、ワーキング装置９２２を作る。
この段階において、必要となるツールは、技術（シリコ
ン）的に従属する。

【０１１２】図１０─１１図１０と１１は、ハイレベルのハードウェア・デスクリ
プション（ＨＤＬ）でハードウェア・デスクリプション
をシミュレートするための、階層的な知識ベース・アプ
ローチを図示する。このアプローチにおいて、知識ベー
スはハードウェア・デスクリプションの各ファンクショ
ナル・ブロックに対応して構成される。デスクリプショ
ンにおける種々のブロック群間の階層関係は、それらブ
ロック群に対応する知識ベースにマッピングされる。斯
く形成された階層的な知識ベースは、ハードウェア・デ
スクリプションをシミュレートするのに使用される。Ｈ
ＤＬで記述されたデジタル回路（装置）のシミュレーシ
ョンと検証への従来のアプローチと異なり、中間的な翻
訳ステップを必要としない。

【０１１３】従来、人工知能技術が、徹底的なロジック
・シミュレーション問題にアドレスするために、デジタ
ル・ハードウェアのフォーマルとハイブリッドのシミュ
レーションで使用されてきた。一つのアプローチにおい
て、デザインの構造上とビヘイビア上のデスクリプショ
ンは、最初にＰｒｏｌｏｇの１次節に翻訳される。Ｐｒ
ｏｌｏｇデータべースに主張されたこの１連の節は、
「フラットな」知識ベースと言える。デザインにおける
階層性は、知識ベースにおけるこの主張の間の適切な関
係により暗示的に補強される。定理解明器が続いて使用
され、構造上の仕様とビヘイビア上のデスクリプション
間の同等性を設定し、知識ベースで示されるようにデザ
インを方式的に検証する。このアプローチは、デザイン
のＨＤＬデスクリプションを１次節に翻訳して、複雑で
階層的なシステムにとって扱うのが困難な大きな知識ベ
ースを保持する点で不利益である。別のアプローチで
は、ハイブリッド・シミュレーションが、デジタル・デ
ザインを検証するのに使用される。そのデザインは、Ｐ
ｒｏｌｏｇの如き１次節言語におけるファンクショナル
・モデュール群の相互関係として記述される。そのデザ
インは、ローエストレベルがブール・ゲートであるよう
な階層であろう。それは続いて、数値的及び記号的な入
力信号値でシミュレートされる。再説すると、これは複
雑な階層的なデザインにとって大きなＰｒｏｌｏｇデス
クリプションを維持しなければならない欠点がある。

【０１１４】この発明に係る方法は、中間的な翻訳ステ
ップを経ず、デザインのＰｒｏｌｏｇデスクリプション
を保持せずに済む点で従来のアプローチとは異なる。本
方法の場合には一般的に３つのステップがある。

【０１１５】─分析。そこで入力デスクリプションはシ
ンタクティックとセマンテイックの正確さについて分析
され、パース・ツリーが形成される。パース・ツリーに
おける各ノードは、セマンティック・ルールと関係づけ
られる。

【０１１６】─階層的な知識ベースの構築。そこでパー
ス・ツリーのノードと関係づけられたセマンティック・
ルールは、デスクリプションの各ブロックの知識ベース
を構築するのに使用され、知識ベース間の階層的な関係
がセマンティック・ルールから導かれる。知識ベースは
簡単な主張と、ソース・デスクリプションに存在する機
能と手続きを計算する方法を含む。これはまた他のデザ
イン・ツールの基礎となる。

【０１１７】─シミュレーション。そこで知識ベースに
含まれるこれらの簡単な主張と計算方法を使用し、出力
信号値が所定の組からなる入力信号値のために算出され
る。入力スティムラスは、記号表現でも数値でも良い。

【０１１８】図１０は、デザイン・デスクリプションの
シミュレート時のステップを示す。

【０１１９】１００２のフォーマルでハイレベルで書か
れたデザイン・デスクリプションでスタートした後、デ
スクリプションは１００４で、デフィニット・クローズ
・トランスレーション・グラマ（ＤＣＴＧ）等を用いて
分析（パース）され、１００６でパース・ツリーを形成
する。パース・ツリーで、セマンティック・ルールは、
各ノードに付けられる。フォーマル（ハイレベル）言語
用の各シンタクティック・ルールは、セマンティック・
ルールの１つ又はそれ以上と関係づけられる。２つのセ
マンティック・ルールが各シンタクティック・ルールに
関係づけられ、セマンティック・ルールの１つがデスク
リプションのセマンティック・デスクリプションを検証
するのに使用され、他のセマンティック・ルールがデス
クリプションをシミュレートするのに使用されるのが、
望ましい。各ルールは、セマンティック部とシンタクテ
ィック部を備える。セマンティック部は２つの特性を備
えており、即ち、「チェック・セマンティック」と「エ
グセキュート」を備える。セマンティック・ルールは、
これらの特性がどの様に計算され検証されるかを定め
る。この手法を使用することにより、中間的な翻訳ステ
ップを経由してデスクリプションを分析、処理する必要
がなくなる。と言うよりも、分析、処理のこの方法は、
言語のシンタクティック・ルールに関して特徴づけられ
る。

【０１２０】所定のデスクリプションをパースした後、
斯く形成されたパース・ツリー中の各ノードは、言語の
ＤＣＴＧルールで特定される様に、特性と関係づけられ
る。。ノードに付けられた特性の計算は、ノードと関係
づけられたサブ・ツリーを繰り返し横断することとなろ
う。セマンティック分析については、１つのセマンティ
ック特性が、言語の何等かのセマンティックが違反して
いないか否かを検証し、肯定されるときエラー・メッセ
ージを発生する。違反は、同一範囲内でのオブジェクト
の再定義、及び手続きについての不正確なアーギュメン
ト・タイプを含む。正確なデスクリプションのみが、階
層知識ベース１００８に送られる。この様に、デスクリ
プションの分析は、それがＨＤＬデスクリプションのシ
ンタクスとセマンティックに合致していることを保証
し、有効な階層知識ベースを構築することを可能とす
る。

【０１２１】デザイン・デスクリプションでの階層は、
２種となろう。１つは構造上のデザイン・デスクリプシ
ョンによって課され、そこでデザイン・エンティティ
（コンポーネント、プロセス、ファンクション、アーキ
テクチュア、コンフィギュレーション）は、幾つかの他
のデザイン・エンティティからなる。２つ目は、言語の
スコープと視覚ルールに関する。知識ベース１００８
が、即ち、入力ＨＤＬデスクリプションのシンタクスと
セマンティックの分析の後、デザイン・テンティティ毎
に１つの知識ベースが形成される。各知識ベースは一連
のユニット節を備え、それは静的宣言、信号のデフォル
ト値及びデザイン・エンティティに対応するシミュレー
ションに必要な変数とデータの構造の全てに対応する。
ＨＤＬのＤＣＴＧルールを使用してデザイン・デスクリ
プションを分析することで、知識ベース間の階層関係は
自動的に導かれる。これは、ハードウェア・デザイン・
デスクリプションにおける階層の直接的なマッピングに
等しい。階層知識ベースの必要性は、分析されつつある
フォーマル言語のスコープと視覚ルールに因っても生じ
る。スコープと視覚ルールはまたデザイン・エンティテ
ィ知識ベース間の関係を決定するのにも使用される。階
層知識ベース１００８は、デザインの適宜なモデルから
構成される。シンセシス及びパーティション・ツール
（既述）の様な他のデザイン・ツールも、デザイン情報
を抽出するのに知識ベースを使用する。

【０１２２】従来、フォーマル言語のスコープと視覚ル
ールのために、翻訳とコンパイル時の双方において、全
てのアイデンティファイアは特有の名称を付されてい
た。しかし、シミュレーションの場合には、デスクリプ
ションが直接的に実行されつつあるとき、この手法は有
益ではない。

【０１２３】知識ベースに含まれるデスクリプション
は、ハードウェア・デザインの抽象化の異なるレベル、
即ち、ビヘイビア上の、ＲＴＬ及びゲート・レベル上の
デスクリプションを含む。シミュレーションは、ドライ
バにトランザクションを生じるための機能、手続き及び
プロセスの全ての実行を含む。ドライバは、信号割り当
てステートメントに現れ、トランザクション（各トラン
ザクションは値／時間ぺアである）の連続で示される全
ての信号と関係づけられる。幾つかのトランザションを
生じ、或るコンストレイントに従ってそれらに命令し、
所定の時間にスケジューリングすることは、シミュレー
ションのキーである。シミュレーションのための入力テ
スト・ベクトルは、入力信号が現れるデザイン・エンテ
ィティに対応して知識ベースで主張される。テスト・ベ
クトルは記号表現か数値となる。ＤＣＴＧルールは、知
識ベースに格納されているシミュレーション・データ構
造に再び適用され、第２のセマンティック特性（「実
行」）が計算される。この一連のセマンティック・ルー
ルが、シミュレーション・エンジンを構成する。それ
は、算術的表現、ブール表現、記号表現、時間表現から
なる値の計算、シーケンシャル及びコンカレントなステ
ートメントの実行、及びトランザクションの発生を含
む。計算は、階層関係に関して言語のシミュレーション
・セマンティックスにより指示される。全てのドライバ
にトランザクションを発生した後、トランザクションは
時間、同期性及び同時性に関して指示される。シミュレ
ーション時間が進むと、ドライバは関連する信号の値を
更新する。これは信号にエベントを生じさせ、そのエベ
ントは「ウェイク・アップ」させる或るプロセスを生じ
させると共に、更なるエベントを生じさせる。次のステ
ップは、信号のエベントをスケジュールすることであ
る。これはスケジューラで扱われ、それはエベント順序
を判断し、スケジュールされたエベントの時間、信号及
び値に関連したユニット節を発生する。最後のステップ
は、適当な時間で信号に値を割り当てることである。

【０１２４】ソース・デスクリプション内の多重信号割
り当てに起因して複数のドライバが存在することが起こ
り得る。同一の信号には、複数ドライバは同一時間に値
を割り当てようとするかも知れない。斯る場合、その値
は該信号に付されているリゾリューション機能によって
解明され、解明された値は信号に割り当てられる。これ
はユニット節に導くことなり、それは１０１０のシミュ
レーション結果で、デザイン・デスクリプションにある
全ての信号の最終解明値を付与する。

【０１２５】図１１は前述の、構造化された知識ベース
の中の目的間の適正な関係を定義するための、ビヘイビ
ア的に特定されたデザインの適正な構造表示に集約する
ための、及び適正な構造表示に導くＶＨＤＬコードの
「良好な」形式を補強するための、ルールのタイプ群の
全体図である。

【０１２６】Ｐｒｏｌｏｇは、開示された方法をインプ
ルメントするのに有益なツールを提供する。ＤＣＴＧの
様なＰｒｏｌｏｇの文法はセマンティック・ルールをハ
ードウェア・デスクリプション言語（例えばＶＨＤＬ）
のシンタクティック・ルールに関連づけるのに有益であ
り、Ｐｒｏｌｏｇの推論エンジンは、知識ベース中の異
なるエンティティ間の相互関係を直截的に導出させる。

【０１２７】前記の階層的な知識ベースは、大規模なハ
ードウェア・デザインの階層的な性質を維持するのを手
助けし、中間的な翻訳ステップを経ることなく、大規模
なハードウェア・デスクリプションが直接シミュレート
されることを可能とする。知識ベースは、前記の如き他
のツールでも使用することができる。

【０１２８】図１３から図１５は、本願に係る方法を、
ユーザに提供するのと同様に、スクリーン・ディスプレ
イ上に例示的に示したものである。図１３のディスプレ
イを主として説明する。

【０１２９】図１３のディスプレイの左下の「ウィンド
ウ」には、ユーザにより作られるカウンタのＶＨＤＬデ
スクリプション（「ｗｈｉｌｅ × ＜ａｌｏｏ
ｐ．．」）が表示される。ユーザは続いてハイレベルで
コードをシミュレートし、オペランド（「変数」）を与
えて、デスクリプションが正しいか否か確認する。

【０１３０】システムは続いて、演算の順序及びカウン
タを実現するのに要求されるファンクションナル・ブロ
ックのパラレルな又はシリアルなコンフィギュレーショ
ンに関連して、「データ・フロー」を生じ、グラフィッ
クか及び／又はテキスト表現かでユーザに結果を表示す
る。この例において、７つのデザイン例が左上のウィン
ドウ（「Ｄｅｓｉｇｎ：〔〔１〕．．．〕」）にディス
プレイされている。これらのデザイン例でユーザが選択
したものは、右上ウィンドウ（円とブロックを結んでい
るもの）にディスプレイされる。右下ウィンドウはデザ
インをインプルメントするのに必要であろうような見積
もりエリアをディスプレイしており、これは技術に依存
するものである。また左上ウィンドウにディスプレイさ
れているのは、デザイン例により適宜選択されるファン
クションナル・ユニット（レジスタ、マルチプレクサ）
の見積もりである。これは全てデザイン・スペースを探
すのに関連しており、ユーザが「．．．したらどうなる
だろう」分析を行って、サイズ、スピード、パフォーマ
ンス、テクノロジィ及びパワー等の点からデザインを決
定するのを手助けする。（図１５の左上ウィンドウは
「８１」「１１１」等と名付けられた特定のファンクシ
ョンナル・ブロックのサイズ見積もりを示す。）上記の
全ては統合の前に行われ、ユーザがアーキテクチュア・
レベルの相互作用によって適宜決定してデザインを変更
するのを可能にする。

【０１３１】仕切りにより、正確な時間見積もりが前記
の如く導かれる（スクリーン・ディスプレイには図示せ
ず）。

【０１３２】複雑なデジタル・システムのインプルメン
テーションについて本発明の方法を述べてきたが、本方
法は要約すると以下からなる。

【０１３３】ａ）インプルメンテーションが望まれてい
るデジタル・ハードウェアのスペシフィケーションとデ
スクリプションのセマンティックを捕捉するメカニズ
ム。

【０１３４】ｂ）十分に標準化されたセマンティックを
備えた、ＶＨＤＬ（又はＶＨＤＬ中間フォーマット）の
様なスペシフィケーション言語で具現化されたハードウ
ェア・デスクリプション。

【０１３５】ｃ）前述のｂ）のセマンティックの方式的
な捕捉のための、ＥｘｔｅｎｄｅｄＤｅｆｉｎｔｅＣ
ｌａｕｓｅＧｒａｍｍｎｅｒ（ＥＤＣＧ）やＰｒｏｌ
ｏｇの如き、適当なソフトウエア言語の利用。

【０１３６】ｄ）前述のａ）ｂ）に記載されたハードウ
ェアのセマンティックとビヘイビアの直接的な実行。

【０１３７】ｅ）翻訳ステップを設けることなく、例え
ばＰｒｏｌｏｇとその述部ロジック・フォーマリズム
（デジタル・ハードウェアの知識表現は述部ロジック、
ＥＤＣＧ，Ｐｒｏｌｏｇ及びＶＨＤＬ言語のセマンティ
ック・デスクリプションによって達成される）を用いて
ａ）のデスクリプションに含まれる意図の実行。

【０１３８】ｆ）ハードウェア資源（サイズ）、スピー
ド及びパワーを見積もって取捨選択表示のためにハード
ウェア・ファンクションナル・ブロックの最適化された
バージョンを作り、デザイン表示の１つのレベルを他の
それとマッピングするためのシステム・レベル・パーテ
ィショニング。

【０１３９】ｇ）パーティションされたハードウェアの
種々のレベルの間の同型化（セマンティックス、ストラ
クチュア、ビヘイビア、ロジック及びファンクションを
超えての）

【０１４０】ｈ）ａ）からｆ）中のセマンティックと意
図からローレベルの構造上のロジック・デスクリプショ
ンへの直接的なハードウェアの統合。

【０１４１】ｉ）ａ）からｇ）までのタイミング目標を
閉塞する方法。

【０１４２】ｊ）ａ），ｄ），ｅ）及びｆ）中の知識の
ディスプレイ方法。

【０１４３】この発明が属する技術分野の当業者は上記
から容易にこの発明のインプルメンテーションを行うこ
とができよう。上記実施例は、デザインされつつある装
置のＲＴＬデスクリプションから構造上の表現と物理的
なインプルメンテーションを導くために、例示的は公知
のロジック・シンセシス・ツールを用いて述べたもので
ある。

【０１４４】

【発明の効果】この発明は上記の如く構成したので、ハ
イレベルのセマンティック・スペシフィケーションから
実行可能な回路又は装置のローレベルの構造上のデスク
リプションを、所期の意図を失うことなく、容易に生成
することができる。

【図面の簡単な説明】

【図１】図１はこの発明に係る方法で使用するＡＳＩＣ
チップを概略的に示す説明図である。

【図２】図２はこの発明に係る方法をビヘイビアについ
ての機能的検証ステップを含んで示す説明ブロック図で
ある。

【図３】図３はこの発明に係る方法を構造についての機
能的検証ステップを含んで示す説明ブロック図である。

【図４】図４はこの発明に係る方法を最適化ステップを
含んで示す説明ブロック図である。

【図５】図５はこの発明に係る方法をグローバル・コン
ストレイントを導入するステップを含んで示す説明ブロ
ック図である。

【図６】図６はこの発明に係る方法のシンセシスとオプ
ティマイゼーション・ツールの用例等を示す説明ブロッ
ク図である。

【図７】図７はこの発明に係る方法のシンセシス・デザ
イン・フレームワークを示す説明ブロック図である。

【図８】図８はこの発明に係る方法のインプルメンテー
ション用の一連のソフトウエア・ツールを示す説明ブロ
ック図である。

【図９】図９はこの発明に係る方法を全体的に示す説明
ブロック図である。

【図１０】図１０はこの発明に係る方法の中のアナライ
ザ部分を示す説明ブロック図である。

【図１１】図１１はそのアナライザを示す説明ブロック
図である。

【図１２】図１２は一般的なロジック・シンセシスを図
式的に示す説明図である。

【図１３】この発明に係る方法をユーザに提供されるよ
うにスクリーン・ディスプレイ上に例示的に示した説明
図である。

【図１４】図１３と同様に、この発明に係る方法をユー
ザに提供されるようにスクリーン・ディスプレイ上に例
示的に示した説明図である。

【図１５】図１３と同様に、この発明に係る方法をユー
ザに提供されるようにスクリーン・ディスプレイ上に例
示的に示した説明図である。

フロントページの続き (72)発明者ビジェイクマルナガサミーアメリカ合衆国、カリフォルニア州 94043、マウンテンビュー、イージーストリート 302 (72)発明者アーサンブーテサズアメリカ合衆国、カリフォルニア州 95051、サンタクララ、ペッパーツリーエルエヌナンバー 9205、900 (72)発明者スリーランガプラサンナクマルラジャンアメリカ合衆国、カリフォルニア州 94086、サニーベイル、アスターアヴェニューナンバー 2259、1035 (56)参考文献特開昭64−86276（ＪＰ，Ａ) 特開昭62−229964（ＪＰ，Ａ) 特開平１−235249（ＪＰ，Ａ) 特開昭63−132347（ＪＰ，Ａ) 欧州特許出願公開294188（ＥＰ，Ａ２) ＥＲＩＣＨＭＡＲＳＣＨＮＥＲ，" ＡＶＨＤＬｄｅｓｉｇｎｅｎｖｉｒｏｎｍｅｎｔ”，ＶＬＳＩＳｙｓｔｅｍｓＤｅｓｉｇｎ，昭和63年９月, 第９巻，第９号，ｐ．40−41，44−45, 48−49 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】よりハイレベルのビヘイビア指向のデスク
リプションから回路又は装置の構造上のデスクリプショ
ンを生成する方法であって、ハイレベルでビヘイビア指向の言語におけるハイレベル
のタイミング目標を含む、或る回路又は装置の所望のビ
ヘイビアについての或るデザインを特定し、前記所望のビヘイビアが得られるまでビヘイビア上のレ
ベルでシミュレーションを反復して前記デザインを変更
し、前記デザインを幾つかのアーキテクチュア上のブロック
群に仕切り、前記ハイレベルのタイミング目標に合致するようにデザ
インを選択させ、及び前記種々のブロック群をロジック・シンセシス・プ
ログラムに送り、よって前記デザインのネット・リスト
又はゲート・レベル・デスクリプションを定義する、ことからなり、前記ゲート・レベル・デザイン・デスク
リプションをシミュレートし、ゲート・レベル・シミュ
レーション結果をビヘイビア上のシミュレーション結果
と比較し、回路インプルメンテーションが所期のビヘイ
ビアを有し、前記タイミング目標が達成されたことを確
認することを特徴とする、よりハイレベルのビヘイビア
指向のデスクリプションから回路又は装置の構造上のデ
スクリプションを生成する方法。
【請求項２】高度に規則的な構造又は十分に理解される
機能を備えたアーキテクチュア上のブロック群が、特定
のロジック・シンセシス・プログラム（即ち、メモリ又
はファンクション・コンパイラ）に送られること、及び
ランダム又は構造化されていないロジックを備えたアー
キテクチュア上のブロック群が、より一般的なロジック
・シンセシス・プログラムに送られることを特徴とする
請求項１項記載の方法。
【請求項３】更に、前記デザインをバック・アノテート
して他の、容量負荷等の物理的なデザイン・リミテーシ
ョンが超えないように確認することを特徴とする請求項
１項記載の方法。
【請求項４】前記デザインのネット・リスト又はゲート
・レベル・デスクリプションを或るシステムに入力して
前記デザインの物理的なインプルメンテーションを生成
することを特徴とする請求項１項記載の方法。
【請求項５】更に、前記デザインのビヘイビア上とネッ
ト・リストのデスクリプションの間に、前記デザインを
レジスタ・トランスファ・レベルで記述する中間ステッ
プを介挿することを特徴とする請求項１項記載の方法。
【請求項６】ビヘイビア上のデスクリプション中の前記
意図と意味が、前記ネット・リスト又はゲート・レベル
のデスクリプションに保存されることを特徴とする請求
項１項記載の方法。
【請求項７】更に、前記パーティション・ステップにお
いて、公知のチップ・フロアプラン・パラメータから抽
出したハイレベル・タイミング情報を供給して前記デザ
インにハイレベル・タイミング目標に合致する有益なア
ーキテクチュアを選択させ、よって前記プロセスを特定
の物理的な実現例に集約させることを特徴とする請求項
１項記載の方法。
【請求項８】更に、フロアプラン・パラメータからタイ
ミング・データを抽出し、及び前記データを前記ハイレ
ベルのビヘイビア上のデスクリプションのＩ／Ｏポート
に接続することを特徴とする請求項７項記載の方法。
【請求項９】前記装置のハイレベルのビヘイビア上のデ
スクリプションが、ＶＨＤＬ言語で示されることを特徴
とする請求項１項記載の方法。
【請求項１０】更に、１つ又はそれ以上のセマンティッ
ク・ルールを前記ビヘイビア上のデスクリプションを基
礎づけるシンタクティック・ルールのそれぞれに結びつ
けることによって前記装置のビヘイビア上のデスクリプ
ションをインタープリートすることを特徴とする請求項
１項記載の方法。
【請求項１１】前記インタープリートが”シンタクス・
アトリビュート・ツリー”を使用してなされることを特
徴とする請求項１０項記載の方法。