JP3115881B2 - ディジタル電圧信号の雑音を減少する方法 - Google Patents

Description

【発明の詳細な説明】 この発明はディジタル信号の処理、特にアナログ・デ
ィジタル変換器の出力信号内にある雑音を減少させる方
法に関する。

無通話時雑音は、要求される仕様書に従う回路構成を
設計する場合に、しばしば扱わなければならない１つの
要素および考慮である。無通話時雑音を含む回路内での
アナログ・ディジタル（A/D）変換器の使用は、通話時
雑音をディジタル信号に有効に変換する。もし信号が多
重A/DおよびD/A変換器を通過するならば雑音は、好まし
くないレベルまで蓄積することがある。

商用電話装置では、適切な信号レベルの距離範囲を約
−50dBmまで引き下げるのが普通である。しかし、この
装置内における無通話時雑音はＣ通信量では−80dBmま
で測定できるのが普通である。現在の電話装置では、無
通話時雑音が信号内に残るのを許容される。それゆえ、
無通話の時間中、A/D変換器は雑音を表わす−50〜−80d
Bmまでの範囲内に出力信号を落ち着かせる。

ここに提供された方法は、A/D変換器から目的の装置
へ向かうディジタル電圧信号内の雑音を減少させる。本
発明は、規定の時間間隔でディジタル電圧信号の大きさ
を評価し、次に平均値を作る所定の時間にわたって評価
された各大きさを積分する段階を含む。もし平均値が大
きさの第１所定範囲内に入るならば、ゼロ電圧信号はデ
ィジタル電圧信号で代用されかつ目的の装置へ向けられ
る。もし積分から生じる平均値が大きさの第１所定範囲
内になければ、代用は起こらず、かつディジタル電圧信
号は目的の装置まで通過させられる。大きさの第１所定
範囲以下ではゼロ電圧が代用されると思われる前記第１
所定範囲は、約−60dBm以下の信号用であるのが普通で
ある。正負両電圧信号もしくはいずれか一方の電圧信号
は、この範囲内で取り除くことができる。

もし評価された大きさの１つの値が所定のしきい値を
越すならば、本発明はさらに積分段階を無能にする段階
を含む。積分段階が除かれると、それと組み合わされる
所定の通過はなくなる。そのかわりに、ディジタル電圧
信号はゼロ電圧信号で代用される可能性なしに目的の装
置まで通過する。積分段階は評価する段階と同期して、
評価する段階の時間の整数倍数になることがある。代用
段階あるいは通過段階はいずれも積分段階と同期してい
る。積分段階は評価段階に続いて十分な時間をおいて生
じるので、評価回路は正当な出力と共に定めることがで
きる。

この評価段階は、A/D変換器の１群の最大有効ビット
を分析することによって果たされる。特に、A/D変換器
は信号の振幅を示す７個のビットを持つので、６個の最
大有効ビットは、雑音信号が存在するかどうか決定する
ために分析されることがある。積分段階は、評価された
大きさが大きさの第１所定範囲内にあるときにカウンタ
を増分させかつ評価された大きさが大きさの第１所定範
囲外であるときカウンタを減分することによって果たさ
れる。したがって、カウンタはディジタル信号の大きさ
と共に変化しながら、カウント・アップおよびカウント
・ダウンを繰り返す。その結果、任意の与えられた時間
のカウンタ出力はあらかじめ分析、評価された大きさを
示す平均値を表わす。カウンタが第１カウント範囲内に
あり、したがってゼロ電圧は置換される。逆に、カウン
タが第２カウント範囲内にあるとき平均値は大きさの第
１所定範囲外にあり、またディジタル電圧信号は目的装
置まで通過することができる。

本発明はA/D変換器のディジタル化された信号出力内
にある無通話時雑音を減少させる技術的利点を含む。本
発明のもう１つの技術的利点は、所定のしきい値を越え
るどんな電圧信号でも本発明の雑音減少の特徴に影響さ
れない無視特徴を含んでいる。

本発明およびその利点をより完全に理解するように付
図に関して以下に詳しく説明する。

本発明の好適な実施例は第１図〜第７図を参照して最
も良く理解をされるが、同様な数字はいろいろな図面の
同様なかつ対応する部品に使用される。

第１図はアナログ信号がディジタル信号に変換される
共通の通話路を示す。この構成は電話通話などのような
応用に用いられる。増幅器12に接続された入力10が示さ
れている。増幅器12の出力はフィルタ14に接続されてい
る。フィルタ14はそこを通過すべきデータの特定な帯域
幅を選択するのに利用される。フィルタされたアナログ
信号は次にアナログ・ディジタル（A/D）変換器16に結
合される。したがって、出力18は入力10のアナログ信号
に相当するディジタル出力信号を表わす。

第１図のさまざまな構成部品はおのおのそこを通過す
るデータ信号に一定量の雑音を与える。第１図の通話路
が無通話状態の時でも自己雑音が存在し、すなわち入力
で正当なデータが存在しない。仕様要求ではこの「無通
話時雑音」の減少あるいは除去をしばしば指定する。し
たがって、本発明はA/D変換器16によるディジタル信号
を受けてそれからの雑音を減少させたり、事実上除去す
る働きをする。

第２図は第１図の通話路と組み合わされる典型的なア
ナログ信号20を示す。特に、アナログ信号20は増幅およ
びフィルタされてから、A/D変換器に入力される。アナ
ログ信号20のディジタル表示はそのときA/D変換器16か
ら出力される。アナログ信号20は、大きさを垂直軸およ
び時間に相当する水平軸を持つグラフで示される。アナ
ログ信号20の大きさはさまざまな違った単位で表わされ
る。この発明の目的で、ここに示される１次単位はデシ
ベル・ミリワット（「dBm」）とする。この単位は、600
Ωの抵抗内で１ミリワットを消費するのに必要なRMS電
圧と定める。言うまでもなく、dBmは単なる表現であ
り、ここに説明される信号の大きさおよびしきい値は他
の単位で決めることができる。

例示の目的で、アナログ信号20は時間t₁に始まり時間
t₅で完全に終了することが示されている。アナログ信号
20は時間t₁からt₄までに生じる正当な信号22を含む。不
当な信号すなわち雑音信号24は時間t₄からt₅までに生じ
るのが示されている。信号の正当性は所定時間にわたっ
て信号の振幅の大きさを分析することによって決定する
ことができ、＋M_T1はアナログ信号20の絶対値が正当で
なくなる下限を定める。信号が正負両方になるために、
−M_T1で表わされる同様な負のしきい値が定められる。
こうして、振幅の大きさの所定範囲−M_T1〜M_T1内にある
どんな信号でも不当と見なされる。ここでは、この範囲
を狭い信号範囲と言う。

この狭い範囲内の信号が必ずしもすべて不当ではない
ことは明らかである。たとえば、正当な信号22が時間t₂
とt₃との間で通過する場合、信号は正当だが正から負の
状態に変化する。別法として、不当な雑音信号24は長い
間、すなわち時間t₄から時間t₅までこの振幅の大きさの
所定範囲内に残る。したがって、正当な信号22は十分長
い所定時間にわたって信号の振幅の大きさを評価するこ
とにより雑音信号24と区別することができる。この所定
時間は、雑音信号に相当する振幅の大きさ（すなわち−
M_T1〜＋M_T1）の所定範囲内で正当な信号が変化する時間
に相当する時間よりも十分長くしなければならない。所
定時間は、雑音信号24と正当な信号22と識別するために
時間t₃〜t₂を越えるように選択すべきである。本発明の
１つの目的は、時間t₄〜t₅のあいだに生じる不当な雑音
信号24から時間t₂〜t₃に生じる正当な信号22への遷移を
区別し得る方法および装置を提供することである。

第３図は本発明のブロック図を示す。ディジタル・デ
ータ入力26は振幅大きさ評価回路28の入力27に接続され
るとともに、パス／スケルチ回路30のデータ入力29に接
続される。振幅大きさ評価回路28は、入力27に接続され
た第１しきい値検波器32を含む。第１しきい値検波器32
の出力は積分器36の制御入力34に接続される。積分器36
の出力はスイッチ40の入力38に接続される。スイッチ40
の出力はパス／スケルチ回路30の制御入力42に接続され
る。パス／スケルチ回路30は目的の装置44の入力43にデ
ィジタル信号を出力する。

一般的に、第３図のブロック図は入力されたディジタ
ル信号から雑音を減少させるように作動する。振幅大き
さ評価回路28は信号が正当であるかどうかを示す信号の
強度を周期的に決定する。この決定はそれらを時間にわ
たって平均する積分器36を制御するのに使用される。も
し信号が正当であれば、パス／スケルチ回路30にディジ
タル・データを通過させるようにスイッチ40はトグル・
オフされる。逆に、もし信号が雑音信号であれば、パス
／スケルチ回路30に信号から雑音をスケルチ（すなわち
除去）させるようにスイッチ40はトグル・オンされる。
パス／スケルチ回路30が目的の装置44にゼロ・ディジタ
ル信号（すなわち無雑音）を供給することによってスケ
ルチ動作が果たされる。

第３図のブロック図の詳細な作動は次の通りである。
ディジタル・データ信号は第１図に示されるようにA/D
変換器により作られる。この信号は第２図に示すように
アナログ信号のディジタル変換である。ディジタル信号
は、どんな形のディジタル処理装置でもよい受信装置す
なわち目的の装置に向けられる。本発明では信号が目的
の装置に到達する前にその信号から雑音が減少されるよ
うにラインで接続させる。振幅大きさ評価回路28はその
入力27でディジタル信号の振幅の大きさを周期的にサン
プルする。特に、第１しきい値検波器32は、サンプルさ
れた信号が振幅の大きさの第１所定範囲内の正負M_T1間
にあるように定められたことが明らかであるか否かを決
める。この判定の結果、第１しきい値検波器32は、評価
されたサンプルが小さな信号範囲内にあるか否かにより
上方あるいは下方とも平均にするように積分器36を制御
する。例示の目的で、第３図のブロック図は第２図のア
ナログ信号に関して説明される。しかし、言うまでもな
く、この装置はアナログ信号20のディジタル表示を処理
するものである。時間t₁で始まる第２図のアナログ信号
20のサンプリングでは、第１しきい値検波器32はアナロ
グ信号20が正負M_T1（すなわち小さな信号範囲）間の振
幅の大きさの第１所定範囲内にあることを初めに決め
る。したがって、積分器36は、分析された信号が振幅の
大きさの第１所定範囲内にまさに存在することを表わす
第１しきい値検波器32からの制御信号を受信する。振幅
大きさ評価回路28は信号をサンプルし続けるとともに各
分析されたサンプルがどの所定の範囲内にあるかを示
す。積分器36はスイッチ40およびパス／スケルチ回路30
を制御するようにこの情報を平均する働きをする。

積分器36は所定時間にわたり振幅大きさ評価回路28か
ら制御信号を集めて、そこから平均値を作る。所定の時
間にわたりこれらの制御信号を平均することにより、積
分器36は信号が正当であるか雑音であるかを決めること
ができる。積分器36が所定時間の持続にわたって各サン
プルがM_T1で定められる振幅の大きさの第１所定範囲内
にあるという確認を受けるとき、積分器36は分析されて
いる信号が雑音信号でありかつ望ましくないものである
と決定する。したがって、積分器36はディジタル・デー
タ信号をスケルチするパス／スケルチ回路30を活性化す
るスイッチ40をトグルする。言い換えると、雑音信号が
あることを回路が決定するとき、信号はスケルチされ
る。逆に、M_T1によって定められる所定範囲内に信号が
ないことを所定時間を越えて生じるサンプルを通して振
幅大きさ評価回路28が表わす場合、積分器36はパス／ス
ケルチ回路30がディジタル信号を乱さないようにスイッ
チ40をトグル作動をさせるが、それは信号の通過を許容
する。

本発明によるアナログ信号20の完全な分析は次の通り
である。時間t₁で、振幅大きさ評価回路28はサンプルを
開始しかつ所定のサンプリング速度でアナログ信号20の
振幅の大きさを決定する。初めに、第１しきい値検波器
32は、M_T1で定められた振幅の大きさの小さな信号範囲
内にあることを決定する。したがって、積分器36はこの
情報の平均化を始める。しかし、スイッチ40は積分器36
が積分の所定時間にわたって決定を行うまで静止してい
る。しかし、時間t₆は所定時間を待たずに生じる。時間
t₆で、第１しきい値検波器32は、アナログ信号20が小さ
な信号範囲外にあり、かつ積分器36が大きな信号を表わ
すようにその平均工程を逆にすることを表示する。時間
t₆からt₂までの間、積分器36は、サンプルがM_T1により
定められた小さな信号範囲外にあるという理由で信号が
大きな信号である旨の継続的な確認を第１しきい値検波
器32から受ける。いったん積分器36が所定の時間にわた
ってこの確認を受けると、大きなすなわち正当な信号が
処理されていると断定できる。したがって、積分器36
は、パス／スケルチ回路30がディジタル・データを通過
させかつ目的の装置44に接続させるようにスイッチ40を
トグルする。

サンプリングが継続するにつれて、時間t₂が経過しか
つ第１しきい値検波器32は小さな信号範囲内で信号が処
理されていることを積分器36に示し始める。したがっ
て、積分器36は小さな信号が処理されている旨のこれら
の確認を平均し始める。しかし、積分器36は、正当な信
号が小さな信号範囲内を通過する短い時間よりも長い選
択された所定時間にわたって積分する。したがって、積
分器36が小さな信号を表わす平均に達し得るまでに、時
間t₃が経過し、かつ第１しきい値検波器32は大きな信号
が処理されていることを再度表示する。したがって、振
幅の大きさがその時間内では小さな信号範囲内にあると
いう決定にもかからず、積分器36の所定時間と組み合わ
される遅延は時間t₂から時間t₃まで回路に情報をスケル
チさせないようにする。時間t₃から時間t₇までの信号処
理もまた、時間t₁から時間t₂までのそれに類似してい
る。

時間t₇で、第１しきい値検波器32は小さな信号が処理
されていることを再び確認し始める。積分器36はそれら
の確認を蓄積する。しかし、正当な信号22の処理と違っ
て、積分器36は、それと組合される所定時間を越えて小
さな信号の継続的確認を受ける。こうしていったん所定
時間が小さな信号の継続的確認と共に経過したならば、
積分器36はスイッチ40をトグルし、それによってパス／
スケルチ回路30を活性化する。パス／スケルチ回路30は
入力29でディジタル・データをスケルチし、またその代
りに、ゼロ電圧信号、すなわち無雑音ディジタル・デー
タ出力を供給する。無雑音信号を達成するには、パス／
スケルチ回路30は雑音が予期される範囲にわたってゼロ
電圧信号を発生することができる。たとえば、ゼロ信号
は−60dBm以下に相当するディジタル・ビットの代りと
なることができる。しかし、パス／スケルチ回路30が振
幅の大きさのより大きな範囲にわたってゼロ信号を発生
し得ることに注目すべきことである。

第４図は本発明を実施するのに利用される１つの概略
実施例を示す。第３図の各個のブロックは第４図におい
て仮想線で示されているが、各ブロックは第３図に関し
て説明されたようなブロックの機能を遂行する好適な構
成部品を囲んでいる。

ディジタル・データ信号は、入力46でアナログ信号を
受けるA/D変換器45により供給される。A/D変換器45はク
ロック入力49に接続されたCLK信号によりセットされた
サンプリング速度に従い８ビットの出力48に沿ってディ
ジタル信号を供給する。出力48のビット８は分析されて
いる信号の符号ビットを表わすが、ビット１〜７はその
振幅の大きさを表わす。出力48は一般に振幅大きさ評価
回路28の入力27、およびパス／スケルチ回路30の入力29
に接続される。振幅大きさ評価回路28は出力48のビット
２〜７に接続される６個の入力を持つNANDゲート50を含
む。NANDゲート50の出力は積分器36の制御入力34に一般
に接続される。

積分器36は前述の積分機能を果たす３つのブロック構
成部品を含む。これら３つの構成部品とは、カウント回
路52、回り込み防止回路54、および範囲検出器56であ
る。

カウント回路52は、それぞれ、積分器36の入力34に接
続された第１入力をいずれも備えている第１および第2X
NORゲート58および60を含む。第1XNORゲート58の出力は
NORゲート62の第１入力に接続される。同様に、第2XNOR
ゲート60の出力は第2NORゲート64の第１入力に接続され
る。クロック入力66は第1,2,および３のトグル・フリッ
プ・フロップ（「Ｔフリップ・フロップ」）68,70なら
びに72のクロック入力にそれぞれ接続される。クロック
信号CLK1は積分器36の作動の頻度を制御する。CLK1信号
はCLK信号と同期しており、その後NANDゲート50の出力
を固定させるように同時に生じる。保守入力74は反転器
76の入力および第1Tフリップ・フロップ68のトグル入力
に接続される。反転器76の出力は第1NORゲート62の第２
入力に接続される。第1NORゲート62の出力は反転器78の
入力および第2Tフリップ・フロップ70のトグル入力に接
続される。反転器78の出力は第2NORゲート64の第２入力
に接続される。第2NORゲート64の出力は第3Tフリップ・
フロップ72のトグル入力に接続される。第1Tフリップ・
フロップ68の反転された出力は第1XNORゲート58の第２
入力に接続される。第2Tフリップ・フロップ70の反転さ
れた出力は第2XNORゲート64の第２入力に接続される。

第1,2および3Tフリップ・フロップ68,70,ならびに72
の出力と反転出力はいずれも範囲検出回路56に接続され
る。特に、第1,2および3Tフリップ・フロップ68,70なら
びに72の出力は範囲検出回路56の中にある第1NORゲート
80の入力に接続される。同様に、Ｔフリップ・フロップ
68,70および72の反転された出力は範囲検出回路56の中
にある第2NORゲート82の入力に接続される。範囲検出回
路の出力はスイッチ40および回り込み防止回路54の両方
に接続される。

回り込み防止回路54は、積分器36の制御入力34に接続
された入力および第1NANDゲート86の第１入力に接続さ
れた出力を持つ反転器84を含む。NANDゲート86の第２入
力は範囲検出回路56の第2NORゲート82の出力96に接続さ
れる。回り込み防止回路54の中の第2NANDゲート88は、
積分器36の制御入力34および範囲検出回路56の第1NORゲ
ート80の出力98に接続された第２入力を持つ。第１およ
び第2NANDゲート86ならびに88の出力は共に第3NANDゲー
ト90の入力に接続される。第3NANDゲート90の出力は第
２反転器92に接続される。第２反転器92の出力はカウン
ト回路52の保守入力74に接続される。

スイッチ40はクロック入力94および２つの入力信号96
ならびに98をもつクロック・ラッチ回路を含む。クロッ
ク信号CLK2はクロック入力94に接続される。CLK2はCLK
信号およびCLK1信号のいずれとも同期である。クロック
入力94はさらに第1ANDゲート100の第１入力および第2AN
Dゲート102の第１入力に接続される。信号入力96はAND
ゲート100の第２入力に接続される。同様に、信号入力9
8は第2ANDゲート102の第２入力に接続される。第1ANDゲ
ート100の出力は第1NORゲート104の第１入力に接続され
る。第2ANDゲート102の出力は第2NORゲート106の第１入
力に接続される。第1NORゲート104の出力は第2NORゲー
ト106の第２入力に接続される。同様に、第2NORゲート1
06の出力は第1NORゲート104の第２入力に接続される。
第2NORゲート106の出力はパス／スケルチ回路30の制御
入力42にも接続される。

パス／スケルチ回路30は８個のORゲート108,110,112,
114,116,118,120および122を含む。各ORゲートの第１入
力は制御入力42に接続される。A/D変換器45のビット１
〜８は、各ORゲート108〜122の第２入力に接続されてい
る。こうして、ORゲート108〜122の出力はA/D変換器45
のビット１〜８に相当するディジタル信号を表わす。パ
ス／スケルチ回路30の各ORゲート108〜122は、そこを通
過する１ビットのデータのパスあるいはスケルチを許容
する。小さな信号が検出されると、出力48の最小有効ビ
ットのみがそこにある信号を表示する。結果として、そ
れらのビットを制御することだけが必要である。こうし
て、より多くの有効ビットに相当するORゲートは、小さ
な信号のパス／スケルチがなおも許容されている間に除
去される。たとえば、−60dBm以下の信号については、
ビット１および２だけを制御すればよい。その結果、OR
ゲート112〜122は本発明の概念を実行するには不要であ
る。したがって、言うまでもなく、パス／スケルチ回路
30内のある選択された数のORゲートのみが本発明に必要
となり、かつこの数はそれ以下では信号がスケルチされ
る特定の大きさに左右される。

第４図内の回路の作動は下記の通りである。A/D変換
器45はCLK信号により決定されたサンプリング速度でデ
ィジタル信号表示を発生される。特に、アナログ信号は
A/D変換器45の入力46に接続される。クロック入力49の
各CLK信号のために、A/D変換器45はサンプルの振幅の大
きさのディジタル表示を作る。このディジタル表示はピ
ン１〜８に沿って置かれるが、ピン８は信号が正負どち
らかであることを表示する。ピン１はサンプルされた信
号の最小有効ビットであるが、ピン７はそれの最大有効
ビットである。A/D変換器45はアクチブ・ロー（active
low）形式で作動するのが普通である。したがって、ご
く微小な信号がサンプルされるとき、ビット１〜７はハ
イとなる。信号の増加につれて、ビット１はローにな
る。信号がさらに増すにつれて、ビット２〜７もローに
なる。したがって、ある定められた微小信号では、ビッ
ト１だけが１と０との状態間でトグルするが、ビット２
〜７はハイのままである。特に、約−60dBm以下の信号
はビット１だけをローにし、したがって、ビット２〜７
はハイのままである。こうしてビット２〜７は、その群
の中のどんなビットでもローになるならば、A/D変換器4
5によりサンプルされている信号が−60dBmより大きく、
したがって小さいすなわち不当な雑音信号ではないと判
定されるようにモニタされる。したがって、ビット２〜
７はNANDゲート50に接続される。小さな信号が存在する
と、ビット２〜７はすべてハイになりかつNANDゲート50
の出力はローになる。しかし、大きさが−60dBm、より
大きい信号がサンプルされると、ビット２以上はローに
なり始め、それによってNANDゲート50の出力がハイにさ
れる。NANDゲート50の出力の変更は積分器36を制御する
のに用いられる。ピン８（符号ビット）を無視すること
により、絶対値が決定されることも注目されることであ
る。しかし、正負いずれかの信号だけを分析したい場合
は、ピン８を本発明に取り入れることができる。

NANDゲート50の出力は、CLK1信号によりセットされた
積分周波数で生じる積分工程を指図する。特に、この出
力はカウント回路52が小さな信号で増分しかつ大きな信
号で減分することを表わす。その結果CLK1信号によりセ
ットされた積分周波数で、小さな信号が絶えずサンプル
されるときカウント回路52は大きなカウントにカウント
・アップする。逆に、カウント回路52は大きな信号がサ
ンプルされるとき小さなカウントにカウント・ダウンす
る。したがって、任意なある時間のカウント数は前に受
信した信号サンプルの平均をいつでも表示する。たとえ
ば、A/D変換器45が小さな信号がサンプルされると、ビ
ット２〜７はすべてハイになりかつNANDゲート50の出力
はローになる。ロー出力はカウント回路52を増分させ
る。A/D変換器45はサンプルし続け、またNANDゲート50
はビット２〜７を評価し続ける。もし信号が小さいまま
であれば、各サンプリング後、カウント回路52は増分し
続ける。

回り込み防止回路54はカウント回路52をモニタしてそ
の回り込みを防止する。カウント回路52は３ビットを含
み、したがって０から７の間（すなわち2³の範囲）をカ
ウントする。回り込み防止回路54は、カウント回路52が
ゼロカウントあるいは７カウントいずれかに到達すると
き、回り込みは許容されない。換言すれば、カウンタは
７までカウント・アップを許容されかつ小さな信号が受
信される限りその後も７に持続される。いったんカウン
タが極値に達した事を検出する。こうして、次のCLK2信
号で、スイッチ40はオンにラッチし、それによってスイ
ッチ40からハイ出力が生じる。このスイッチ40からのハ
イ出力によりパス／スケルチ回路30は雑音をスケルチす
る。特に、パス／スケルチ回路30の出力１〜８はすべて
ハイになる。前に述べたように、全てのハイ・ビットの
ディジタル出力は無雑音のゼロ信号を表わす。こうし
て、A/D変換器45が絶えず小さな信号をサンプルし、次
にカウント回路52が第１極値に達するまでカウント回路
52は増分させられ、それによってスイッチ40はパス／ス
ケルチ回路30を活性化させることが認められる。パス／
スケルチ回路30の１つが活性化すると、その入力信号は
ゼロ信号出力を供給することによりスケルチされる。

逆の例として、サンプルされた信号が小さな信号より
大きいと、NANDゲート50は絶えばローにとどまりそれに
よってカウント回路52を絶えず減少される。いったんカ
ウント回路52がゼロ・カウントの第２極値に達すると、
範囲検出回路56はスイッチ40をローにラッチさせる。ス
イッチ40のロー出力はパス／スケルチ回路30のORゲート
に入力する。したがって、各ORゲート108〜122は、各ピ
ンから提供された情報をスケルチせずにピン１〜８のデ
ータを簡単に通過させる。また、もし大きなサンプルが
さらに受信されると、回り込み防止回路54はカウント回
路がゼロ・カウント以下の回り込みを不可能にするよう
にカウント回路を維持する。

積分器36は、CLK信号と同期でありかつそれに続くCLK
1信号により決定される積分周波数で作動する。CLK1信
号の周期がCLK信号の周期の整数倍Ｎであることは注目
すべきことである。これはA/D変換器45のＮ番目のサン
プルごとに積分する効果を持つ。たとえば、もしCLK信
号の周期がCLK1信号の周期の３倍であれば、A/D変換器4
5の第３サンプルはすべて積分器36のカウントに影響す
る。その結果、CLK1信号の周期は積分の所定時間を変え
るように調節することができる。

カウント回路52がゼロ・カウントの第１極値あるいは
第２カウントの第２極値に達するときにスイッチ40のラ
ッチ工程が生じると説明したが、言うまでもなく別法と
して第１および第２カウント範囲が使用される。たとえ
ば、カウンタが６から７までのカウント範囲を表示する
ときにスイッチ40がトグル・オンしかつカウンタが０か
ら１までのカウント範囲を表示するときにスイッチ40が
トグル・オフするような回路構成であることができる。
極値ではなく範囲を使用することによって、積分の所定
時間は減少される。極値の場合には、カウント回路52が
０から７カウントまで増分されるまで、CLK1信号の少な
くとも７サイクルを要する。その結果、積分器36が小さ
い信号の表示から大きい信号の表示に変わるまで７個の
CLK1サイクルに等しい最小時間量が存在し、また逆に大
きい信号から小さい信号への表示の場合もこのことが成
り立つ。しかし、もし上記で供給された範囲が使用され
ると、この遷移にはわずか５個のCLK1のサイクルのみが
必要となる。その結果、カウントの極値よりむしろカウ
ントの範囲を用いることにより積分の所定時間は有効に
減少される。

第５図は本発明のもう１つの面を示す波形123を表わ
す。波形123は振幅の大きさおよび時間の関数として表
わされる。負から正までの大きさの第１範囲M_T1に加え
て、所定のしきい値M_T2が定められる。しきい値の大き
さM_T2は、M_T2の絶対値（すなわち＋M_T2より大きい正値
あるいは−M_T2より小さい負値）を越えるどんな信号も
必ず大きい信号であるように十分高く選択される。こう
して、このしきい値を越すと、大きな信号は処理され、
かつ信号が実際に正当かどうかを時間内に決定する必要
がないことは明白である。したがって、しきい値を越え
る時間にわたって積分する必要はない。したがって、本
発明のもう１つの目的は、サンプルされた信号がしきい
値M_T2を越えかつ積分の遅延時間なしにパス／スケルチ
回路30に信号を直ちに通過させることである。この結果
が得られるように、積分器36は、パス／スケルチ回路30
がサンプルを通過させるまで積分の所定時間が経過する
必要がないように一時使用不能となることがある。たと
えば、時間t₁で波形123はM_T2を越える。積分器36は、パ
ス／スケルチ回路30が時間t₁で波形123の即時通過を許
容するように使用不能にされる。波形123がM_T2を越えて
残ると、この通過工程は続けられかつ積分は始まらな
い。しかし、時間t₂で、波形123はしきい値M_T2にあるた
め、前述のように積分は開始する。

第６図は、第５図に関して説明された原理を実行する
ためにここに追加された本発明の特徴を持つ第３図のブ
ロック図である。振幅大きさ評価回路28内にあってその
出力が積分器36のリセット入力125に接続されている追
加のしきい値検出器124を除き、第６図のブロック図は
第３図と同じである。振幅大きさ評価回路28に入力され
たディジタル・データが所定のしきい値M_T2より大きな
信号を表わす場合、しきい値検出器124は積分器36をリ
セットし、それによって積分時間なしにパス／スケルチ
回路30に信号が通過される。好適な実施例では、このリ
セット効果は積分器36をすべてゼロの状態に置くことで
達成される。前述のように、いったんゼロが発生する
と、スイッチ40はパス／スケルチ回路30を制御して、ど
んなスケルチの影響も受けずに、データを通過させるよ
うに働く。こうして、信号がM_T2を越える評価をうける
と、積分器36の所定時間は生じないで、むしろパス／ス
ケルチ回路30は信号を直ちに通過させる。

第７図は第４図にしきい値検出器124を付加した概略
図を示す。A/D変換器45のピン4,5,6および７はNANDゲー
ト126の入力に接続される。NANDゲート126の出力はAND
ゲート128の第１入力に接続される。ANDゲート128の第
２入力はしきい値検出器124のクロック入力130に接続さ
れる。クロック信号CLK2はクロック入力130にも接続さ
れる。ANDゲート128の出力はＴフリップ・フロップ68,7
0,および72のリセット入力に接続される。

作動の際、しきい値検出器124内の構成部品は、所定
のしきい値M_T2を越える信号がA/D変換器45によってサン
プルされる場合には、Ｔフリップ・フロップ68,70およ
び72をリセットするように働く。M_T2の特定の値は、A/D
変換器45の出力の最大有効ビットの群を選択することに
より定められる。たとえば、第７図では、A/D変換器45
のビット４〜７は、しきい値を約52dBmに定めるように
するNANDゲート126の入力である。52dBm未満の信号がA/
D変換器によりサンプルされると、ビット４〜７はハイ
状態のままである。その結果、NANDゲート126の出力は
ローのままであり、Ｔフリップ・フロップ68,70および7
2のリセット出力に影響を及ぼさない。しかし、サンプ
ルされた信号が52dBmを越えると、ビット４およびおそ
らくはビット５〜７もローになり、それによってNANDゲ
ート126の出力はハイにされる。いったんしきい値検出
器124がCLK2によりクロックされると、このクロック信
号はNANDゲート126のハイ出力に結合してANDゲート128
の出力をハイにさせる。出力はＴフリップ・フロップ6
8,70および72をリセットしたリクリアする。前述のよう
に、これら３個のフリップ・フロップがゼロ出力を有す
るならば、スイッチ40は、そのどんなビット入力でも通
過されるようにパス／スケルチ回路30を使用不能にトグ
ルする。リセット効果は、前述のような０あるいは７カ
ウントの極値よりむしろカウントの範囲（すなわち０か
ら１カウントおよび６から７カウントまで）が利用され
る場合は、リセットの特徴も正しく働くことは注目すべ
きことである。

本発明は詳細に説明されたが、言うまでもなく、添付
の特許請求の範囲により定められる発明の主旨および範
囲から逸脱せずにいろいろな変化、変更ならびに代替を
行うことができる。

以上の説明に関してさらに以下の項を開示する。

（１） 目的の装置に向けられるディジタル電圧信号の
雑音を減少させる方法であって： ディジタル電圧信号の大きさをサンプリング速度で評
価する段階と； 評価された各大きさを積分周波数でかつ所定の時間に
わたって平均値を作るように積分する段階と； 平均値が大きさの第１所定範囲内にあるならばゼロ電
圧信号をディジタル電圧信号に代用する段階と を含むことを特徴とする雑音減少方法。

（２） 大きさの第１所定範囲が約−60dBm以下の任意
な大きさの範囲であることを特徴とする第１項記載の方
法。

（３） 平均値が大きさの第１所定範囲外であるならば
ディジタル電圧信号を目的の装置に出力する段階をさら
に含むことを特徴とする第１項記載の方法。

（４） 大きさの第１所定範囲が約60dBm以下の任意な
大きさの範囲であることを特徴とする第３項記載の方
法。

（５） 前記評価された大きさの１つの値が所定のしき
い値を越える場合に、前記積分段階を使用不能にする段
階と、 前記所定時間を経過せずにディジタル電圧信号を目的
の装置に結合する段階と をさらに含むことを特徴とする第１項記載の方法。

（６） 所定のしきい値が約−52dBmであることを特徴
とする第５項記載の方法。

（７） 前記積分段階が前記評価段階と同期しているこ
とを特徴とする第１項記載の方法。

（８） 積分周波数の期間が前記評価段階のサンプリン
グ速度の期間の整数倍であることを特徴とする第１項記
載の方法。

（９） 前記代用段階が前記積分段階と同期しているこ
とを特徴とする請求項第３記載の方法。

（10） 前記接続段階が前記積分段階と同期しているこ
とを特徴とする第３項記載の方法。

（11） 前記積分段階が前記評価段階に続く十分な遅延
時間後に生じることを特徴とする第３項記載の方法。

（12） ディジタル電圧信号は複数個のビットを含み、
かつ前記評価段階はディジタル電圧信号の選択された１
群の最大有効ビットを評価することを含む、ことを特徴
とする第１項記載の方法。

（13） 前記選択された群の最大有効ビットがディジタ
ルと電圧信号のビット２〜７を含むことを特徴とする第
12項記載の方法。

（14） 前記積分段階は： 評価された大きさが大きさの第１所定範囲内にあると
きにカウンタを増分する段階と、 評価された大きさが大きさの第１所定範囲外であると
きにカウンタを減分する段階と、 を含むことを特徴とする第３項記載の方法。

（15） カウンタが第１カウント範囲内にある場合、平
均値は大きさの第１所定範囲内にある、ことを特徴とす
る第14項記載の方法。

（16） 第１カウント範囲が６カウントから７カウント
までである、ことを特徴とする第15項記載の方法。

（17） カウンタが３ビット・カウンタであり、かつカ
ウントが７に等しい場合に平均値は大きさの第１所定範
囲内にある、ことを特徴とする第14項記載の方法。

（18） カウンタが第２カウント範囲内にある場合、平
均値は大きさの第１所定範囲外である、ことを特徴とす
る第14項記載の方法。

（19） 第２カウント範囲が０から１カウントまでであ
る、ことを特徴とする第18項記載の方法。

（20） カウンタが３ビット・カウンタであり、かつ平
均値はカウンタが０に等しければ大きさの第１所定範囲
外である、ことを特徴とする第14項記載の方法。

（21） 増幅器、フィルタおよびA/D変換器を通過しか
つ目的の装置に向けられる電話通話路電圧信号の雑音を
減少させる方法であって： ディジタル電圧信号の大きさをサンプリング速度で評
価する段階と、 評価された各大きさを積分周波数でかつ平均値を作る
所定の時間にわたって積分する段階と、 平均値が大きさの第１所定範囲内にある場合はゼロ電
圧信号を目的の装置に結合する段階であり、ゼロ電圧信
号は大きさの第２所定範囲をカバーする前記結合段階
と、 平均値が大きさの第１所定範囲外である場合はディジ
タル電圧信号を目的の装置に結合する段階と、 を含むことを特徴とする雑音減少方法。

（22） 第１所定範囲の大きさが約−60dBm未満の任意
な大きさであることを特徴とする第21項記載の方法。

（23） 前記評価された大きさの１つの値が所定のしき
い値を越え、その結果ディジタル電圧信号が前記所定の
時間を経過せずに目的の装置に達する場合に、前記積分
段階を使用不能にする段階をさらに含むことを特徴とす
る第21項記載の方法。

（24） 所定のしきい値が約−52dBmであることを特徴
とする第23項記載の方法。

（25） 前記積分段階が前記評価段階と同期し、かつ積
分周波数の期間が前記評価段階のサンプリング速度の期
間の整数倍である、ことを特徴とする第21項記載の方
法。

（26） ディジタル信号がアナログ・ディジタル変換器
によって供給され、かつ前記評価段階はディジタル電圧
信号の最大有効ビットの選択された１群を評価する段階
を含む、ことを特徴とする第21項記載の方法。

（27） 最大有効ビットの選択された群がディジタル電
圧信号のビット２〜７を含む、ことを特徴とする第26項
記載の方法。

（28） 前記積分段階は： 評価された大きさが第１所定範囲内にあるときカウン
タを増分する段階と、 評価された大きさが第１所定範囲内にないときカウン
タを減分する段階と、 を含むことを特徴とする第21項記載の方法。

（29） カウンタが６から７カウントまでの第１カウン
ト範囲内にあるとき、平均値が大きさの第１所定範囲内
にある、ことを特徴とする第28項記載の方法。

（30） カウンタが３ビット・カウンタであり、かつ平
均値はカウントが７に等しければ大きさの第１所定範囲
内にある、ことを特徴とする第28項記載の方法。

（31） カウンタが０から１カウントまでの第２カウン
ト範囲内にあれば平均値は大きさの第１所定範囲内にな
い、ことを特徴とする第28項記載の方法。

（32） カウンタが３ビット・カウンタでありかつカウ
ントが０に等しければ平均値は大きさの第１所定範囲内
にない、ことを特徴とする第28項記載の方法。

（33） 目的の装置に向けられるディジタル電圧信号の
雑音を減少させる回路を形成する方法であって： ディジタル電圧信号の大きさをサンプリング速度で評
価する大きさ評価回路を形成する段階と、 評価された各大きさを積分周波数でかつ所定の平均値
を作る所定の時間にわたって積分する積分器を形成する
段階と、 平均値が大きさの第１所定範囲内にあればディジタル
電圧信号の代わりにゼロ電圧信号を用いてスケルチ回路
を形成する段階であり、ゼロ電圧信号は大きさの第２所
定範囲をカバーする前記スケルチ回路形成段階と、 を含むことを特徴とする回路形成方法。

（34） スケルチの回路を形成する前記段階がほぼ−60
dBm未満のどんな大きさでもその第１所定範囲を形成す
る段階を含むことを特徴とする第33項記載の方法。

（35） 平均値が大きさの第１所定範囲内にない場合に
ディジタル電圧信号を目的の装置に接続するパス回路を
形成する段階をさらに含むことを特徴とする第33項記載
の方法。

（36） スケルチ回路を形成する前記段階がほぼ−60dB
m未満のどんな大きさでもその第１所定範囲を形成する
段階を含むことを特徴とする第35項記載の方法。

（37） 評価された大きさの１つの値が所定のしきい値
の値を越えるのでディジタル電圧信号が所定の時間を経
過せずに目的の装置に達する場合、積分器を使用不能に
する回路を形成する段階をさらに含むことを特徴とする
第33項記載の方法。

（38） 回路を形成する前記段階が所定のしきい値をほ
ぼ−52dBmにセットする段階を含む第37項記載の方法。

（39） ディジタル電圧信号はアナログ・ディジタル変
換器によって供給され、かつ評価回路を形成する前記段
階はディジタル電圧信号の最大有効ビットの選択された
群を評価する評価回路を形成する段階を含む、ことを特
徴とする第33項記載の方法。

（40） 評価回路を形成する前記段階はディジタル電圧
信号のビット２〜７を評価する評価回路を形成する段階
を含むことを特徴とする第39項記載の方法。

（41） 積分器を形成する前記段階は、評価された大き
さがその第１所定範囲内にあるとき増分しかつ評価され
た大きさがその第１所定範囲内にないとき減分するカウ
ンタを形成する段階を含む、ことを特徴とする第33項記
載の方法。

（42） カウンタを形成する前記段階は３ビット・カウ
ンタを形成する段階を含むことを特徴とする第41項記載
の方法。

（43） 目的の装置に向けられるディジタル電圧信号の
雑音を減少させる回路であって： ディジタル電圧信号の大きさをサンプリング速度で評
価する回路と、 評価された各大きさを積分周波数でかつ平均値を作る
所定時間にわたって積分する回路と、 平均値が大きさの第１所定範囲内であるとき目的の装
置に対するディジタル信号にゼロ電圧信号を代用する回
路であり、ゼロ電圧信号は大きさの第２所定範囲をカバ
ーする前記代用回路と、 を含むことを特徴とする雑音減少回路。

（44） 大きさの第１所定範囲がほぼ−60dBm未満の任
意な大きさであることを特徴とする第43項記載の回路。

（45） 平均値が大きさの第１所定範囲内にない場合、
ディジタル電圧信号を目的の装置に接続する回路をさら
に含む、ことを特徴とする第43項記載の回路。

（46） 大きさの第１所定範囲が−60dBm未満の任意な
大きさであることを特徴とする第45項記載の回路。

（47） 前記評価された大きさの１つの値が所定のしき
い値を越えるのでディジタル電圧信号が所定の時間を経
過せずに目的の装置に達する場合、前記積分回路を使用
不能にする回路をさらに含む、ことを特徴とする第43項
記載の回路。

（48） 所定のしきい値がほぼ−52dBmであることを特
徴とする第47項記載の回路。

（49） 積分する前記回路が評価する前記回路と同期作
動することを特徴とする第43項記載の回路。

（50） 積分周波数の周期は評価する前記回路のサンプ
リング速度の周期の整数倍である、ことを特徴とする第
43項記載の回路。

（51） 代用する前記回路または接続する前記回路が積
分する前記回路と同期して作動する、ことを特徴とする
第45項記載の回路。

（52） 積分する前記回路は評価する前記回路に続き十
分な遅延時間で作動する、ことを特徴とする第43項記載
の回路。

（53） ディジタル電圧信号はアナログ・ディジタル変
換器によって供給され、また評価する前記回路はディジ
タル電圧信号の最大有効ビットの選択された１群を評価
する回路を含む、ことを特徴とする第43項記載の回路。

（54） 最大有効ビットの選択された群がディジタル電
圧信号のビット２〜７を含むことを特徴とする第53項記
載の回路。

（55） 積分する前記回路は評価された大きさが大きさ
の第１所定範囲内にあるとき増分しかつ評価された大き
さが大きさの第１所定範囲内にないとき減分するカウン
タを含む、ことを特徴とする第45項記載の回路。

（56） カウンタが第１カウント範囲内にある場合、平
均値が大きさの第１所定範囲内にある、ことを特徴とす
る第55記載の回路。

（57） 第１カウント範囲が６カウントから７カウント
までであることを特徴とする第56項記載の回路。

（58） カウンタは３ビット・カウンタであり、またカ
ウントが７に等しければ平均値は大きさの第１所定範囲
内にある、ことを特徴とする第55項記載の回路。

（59） カウンタが第２カウント範囲内にある場合、平
均値は大きさの第１所定範囲内にない、ことを特徴とす
る第55項記載の回路。

（60） 第２カウント範囲が０カウントから１カウント
までであることを特徴とする第59項記載の回路。

（61） カウンタは３ビット・カウンタであり、またカ
ウントが０に等しい場合に平均値は第１所定範囲内にな
い、ことを特徴とする第55項記載の回路。

（62） 雑音を減少させる方法および回路が提供され
る。回路はその入力26でディジタル・データ信号を受信
する。この信号は大きさ評価回路28およびパス／スケル
チ回路30の入力である。大きさ評価回路28はディジタル
信号をサンプルしかつ各サンプルの大きさにより積分器
36を制御する。積分器36は時間にわたり大きさを平均す
る。信号が雑音信号であるならば、積分器36はパス／ス
ケルチ回路30を働かせてその入力29でディジタル・デー
タをスケルチするようにスイッチ40をトグルする。信号
が正当な信号であるならば、積分器はパス／スケルチ回
路30の働きを止めて目的の装置44にディジタル・データ
を通すようにスイッチ40をトグルする。

【図面の簡単な説明】

第１図は典型的な先行技術の通話路を示す図、第２図は
第１図の共通通話路と組み合わされる典型的なアナログ
信号を示す図、第３図は本発明のブロック図、第４図は
本発明の実施に利用される概略実施例を示す図、第５図
は本発明のもう１つの特徴を引き起こす波形を示す図、
第６図は、付加された特徴を持つ第３図のブロック図、
第７図は、第５図〜第６図の特徴を実施するための第２
しきい値検出器を付加した第４図の概略実施例を示す
図。 符号の説明： 12……増幅器;14……フィルタ;16……A/D変換器;28……
大きさ評価回路;30……パス／スケルチ回路;32……検出
器:36……積分器;40……スイッチ;44……目的の装置。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】目的の装置に向けられるディジタル電圧信
   号の雑音を減少する方法であって： ディジタル電圧信号の大きさをディジタル的に評価して
   評価された大きさを得る段階と； 前記評価された大きさを積分周波数でかつ所定の時間に
   わたってディジタル的に積分して平均値を得る段階と； 前記平均値が第１所定範囲内の大きさにあるならばゼロ
   電圧信号をディジタル電圧信号に代用する段階と； 前記評価された大きさの１つの値が所定のしきい値を越
   える場合に、前記積分段階を使用不能にする段階と； 前記所定時間の経過前にディジタル電圧信号を目的の装
   置に結合する段階と； を含むことを特徴とするディジタル電圧信号の雑音を減
   少する方法。
2. 【請求項２】目的の装置に向けられるディジタル電圧信
   号の雑音を減少する方法であって： ディジタル電圧信号の大きさをディジタル的に評価して
   評価された大きさを得る段階と； 前記評価された大きさを積分周波数でかつ所定の時間に
   わたってディジタル的に積分して平均値を得る段階と； 前記平均値が第１所定範囲内の大きさにあるならばゼロ
   電圧信号をディジタル電圧信号に代用する段階と； 前記積分して平均値を得る段階は； 評価された大きさが前記第１所定範囲内の大きさにある
   ときにカウンタを増分する段階と、 評価された大きさが前記第１所定範囲外の大きさである
   ときに前記カウンタを減分する段階と、 を含むことを特徴とする第１項記載の方法。