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JP3099051B2 - Semiconductor mounting equipment - Google Patents

Semiconductor mounting equipment

Info

Publication number
JP3099051B2
JP3099051B2 JP05155861A JP15586193A JP3099051B2 JP 3099051 B2 JP3099051 B2 JP 3099051B2 JP 05155861 A JP05155861 A JP 05155861A JP 15586193 A JP15586193 A JP 15586193A JP 3099051 B2 JP3099051 B2 JP 3099051B2
Authority
JP
Japan
Prior art keywords
insulating substrate
plug
terminals
terminal
semiconductor
Prior art date
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Expired - Lifetime
Application number
JP05155861A
Other languages
Japanese (ja)
Other versions
JPH0738290A (en
Inventor
利夫 管野
誠一郎 津久井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP05155861A priority Critical patent/JP3099051B2/en
Publication of JPH0738290A publication Critical patent/JPH0738290A/en
Priority to JP10293237A priority patent/JPH11195749A/en
Application granted granted Critical
Publication of JP3099051B2 publication Critical patent/JP3099051B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/117Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/141One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、IC実装技術さらには
接栓端子列を有する半導体実装絶縁基板に適用して特に
有効な技術に関し、例えば複数個のメモリICを高密度
に搭載したソケット実装タイプのメモリモジュールに利
用して有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC mounting technology and a technology particularly effective when applied to a semiconductor mounting insulating substrate having a plug terminal row. The present invention relates to a technology that is effective when used in a mounted socket mounted type memory module.

【0002】[0002]

【従来の技術】近年、一辺に接栓端子列を有する絶縁基
板上に複数個のメモリICを高密度に実装してなるメモ
リモジュールが、ノートパソコン等の小型電子機器向け
に開発されている。従来のメモリモジュールにおける接
栓端子列は、実装用絶縁基板10の表裏に銅めっきを施
した後、エッチングにより図8に示すように、基板の一
辺に沿って同一形状の接栓端子11a,11b………お
よび11a’,11b’………を基板表裏にそれぞれ形
成し、各接栓端子11の基端部と基板を貫通するように
ドリルで穴あけを行なってスルーホール15を形成し、
各接栓端子11の表面から上記スルーホール15の内面
にかけて銅めっきを施すことで、基板表裏の対応する接
栓端子11間を電気的に接続した構造とされていた。
2. Description of the Related Art In recent years, memory modules in which a plurality of memory ICs are mounted at a high density on an insulating substrate having an array of plug terminals on one side have been developed for small electronic devices such as notebook personal computers. The plug terminal rows in the conventional memory module are formed by applying copper plating to the front and back surfaces of the mounting insulating substrate 10 and etching the plug terminals 11a, 11b having the same shape along one side of the substrate as shown in FIG. ... and 11a ', 11b' ... are formed on the front and back of the board, respectively, and drilled to penetrate the base end of each connector terminal 11 and the board to form a through hole 15,
By applying copper plating from the surface of each plug terminal 11 to the inner surface of the through hole 15, the corresponding plug terminal 11 on the front and back of the substrate is electrically connected.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、従来のソケット実
装タイプのメモリモジュールでは、実装用絶縁基板に設
けられる接栓端子のピッチが2.54mmあるいは1.
27mmで標準化されていたため、ある大きさの基板に
設けることができる接栓端子の数に制約があった。ま
た、必要な接栓端子数を確保しようとすると、基板の外
形寸法が接栓端子数によって律速されてしまう。さら
に、従来のメモリモジュールは、実装されるメモリのリ
ード端子が内側に折曲されたSOJ(スモール・アウト
ライン・Jベンド)構造のパッケージであったため、基
板に実装したときのメモリの高さが高くなる。そのた
め、メモリモジュールの小型化が図りにくい等の問題点
があった。
However, it has been clarified by the present inventors that the above-described technology has the following problems. That is, in the conventional socket mounting type memory module, the pitch of the plug terminals provided on the mounting insulating substrate is 2.54 mm or 1.
Since it was standardized at 27 mm, there was a limit on the number of plug terminals that can be provided on a board of a certain size. Also, when trying to secure the required number of plug-in terminals, the external dimensions of the board are limited by the number of plug-in terminals. Further, the conventional memory module has a small outline J-bend (SOJ) package in which the lead terminals of the mounted memory are bent inward, so that the height of the memory when mounted on a substrate is high. Become. Therefore, there is a problem that it is difficult to reduce the size of the memory module.

【0004】本発明の目的は、従来と同一の大きさの絶
縁基板にピッチを変えることなく2倍の数の接栓端子を
設けることができるような構造の基板を用いたモジュー
ルを提供する。あるいは、接栓端子の数が同一ならば絶
縁基板の大きさをおよそ半分にすることができるような
基板構造およびそのような構造の基板を用いたモジュー
ルを提供することにある。本発明の他の目的は、絶縁基
板に実装された状態でのICの高さを低くしてモジュー
ルの小型化を図ることが可能な実装基板またはそのよう
な構造の基板を用いたモジュールを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
[0004] An object of the present invention is to provide a module using a substrate having a structure such that twice as many plug terminals can be provided on an insulating substrate having the same size as the conventional one without changing the pitch. Another object of the present invention is to provide a substrate structure that can reduce the size of the insulating substrate by about half when the number of the plug terminals is the same, and a module using the substrate having such a structure. Another object of the present invention is to provide a mounting substrate capable of reducing the height of an IC mounted on an insulating substrate to reduce the size of the module or a module using a substrate having such a structure. Is to do. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0005】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、絶縁基板の表裏に設けられる接
栓端子を、互いに電気的に絶縁された別個の接栓端子と
なるように形成するようにしたものである。また、絶縁
基板の材料として低熱膨張率の材料を使用するととも
に、TSOP(薄型スモール・アウトライン・パッケー
ジ)構造のICを実装させるようにした。
The outline of a typical invention among the inventions disclosed in the present application is as follows. That is, the plug terminals provided on the front and back of the insulating substrate are formed so as to be separate plug terminals electrically insulated from each other. In addition, a material having a low coefficient of thermal expansion is used as a material of the insulating substrate, and an IC having a TSOP (thin small outline package) structure is mounted.

【0006】[0006]

【作用】上記した手段によれば、従来と同一の大きさの
絶縁基板にピッチを変えることなく2倍の数の接栓端子
を設けることができ、あるいは、接栓端子の数が同一な
らば絶縁基板の大きさをおよそ半分にすることができ
る。また、絶縁基板の材料として低熱膨張率の材料を使
用したため、リード端子が外側に拡がるように折曲され
たTSOP(薄型スモール・アウトライン・パッケー
ジ)構造のICをはんだ接続信頼性を低下させることな
く実装することができるようになり、これによって基板
に実装された状態でのICの高さを低くしてモジュール
の小型化を図ることができる。
According to the above-mentioned means, it is possible to provide twice as many plug terminals without changing the pitch on an insulating substrate having the same size as the conventional one, or if the number of plug terminals is the same. The size of the insulating substrate can be reduced to about half. In addition, since a material having a low coefficient of thermal expansion is used as a material of the insulating substrate, an IC having a TSOP (thin small outline package) structure in which lead terminals are bent so as to extend outward without reducing solder connection reliability. This allows the IC to be mounted, whereby the height of the IC mounted on the substrate can be reduced, and the size of the module can be reduced.

【0007】[0007]

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図1〜図3には、本発明を適用したメモリ
モジュールの一実施例が示されている。この実施例のメ
モリモジュールは、絶縁基板10の表面と裏面にそれぞ
れ8個のメモリIC20と1個のドライバIC30が搭
載されており、上記絶縁基板10の表裏には基板の一辺
に沿って同一形状の接栓端子11a,11b,11c…
……が、等ピッチPでそれぞれ形成されている。絶縁基
板10の表側の接栓端子11a,11b,11c………
と、裏側の接栓端子11a’,11b’,11c’……
…とは、互いに電気的に絶縁されている。しかもこの実
施例では、特に制限されないが、絶縁基板10の表側の
接栓端子11a,11b,11c………と、裏側の接栓
端子11a’,11b’,11c’………とは、図2に
示すごとく、互いに位置が半ピッチP/2だけずれるよ
うに形成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. 1 to 3 show one embodiment of a memory module to which the present invention is applied. In the memory module of this embodiment, eight memory ICs 20 and one driver IC 30 are mounted on the front surface and the back surface of the insulating substrate 10, respectively. Plug terminals 11a, 11b, 11c ...
Are formed at an equal pitch P, respectively. Plug terminals 11a, 11b, 11c on the front side of insulating substrate 10 ...
And the plug terminals 11a ', 11b', 11c 'on the back side.
Are electrically insulated from each other. In addition, in this embodiment, although not particularly limited, the plug terminals 11a, 11b, 11c... On the front side of the insulating substrate 10 and the plug terminals 11a ′, 11b ′, 11c ′. As shown in FIG. 2, they are formed so that their positions are shifted from each other by a half pitch P / 2.

【0008】上記絶縁基板10は、それぞれ表面に導電
層からなる配線パターンが形成されてなる複数(例えば
6枚)の絶縁性基板が積層された多層構造とされてい
る。また、この実施例では、上記絶縁基板10の材料と
してFR−5と呼ばれる熱膨張率が10ppm程度の高
TG材料(軟化温度の高いガラス)が使用されている。
これによって、TSOP(薄型スモール・アウトライン
・パッケージ)構造のメモリIC20が実装可能にされ
る。すなわち、従来一般的に使用されていたFR−4と
呼ばれるガラスエポキシ等からなる基板にあっては、熱
膨張率が16ppm程度であるため、はんだ接合部の熱
膨張率が5ppm程度であるTSOP(薄型スモール・
アウトライン・パッケージ)構造のメモリICを使用す
ると、熱サイクル等によりはんだ接合部が剥がれたりす
るおそれがあるため、はんだ接合部の熱膨張率が10p
pm程度であるSOJ構造のメモリICを実装せざるを
得なかった。
The insulating substrate 10 has a multilayer structure in which a plurality of (for example, six) insulating substrates each having a wiring pattern formed of a conductive layer formed on the surface thereof are stacked. In this embodiment, a high TG material (glass having a high softening temperature) having a thermal expansion coefficient of about 10 ppm called FR-5 is used as a material of the insulating substrate 10.
Thus, the memory IC 20 having a TSOP (thin small outline package) structure can be mounted. That is, in the case of a substrate made of glass epoxy or the like generally called FR-4, which has been generally used in the past, since the coefficient of thermal expansion is about 16 ppm, the TSOP (solder joint) has a coefficient of thermal expansion of about 5 ppm. Thin small
When a memory IC having an outline / package structure is used, the solder joint may be peeled off due to a thermal cycle or the like.
A memory IC having an SOJ structure of about pm has to be mounted.

【0009】しかるに、本実施例では、基板10の材料
として熱膨張率が10ppm程度の高TG材料を使用し
ているため、リード端子が外側に拡がるように折曲され
た熱膨張率が5ppm程度のTSOP(薄型スモール・
アウトライン・パッケージ)構造のメモリICを使用す
ることができるようになった。その結果、基板に実装さ
れた状態でのICの高さが低くなって、モジュールが小
型化できるようになった。
However, in the present embodiment, since a high TG material having a thermal expansion coefficient of about 10 ppm is used as a material of the substrate 10, the thermal expansion coefficient of the lead terminal bent so as to spread outward is about 5 ppm. TSOP (Thin Small
A memory IC having an outline package structure can be used. As a result, the height of the IC mounted on the substrate is reduced, and the module can be reduced in size.

【0010】さらに、この実施例では、絶縁基板10の
所定の位置に、互いにリード端子が逆方向に曲げられた
メモリIC20がはんだ付けされている。すなわち、絶
縁基板10の表側に実装されたメモリIC20は、図3
に示すように、リード端子21がICの腹の側に向かっ
て曲げられており、絶縁基板10の裏側に実装されたメ
モリIC20’はリード端子21’がICの背の側に向
かって曲げられている。これによって、表面のICと裏
面のICの信号端子が同一位置に来るようになるので、
基板10の表面に形成すべき配線パターンの共用化が可
能になるとともに、最短距離の配線形成が容易となる。
そのため、配線パターンの設計が容易となるとともに、
配線同士の交差箇所を減らすことができ、配線が簡素化
されてモジュールの特性および品質が向上する。
Further, in this embodiment, memory ICs 20 whose lead terminals are bent in opposite directions are soldered to predetermined positions of the insulating substrate 10. That is, the memory IC 20 mounted on the front side of the insulating substrate 10 corresponds to FIG.
As shown in FIG. 7, the lead terminal 21 is bent toward the antinode of the IC, and the memory IC 20 ′ mounted on the back side of the insulating substrate 10 has the lead terminal 21 ′ bent toward the back of the IC. ing. As a result, the signal terminals of the front IC and the rear IC come to be at the same position,
The wiring pattern to be formed on the surface of the substrate 10 can be shared, and the shortest distance wiring can be easily formed.
This facilitates the design of the wiring pattern,
The number of intersections between the wirings can be reduced, the wirings are simplified, and the characteristics and quality of the module are improved.

【0011】上記絶縁基板10の接栓端子11が形成さ
れた辺とこれに直交する2辺には、図1に示すように、
それぞれノッチ12a,12bおよび13a,13bが
形成されている。このうち接栓端子が形成された辺上の
ノッチ12aと12bは、誤挿入を防止するためのメカ
ニカルキーイン用のノッチ(凹部)とされ、13a,1
3bは抜け止め用のノッチとされる。すなわち、この実
施例の絶縁基板10は、図4に示されているようなソケ
ット40に装着される適した構造とされている。
As shown in FIG. 1, the side of the insulating substrate 10 where the plug terminal 11 is formed and two sides orthogonal thereto are provided as shown in FIG.
Notches 12a, 12b and 13a, 13b are formed respectively. Of these, notches 12a and 12b on the side where the plug terminal is formed are notches (recesses) for mechanical key-in for preventing erroneous insertion, and 13a, 1
3b is a notch for retaining. That is, the insulating substrate 10 of this embodiment has a structure suitable for being mounted on the socket 40 as shown in FIG.

【0012】次に、ソケット40の一実施例について説
明する。絶縁基板10が装着されるソケット40は、前
記接栓端子11a,11b,11c………および11
a,11b,11c………と11a’,11b’,11
c’………の数に対応した端子ピン41a,41b,4
1c………を外側に有し、内側には上記ノッチ12a,
12bに対応した位置にそれぞれ上記ノッチと係合可能
な突起42a,42bを有している。
Next, an embodiment of the socket 40 will be described. The socket 40 on which the insulating substrate 10 is mounted is connected to the plug terminals 11a, 11b, 11c,.
a, 11b, 11c ... and 11a ', 11b', 11
terminal pins 41a, 41b, 4 corresponding to the number of c '...
1c on the outside and the notches 12a,
Protrusions 42a and 42b engageable with the notches are provided at positions corresponding to 12b.

【0013】また、上記各端子ピン41a,41b,4
1c………には、図5に示すように、上記各接栓端子1
1と接触可能な弾性片からなるリード43がそれぞれ一
体に形成されており、それらがソケットのハウジング4
4内に接栓端子のピッチPの半分のピッチP/2で保持
されている。各リード43は互いに離間されているとと
もに、リード43は、図5に実線Aで示されているよう
なやや下向きのリードと二点鎖線Bで示されているよう
なやや上向きのリードとが交互に配置されることによ
り、互いに基板10の厚みとより少し狭い間隔をおいて
向き合う係合部を構成している。絶縁基板10は、矢印
C方向から接栓端子部を上記リード43により構成され
る係合部に挿入し、矢印D方向へ回動させることにより
装着される。
The terminal pins 41a, 41b, 4
1c, as shown in FIG.
1 are formed integrally with each other, and are formed integrally with each other.
4 are held at a pitch P / 2, which is half the pitch P of the plug terminals. The leads 43 are separated from each other, and the leads 43 alternate between a slightly downward lead as shown by a solid line A and a slightly upward lead as shown by a two-dot chain line B in FIG. , An engagement portion facing each other at a slightly smaller interval than the thickness of the substrate 10 is formed. The insulating substrate 10 is mounted by inserting the plug terminal portion into the engaging portion formed by the lead 43 from the direction of arrow C and rotating it in the direction of arrow D.

【0014】ソケット40の両端には、図4に示すよう
に、先端部にそれぞれ突起47a,47bを有する一対
の保持アーム45a,45bがピン46a,46bを支
点として回転自在に取り付けられており、上記リード4
3に上記絶縁基板10を装着した後に、上記保持アーム
45a,45bを内側に回動させ、基板10の側面のノ
ッチ13a,13bに突起47a,47bを係合させる
ことで、基板の抜け止めを行なえるようになっている。
さらに、保持アーム45a,45bには内側に向けて作
動片48a,48bが形成されており、上記ピン46
a,46bを支点としてそれぞれ外側へ回動させたと
き、上記作動片48a,48bが装着されている基板1
0を押し出して離脱させるように構成されている。これ
によって、端子密度が増大し取外しが困難になった基板
10とソケット40との結合を、保持アーム45a,4
5bの操作によるてこの原理で簡単に外すことができる
ようになる。
As shown in FIG. 4, a pair of holding arms 45a and 45b having projections 47a and 47b at the ends thereof are rotatably mounted on both ends of the socket 40 with pins 46a and 46b as fulcrums. Lead 4 above
After the insulating substrate 10 is mounted on the substrate 3, the holding arms 45a and 45b are rotated inward, and the projections 47a and 47b are engaged with the notches 13a and 13b on the side surfaces of the substrate 10, thereby preventing the substrate from coming off. I can do it.
Further, operating pieces 48a, 48b are formed on the holding arms 45a, 45b inwardly.
a and 46b are pivoted outward with respect to the fulcrum, respectively.
It is configured so that 0 is pushed out to be separated. As a result, the connection between the substrate 10 and the socket 40, which has become difficult to remove due to an increase in terminal density, is performed by the holding arms 45a, 4
By the operation of 5b, the lever can be easily removed by the principle of leverage.

【0015】さらに、この実施例の絶縁基板10には、
基板識別用のPD端子17a,17b,17c,17d
と、ジャンパーチップ接続端子18a,18b,18
c,18dと、グランド端子(もしくはVcc端子)1
9a,19b,19c,19dが基板表面に、また上記
PD端子17a,17b,17c,17dをジャンパー
チップ接続端子18a,18b,18c,18dに接続
するための配線パターン50が、図1に破線で示すよう
に、内部配線層に設けられており、上記PD端子17
a,17b,17c,17dおよびグランド端子(もし
くはVcc端子)19a,19b,19c,19d間
に、それらを短絡するための導電体(0Ωの抵抗)を有
するジャンパーチップ50a,50c………が選択的に
接続されるようになっている。ジャンパーチップ50
a,50c………は、仕様の異なるモジュールを識別す
るためのコードを発生するために使用される。
Further, the insulating substrate 10 of this embodiment includes:
PD terminals 17a, 17b, 17c, 17d for board identification
And jumper chip connection terminals 18a, 18b, 18
c, 18d and ground terminal (or Vcc terminal) 1
A wiring pattern 50 for connecting 9a, 19b, 19c, and 19d to the substrate surface and connecting the PD terminals 17a, 17b, 17c, and 17d to jumper chip connection terminals 18a, 18b, 18c, and 18d are shown by broken lines in FIG. As shown, the PD terminal 17 is provided on the internal wiring layer.
Jumper chips 50a, 50c,... having a conductor (0Ω resistance) for short-circuiting between a, 17b, 17c, 17d and ground terminals (or Vcc terminals) 19a, 19b, 19c, 19d are selected. The connection is made. Jumper chip 50
a, 50c... are used to generate codes for identifying modules having different specifications.

【0016】すなわち、図6に示すように、ジャンパー
チップ50a,50cが接続されたPD端子17a,1
7cはグランド電位(もしくはVcc電位)に固定さ
れ、ジャンパーチップが接続されないPD端子17b,
17dはNC端子(ノオ・コネクション端子)となるた
め、これらのPD端子17a〜17dの状態をマイクロ
プロセッサが読み込むことでどのような仕様のモジュー
ルであるか、つまりモジュールの記憶容量や電気的特性
を例えば自己の保有するテーブル(メモリ)を参照する
ことで知ることができる。上記PD端子が4個あれば1
6種類、n個あれば2のn乗種類のモジュールを識別す
ることができる。
That is, as shown in FIG. 6, the PD terminals 17a, 1 to which the jumper chips 50a, 50c are connected.
7c is fixed to the ground potential (or Vcc potential), and the PD terminals 17b, to which no jumper chip is connected,
Since 17d is an NC terminal (NO connection terminal), the microprocessor reads the state of these PD terminals 17a to 17d to determine the specification of the module, that is, the storage capacity and electrical characteristics of the module. For example, it can be known by referring to a table (memory) owned by the user. 1 if there are 4 PD terminals
If there are 6 types and n units, 2 n types of modules can be identified.

【0017】図7には、上記メモリモジュールのブロッ
ク構成例を示す。この実施例のモジュールは、16個の
ダイナミックRAM D0〜D15(メモリIC20)
と、ドライバB0〜B26とにより構成されている。上
記ドライバB0〜B26は、半数ずつそれぞれ一つの半
導体チップ上に形成されてIC化され、基板10上に実
装される(図1のIC30)。上記ドライバB0〜B2
6は、複数のダイナミックRAMに共通の信号(OE,
WE,CAS等)を各チップに伝達するのに使用され
る。
FIG. 7 shows an example of a block configuration of the memory module. The module of this embodiment includes 16 dynamic RAMs D0 to D15 (memory IC 20).
And drivers B0 to B26. The drivers B0 to B26 are each formed on a single semiconductor chip by half, formed into an IC, and mounted on the substrate 10 (IC30 in FIG. 1). The above drivers B0 to B2
6 is a signal common to a plurality of dynamic RAMs (OE,
WE, CAS, etc.) to each chip.

【0018】このように、ドライバがモジュール側に設
けられていることにより、これを駆動するCPUの側の
ドライバが不要となり、ユーザーはモジュールの種類ご
とにドライバを設計する必要がなくなる。すなわち、仮
にモジュール側にドライバがないとすると、使用するモ
ジュールが変わるとそれを駆動するのに必要な駆動力も
変わるので、いちいち最適なドライバを設計し直す必要
があるが、上記実施例ではドライバがモジュール側に設
けられているため、CPUの側のドライバが不要とな
る。
As described above, since the driver is provided on the module side, the driver on the CPU side for driving the module becomes unnecessary, and the user does not need to design a driver for each type of module. That is, if there is no driver on the module side, if the module to be used changes, the driving force required to drive the module also changes, so it is necessary to redesign the optimum driver each time. Since it is provided on the module side, a driver on the CPU side is not required.

【0019】以上説明したように上記実施例は、絶縁基
板の表裏に設けられる接栓端子を、互いに電気的に絶縁
された別個の接栓端子となるように形成するようにした
ので、従来と同一の大きさの絶縁基板にピッチを変える
ことなく2倍の数の接栓端子を設けることができる。あ
るいは、接栓端子の数が同一ならば絶縁基板の大きさを
およそ半分にすることができるという効果がある。さら
に、絶縁基板の材料として低熱膨張率の材料を使用する
とともに、TSOP(薄型スモール・アウトライン・パ
ッケージ)構造のICとして実装させるようにしたの
で、SOJ構造のICに比べて絶縁基板に実装された状
態でのICの高さを低くなってモジュールが小型化され
るという効果がある。
As described above, in the above embodiment, the plug terminals provided on the front and back of the insulating substrate are formed to be separate plug terminals electrically insulated from each other. Twice the number of plug terminals can be provided on an insulating substrate of the same size without changing the pitch. Alternatively, if the number of plug terminals is the same, the size of the insulating substrate can be reduced to about half. Further, since a material having a low coefficient of thermal expansion is used as a material of the insulating substrate, and the IC is mounted as an IC having a TSOP (thin small outline package) structure, it is mounted on an insulating substrate as compared with an IC having an SOJ structure. There is an effect that the height of the IC in the state is reduced and the module is downsized.

【0020】また、絶縁基板の表面側の接栓端子列と、
裏面側の接栓端子列とを互いに半ピッチ分ずらして形成
するようにしたので、それぞれの接栓端子列と接触する
リード(コネクタ)を有するソケットを作りやすくなる
という効果がある。さらに、絶縁基板の接栓端子列側の
端面にノッチを設け、ソケットの対応する位置には上記
ノッチに係合可能な突起を設けるようにしたので、誤っ
た基板(モジュール)に挿入されてシステムが誤動作し
たり、モジュール内のICが破損されるのを防止するこ
とができる。また、絶縁基板の接栓端子列の一部に、複
数の基板識別用端子(PD端子)を設けるとともに、こ
れらの端子と電源端子間を選択的に短絡させるためのジ
ャンパーチップを実装可能な接続端子を設けるようにし
たので、異なる仕様の複数種のモジュールに対して基板
の標準化を可能とし、トータルコストを低減することが
できるようになる。
A row of plug terminals on the front side of the insulating substrate;
Since the plug terminal rows on the back side are formed so as to be shifted from each other by a half pitch, there is an effect that a socket having a lead (connector) in contact with each plug terminal row can be easily produced. Further, a notch is provided on the end face of the insulating substrate on the side of the connector terminal row, and a projection which can be engaged with the notch is provided at a corresponding position of the socket, so that the system is inserted into an incorrect substrate (module). Can be prevented from malfunctioning and the IC in the module can be prevented from being damaged. A plurality of board identification terminals (PD terminals) are provided in a part of the connector terminal row of the insulating board, and a connection capable of mounting a jumper chip for selectively short-circuiting between these terminals and the power supply terminal. Since the terminals are provided, it is possible to standardize the substrate for a plurality of types of modules having different specifications, thereby reducing the total cost.

【0021】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、絶縁基板の表面および裏面にそれぞれ複数
のメモリICが実装されているが、複数のICが絶縁基
板の表面または裏面の一方にのみ実装されたものであっ
てもよい。以上の説明では主として本発明者によってな
された発明をその背景となった利用分野であるメモリモ
ジュールに適用した場合について説明したがこの発明は
それに限定されるものでなく、メモリカードその他一枚
の絶縁基板上に複数のICが実装された半導体実装基板
に広く利用することができる。
Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, in the above embodiment, a plurality of memory ICs are mounted on the front surface and the back surface of the insulating substrate, respectively, but a plurality of ICs may be mounted on only one of the front surface and the back surface of the insulating substrate. In the above description, the case where the invention made by the inventor is mainly applied to the memory module which is the field of application as the background has been described. However, the present invention is not limited to this case, and a memory card or another insulating sheet may be used. It can be widely used for a semiconductor mounting substrate in which a plurality of ICs are mounted on a substrate.

【0022】[0022]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ICが実装される絶縁基板
に、ピッチを変えることなく従来の2倍の数の接栓端子
を設けることができ、あるいは、接栓端子の数が同一な
らば絶縁基板の大きさをおよそ半分にすることができ
る。
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, twice the number of plug terminals can be provided on the insulating substrate on which the IC is mounted without changing the pitch, or if the number of plug terminals is the same, the size of the insulating substrate can be reduced. Can be halved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明を適用したメモリモジュールの一実施例
を示す平面図である。
FIG. 1 is a plan view showing one embodiment of a memory module to which the present invention is applied.

【図2】図1のメモリモジュールの接栓端子部の拡大説
明図である。
FIG. 2 is an enlarged explanatory view of a plug terminal portion of the memory module of FIG. 1;

【図3】図1のメモリモジュールのIC実装状態を示す
拡大説明図である。
FIG. 3 is an enlarged explanatory view showing an IC mounted state of the memory module of FIG. 1;

【図4】図1のメモリモジュールが装着されるソケット
の一実施例を示す側面図である。
FIG. 4 is a side view showing one embodiment of a socket in which the memory module of FIG. 1 is mounted.

【図5】図3のソケットの構造を示す拡大断面図であ
る。
FIG. 5 is an enlarged sectional view showing the structure of the socket of FIG. 3;

【図6】PD端子とジャンパーチップとの関係を示す等
化回路図である。
FIG. 6 is an equalization circuit diagram showing a relationship between a PD terminal and a jumper chip.

【図7】図1のメモリモジュールの構成例を示すブロッ
ク図である。
FIG. 7 is a block diagram illustrating a configuration example of a memory module of FIG. 1;

【図8】従来のメモリモジュールの接栓端子部の拡大説
明図である。
FIG. 8 is an enlarged explanatory view of a plug terminal portion of a conventional memory module.

【符号の説明】[Explanation of symbols]

10 絶縁基板 11a,11b,11c 接栓端子 12a,12b メカニカルキーイン用のノッ
チ 13a,13b 抜け止め用のノッチ 17a〜17d PD端子 20 メモリIC 30 ドライバIC 40 ソケット 50a,50c ジャンパーチップ
DESCRIPTION OF SYMBOLS 10 Insulating board 11a, 11b, 11c Connection terminal 12a, 12b Notch for mechanical key-in 13a, 13b Notch for retaining 17a-17d PD terminal 20 Memory IC 30 Driver IC 40 Socket 50a, 50c Jumper chip

フロントページの続き (56)参考文献 特開 昭58−142774(JP,A) 特開 平2−174185(JP,A) 特開 平6−120399(JP,A) 実開 平2−45671(JP,U) 実開 昭50−67356(JP,U) 実開 昭62−26882(JP,U) (58)調査した分野(Int.Cl.7,DB名) H05K 1/11 H01L 25/10 H01L 25/18 H05K 13/04 Continuation of the front page (56) References JP-A-58-142774 (JP, A) JP-A-2-174185 (JP, A) JP-A-6-120399 (JP, A) JP-A-2-45671 (JP) , U) Japanese Utility Model Showa 50-67356 (JP, U) Japanese Utility Model Showa 62-26882 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H05K 1/11 H01L 25/10 H01L 25/18 H05K 13/04

Claims (24)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 矩形状の絶縁基板と、 上記絶縁基板の表面側の一辺に沿って互いに電気的に絶
縁された状態で形成された複数の接栓端子と、 上記絶縁基板の裏面側であって上記表面側の上記接栓端
子が設けられている辺と同一側の一辺に沿って、互いに
電気的に絶縁されかつ上記表面側の上記接栓端子とも電
気的に絶縁された状態で形成された複数の接栓端子と、 上記絶縁基板の表面に接合された複数の半導体装置と、 上記絶縁基板の裏面に接合された複数の半導体装置と、 を有し、上記絶縁基板の表面に接合された半導体装置と
上記絶縁基板の裏面に接合された半導体装置の対応する
外部端子同士が、上記絶縁基板に形成された共通の配線
パターンを介して上記絶縁基板の表面側または裏面側の
接栓端子のいずれか一つの接栓端子に電気的に接続され
てなることを特徴とする半導体実装装置。
1. A rectangular insulating substrate, a plurality of plug terminals formed in a state of being electrically insulated from each other along one side of a front surface of the insulating substrate, and a back surface side of the insulating substrate. Along the same side as the side on which the plug terminal on the front side is provided, the plug terminal is formed in a state of being electrically insulated from each other and also electrically insulated from the plug terminal on the front side. A plurality of plug terminals, a plurality of semiconductor devices joined to the front surface of the insulating substrate, and a plurality of semiconductor devices joined to the back surface of the insulating substrate, which are joined to the front surface of the insulating substrate. The corresponding external terminals of the semiconductor device and the semiconductor device joined to the back surface of the insulating substrate are connected via a common wiring pattern formed on the insulating substrate to the plug terminal on the front side or the back side of the insulating substrate. To one of the plug terminals Semiconductor mounting apparatus characterized by comprising connected to.
【請求項2】 上記絶縁基板の表面側の一辺に沿って形
成された複数の接栓端子と上記絶縁基板の裏面側の一辺
に沿って形成された複数の接栓端子とは、それぞれ同一
ピッチで配置され、かつ表面側の接栓端子と裏面側の接
栓端子は互いに1/2ピッチずれるように配置されると
ともに、上記表面側の接栓端子と裏面側の接栓端子は互
いに重なり部分を有して対向配置されていることを特徴
とする請求項1記載の半導体実装装置。
2. A plurality of plug terminals formed along one side of the front surface of the insulating substrate and a plurality of plug terminals formed along one side of the back surface of the insulating substrate have the same pitch. The plug terminal on the front side and the plug terminal on the back side are disposed so as to be shifted from each other by 1/2 pitch, and the plug terminal on the front side and the plug terminal on the back side overlap each other. The semiconductor mounting device according to claim 1, wherein the semiconductor mounting device is arranged to face each other.
【請求項3】 上記半導体装置は半導体メモリであるこ
とを特徴とする請求項1または請求項2記載の半導体実
装装置。
3. The semiconductor mounting device according to claim 1, wherein said semiconductor device is a semiconductor memory.
【請求項4】 矩形状の絶縁基板の一辺に沿って表面側
および裏面側にそれぞれ複数の接栓端子が、各面の端子
同士および他の面の端子同士が互いに電気的に絶縁され
た状態で形成されているとともに、 上記絶縁基板の表面および裏面にはそれぞれ複数個の半
導体装置が接合され、 これらの半導体装置の外部端子と上記接栓端子との間を
接続するための配線パターンが、上記絶縁基板の表面お
よび裏面もしくは基板内部に形成され、 かつ上記絶縁基板の表面に接合された半導体装置と上記
絶縁基板の裏面に接合された半導体装置の対応する外部
端子同士が、上記絶縁基板に形成された共通の配線パタ
ーンを介して上記絶縁基板の表面側または裏面側の接栓
端子のいずれか一つの接栓端子に電気的に接続され、 さらに上記絶縁基板の接栓端子が設けられた辺側の端面
に誤挿入防止のためのメカニカルキーイン用ノッチが形
成されてなることを特徴とする半導体実装装置。
4. A state in which a plurality of plug terminals are respectively provided on a front side and a back side along one side of a rectangular insulating substrate, and terminals on each surface and terminals on another surface are electrically insulated from each other. In addition, a plurality of semiconductor devices are joined to the front and back surfaces of the insulating substrate, respectively, and a wiring pattern for connecting between external terminals of these semiconductor devices and the plug terminals is Corresponding external terminals of the semiconductor device formed on the front and back surfaces of the insulating substrate or inside the substrate and bonded to the front surface of the insulating substrate and the semiconductor device bonded to the back surface of the insulating substrate are connected to the insulating substrate. Electrically connected to one of the plug terminals on the front side or the back side of the insulating substrate via the formed common wiring pattern, and further connected to the plug terminal of the insulating substrate; Semiconductor mounting apparatus characterized by mechanical key-in notch for preventing erroneous insertion on the end face of the provided the side is formed.
【請求項5】 上記絶縁基板は低熱膨張率の材料により
構成されているとともに、その表面の所定位置には、T
SOP(薄型スモール・アウトライン・パッケージ)構
造の半導体装置がそれぞれはんだ付けされていることを
特徴とする請求項4記載の半導体実装装置。
5. The insulating substrate is made of a material having a low coefficient of thermal expansion, and has a T
5. The semiconductor mounting device according to claim 4, wherein the semiconductor devices having an SOP (thin small outline package) structure are respectively soldered.
【請求項6】 上記絶縁基板には、上記接栓端子が設け
られた辺と交わる辺の端面に抜け止め用ノッチが形成さ
れていることを特徴とする請求項4記載の半導体実装装
置。
6. The semiconductor mounting device according to claim 4, wherein a notch for retaining is formed on an end face of a side intersecting with a side provided with the plug terminal on the insulating substrate.
【請求項7】 互いに対向する第1及び第3の辺と、互
いに対向する第2及び第4の辺とを有する矩形状の絶縁
基板と、 上記第1の辺に沿って上記絶縁基板の表面側に、互いに
電気的に絶縁された状態で形成された複数の接栓端子
と、 上記第1の辺に沿って上記絶縁基板の裏面側に、互いに
電気的に絶縁されかつ上記表面側の上記接栓端子とも電
気的に絶縁された状態で形成された複数の接栓端子と、 上記絶縁基板の表面に設けられた複数の半導体装置と、 上記絶縁基板の裏面に設けられた複数の半導体装置と、 上記絶縁基板に設けられ、上記絶縁基板の表面に接合さ
れた半導体装置と上記絶縁基板の裏面に接合された半導
体装置の対応する外部端子同士を、上記絶縁基板の表面
側または裏面側の接栓端子のいずれか一つの接栓端子に
電気的に接続する配線と、 上記第1の辺に設けられた誤挿入防止のためのメカニカ
ルキーイン用ノッチと、 上記第2及び第3の辺にそれぞれ設けられた抜け止め用
のノッチと、 を備えたことを特徴とする半導体実装装置。
7. A rectangular insulating substrate having first and third sides facing each other, and second and fourth sides facing each other, and a surface of the insulating substrate along the first side. A plurality of plug terminals formed in a state in which they are electrically insulated from each other; a back surface of the insulating substrate along the first side; A plurality of plug terminals formed in a state where the plug terminals are also electrically insulated; a plurality of semiconductor devices provided on the front surface of the insulating substrate; and a plurality of semiconductor devices provided on the back surface of the insulating substrate. And, provided on the insulating substrate, the corresponding external terminals of the semiconductor device joined to the surface of the insulating substrate and the semiconductor device joined to the back surface of the insulating substrate, the front side or the back side of the insulating substrate Electrical connection to any one of the , A mechanical key-in notch provided on the first side for preventing erroneous insertion, and a notch for retaining provided on the second and third sides, respectively. A semiconductor mounting device characterized by the above-mentioned.
【請求項8】 上記半導体装置は半導体メモリであるこ
とを特徴とする請求項7記載の半導体実装装置。
8. The semiconductor mounting device according to claim 7, wherein said semiconductor device is a semiconductor memory.
【請求項9】 上記絶縁基板の表面側及び裏面側にそれ
ぞれ設けられた複数の上記接栓端子は互いに対向して配
置されていることを特徴とする請求項7又は8記載の半
導体実装装置。
9. The semiconductor mounting apparatus according to claim 7, wherein the plurality of plug terminals provided on the front surface side and the back surface side of the insulating substrate are arranged to face each other.
【請求項10】 上記絶縁基板の表面側及び裏面側にそ
れぞれ設けられた複数の上記接栓端子は互いに1/2ピ
ッチずれるように配置されていることを特徴とする請求
項7又は8記載の半導体実装装置。
10. The terminal according to claim 7, wherein the plurality of plug terminals provided on the front side and the back side of the insulating substrate are arranged so as to be shifted from each other by ピ ッ チ pitch. Semiconductor mounting equipment.
【請求項11】 矩形状の絶縁基板と、上記絶縁基板の
表面側の一辺に沿って互いに電気的に絶縁された状態で
形成された複数の接栓端子と、上記絶縁基板の裏面側で
あって上記表面側の上記接栓端子が設けられている辺と
同一側の一辺に沿って、互いに電気的に絶縁されかつ上
記表面側の上記接栓端子とも電気的に絶縁された状態で
形成された複数の接栓端子と、上記絶縁基板の表面に接
合された複数の半導体装置と、上記絶縁基板の裏面に接
合された複数の半導体装置と、を有し、上記絶縁基板の
表面に接合された半導体装置と上記絶縁基板の裏面に接
合された半導体装置の対応する外部端子同士が、上記絶
縁基板に形成された共通の配線パターンを介して上記絶
縁基板の表面側または裏面側の接栓端子のいずれか一つ
の接栓端子に電気的に接続され、かつ表面側の接栓端子
と裏面側の接栓端子は互いに1/2ピッチずれるように
配置されてなる半導体実装基板と、 上記絶縁基板の表面側の接栓端子に接触される複数のリ
ード端子を含む第1端子群と上記絶縁基板の裏面側の接
栓端子に接触される複数のリード端子を含む第2端子群
とを有し、上記第1端子群の各リード端子と第2端子群
の各リード端子が互いに電気的に分離されてなるソケッ
トと、を備えたことを特徴とする半導体実装装置。
11. A rectangular insulating substrate, a plurality of plug terminals formed so as to be electrically insulated from each other along one side of a front surface side of the insulating substrate, and a back surface side of the insulating substrate. Along the same side as the side on which the plug terminal on the front side is provided, the plug terminal is formed in a state of being electrically insulated from each other and also electrically insulated from the plug terminal on the front side. A plurality of plug terminals, a plurality of semiconductor devices joined to the front surface of the insulating substrate, and a plurality of semiconductor devices joined to the back surface of the insulating substrate, joined to the front surface of the insulating substrate The corresponding external terminals of the semiconductor device and the semiconductor device joined to the back surface of the insulating substrate are connected via a common wiring pattern formed on the insulating substrate to the plug terminal on the front side or the back side of the insulating substrate. Electrical connection to any one of the And the front-side plug terminal and the rear-side plug terminal are arranged so as to be shifted from each other by 1/2 pitch, and are brought into contact with the front-surface plug terminal of the insulating substrate. A first terminal group including a plurality of lead terminals; and a second terminal group including a plurality of lead terminals to be brought into contact with the plug terminals on the back side of the insulating substrate. And a socket in which each lead terminal of the second terminal group is electrically separated from each other.
【請求項12】 上記半導体装置は半導体メモリである
ことを特徴とする請求項11記載の半導体実装装置。
12. The semiconductor mounting device according to claim 11, wherein said semiconductor device is a semiconductor memory.
【請求項13】 長方形の絶縁基板と、上記絶縁基板の長辺 に沿って上記絶縁基板の表面側に、
互いに電気的に絶縁された状態で形成された複数の接栓
端子と、上記長辺 に沿って上記絶縁基板の裏面側に、互いに電気
的に絶縁されかつ上記表面側の上記接栓端子とも電気的
に絶縁された状態で形成された複数の接栓端子と、 上記絶縁基板の表面に設けられた複数の半導体装置と、 上記絶縁基板の裏面に設けられた複数の半導体装置と、 上記絶縁基板に設けられ、上記絶縁基板の表面に接合さ
れた半導体装置と上記絶縁基板の裏面に接合された半導
体装置の対応する外部端子同士を、上記絶縁基板の表面
側または裏面側の接栓端子のいずれか一つの接栓端子に
電気的に接続する配線と、 上記長辺に設けられた誤挿入防止のためのメカニカルキ
ーイン用ノッチと、 上記絶縁基板の2つの短辺のそれぞれに設けられた抜け
止め用のノッチと、 上記複数の接栓端子に接続される複数のピンと、上記メ
カニカルキーイン用ノッチに係合された突起と、上記抜
け止め用のノッチにそれぞれ係合された突起とを有する
ソケットとを備えたことを特徴とする半導体実装装置。
13. A rectangular insulating substrate and a surface side of the insulating substrate along a long side of the insulating substrate,
A plurality of plug terminals formed in a state in which they are electrically insulated from each other, and the plug terminals on the front surface side, which are electrically insulated from each other, are also electrically connected to the back side of the insulating substrate along the long sides. A plurality of connection terminals formed in a state of being electrically insulated; a plurality of semiconductor devices provided on a surface of the insulating substrate; a plurality of semiconductor devices provided on a back surface of the insulating substrate; And the corresponding external terminals of the semiconductor device joined to the front surface of the insulating substrate and the semiconductor device joined to the back surface of the insulating substrate are connected to one of the plug terminals on the front surface side or the back surface side of the insulating substrate. A wiring electrically connected to one of the plug terminals, a mechanical key-in notch provided on the long side for preventing erroneous insertion, and a stopper provided on each of two short sides of the insulating substrate Notch for A socket having a plurality of pins connected to the plurality of plug terminals, a projection engaged with the notch for mechanical key-in, and a projection respectively engaged with the notch for retaining is provided. Characteristic semiconductor mounting device.
【請求項14】 上記接栓端子は、基板識別用の端子を
含むことを特徴とする請求項13記載の半導体実装装
置。
14. The semiconductor mounting apparatus according to claim 13, wherein said plug terminal includes a terminal for board identification.
【請求項15】 絶縁基板と、上記絶縁基板の第1の辺 に沿って上記絶縁基板の表面側
に、互いに電気的に絶縁された状態で形成された複数の
接栓端子と、 上記第1の辺に沿って上記絶縁基板の裏面側に、互いに
電気的に絶縁されかつ上記表面側の上記接栓端子とも電
気的に絶縁された状態で形成された複数の接栓端子と、 上記絶縁基板の表面に設けられた複数の半導体装置と、 上記絶縁基板の裏面に設けられた複数の半導体装置と、 上記絶縁基板に設けられ、上記絶縁基板の表面に接合さ
れた半導体装置と上記絶縁基板の裏面に接合された半導
体装置の対応する外部端子同士を、上記絶縁基板の表面
側または裏面側の接栓端子のいずれか一つの接栓端子に
電気的に接続する配線と、 上記接栓端子が設けられた辺側の端面に設けられた誤挿
入防止のためのメカニカルキーイン用ノッチと、 絶縁基板識別用端子、ジャンパーチップ接続端子及びグ
ランド端子と、を備えたことを特徴とする半導体実装装
置。
15. An insulating substrate, a plurality of plug-in terminals formed on a surface side of the insulating substrate along a first side of the insulating substrate and electrically insulated from each other; A plurality of plug terminals formed on the back side of the insulating substrate along the sides of the insulating substrate while being electrically insulated from each other and also electrically insulated from the plug terminals on the front surface side; A plurality of semiconductor devices provided on the surface of the insulating substrate; a plurality of semiconductor devices provided on the back surface of the insulating substrate; and a semiconductor device provided on the insulating substrate and joined to the surface of the insulating substrate. A wiring for electrically connecting corresponding external terminals of the semiconductor device bonded to the back surface to any one of the front-side or back-side plug terminals of the insulating substrate; and Mis-insertion provided on the end face of the provided side Semiconductor mounting device comprising a notch mechanical key-in, an insulating substrate recognition terminal, a jumper chip connection terminal and a ground terminal, further comprising a for prevention.
【請求項16】 上記絶縁基板は、上記ジャンパーチッ
プ接続端子と上記基板識別端子とをそれぞれ接続する配
線を有することを特徴とする請求項15記載の半導体実
装装置。
16. The semiconductor mounting device according to claim 15, wherein said insulating substrate has wiring for connecting said jumper chip connection terminal and said substrate identification terminal, respectively.
【請求項17】 上記絶縁基板に搭載されるジャンパー
チップは、仕様の異なるモジュールを識別するためのコ
ードを発生するものであることを特徴とする請求項15
又は16記載の半導体実装装置。
17. The apparatus according to claim 15, wherein the jumper chip mounted on the insulating substrate generates a code for identifying modules having different specifications.
Or a semiconductor mounting device according to 16.
【請求項18】 上記絶縁基板識別用端子は複数設けら
れていることを特徴とする請求項15乃至17の何れか
に記載の半導体実装装置。
18. The semiconductor mounting device according to claim 15, wherein a plurality of said insulating substrate identification terminals are provided.
【請求項19】 上記ジャンパーチップ接続端子と上記
グランド端子とは選択的に短絡されていることを特徴と
する請求項18記載の半導体実装装置。
19. The semiconductor mounting device according to claim 18, wherein said jumper chip connection terminal and said ground terminal are selectively short-circuited.
【請求項20】 絶縁基板と、上記絶縁基板の第1の辺 に沿って上記絶縁基板の表面側
に、互いに電気的に絶縁された状態で形成された複数の
接栓端子と、 上記第1の辺に沿って上記絶縁基板の裏面側に、互いに
電気的に絶縁されかつ上記表面側の上記接栓端子とも電
気的に絶縁された状態で形成された複数の接栓端子と、 上記絶縁基板の表面に設けられた複数の半導体装置と、 上記絶縁基板の裏面に設けられた複数の半導体装置と、 上記絶縁基板に設けられ、上記絶縁基板の表面に接合さ
れた半導体装置と上記絶縁基板の裏面に接合された半導
体装置の対応する外部端子同士を、上記絶縁基板の表面
側または裏面側の接栓端子のいずれか一つの接栓端子に
電気的に接続する配線と、 上記接栓端子が設けられた辺側の端面に設けられた誤挿
入防止のためのメカニカルキーイン用ノッチと、 上記接栓端子が設けられた辺と交差する辺の端面に設け
られた抜け止め用ノッチと、 絶縁基板識別用端子、ジャンパーチップ接続端子及びグ
ランド端子と、を備えたことを特徴とする半導体実装装
置。
20. An insulating substrate, a plurality of plug-in terminals formed on a surface side of the insulating substrate along a first side of the insulating substrate and electrically insulated from each other; A plurality of plug terminals formed on the back side of the insulating substrate along the sides of the insulating substrate while being electrically insulated from each other and also electrically insulated from the plug terminals on the front surface side; A plurality of semiconductor devices provided on the surface of the insulating substrate; a plurality of semiconductor devices provided on the back surface of the insulating substrate; and a semiconductor device provided on the insulating substrate and joined to the surface of the insulating substrate. A wiring for electrically connecting corresponding external terminals of the semiconductor device bonded to the back surface to any one of the front-side or back-side plug terminals of the insulating substrate; and Mis-insertion provided on the end face of the provided side A notch for preventing mechanical key-in, a notch for retaining provided on an end face of a side intersecting the side provided with the plug terminal, a terminal for insulating substrate identification, a jumper chip connection terminal and a ground terminal, A semiconductor mounting device comprising:
【請求項21】 上記絶縁基板は、上記ジャンパーチッ
プ接続端子と上記基板識別端子とをそれぞれ接続する配
線を有することを特徴とする請求項20記載の半導体実
装装置。
21. The semiconductor mounting device according to claim 20, wherein the insulating substrate has a wiring for connecting the jumper chip connection terminal and the substrate identification terminal, respectively.
【請求項22】 上記絶縁基板に搭載されるジャンパー
チップは、仕様の異なるモジュールを識別するためのコ
ードを発生するものであることを特徴とする請求項20
又は21記載の半導体実装装置。
22. The jumper chip mounted on the insulating substrate generates a code for identifying modules having different specifications.
Or the semiconductor mounting device according to 21.
【請求項23】 上記絶縁基板識別用端子は複数設けら
れていることを特徴とする請求項20乃至22の何れか
に記載の半導体実装装置。
23. The semiconductor mounting device according to claim 20, wherein a plurality of said insulating substrate identification terminals are provided.
【請求項24】 上記ジャンパーチップ接続端子と上記
グランド端子とは選択的に短絡されていることを特徴と
する請求項23記載の半導体実装装置。
24. The semiconductor mounting device according to claim 23, wherein the jumper chip connection terminal and the ground terminal are selectively short-circuited.
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