JP3097070B2 - インバータの制御回路 - Google Patents
インバータの制御回路Info
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- JP3097070B2 JP3097070B2 JP07019395A JP1939595A JP3097070B2 JP 3097070 B2 JP3097070 B2 JP 3097070B2 JP 07019395 A JP07019395 A JP 07019395A JP 1939595 A JP1939595 A JP 1939595A JP 3097070 B2 JP3097070 B2 JP 3097070B2
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Description
関するもので、さらに詳しく言えば、その出力を系統に
供給するように構成したインバータの制御回路に関する
ものである。
給するように構成したインバータには、系統に流入する
出力電流の変化によってその波形歪を生じないようにす
る制御回路が設けられている。
に、直流電源１と、４個のスイッチング素子がブリッジ
接続され、前記直流電源１からの直流電力を交流電力に
変換する主変換部２と、この交流電力による交流電流を
正弦波にする交流フィルター３とからなり、前記交流電
力が供給されるように系統１０が接続されてなる。
前記インバータに、その出力電流を検出してインバータ
出力電流対応値を出力するインバータ出力電流検出器４
と、その出力電圧を検出してインバータ出力電圧対応値
を出力するインバータ出力電圧検出器５とを設け、前記
インバータ出力電圧対応値を入力してそれに対応した基
準信号を作成するＰＬＬ回路１１と、この基準信号と前
記インバータ出力電流対応値とを入力し、インバータ出
力電流対応値を基準信号に一致させるような制御信号を
作成する差動増幅器１２と、この制御信号を入力して前
記主変換部２のスイッチング素子を制御するＰＷＭ制御
信号を作成するＰＷＭ制御回路１３とから構成されてな
る。
い駆動回路によって前記スイッチング素子を駆動するた
めの駆動信号に変換され、この駆動信号が各スイッチン
グ素子の駆動入力端子に入力されるように構成されてな
る。
は、差動増幅器１２の一方の入力端子に基準信号が入力
されるまでの時間と差動増幅器１２の他方の入力端子に
インバータ出力電流対応値が入力されるまでの時間との
差に起因して、作成される制御信号が不安定になること
があるため、前記差動増幅器１２の出力端子と一方の入
力端子との間に抵抗ＲとコンデンサＣとを並列に接続し
た積分回路を挿入し、前述した時間の差によって制御信
号が不安定にならないようにしている。
ータの制御回路では、差動増幅器１２の積分回路のコン
デンサＣの充放電時間を利用して基準信号を遅延させて
制御信号の安定化を図っているが、基準信号の振幅の大
小によってコンデンサＣの充放電時間が変化するため、
基準信号の振幅が小の場合、すなわちインバータの出力
電流が小さい場合には、前記充放電時間が長くなって適
切な制御信号を作成することができず、図３および図４
の破線に示したように、インバータの力率と効率が低下
するという問題があった。
め、本発明は、直流電源からの直流電力を交流電力に変
換して系統に供給するように構成したインバータに、そ
の出力電流を検出してインバータ出力電流対応値を出力
するインバータ出力電流検出器と、前記系統に流入する
系統電流を検出して系統電流対応値を出力する系統電流
検出器と、前記インバータの出力電圧を検出してインバ
ータ出力電圧対応値を出力するインバータ出力電圧検出
器とを設け、かつ前記インバータを構成するスイッチン
グ素子の制御回路に、前記系統電流対応値とインバータ
出力電圧対応値とを入力し、それぞれを一定の周期でサ
ンプリングして各々のゼロクロスポイントの時間差を算
出し、この時間差が前記サンプリング周期より大のとき
に該時間差に対応した補正信号を作成する位相補正回路
と、この補正信号と前記インバータ出力電圧対応値とを
入力し、インバータ出力電圧対応値に対する系統電流対
応値の位相差を有する基準信号を作成するＰＬＬ回路
と、この基準信号と前記インバータ出力電流対応値とを
入力し、インバータ出力電流対応値を基準信号に一致さ
せるような制御信号を作成する差動増幅器と、この制御
信号を入力して前記スイッチング素子を制御するＰＷＭ
制御信号を作成するＰＷＭ制御回路とを設けたことを特
徴とするものである。
値とインバータ出力電圧対応値とをそれぞれ一定の周期
でサンプリングし、各々のゼロクロスポイントの時間差
が前記サンプリング周期より大のときに該時間差に対応
した補正信号を作成し、ＰＬＬ回路でインバータ出力電
圧対応値に対する系統電流対応値の位相差を有する基準
信号を作成しているので、基準信号の振幅が変化しても
基準信号は前記ゼロクロスポイントの時間差に対応して
調整されることになり、差動増幅器で適切な制御信号を
作成することができる。
ロック図で、図２と同じ機能を有する部分には同じ符号
を付して以下の説明を省略する。
に流入する系統電流を検出して系統電流対応値を出力す
る系統電流検出器６を設け、かつインバータの制御回路
に前記系統電流対応値とインバータ出力電圧検出器５か
らのインバータ出力電圧対応値とを入力し、それぞれを
一定の周期でサンプリングして各々のゼロクロスポイン
トの時間差を算出し、この時間差に対応した補正信号を
作成する位相補正回路１４を設けたものである。
とインバータ出力電圧対応値とを入力し、それぞれを一
定の周期でサンプリングしているので、各々のゼロクロ
スポイントの時間差がサンプリングの周期より大になれ
ばこの時間差に対応した補正信号を作成することができ
る。
ータの出力と系統との間の許容可能な位相差と負荷変動
に対するインバータの力率と効率の許容変動範囲とに基
づいて決定されるもので、インバータの出力の周期の３
２分の１以上とするのが好ましい。
力電圧検出器５からのインバータ出力電圧対応値ととも
にＰＬＬ回路１１に入力し、このＰＬＬ回路１１によっ
て前記補正信号に対応した位相差を有する基準信号を作
成しているので、この基準信号はインバータ出力電圧対
応値に対する系統電流対応値の位相差に対応したものに
なる。
力電流検出器４からのインバータ出力電流対応値ととも
に差動増幅器１２に入力し、この差動増幅器１２によっ
て前記インバータ出力電流対応値を前記基準信号に一致
させるような制御信号を作成しているので、この制御信
号はインバータ出力電流対応値を系統電流対応値に一致
させるためのものとなる。
３に入力して主変換部２のスイッチング素子を制御する
ＰＷＭ制御信号を作成し、図示していない駆動回路によ
って前記スイッチング素子を駆動するための駆動信号に
変換し、この駆動信号によって前記スイッチング素子を
駆動すると、インバータの出力電流の位相を系統電流の
位相に一致させるように動作させることができ、インバ
ータの出力電流が小さくなって差動増幅器１２の積分回
路のコンデンサＣの充放電時間が長くなり、それによっ
てインバータの出力電流の位相と系統電流の位相との間
に差を生じても、その差を小さくするような制御信号を
作成することができる。
用いてインバータを運転して負荷変動させ、その力率お
よび効率を測定したところ、図３および図４の実線に示
したようになった。
の制御回路は負荷変動させても力率および効率の低下が
ないことがわかる。
御回路は、差動増幅器の積分回路によってインバータの
出力電流の位相と系統電流の位相との間に差を生じて
も、その差によって力率および効率の低下は生じないの
で、インバータ出力を系統に供給するように構成したイ
ンバータの制御回路に適している。
ある。
る。
来の制御回路の力率とを比較した図である。
来の制御回路の効率とを比較した図である。
Claims (1)
- 【請求項１】 直流電源からの直流電力を交流電力に変
換して系統に供給するように構成したインバータに、そ
の出力電流を検出してインバータ出力電流対応値を出力
するインバータ出力電流検出器と、前記系統に流入する
系統電流を検出して系統電流対応値を出力する系統電流
検出器と、前記インバータの出力電圧を検出してインバ
ータ出力電圧対応値を出力するインバータ出力電圧検出
器とを設け、かつ前記インバータを構成するスイッチン
グ素子の制御回路に、前記系統電流対応値とインバータ
出力電圧対応値とを入力し、それぞれを一定の周期でサ
ンプリングして各々のゼロクロスポイントの時間差を算
出し、この時間差が前記サンプリング周期より大のとき
に該時間差に対応した補正信号を作成する位相補正回路
と、この補正信号と前記インバータ出力電圧対応値とを
入力し、インバータ出力電圧対応値に対する系統電流対
応値の位相差を有する基準信号を作成するＰＬＬ回路
と、この基準信号と前記インバータ出力電流対応値とを
入力し、インバータ出力電流対応値を基準信号に一致さ
せるような制御信号を作成する差動増幅器と、この制御
信号を入力して前記スイッチング素子を制御するＰＷＭ
制御信号を作成するＰＷＭ制御回路とを設けたことを特
徴とするインバータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07019395A JP3097070B2 (ja) | 1995-02-07 | 1995-02-07 | インバータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07019395A JP3097070B2 (ja) | 1995-02-07 | 1995-02-07 | インバータの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223941A JPH08223941A (ja) | 1996-08-30 |
| JP3097070B2 true JP3097070B2 (ja) | 2000-10-10 |
Family
ID=11998096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07019395A Expired - Lifetime JP3097070B2 (ja) | 1995-02-07 | 1995-02-07 | インバータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097070B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG138451A1 (en) * | 2004-05-03 | 2008-01-28 | Singapore Polytechnic | Micro-controller operated pre-regulator for active power factor correction |
-
1995
- 1995-02-07 JP JP07019395A patent/JP3097070B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08223941A (ja) | 1996-08-30 |
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